KR20200092415A - 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들 - Google Patents

독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들 Download PDF

Info

Publication number
KR20200092415A
KR20200092415A KR1020207021239A KR20207021239A KR20200092415A KR 20200092415 A KR20200092415 A KR 20200092415A KR 1020207021239 A KR1020207021239 A KR 1020207021239A KR 20207021239 A KR20207021239 A KR 20207021239A KR 20200092415 A KR20200092415 A KR 20200092415A
Authority
KR
South Korea
Prior art keywords
memory
banks
data
refreshing
bank
Prior art date
Application number
KR1020207021239A
Other languages
English (en)
Other versions
KR102419545B1 (ko
Inventor
조지 비. 라아드
조나단 에스. 패리
제임스 에스. 레흐마이어
티모씨 비. 코울리스
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Priority to KR1020227023233A priority Critical patent/KR20220103188A/ko
Publication of KR20200092415A publication Critical patent/KR20200092415A/ko
Application granted granted Critical
Publication of KR102419545B1 publication Critical patent/KR102419545B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)

Abstract

데이터 리프레시 동작들을 위해 메모리 디바이스의 서브세트들을 목표로 하는데 있어서 메모리 리프레시 명령들이 더 큰 자유도를 갖는 것을 허용하기 위하여 다수의 카운터들이 제공되는, 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들, 및 메모리 디바이스들을 동작시키는 방법들이 제공된다. 일 실시예에 있어서, 복수의 메모리 뱅크들, 및 (i) 각각이 복수의 메모리 뱅크들 중 하나에 대응하는 복수의 값들을 저장하고; (ii) 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하며; 및 (iii) 적어도 부분적으로 제 1 데이터를 리프레시하는 것에 기초하여 복수의 메모리 뱅크들 중 제 1 메모리 뱅크에 대응하는 복수의 값들 중 제 1 값을 업데이트하도록 구성된 회로부를 포함하는, 메모리 디바이스가 제공된다.

Description

독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들
관련 출원들에 대한 상호 참조
본 출원은 2017년 12월 29일자로 출원된 미국 가특허 출원 번호 제62/612,004호에 대한 이익을 주장하며, 이는 그 전체가 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 반도체 메모리 디바이스에 관한 것으로서, 더 구체적으로는, 독립적인 메모리 뱅크 유지보수(maintenance)를 위한 방법들 및 이를 이용하는 메모리 디바이스들 및 시스템들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들과 관련된 정보를 저장하기 위하여 널리 사용된다. 메모리 디바이스들은 자주 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들 및/또는 외부 착탈가능 디바이스들로서 제공된다. 휘발성 및 비 휘발성 메모리를 포함하는 다수의 상이한 유형들의 메모리가 존재한다. 다른 것들 중에서도 특히, 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 및 동기식 동적 랜덤 액세스 메모리(SDRAM)를 포함하는 휘발성 메모리는 그것의 데이터를 유지하기 위하여 인가되는 전력의 소스를 필요로 할 수 있다. 이와 대조적으로, 비-휘발성 메모리는, 심지어 외부적으로 전원이 공급되지 않을 때에도 그것의 제정된 데이터를 유지할 수 있다. 다른 것들 중에서도 특히, 플래시 메모리(예를 들어, NAND 및 NOR), 상 변화 메모리(PCM), 강유전체 랜덤 액세스 메모리(FeRAM), 저항성 랜덤 액세스 메모리(RRAM), 자기 랜덤 액세스 메모리(MRAM)를 포함하는 비-휘발성 메모리가 다양한 기술품들에서 이용가능하다. 메모리 디바이스들을 개선하는 것은 일반적으로, 다른 메트릭(metric)들 중에서도 특히, 메모리 셀 밀도를 증가시키는 것, 판독/기입 속도를 증가시키거나 또는 달리 동작 레이턴시(latency)를 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 유지를 증가시키는 것, 전력 소모를 감소시키는 것, 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스를 개략적으로 예시하는 블록도이다.
도 2는 본 개시의 일 측면에 따른 메모리 뱅크 유지보수를 위한 방법을 개략적으로 예시하는 블록도이다.
도 3a 내지 도 3d는 본 개시의 일 측면에 따른 메모리 뱅크 유지보수를 위한 방법을 개략적으로 예시하는 블록도들이다.
도 4a 내지 도 4d는 본 기술의 일 실시예에 따른 메모리 뱅크 유지보수를 위한 방법을 개략적으로 예시하는 블록도들이다.
도 5는 본 기술의 일 실시예에 따른 메모리 시스템을 개략적으로 예시하는 블록도이다.
도 6은 본 기술의 일 실시예에 따른 메모리 디바이스를 동작시키는 방법을 예시하는 순서도이다.
도 7은 본 기술의 일 실시예에 따른 메모리 시스템을 동작시키는 방법을 예시하는 순서도이다.
메모리 디바이스의 메모리 셀들은 데이터 손실을 방지하기 위해 주기적으로 리프레시될 수 있다. 예를 들어, DRAM 디바이스들과 같은 휘발성 메모리 디바이스들은 전하 누설로 인한 데이터 손실을 방지하기 위해 (예를 들어, 메모리 셀들 상의 전하 레벨을 복원함으로써) 메모리 셀들을 주기적으로 리프레시할 수 있다. PCM, MRAM, 또는 FeRAM 디바이스들과 같은 비-휘발성 메모리 디바이스들은 메모리 셀들을 주기적으로 리프레시할 수 있거나 및/또는 (예를 들어, 내부의 데이터 상태를 반전시키는 것, 과전압(overvoltaging), 등에 의해) 셀의 무결성을 유지하기 위한 다른 동작들을 수행할 수 있다. 유지보수 동작들은 임프린트(imprint) 또는 드리프트(drift)로 인한 데이터 손실을 방지하도록 의도되며, 여기에서 셀들의 재료 속성들(예를 들어, 분극(polarization))은 그 내부의 데이터 상태의 지속적인 저장 또는 환경적인 조건들에 의해 부정적으로 영향을 받을 수 있다.
메모리 셀들을 리프레시하거나 또는 유지하기 위한 하나의 접근 방식은, 다이-당(per-die) 단위로 리프레시 동작들을 수행하는 것(예를 들어, 다이의 매 뱅크 내의 메모리 셀들의 동일한 로우를 동시에 리프레시하는 것)을 수반한다. 이러한 접근 방식은, 이것이 전체 다이가 리프레시되는 동안 전체 다이가 메모리 요청들을 서비스하는 것을 방지할 수 있기 때문에 메모리 디바이스 성능을 상당히 저하시킬 수 있다. 다이-당 접근 방식은 또한 전형적인 동작에 비하여 메모리 디바이스에서 큰 전류 드로우(draw)를 야기할 수 있으며, 그에 따라서 특정 애플리케이션(예를 들어, 모바일 애플리케이션)에 대한 허용가능 제한들을 넘어 메모리 디바이스에 의한 전력 소비를 증가시킬 수 있다.
메모리 셀들을 리프레시하거나 또는 유지하기 위한 다른 접근 방식은, 동일한 다이 내의 다른 뱅크가 리프레시되거나 또는 유지보수되는 동안 하나의 메모리 뱅크가 액세스되는 것을 허용하기 위하여 뱅크-당 단위로 동작들을 수행하는 것을 수반한다. 이러한 뱅크-당 접근 방식에 있어서, 뱅크들은 미리 결정된 순서(예를 들어, 라운드-로빈으로 순차적으로) 또는 리프레시될 뱅크의 이용가능성(예를 들어, 뱅크가 액세스되고 있지 않을 때)에 기초하여 리프레시될 수 있다. 뱅크들은 동일한 방식으로 유지보수될 수 있다. 그러나, 뱅크들이 비-순차적으로 리프레시되는 경우, 이러한 방법은, 어느 뱅크가 리프레시되었고 어느 것이 리프레시되지 않았는지를 정확하게 고려하고 유지할 수 없는 메모리 디바이스의 무능때문에 일부 뱅크들이 리프레시 또는 유지보수 동작 없이 지나가는 것을 야기할 수 있다.
예를 들어, 메모리 디바이스들은 일반적으로, 어느 로우(row)가 리프레시 동작에 의해 목표되는지를 나타내며, 그리고 일단 뱅크-리프레시 동작들의 수가 뱅크들의 수와 동일해지면 증분되는 단일 로우 카운터를 이용한다. 이러한 단일 로우 카운터는 구현하고 유지하기에 상대적으로 간단하며, 따라서 리프레시 동작들을 관리하기 위한 저-복잡성 옵션을 제공한다. 그러나, 단일 로우 카운터의 사용은 또한, 임의의 뱅크가 2번째로 리프레시되기 이전에, 로우 카운터가 증분되지 않고 뱅크들 중 하나 내의 데이터의 리프레시되지 않은 로우가 데이터 무결성을 상실하지 않도록 뱅크들 모두가 한번 리프레시될 것을 필요로 할 수 있다.
이러한 한계를 극복하기 위하여, 본 기술의 몇몇 실시예들은, 데이터 리프레시 동작들을 위해 메모리 디바이스의 서브세트들을 목표로 하는데 있어서 메모리 리프레시 명령들이 더 큰 자유를 갖는 것을 허용하기 위하여 다수의 카운터들이 제공되는, 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들, 및 메모리 디바이스들을 동작시키는 방법들로 유도된다. 일 실시예에 있어서, 복수의 메모리 뱅크들, 및 (i) 각각이 복수의 메모리 뱅크들 중 하나에 대응하는 복수의 값들을 저장하고; (ii) 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하며; 및 (iii) 적어도 부분적으로 제 1 데이터를 리프레시하는 것에 기초하여 복수의 메모리 뱅크들 중 제 1 메모리 뱅크에 대응하는 복수의 값들 중 제 1 값을 업데이트하도록 구성된 회로부를 포함하는, 메모리 디바이스가 제공된다.
도 1은 본 기술의 일 실시예에 따른 메모리 디바이스(100)를 개략적으로 예시하는 블록도이다. 메모리 디바이스(100)는 메모리 어레이(150)와 같은 메모리 셀들의 어레이를 포함할 수 있다. 메모리 어레이(150)는 복수의 뱅크들(예를 들어, 도 1의 예에서 뱅크들(0-15))을 포함할 수 있으며, 각각의 뱅크는 복수의 워드 라인(WL)들, 복수의 비트 라인(BL)들, 및 워드 라인들 및 비트 라인들의 교차부들에 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은, 용량성, 자기저항성, 강유전성, 상 변화, 또는 유사한 것을 포함하는 복수의 상이한 메모리 매체 유형들 중 임의의 하나를 포함할 수 있다. 워드 라인(WL)의 선택은 로우 디코더(140)에 의해 수행될 수 있으며, 비트 라인(BL)의 선택은 컬럼(column) 디코더(145)에 의해 수행될 수 있다. 센싱 증폭기(Sense amplifier; SAMP)들이 대응하는 비트 라인(BL)에 대하여 제공될 수 있으며, 적어도 하나의 개별적인 로컬 I/O 쌍(LIOT/B)에 연결될 수 있고, 이는 결과적으로 스위치들로서 기능할 수 있는 전송 게이트(transfer gate; TG)를 통해 적어도 개별적인 하나의 메인 I/O 라인 쌍(MIOT/B)에 결합될 수 있다. 메모리 어레이(150)는 또한 플레이트 라인(plate line)들 및 그들의 동작을 관리하기 위한 대응하는 회로부를 포함할 수 있다.
메모리 디바이스(100)는, 각기 명령 신호(CMD)들 및 어드레스 신호(ADDR)들을 수신하기 위하여 명령 버스 및 어드레스 버스에 결합된 명령 및 어드레스 단자들을 포함하는 복수의 외부 단자들을 이용할 수 있다. 메모리 디바이스는 칩 선택 신호(CS)를 수신하기 위한 칩 선택 단자, 클럭 신호들(CK 및 CKF)을 수신하기 위한 클럭 단자들, 데이터 클럭 신호들(WCK 및 WCKF)을 수신하기 위한 데이터 클럭 단자들, 데이터 단자들(DQ, RDQS, DBI, 및 DMI), 전원 공급 단자들(VDD, VSS, VDDQ, 및 VSSQ)을 더 포함할 수 있다.
명령 단자들 및 어드레스 단자들에는 외부로부터 어드레스 신호 및 뱅크 어드레스 신호가 공급될 수 있다. 어드레스 단자들에 공급되는 어드레스 신호 및 뱅크 어드레스 신호는, 명령/어드레스 입력 회로(105)를 통해 어드레스 디코더(110)로 전송될 수 있다. 어드레스 디코더(110)는 어드레스 신호들을 수신하고, 디코딩된 로우 어드레스 신호(XADD)를 로우 디코더(140)에 그리고 디코딩된 컬럼 어드레스 신호(YADD)를 컬럼 디코더(145)로 공급할 수 있다. 어드레스 디코더(110)는 또한 뱅크 어드레스 신호(BADD)를 수신하고, 뱅크 어드레스 신호를 로우 디코더(140) 및 컬럼 디코더(145) 둘 모두에 공급할 수 있다.
명령 및 어드레스 단자들에는 메모리 제어기로부터 명령 신호들(CMD), 어드레스 신호들(ADDR) 및 칩 선택 신호들(CS)이 공급될 수 있다. 명령 신호들은 (예를 들어, 판독 명령들 및 기입 명령들을 포함할 수 있는 액세스 명령들을 포함하는) 메모리 제어기로부터의 다양한 메모리 명령들을 나타낼 수 있다. 선택 신호(CS)는 명령 및 어드레스 신호들에 제공되는 명령들 및 어드레스들에 응답하여 메모리 디바이스(100)를 선택하기 위해 사용될 수 있다. 메모리 디바이스(100)에 활성 CS 신호가 제공될 때, 명령들 및 어드레스들이 디코딩될 수 있으며 메모리 동작들이 수행될 수 있다. 명령 신호들(CMD)은 명령/어드레스 입력 회로(105)를 통해 명령 디코더(115)에 내부 명령 신호들(ICMD)로서 제공될 수 있다. 명령 디코더(115)는, 메모리 동작들을 수행하기 위한 다양한 내부 신호들 및 명령들, 예를 들어, 워드 라인을 선택하기 위한 로우 명령 신호 및 비트 라인을 선택하기 위한 컬럼 명령 신호를 생성하기 위하여 내부 명령 신호들(ICMD)을 디코딩하기 위한 회로를 포함할 수 있다. 내부 명령 신호들은 또한 클러킹된(clocked) 명령(CMDCK)과 같은 출력 및 입력 활성화 명령들을 포함할 수 있다. 명령 디코더(115)는 다양한 카운트들 또는 값들(예를 들어, 메모리 디바이스(100)에 의해 수신된 리프레시 명령들의 카운트들 또는 메모리 디바이스(100)에 의해 수행된 자기-리프레시 동작들의 카운트들)을 추적하기 위한 하나 이상의 레지스터들(117)을 더 포함할 수 있다.
판독 명령이 발행되고, 로우 어드레스 및 컬럼 어드레스가 시기 적절하게 판독 명령과 함께 공급될 때, 이러한 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 어레이(150) 내의 메모리 셀들로부터 판독 데이터가 판독될 수 있다. 판독 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는, RDQS 클럭 신호들에 따라 판독/기입 증폭기들(155) 및 입력/출력 회로(160)를 통해 데이터 단자들(DQ, RDQS, DBI, 및 DMI)로부터 판독 데이터가 출력될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 판독 데이터는, 메모리 디바이스(100) 내에, 예를 들어, 모드 레지스터(도 1에 미도시됨) 내에 프로그래밍될 수 있는 판독 레이턴시 정보(RL)에 의해 정의된 시간에 제공될 수 있다. 판독 레이턴시 정보(RL)는 CK 클럭 신호의 클럭 사이클들과 관련하여 정의될 수 있다. 예를 들어, 판독 레이턴시 정보(RL)는, 연관된 판독 데이터가 제공될 때의 메모리 디바이스(100)에 의해 판독 명령이 수신된 이후의 CK 신호의 클럭 사이클들의 수일 수 있다.
기입 명령이 발행되고, 로우 어드레스 및 컬럼 어드레스가 시기 적절하게 그 명령과 함께 공급될 때, 기입 데이터가 WCK 및 WCKF 클럭 신호들에 따라서 데이터 단자들(DQ, DBI, 및 DMI)에 공급될 수 있다. 기입 명령은 명령 디코더(115)에 의해 수신될 수 있으며, 이는, 기입 데이터가 입력/출력 회로(160) 내의 데이터 수신기들에 의해 수신되고 입력/출력 회로(160) 및 판독/기입 증폭기들(155)을 통해 메모리 어레이(150)에 공급될 수 있도록 입력/출력 회로(160)에 내부 명령들을 제공할 수 있다. 기입 데이터는 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀 내에 기입될 수 있다. 기입 데이터는, 기입 레이턴시(WL) 정보에 의해 정의된 시간에 데이터 단자들에 제공될 수 있다. 기입 레이턴시(WL) 정보는 메모리 디바이스(100) 내에, 예를 들어, 모드 레지스터(도 1에 미도시) 내에 프로그래밍될 수 있다. 기입 레이턴시(WL) 정보는 CK 클럭 신호의 클럭 사이클들과 관련하여 정의될 수 있다. 예를 들어, 기입 레이턴시 정보(WL)는, 연관된 기입 데이터가 수신될 때의 메모리 디바이스(100)에 의해 기입 명령이 수신된 이후의 CK 신호의 클럭 사이클들의 수일 수 있다.
전원 공급 단자들에는 전원 공급 전위들(VDD 및 VSS)이 공급될 수 있다. 이러한 전원 공급 전위들(VDD 및 VSS)은 내부 전압 생성기 회로(170)에 공급될 수 있다. 내부 전압 생성기 회로(170)는 전원 공급 전위들(VDD 및 VSS)에 기초하여 다양한 내부 전위들(VPP, VOD, VARY, VPERI, 등)을 생성할 수 있다. 내부 전위(VPP)는 로우 디코더(140)에서 사용될 수 있으며, 내부 전위들(VOD 및 VARY)은 메모리 어레이(150) 내에 포함된 센싱 증폭기들에서 사용될 수 있고, 내부 전위(VPERI)는 다수의 다른 회로 블록들에서 사용될 수 있다.
전원 공급 단자에는 또한 전원 공급 전위(VDDQ)가 공급될 수 있다. 전원 공급 전위(VDDQ)는 전원 공급 전위(VSS)와 함께 입력/출력 회로(160)에 공급될 수 있다. 전원 공급 전위(VDDQ)는 본 기술의 일 실시예에 있어서 전원 공급 전위(VDD)와 동일한 전위일 수 있다. 전원 공급 전위(VDDQ)는 본 기술의 다른 실시예에 있어서 전원 공급 전위(VDD)와 상이한 전위일 수 있다. 그러나, 전용 전원 공급 전위(VDDQ)는, 입력/출력 회로(160)에 의해 생성되는 전원 공급 잡음이 다른 회로 블록들로 전파되지 않도록 입력/출력 회로(160)에 대해 사용될 수 있다.
클럭 단자들 및 데이터 클럭 단자들에는 외부 클럭 신호들 및 상보적인 외부 클럭 신호들이 공급될 수 있다. 외부 클럭 신호들(CK, CKF, WCK, WCKF)은 클럭 입력 회로(120)에 공급될 수 있다. CK 및 CKF 신호들은 상보적일 수 있으며, WCK 및 WCKF 신호들이 또한 상보적일 수 있다. 상보적인 클럭 신호들은 반대되는 클럭 레벨들을 가질 수 있으며, 동시에 반대되는 클럭 레벨들 사이에서 천이할 수 있다. 예를 들어, 클럭 신호가 낮은 로우(low) 레벨일 때 상보적인 클럭 신호는 하이(high) 레벨이며, 클럭 신호가 하이 클럭 레벨일 때 상보적인 클럭 신호는 로우 클럭 레벨이다. 또한, 클럭 신호가 로우 클럭 레벨로부터 하이 클럭 레벨로 천이할 때 상보적인 클럭 신호는 하이 클럭 레벨로부터 로우 클럭 레벨로 천이하며, 클럭 신호가 하이 클럭 레벨로부터 로우 클럭 레벨로 천이할 때 상보적인 클럭 신호는 로우 클럭 레벨로부터 하이 클럭 레벨로 천이한다.
클럭 입력 회로(120) 내에 포함된 입력 버퍼들은 외부 클럭 신호들을 수신할 수 있다. 예를 들어, 명령 디코더(115)로부터의 CKE 신호에 의해 인에이블(enable)될 때, 입력 버퍼는 CK 및 CKF 신호들과 WCK 및 WCKF 신호들을 수신할 수 있다. 클럭 입력 회로(120)는 내부 클럭 신호들(ICLK)을 생성하기 위해 외부 클럭 신호들을 수신할 수 있다. 내부 클럭 신호들(ICLK)은 내부 클럭 회로(130)에 공급될 수 있다. 내부 클럭 회로(130)는 명령/어드레스 입력 회로(105)로부터 수신된 내부 클럭 신호들(ICLK) 및 클럭 인에이블 신호(CKE)에 기초하여 위상 및 주파수 제어된 내부 클럭 신호를 제공할 수 있다. 예를 들어, 내부 클럭 회로(130)는, 내부 클럭 신호(ICLK)를 수신하고 다양한 클럭 신호들을 명령 디코더(115)로 제공하는 클럭 경로(도 1에 미도시)를 포함할 수 있다. 내부 클럭 회로(130)는 입력/출력(IO) 클럭 신호들을 더 제공할 수 있다. IO 클럭 신호들은 입력/출력 회로(160)에 공급될 수 있으며, 판독 데이터의 출력 타이밍 및 기입 데이터의 입력 타이밍을 결정하기 위한 타이밍 신호로서 사용될 수 있다. IO 클럭 신호들은, 데이터가 상이한 데이터 레이트로 메모리 디바이스(100)로부터 출력되고 이로 입력될 수 있도록 다수의 클럭 주파수들로 제공될 수 있다. 높은 메모리 속도가 희망될 때 더 높은 클럭 주파수가 바람직할 수 있다. 더 낮은 전력 소비가 희망될 때 더 낮은 클럭 주파수가 바람직할 수 있다. 내부 클럭 신호들(ICLK)은 또한 타이밍 생성기(135)에 공급될 수 있으며, 그에 따라서 다양한 내부 클럭 신호들이 생성될 수 있다.
메모리 디바이스(100)는 정보의 일시적인 또는 영구적인 저장을 위해 메모리를 사용할 수 있는 복수의 전자 디바이스들 중 임의의 하나 또는 이들의 조합에 연결될 수 있다. 예를 들어, 메모리 디바이스(100)의 호스트 디바이스는 컴퓨팅 디바이스, 예컨대 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드-헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더, 디지털 미디어 플레이어), 또는 이들의 일부 컴포넌트(예를 들어, 중앙 프로세싱 유닛, 코-프로세서, 전용 메모리 제어기, 등)일 수 있다. 호스트 디바이스는 네트워킹 디바이스(예를 들어, 스위치, 라우터, 등) 또는 디지털 이미지들, 오디오 및/또는 비디오의 레코더들, 차량, 전기기기, 장난감, 또는 복수의 다른 제품들 중 임의의 하나일 수 있다. 일 실시예에 있어서, 호스트 디바이스는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시예들에 있어서, 호스트 디바이스는 (예를 들어, 네트워크화된 연결을 통해 또는 매개 디바이스들을 통해) 메모리 디바이스에 간접적으로 연결될 수 있다.
메모리 어레이(150)는 본원에서 설명되는 바와 같이 리프레시되거나 또는 유지보수될 수 있다. 본원에서 설명되는 바와 같은 리프레시 동작은, 예를 들어, 호스트 디바이스 또는 메모리 제어기에 의해 개시될 수 있으며, 하나 이상의 로우들(예를 들어, WL)을 액세스하는 것 및 액세스된 로우의 셀들을 대응하는 SAMP로 방전시키는 것을 포함할 수 있다. 로우가 오픈되는 동안(즉, 액세스 WL이 통전되는 동안), SAMP는 방전된 셀로부터 기인하는 전압을 기준과 비교할 수 있다. 그런 다음, SAMP는 논리 값을 주어진 논리 상태에 대한 공칭 값으로 다시 기입할 수 있다(즉, 셀을 충전할 수 있다). 일부 경우들에 있어서, 이러한 재 기입(write back) 프로세스는 셀의 전하를 증가시켜서 이상에서 논의된 방전 이슈들을 개선할 수 있다. 다른 경우들에 있어서, 재 기입 프로세스는 (예를 들어, 하이로부터 로우로 또는 로우로부터 하이로) 셀의 상태를 역전시켜서 히스테리시스(hysteresis) 시프트, 재료 탈분극화 또는 유사한 것을 개선할 수 있다. 다른 리프레시 기법들 또는 방법들이 또한 이용될 수 있다.
메모리 어레이(150)는 뱅크-당 기법을 사용하여 리프레시되거나 또는 유지보수될 수 있으며, 여기에서 메모리 어레이(150)의 동일한 뱅크는 동일한 랭크(rank)의 다른 뱅크가 리프레시되기 이전에 몇 번 리프레시될 수 있다. 즉, 메모리 어레이(150)는, 특정 뱅크들에 대하여 리프레시 또는 다른 유지보수 동작들이 취해질 순서 또는 빈도에 대한 제한들 없이 리프레시되거나 또는 유지보수될 수 있다. 추가적으로 또는 대안적으로, 메모리 어레이(150)의 뱅크들은, 레거시 뱅크-당 리프레시 제한들이 부과한 것보다 더 큰 자유를 가지고 유지보수될 수 있다.
이상에서 기술된 바와 같이, 메모리 디바이스의 메모리 셀들은, 전하 누설 또는 임프린트 효과들에 기인하는 데이터 손실을 방지하기 위해 주기적으로 리프레시될 수 있다. 도 2에서 본 개시의 일 측면에 따라 예시된 하나의 접근 방식에 있어서, 다수의 메모리 뱅크들(210-240)을 갖는 메모리 디바이스(200)는 매 메모리 뱅크 내의 메모리 셀들의 동일한 로우(251)를 동시에 리프레시하도록 구성될 수 있다. 메모리 디바이스(200)는 메모리 디바이스(100)의 일 예일 수 있으며, 메모리 뱅크들(210--240)은 메모리 어레이(150) 내의 뱅크들의 예들일 수 있다. 이러한 접근 방식에 있어서, 메모리 디바이스(200)는 (예를 들어, 카운터(260)와 같은 카운터 또는 레지스터 내에서) 각각의 메모리 뱅크 내의 가장 최근에 리프레시된 로우(예를 들어, 또는 다음에-리프레시될(next-to-be-refreshed) 로우)에 대응하는 단일 로우 어드레스를 추적하도록 구성될 수 있다.
다른 접근 방식에 있어서, 도 3a 내지 도 3d에서의 본 개시의 일 측면에 따르면, 다수의 메모리 뱅크들(310-340)을 갖는 메모리 디바이스(300)는 매 메모리 뱅크 내의 메모리 셀들의 동일한 로우(351)를 순차적으로 리프레시하도록 구성될 수 있다. 메모리 디바이스(300)는 메모리 디바이스(100)의 일 예일 수 있으며, 메모리 뱅크들(310--340)은 메모리 어레이(150) 내의 뱅크들의 예들일 수 있다. 이러한 점과 관련하여, 도 3a는 제 1 메모리 뱅크(310)의 로우(351)를 리프레시한 이후의 메모리 디바이스(300)를 예시하며, 도 3b는 제 2 메모리 뱅크(320)의 로우(351)를 리프레시한 이후의 메모리 디바이스(300)를 예시하고, 도 3c는 제 4 메모리 뱅크(340)의 로우(351)를 리프레시한 이후의 메모리 디바이스(300)를 예시하며, 도 3d는 제 3 메모리 뱅크(330)의 로우(351)를 리프레시한 이후의 메모리 디바이스(300)를 예시한다. 이러한 접근 방식에 있어서, 메모리 디바이스(300)는 (예를 들어, 카운터(360)와 같은 카운터 또는 레지스터 내에서) 각각의 메모리 뱅크 내의 가장 최근에 리프레시된 로우(예를 들어, 또는 다음에-리프레시될 로우)에 대응하는 단일 로우 어드레스뿐만 아니라 (예를 들어, 카운터(370)와 같은 카운터 또는 레지스터 내에서) 얼마나 많은 메모리 뱅크들이 리프레시되었는지의 카운트를 추적하도록 구성될 수 있다. (예를 들어, 리프레시 동작 다음에) 리프레시된 메모리 뱅크들의 카운트가 메모리 디바이스(300) 내의 메모리 뱅크들의 수와 동일하게 증가될 때(예를 들어, 일단 모든 4개의 뱅크들(310-340)이 리프레시되면), 추적되는 로우 어드레스는 다른 로우(예를 들어, 다음 로우 또는 유사한 것)로 업데이트될 수 있으며, 카운터(370) 내의 리프레시된 뱅크들의 카운트가 0으로 리셋될 수 있다.
이상에서 기술된 바와 같이, 이러한 접근 방식들 둘 모두에 대한 단점들은, 제 1 로우를 리프레시한 이후에, (예를 들어, 모든 메모리 뱅크들 사이에서 공유되는 단일의 추적되는 로우 어드레스에 대한 신뢰성에 기인하여) 매 다른 메모리 뱅크 내의 제 1 로우가 또한 리프레시될 때까지 단일 메모리 뱅크가 그 내부의 제 2 로우를 리프레시할 수 없다는 한계이다. 따라서, 본 기술의 실시예들은, 뱅크-당보다 더 세밀한 레벨로 리프레시 동작들에 대한 어드레스들을 추적함으로써 이러한 한계를 극복할 수 있다.
예를 들어, 도 4a 내지 도 4d는 본 기술의 일 실시예에 따른 메모리 뱅크 유지보수를 위한 방법을 개략적으로 예시하는 블록도들이다. 메모리 디바이스(400)는 복수의 메모리 뱅크들(410-440)을 포함하며, 그 각각은 로우(451)와 같은 메모리 셀들의 복수의 로우들을 갖는다. 메모리 디바이스(400)는 메모리 디바이스(100)의 일 예일 수 있으며, 메모리 뱅크들(410--440)은 메모리 어레이(150) 내의 뱅크들의 예들일 수 있다. 메모리 디바이스(400)는, 각각이 메모리 뱅크들(410-440) 중 하나에 대응하는, 로우 어드레스들을 추적하도록 구성된 카운터들(461-464)과 같은 회로부(예를 들어, 하나 이상의 레지스터들, 래치(latch)들, 내장형 메모리들, 등)를 더 포함한다. 카운터들(461-464)은 메모리 디바이스(100)의 메모리 레지스터(118)와 같은 메모리 레지스터들의 예들일 수 있다. 메모리 디바이스(400)는, 각각의 뱅크(410-440)의 메모리 셀들의 로우들 내에 저장된 데이터를 리프레시하도록 구성된 (예를 들어, 도 1의 로우 디코더(140), 컬럼 디코더(145), 명령 디코더(150), 입력/출력 회로(160), WL들, SAMP들, 및/또는 판독/기입 증폭기들(155)과 같은) 회로부를 더 포함한다. 각각의 뱅크(410-440)에 대하여 별개의 로우 어드레스들이 추적되기 때문에, 메모리 디바이스는, 뱅크들(410) 중 하나 내의 다른 로우를 리프레시하기 이전에 각각의 뱅크(410-440) 내의 동일한 로우를 리프레시하도록 강요되지 않는다.
예를 들어, 도 4a는, 제 1 뱅크(410) 내의 제 1 로우(451)가 리프레시된 이후의 메모리 디바이스(400)를 예시한다. 이러한 리프레시 동작에 대응하여(예를 들어, 이와 동시에, 리프레시 동작 직전에 또는 직후에), 제 1 로우 카운터(461) 내에 저장된 값은 (예를 들어, 업데이트된 로우(451)의 어드레스를 가지고, 또는 대안적으로 다음에-업데이트될 로우의 어드레스를 가지고) 업데이트된다. 도 4b는, 도 4a에 예시된 제 1 뱅크(410) 내의 제 1 로우(451)의 리프레시에 후속하여, 제 2 뱅크(420) 내의 제 1 로우(451)가 리프레시된 이후의 메모리 디바이스(400)를 예시한다. 이러한 리프레시 동작에 대응하여, 제 2 로우 카운터(462) 내에 저장된 값은 유사한 방식으로 업데이트된다.
도 4c를 참조하면, 제 1 뱅크(410) 내의 제 2 로우(452)가 리프레시된 이후의, 그리고 메모리 디바이스의 나머지 뱅크들(430 및 440) 내의 제 1 로우(451)가 리프레시되기 이전의 메모리 디바이스(400)가 예시됨에 따라, 본 접근 방식의 장점이 용이하게 명백해진다. 이러한 리프레시 동작에 대응하여, 제 1 로우 카운터(461) 내에 저장된 값은 (예를 들어, 업데이트된 로우(452)의 어드레스를 가지고, 또는 대안적으로 다음에-업데이트될 로우의 어드레스를 가지고) 다시 업데이트된다. 메모리 디바이스(400)가 뱅크들(410-440)의 각각에 대하여 별개의 로우 어드레스들을 추적하기 때문에, 제 1 로우 카운터(461)를 업데이트하는 것은, 도 2 및 도 3a 내지 도 3d에 예시된 전술한 접근 방식들과 달리, 다른 데이터 뱅크들(420-440)의 데이터 무결성에 대하여 어떠한 위협도 제기하지 않는다. 이러한 장점의 결과로서, 메모리 디바이스(400)의 각각의 뱅크(410-440)는, 다른 뱅크들(410-440)과는 독립적으로 그리고 내부의 데이터의 상태와는 무관하게(예를 들어, 다른 뱅크들에 대하여 리프레시 동작이 최근에 수행되었는지 여부와 무관하게, 그리고 이에 대하여 가장 최근에 수행된 리프레시 동작의 어드레스와 무관하게) (예를 들어, 메모리 디바이스(400)에 연결된 호스트 디바이스에 의해 목표된) 리프레시 동작의 목표일 수 있다. 예를 들어, 도 4d는, 제 1 뱅크(410) 내의 복수의 로우들(451-455)이 리프레시되고, 제 2 뱅크(420) 내의 오로지 제 1 로우만이 리프레시되며, 제 3 뱅크(430) 내의 훨씬 더 많은 수의 로우들이 리프레시되고, 제 4 뱅크(440) 내의 어떠한 로우들도 리프레시되지 않은 이후의 메모리 디바이스(400)를 예시한다.
메모리 리프레시 동작들에 대한 이러한 접근 방식은 리프레시 동작들의 스케줄링의 효율과 관련된 다수의 이점들을 제공할 수 있다. 예를 들어, 하나 이상의 뱅크들이 데이터를 포함하지 않거나 또는 더 이상 유효하지 않은 데이터를 포함하는 메모리 디바이스에 있어서, 이는, 그 메모리 뱅크에 대하여 리프레시 동작들을 수행하는 것을 포기하여(forego) 성능의 증가를 제공할 수 있다. 또한, 더 긴 유지 시간들을 갖는(예를 들어, 전하 저장 위치들로부터의 전하 누설에 대해 덜 민감한) 또는 임프린트에 덜 민감한(예를 들어, 변화하지 않는 데이터 상태를 유지하는 동안 우선 분극(preferential polarization), 도메인 피닝(domain pinning) 및/또는 다른 바람직하지 않은 히스테리시스 시프트들에 대하여 더 저항성이 있는 데이터 저장 구조체들을 갖는) 메모리 매체의 메모리 뱅크들에 대하여, 이는 유익하게는, 더 짧은 유지 시간들 또는 임프린트에 대하여 더 큰 민감성을 갖는 메모리 뱅크들에 대한 것보다 덜 빈번한 리프레시 동작들을 스케줄링할 수 있다.
전술한 예시적인 실시예들에 있어서, 메모리 디바이스들은, 각각의 뱅크에 대응하는 단일 로우 카운터를 포함함으로써, 뱅크-당 기준으로 로우 어드레스들을 추적하는 것으로서 설명되고 예시되었지만, 당업자들은, 본 기술이 상이한 세밀성을 가지고 리프레시 동작들을 관리하는 메모리 디바이스에 대한 애플리케이션을 갖는다는 것을 용이하게 이해할 것이다. 예를 들어, 로우 카운터들의 수가 뱅크들의 수의 배수이거나 또는 뱅크들의 수가 로우 카운터들의 수의 배수인 메모리 디바이스들이 서브-뱅크 단위(예를 들어, 여기에서 단일 뱅크 내의 로우들의 그룹들이 로우 카운터에 대응함)로 리프레시 동작들을 추적하기 위해 제공될 수 있으며, 뱅크들의-그룹-당 단위, 또는 유사한 것이 또한 독립적인 메모리 유지보수를 위한 전술한 접근 방식으로부터 이익을 얻을 수 있다.
또한, 이상의 예시적인 실시예들에 있어서, 메모리 디바이스들은 로우-당 단위로 리프레시 동작들을 수행하는 것으로서 설명되고 예시되었지만, 당업자들은, 본 기술이 메모리 셀들의 상이한 배열들에 대하여 리프레시 동작들을 수행하는 메모리 디바이스들에 대한 애플리케이션을 갖는다는 것을 용이하게 이해할 것이다. 예를 들어, 리프레시 동작들이 컬럼-당 단위, 블록-당 단위, 페이지-당 단위, 셀-당 단위, 또는 유사한 단위로 수행되는 메모리 디바이스들은 독립적인 메모리 유지보수에 대한 전술한 접근 방식으로부터 이익을 얻을 수 있다.
또한, 이상의 예시적인 실시예들에 있어서, 메모리 디바이스들은 (예를 들어, 휘발성 메모리 셀들에 대한 전하를 복원하기 위하여 또는 비-휘발성 메모리 셀들 내의 데이터 상태들을 역전시키기 위하여) 리프레시 동작들을 수행하는 것으로서 설명되고 예시되었지만, 당업자들은, 본 기술이 다른 유지보수 동작들을 사용하는 메모리 디바이스들에 대한 애플리케이션을 갖는다는 것을 용이하게 이해할 것이다. 이러한 점과 관련하여, 배경 마모-레벨링(wear-leveling)(예를 들어, 여기에서 다른 메모리 셀들보다 더 많은 동작들의 목표인 메모리 셀들이 어레이 내의 메모리 셀들 사이에서 동작들의 마모 효과를 더 균일하게 분배하기 위해 다시 매핑됨), 가비지 콜렉션(garbage collection)(예를 들어, 여기에서, 더 이상 유효 데이터를 포함하지 않는 메모리 셀들은 소거 동작 또는 유사한 것과 같은 지연된 프로세싱을 겪음) 및 다른 것들과 같은 유지보수 동작들을 수행하는 메모리 디바이스들이 또한 독립적인 메모리 유지보수에 대한 전술한 접근 방식들로부터 이익을 얻을 수 있다.
본 기술의 다른 측면에 따르면, 전술한 접근 방식에 의해 제공되는 리프레시 및 다른 유지보수 동작들을 스케줄링하는 추가적인 자유가 "필요(as-needed)" 단위로 리프레시하기 위해 사용될 수 있다. 이러한 점과 관련하여, 메모리 디바이스 또는 이에 연결된 호스트 디바이스는 동작들(예를 들어, 판독 동작들, 기입 동작들, 소거 동작들, 활성화 동작들, 등) 또는 디바이스 가동시간을 추적하고, 이에 기초하여 메모리 어레이의 특정 로우, 뱅크 또는 다른 서브섹션에 대한 리프레시 동작이 정당화(warrant)되는지 여부를 결정하도록 구성할 수 있다. 전술한 접근 방식에 의해 제공되는 메모리의 뱅크들 또는 다른 서브-디비전들을 독립적으로 리프레시하거나 또는 유지보수하기 위한 자유를 이용하면, 메모리 디바이스는 (예를 들어, 추적된 액티비티 또는 가동시간에 기초하여 리프레시 동작이 정당화되는지 여부를 결정하고, 리프레시 목표가 달리 스케줄링되지 않을 때 리프레스 동작을 수행함으로써) 그것의 리프레시 동작들을 내부적으로 관리할 수 있거나 또는 필요한 리프레시 동작들을 식별하는 정보(예를 들어, 메모리 버스 상의 통신, 디바이스 핀 상의 전압, 등)를 호스트에 제공함으로써 리프레시 동작들의 호스트 스케줄링을 용이하게 할 수 있다.
이러한 점과 관련하여, 도 5는 본 기술의 일 실시예에 따라 구성된 메모리 디바이스(500)를 갖는 시스템(501)의 블록도이다. 도시된 바와 같이, 메모리 디바이스(500)는 메인 메모리(502)(예를 들어, DRAM, NAND 플래시, NOR 플래시, FeRAM, PCM, 등) 및 호스트 디바이스(508)(예를 들어, 상류측 중앙 프로세서(CPU))에 동작가능하게 결합된 제어 회로부(506)를 포함한다. 메인 메모리(502)는, 각기 복수의 메모리 셀들을 포함하는 복수의 메모리 유닛들(520)을 포함한다. 메모리 유닛들(520)은 개별적인 메모리 다이들, 단일 메모리 다이 내의 메모리 평면들, 실리콘-관통 비아(through-silicon via; TSV)를 통해 수직으로 연결된 메모리 다이들의 스택, 또는 유사한 것일 수 있다. 예를 들어, 일 실시예에 있어서, 메모리 유닛들(520)의 각각은 반도체 다이로부터 형성되고 단일 디바이스 패키지(미도시) 내에 다른 메모리 유닛 다이들과 함께 배열될 수 있다. 다른 실시예들에 있어서, 다수의 메모리 유닛들(520)은 단일 다이 상에 함께-위치될 수 있거나 및/또는 다수의 디바이스 패키지들에 걸쳐 분산될 수 있다. 메모리 유닛들(520)은, 일부 실시예들에 있어서, 또한 메모리 영역들(528)(예를 들어, 뱅크들, 랭크들, 채널들, 블록들, 페이지들, 등)로 분할될 수 있다.
메모리 셀들은, 예를 들어, 플로팅 게이트, 전하 트랩, 상 변화, 용량성, 강유전체, 자기저항성, 및/또는 데이터를 영구적으로 또는 반-영구적으로 저장하도록 구성된 다른 적절한 저장 엘리먼트들을 포함할 수 있다. 메인 메모리(502) 및/또는 개별적인 메모리 유닛들(520)은 또한, 예컨대 정보를 프로세싱하기 위하여 및/또는 호스트 디바이스(508) 또는 제어 회로부(506)와 통신하기 위하여, 다른 기능부 및 메모리 셀들을 액세스하거나 및/또는 프로그래밍(예를 들어, 기입)하기 위한 멀티플렉서들, 디코더들, 버퍼들, 판독/기입 드라이버들, 어드레스 레지스터들, 데이터 아웃/데이터 인 레지스터들과 같은 다른 회로 컴포넌트들(미도시)을 포함할 수 있다. 예시된 실시예들에서 예시의 목적들을 위하여 특정한 수의 메모리 셀들, 로우들, 컬럼들, 영역들, 및 메모리 유닛들을 가지고 도시되었지만, 메모리 셀들, 로우들, 컬럼들, 영역들, 및 메모리 유닛들의 수가 변화할 수 있으며, 다른 실시예들에 있어서, 예시된 예들에서 도시된 것보다 더 크거나 또는 더 작은 규모일 수 있다. 예를 들어, 일부 실시예들에 있어서, 메모리 디바이스(500)는 오로지 하나의 메모리 유닛(520)만을 포함할 수 있다. 대안적으로, 메모리 디바이스(500)는 2개, 3개, 4개, 8개, 10개, 또는 그 이상(예를 들어, 16개, 32개, 64개, 또는 그 이상의) 메모리 유닛들(520)을 포함할 수 있다. 도 5에서 메모리 유닛들(520)이 각기 4개의 메모리 영역들(528)을 포함하는 것으로서 도시되었지만, 다른 실시예들에 있어서, 각각의 메모리 유닛(520)은 1개, 2개, 3개, 8개, 또는 그 이상의(예를 들어, 16개, 32개, 64개, 100개, 128개, 256개 또는 그 이상의) 메모리 영역들을 포함할 수 있다.
일 실시예에 있어서, 제어 회로부(506)는 (예를 들어, 명령 / 어드레스 / 클럭 입력 회로부, 디코더들, 전압 및 타이밍 생성기들, 입력/출력 회로부, 등을 포함하는) 메인 메모리(502)와 동일한 다이 상에 제공될 수 있다. 다른 실시예에 있어서, 제어 회로부(506)는 마이크로제어기, 특수 목적 로직 회로부(예를 들어, 필드 프로그램가능 게이트 어레이(FPGA), 애플리케이션 특징 집적 회로(ASIC), 메모리 다이 상의 제어 회로부, 등), 또는 다른 적절한 프로세서일 수 있다. 일 실시예에 있어서, 제어 회로부(506)는, 메인 메모리(502)를 관리하는 것 및 메모리 디바이스(500)와 호스트 디바이스(508) 사이의 통신들을 핸들링하는 것을 포함하여, 메모리 디바이스(500)의 동작을 제어하기 위해 다양한 프로세스들, 로직 흐름들, 및 루틴들을 수행하기 위해 메모리 내에 저장된 명령어들을 실행하도록 구성된 프로세서를 포함할 수 있다. 일부 실시예들에 있어서, 제어 회로부는, 예를 들어, 로우 카운터들, 뱅크 카운터들, 메모리 포인터들, 페치된 데이터, 등을 저장하기 위한 메모리 레지스터들을 갖는 내장된 메모리를 포함할 수 있다. 본 기술의 다른 실시예에 있어서, 메모리 디바이스는 제어 회로부를 포함하지 않을 수 있으며, 그 대신에 (예를 들어, 호스트 디바이스(508)에 의해 제공되거나 또는 메모리 디바이스와는 별개의 제어기 또는 프로세서에 의해 제공되는) 외부 제어에 의존할 수 있다.
호스트 디바이스(508)는 정보의 일시적인 또는 영구적인 저장을 위해 메모리를 사용할 수 있는 복수의 전자 디바이스들 중 임의의 하나 또는 이들의 조합일 수 있다. 예를 들어, 호스트 디바이스(508)는 컴퓨팅 디바이스, 예컨대 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드-헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더, 디지털 미디어 플레이어), 또는 이들의 일부 컴포넌트(예를 들어, 중앙 프로세싱 유닛, 코-프로세서, 전용 메모리 제어기, 등)일 수 있다. 호스트 디바이스(508)는 네트워킹 디바이스(예를 들어, 스위치, 라우터, 등) 또는 디지털 이미지들, 오디오 및/또는 비디오의 레코더들, 차량, 전기기기, 장난감, 또는 복수의 다른 제품들 중 임의의 하나일 수 있다. 일 실시예에 있어서, 호스트 디바이스(508)는 메모리 디바이스(500)에 직접 연결될 수 있지만, 다른 실시예들에 있어서, 호스트 디바이스(508)는 (예를 들어, 네트워크화된 연결을 통해 또는 매개 디바이스들을 통해) 메모리 디바이스에 간접적으로 연결될 수 있다.
동작 시에, 제어 회로부(506)는 메인 메모리(502)의 다양한 메모리 영역들을 직접적으로 기입하거나 또는 달리 프로그래밍(예를 들어, 소거)할 수 있다. 제어 회로부(506)는 호스트-디바이스 버스 또는 인터페이스(510)를 통해 호스트 디바이스(508)와 통신한다. 일부 실시예들에 있어서, 호스트 디바이스(508) 및 제어 회로부(506)는 전용 메모리 버스(예를 들어, DRAM 버스)를 통해 통신할 수 있다. 다른 실시예들에 있어서, 호스트 디바이스(508) 및 제어 회로부(506)는 직렬 인터페이스, 예컨대 직렬 부착형 SCSI(SAS), 직렬 AT 부착(SATA) 인터페이스, 주변 컴포넌트 상호연결 익스프레스(PCIe), 또는 다른 적절한 인터페이스(예를 들어, 병렬 인터페이스)를 통해 통신할 수 있다. 호스트 디바이스(508)는 (예를 들어, 패킷 또는 패킷들의 스트림의 형태로) 다양한 요청들을 제어 회로부(506)로 전송할 수 있다. 요청은 정보를 판독하거나, 기입하거나, 소거하거나, 반환하기 위한 및/또는 특정 동작(예를 들어, 리프레시 동작, TRIM 동작, 프리차지 동작, 활성화 동작, 마모-레벨링 동작, 가비지 콜렉션 동작, 등)을 수행하기 위한 명령을 포함할 수 있다.
일부 실시예들에 있어서, 제어 회로부(506)는, 필요 단위로 리프레시 동작들을 수행하는 것을 가능하게 하기 위하여 다수의 메모리 유닛들(520) 내의 메인 메모리(502) 내에서 수행되는 동작들(예를 들어, 판독 동작들, 기입 동작들, 소거 동작들, 활성화 동작들, 등)을 (예를 들어, 제어 회로부(506)의 내장된 메모리 내의 레지스터 또는 테이블 내에서) 추적하도록 구성될 수 있다. 이와 관련하여, 제어 회로부(506)는 상이한 메모리 유닛들(520)에 의해 경험되는 동작들의 수 또는 레이트를 비교하고, 적어도 부분적으로 메모리 유닛들(520)에 의해 경험되는 동작들의 수 또는 레이트 사이의 비교에 기초하여 메모리 유닛들(520)에 대하여 리프레시 동작들을 수행하거나 또는 스케줄링하도록 구성될 수 있다. 대안적으로, 제어 회로부(506)는, 하나 이상의 미리 결정된 임계들(예를 들어, 동작들의 임계 수들, 동작들의 임계 레이트들, 등)에 대한 각각의 메모리 유닛(520)의 비교에 적어도 부분적으로 기초하여 메모리 유닛들(520)에 대한 리프레시 동작들을 수행하거나 또는 스케줄링하도록 구성될 수 있다. 따라서, 임계 수 또는 레이트를 초과하는 동작들의 목표인 메모리 유닛(520)은, 상이한 유닛들(520)이 본 기술의 실시예들에 의해 제공되는 비순차적(out-of-order) 리프레시 동작들을 겪을 수 있는 자유에 기인하여, 다른 유닛(520)보다 더 빈번하게 리프레시될 수 있다.
도 6은 본 기술의 일 실시예에 따른 메모리 디바이스를 동작시키는 방법을 예시하는 순서도이다. 방법은 복수의 값들을 저장하는 단계(박스(610))를 포함하며, 여기에서 복수의 값들의 각각은 메모리 디바이스의 복수의 메모리 뱅크들 중 하나에 대응한다. 본 기술의 일 측면에 따르면, 박스(610)의 저장하는 특징은 레지스터(예를 들어, 도 1의 레지스터(118)), 내장된 메모리, 또는 심지어 메모리 어레이(예를 들어, 도 1의 메모리 어레이(150))에 의해 수행될 수 있다. 방법은 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하는 단계(박스(620))를 더 포함한다. 본 기술의 일 측면에 따르면, 박스(620)의 리프레시하는 특징은, 도 1의 로우 디코더(140), 컬럼 디코더(145), WL, SAMP, 명령 디코더(150), 입력/출력 회로(160), 판독/기입 증폭기들(155), 및/또는 메모리 어레이(150) 중 하나 이상에 의해 수행될 수 있다. 방법은 적어도 부분적으로 제 1 데이터를 리프레시하는 단계에 기초하여 복수의 메모리 뱅크들 중 제 1 메모리 뱅크에 대응하는 복수의 값들 중 제 1 값을 업데이트하는 단계를 더 포함한다. 본 기술의 일 측면에 따르면, 박스(630)의 업데이트하는 특징은 도 1의 명령 디코더(150) 및 레지스터(118) 중 하나 이상에 의해 수행될 수 있다.
방법은, 복수의 메모리 뱅크들의 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 이전에, 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내의 제 2 데이터를 리프레시하는 단계(박스(640))를 더 포함할 수 있다. 본 기술의 일 측면에 따르면, 박스(640)의 리프레시하는 특징은 도 1의 로우 디코더(140), 컬럼 디코더(145), WL, SAMP, 명령 디코더(150), 입력/출력 회로(160), 판독/기입 증폭기들(155), 및/또는 메모리 어레이(150) 중 하나 이상에 의해 수행될 수 있다. 방법은, 적어도 부분적으로 제 2 데이터를 리프레시하는 단계에 기초하여 복수의 값들 중 제 1 값을 업데이트하는 단계(박스(650))를 더 포함할 수 있다. 본 기술의 일 측면에 따르면, 박스(650)의 업데이트하는 특징은 도 1의 명령 디코더(150) 및 레지스터(118) 중 하나 이상에 의해 수행될 수 있다.
방법은, 복수의 메모리 뱅크들 중 제 2 메모리 뱅크 내에 저장된 제 3 데이터를 리프레시하는 단계(박스(660)), 및 적어도 부분적으로 제 3 데이터를 리프레시하는 단계에 기초하여 복수의 메모리 뱅크들 중 제 2 메모리 뱅크에 대응하는 복수의 값들 중의 제 2 값을 업데이트하는 단계(박스(670))를 더 포함할 수 있다. 본 기술의 일 측면에 따르면, 박스(660 및 670)의 리프레시하고 업데이트하는 특징들은 도 1의 로우 디코더(140), 컬럼 디코더(145), WL, SAMP, 명령 디코더(150), 레지스터(118), 입력/출력 회로(160), 판독/기입 증폭기들(155), 및/또는 메모리 어레이(150) 중 하나 이상에 의해 수행될 수 있다.
도 7은 본 기술의 일 실시예에 따른 메모리 디바이스를 동작시키는 방법을 예시하는 순서도이다. 방법은, 메모리 디바이스의 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하기 위한 제 1 명령을 메모리 디바이스로 전송하는 단계(박스(710))를 포함한다. 방법은, 복수의 메모리 뱅크들 중 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 위한 하나 이상의 명령들을 메모리 디바이스로 전송하기 이전에, 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 2 데이터를 리프레시하기 위한 제 2 명령을 메모리 디바이스로 전송하는 단계(박스(720)를 더 포함한다. 본 기술의 일 측면에 따르면, 박스(710 및 720)의 전송하는 특징들은 도 1의 메모리 디바이스(100)와 같은 메모리 디바이스에 연결된 호스트 디바이스에 의해 수행될 수 있다.
이상에서 설명된 방법들은 가능한 구현예들을 설명한다는 것, 및 동작들 및 단계들이 재배열되거나 또는 달리 수정될 수 있다는 것, 그리고 다른 구현예들이 가능하다는 것을 주의해야 한다. 추가로, 방법들 중 2개 이상으로부터의 실시예들이 조합될 수 있다.
본원에서 설명되는 정보 및 신호들은 다양하고 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 이상의 설명 전체에 걸쳐 언급되는 데이터, 명령어들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학적 필드들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 일부 도면들은 신호들을 단일 신호로서 예시할 수 있지만; 그러나, 당업자는, 신호가 신호들의 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것을 이해할 것이다.
메모리 디바이스를 포함하는 본원에서 논의된 디바이스들은, 반도체 기판 또는 다이, 예컨대 실리콘, 게르마늄, 실리콘-게르마늄 합금, 비화 갈륨, 질화 갈륨, 등 상에 형성될 수 있다. 일부 경우들에 있어서, 기판은 반도체 웨이퍼이다. 다른 경우들에 있어서, 기판은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 예컨대 실리콘-온-유리(silicon-on-glass; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOP), 또는 다른 기판 상의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 전도율은, 비제한적으로, 인, 붕소, 또는 비소를 포함하는 다양한 화학 종을 사용한 도핑을 통해 제어될 수 있다. 도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본원에서 설명된 기능들은, 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구항들의 범위 내에 속한다. 기능들을 구현하는 특징부들은 또한, 기능들의 부분들이 상이한 물리적인 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다.
청구항들을 포함하여 본원에서 사용되는 바와 같은, 아이템들의 리스트(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구절이 붙는 아이템들의 리스트)에서 사용되는 "또는"은, 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 본원에서 사용되는 바와 같은, 구절 "에 기초하여"는 조건들의 폐쇄된 세트에 대한 언급으로서 이해되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 예시적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본원에서 사용되는 바와 같은, 구절 "에 기초하여"는 구절 "에 적어도 부분적으로 기초하여"와 동일한 방식으로 이해되어야 한다.
이상의 내용으로부터, 본 발명의 특정 실시예들이 본원에서 예시의 목적들을 위하여 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다는 것이 이해될 것이다. 오히려, 이상의 설명에 있어서, 다수의 특정 세부사항들은 본 기술의 실시예들에 대한 철저하고 가능하게 하는 이해를 제공하기 위하여 논의된다. 그러나, 당업자는 본 개시가 특정한 세부사항들 중 하나 이상이 없는 상태로 실시될 수 있다는 것을 용이하게 인식할 것이다. 다른 사례들에 있어, 보통 메모리 시스템들 및 디바이스들과 연관된 잘-알려진 구조들 또는 동작들은 본 기술의 다른 측면들을 모호하게 하는 것을 방지하게 위하여 상세하게 도시되지 않거나 또는 설명되지 않는다. 일반적으로, 본원에 개시된 이러한 특정 실시예들에 더하여 다양한 다른 디바이스들, 시스템들, 및 방법들이 본 기술의 범위 내에 속할 수 있음이 이해되어야 한다.

Claims (46)

  1. 메모리 디바이스로서,
    복수의 메모리 뱅크들; 및
    회로부를 포함하며, 상기 회로부는,
    복수의 값들을 저장하되, 상기 복수의 값들의 각각의 값은 상기 복수의 메모리 뱅크들 중 하나의 메모리 뱅크에 대응하고,
    상기 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하며, 및
    적어도 부분적으로 상기 제 1 데이터를 리프레시하는 것에 기초하여 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크에 대응하는 상기 복수의 값들 중 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 회로부는 추가로,
    상기 제 1 데이터를 리프레시한 이후에 그리고 상기 복수의 메모리 뱅크들의 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 이전에, 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크 내의 제 2 데이터를 리프레시하고, 및
    적어도 부분적으로 상기 제 2 데이터를 리프레시하는 것에 기초하여 상기 복수의 값들 중 상기 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 제 2 데이터는 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크의 제 2 로우(row)에 대응하는, 메모리 디바이스.
  4. 청구항 1에 있어서, 상기 제 1 데이터는 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크의 제 1 로우에 대응하는, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 복수의 값들의 각각은 상기 복수의 메모리 뱅크들의 대응하는 메모리 뱅크 내의 로우 어드레스에 대응하는, 메모리 디바이스.
  6. 청구항 5에 있어서, 상기 회로부는, 상기 리프레시된 제 1 데이터의 상기 로우 어드레스를 상기 복수의 메모리 뱅크들의 상기 대응하는 메모리 뱅크의 다른 로우 어드레스로 대체함으로써 상기 복수의 값들 중 상기 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 회로부는 추가로,
    상기 복수의 메모리 뱅크들 중 제 2 메모리 뱅크 내에 저장된 제 2 데이터를 리프레시하고; 및
    적어도 부분적으로 상기 제 2 데이터를 리프레시하는 것에 기초하여 상기 복수의 메모리 뱅크들 중 상기 제 2 메모리 뱅크에 대응하는 상기 복수의 값들 중 제 2 값을 업데이트하도록 구성되는, 메모리 디바이스.
  8. 청구항 1에 있어서, 단일 반도체 다이(die)가 상기 복수의 메모리 뱅크들 및 상기 회로부를 포함하는, 메모리 디바이스.
  9. 청구항 1에 있어서, 상기 복수의 메모리 뱅크들은, 동적 랜덤-액세스 메모리(Dynamic Random-Access Memory; DRAM) 뱅크들, 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 뱅크들, 자기저항성 메모리(magnetoresistive memory; MRAM) 뱅크들, 상 변화 메모리(phase change memory; PCM) 뱅크들, 또는 이들의 임의의 조합을 포함하는, 메모리 디바이스.
  10. 방법으로서,
    복수의 값들을 저장하는 단계로서, 상기 복수의 값들의 각각의 값은 메모리 디바이스의 복수의 메모리 뱅크들 중 하나의 메모리 뱅크에 대응하는, 단계;
    상기 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하는 단계; 및
    적어도 부분적으로 상기 제 1 데이터를 리프레시하는 단계에 기초하여 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크에 대응하는 상기 복수의 값들 중 제 1 값을 업데이트하는 단계를 포함하는, 방법.
  11. 청구항 10에 있어서, 상기 방법은,
    상기 제 1 데이터를 리프레시한 이후에 그리고 상기 복수의 메모리 뱅크들의 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 이전에, 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크 내의 제 2 데이터를 리프레시하는 단계; 및
    적어도 부분적으로 상기 제 2 데이터를 리프레시하는 단계에 기초하여 상기 복수의 값들 중 상기 제 1 값을 업데이트하는 단계를 더 포함하는, 방법.
  12. 청구항 10에 있어서, 상기 제 1 데이터는 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크의 제 1 로우에 대응하는, 방법.
  13. 청구항 10에 있어서, 상기 복수의 값들의 각각은 상기 복수의 메모리 뱅크들의 대응하는 메모리 뱅크 내의 로우 어드레스에 대응하는, 방법.
  14. 청구항 13에 있어서, 상기 복수의 값들 중 상기 제 1 값을 업데이트하는 단계는, 상기 리프레시된 제 1 데이터의 상기 로우 어드레스를 상기 복수의 메모리 뱅크들의 상기 대응하는 메모리 뱅크의 다른 로우 어드레스로 대체하는 단계를 포함하는, 방법.
  15. 청구항 10에 있어서, 상기 방법은,
    상기 복수의 메모리 뱅크들 중 제 2 메모리 뱅크 내에 저장된 제 2 데이터를 리프레시하는 단계; 및
    적어도 부분적으로 상기 제 2 데이터를 리프레시하는 단계에 기초하여 상기 복수의 메모리 뱅크들 중 상기 제 2 메모리 뱅크에 대응하는 상기 복수의 값들 중 제 2 값을 업데이트하는 단계를 더 포함하는, 방법.
  16. 방법으로서,
    메모리 디바이스의 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하기 위한 제 1 명령을 전송하는 단계; 및
    상기 제 1 명령을 전송하는 단계 이후에 그리고 상기 복수의 메모리 뱅크들 중 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 위한 하나 이상의 명령들을 전송하기 이전에, 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크 내에 저장된 제 2 데이터를 리프레시하기 위한 제 2 명령을 전송하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 제 1 명령은 상기 메모리 디바이스가 상기 복수의 메모리 뱅크들의 전부보다 더 적은 메모리 뱅크에 대하여 리프레시 동작을 수행하게끔 지시하도록 구성되는, 방법.
  18. 청구항 16에 있어서, 상기 제 1 명령은 상기 메모리 디바이스가 상기 복수의 메모리 뱅크들 중 오로지 상기 제 1 메모리 뱅크에 대해서만 리프레시 동작을 수행하게끔 지시하도록 구성되는, 방법.
  19. 청구항 16에 있어서, 상기 제 1 명령은 상기 메모리 디바이스에 동작가능하게 연결된 호스트 디바이스에 의해 상기 메모리 디바이스로 전송되는, 방법.
  20. 청구항 16에 있어서, 상기 메모리 디바이스는 제어기를 포함하며, 상기 제 1 명령은 상기 제어기에 의해 전송되는, 방법.
  21. 청구항 20에 있어서, 상기 제어기는, 상기 복수의 메모리 뱅크들의 다른 메모리 뱅크들의 모두 내에 저장된 데이터를 리프레시하기 이전에 상기 제 2 데이터를 리프레시하기 위해 상기 제어기에 의해 수행된 결정에 적어도 부분적으로 기초하여 상기 제 2 명령을 전송하는, 방법.
  22. 청구항 21에 있어서, 상기 제어기는 상기 제 1 메모리 뱅크에 대하여 수행된 동작들의 수를 추적하며, 상기 결정은 적어도 부분적으로 상기 추적된 동작들의 수에 기초하는, 방법.
  23. 청구항 21에 있어서, 상기 제어기는 동작들이 상기 제 1 메모리 뱅크에 대하여 수행되는 레이트(rate)를 추적하며, 상기 결정은 적어도 부분적으로 상기 추적된 레이트에 기초하는, 방법.
  24. 청구항 20에 있어서, 상기 제어기는 상기 메모리 디바이스에 동작가능하게 연결된 호스트 디바이스와 상기 제 1 명령을 통신하지 않고 상기 제 1 명령을 전송하는, 방법.
  25. 메모리 디바이스로서,
    복수의 메모리 뱅크들; 및
    회로부를 포함하며, 상기 회로부는,
    상기 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하며, 및
    상기 제 1 데이터를 리프레시한 이후에 그리고 상기 복수의 메모리 뱅크들의 다른 메모리 뱅크들 모두 내에 저장된 데이터를 리프레시하기 이전에, 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크 내의 제 2 데이터를 리프레시하도록 구성되는, 메모리 디바이스.
  26. 청구항 25에 있어서, 상기 제 1 데이터는 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크의 제 1 로우에 대응하는, 메모리 디바이스.
  27. 청구항 25에 있어서, 상기 제 2 데이터는 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크의 제 2 로우에 대응하는, 메모리 디바이스.
  28. 청구항 25에 있어서, 상기 회로부는 추가로,
    상기 제 2 데이터를 리프레시한 이후에, 상기 복수의 메모리 뱅크들 중 제 2 메모리 뱅크 내에 저장된 제 3 데이터를 리프레시하도록 구성되는, 메모리 디바이스.
  29. 청구항 25에 있어서, 단일 반도체 다이가 상기 복수의 메모리 뱅크들 및 상기 회로부를 포함하는, 메모리 디바이스.
  30. 청구항 25에 있어서, 상기 복수의 메모리 뱅크들은, 동적 랜덤-액세스 메모리(Dynamic Random-Access Memory; DRAM) 뱅크들, 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FeRAM) 뱅크들, 자기저항성 메모리(magnetoresistive memory; MRAM) 뱅크들, 상 변화 메모리(phase change memory; PCM) 뱅크들, 또는 이들의 임의의 조합을 포함하는, 메모리 디바이스.
  31. 청구항 25에 있어서, 상기 회로부는 추가로,
    복수의 값들을 저장하되, 상기 복수의 값들의 각각의 값은 상기 복수의 메모리 뱅크들 중 하나의 메모리 뱅크에 대응하고; 및
    적어도 부분적으로 상기 제 1 데이터를 리프레시하는 것에 기초하여 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크에 대응하는 상기 복수의 값들 중 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  32. 청구항 31에 있어서, 상기 회로부는 추가로,
    적어도 부분적으로 상기 제 2 데이터를 리프레시하는 것에 기초하여 상기 복수의 값들 중 상기 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  33. 청구항 31에 있어서, 상기 복수의 값들의 각각은 상기 복수의 메모리 뱅크들의 대응하는 메모리 뱅크 내의 로우 어드레스에 대응하는, 메모리 디바이스.
  34. 청구항 33에 있어서, 상기 회로부는, 상기 리프레시된 제 1 데이터의 상기 로우 어드레스를 상기 복수의 메모리 뱅크들의 상기 대응하는 메모리 뱅크의 다른 로우 어드레스로 대체함으로써 상기 복수의 값들 중 상기 제 1 값을 업데이트하도록 구성되는, 메모리 디바이스.
  35. 방법으로서,
    메모리 디바이스의 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하는 단계; 및
    상기 제 1 데이터를 리프레시한 이후에 그리고 상기 복수의 메모리 뱅크들의 다른 메모리 뱅크들 중 임의의 메모리 뱅크 내에 저장된 데이터를 리프레시하기 이전에, 상기 복수의 메모리 뱅크들 중 상기 제 1 메모리 뱅크 내의 제 2 데이터를 리프레시하는 단계를 포함하는, 방법.
  36. 청구항 35에 있어서, 상기 제 1 데이터를 리프레시하는 단계는 상기 메모리 디바이스가 상기 복수의 메모리 뱅크들의 전부보다 더 적은 메모리 뱅크에 대하여 리프레시 동작을 수행하게끔 지시하는 제 1 명령을 수신하는 것에 응답하여 수행되는, 방법.
  37. 청구항 35에 있어서, 상기 제 1 데이터를 리프레시하는 단계는 상기 복수의 메모리 뱅크들 중 오로지 상기 제 1 메모리 뱅크에 대해서만 리프레시 동작을 수행하게끔 지시하는 제 1 명령을 수신하는 것에 응답하여 수행되는, 방법.
  38. 청구항 35에 있어서, 상기 제 2 데이터를 리프레시하는 단계는 적어도 부분적으로 상기 제 1 메모리 뱅크에 대하여 수행된 추적된 동작들의 수에 대응하는 결정에 기초하여 수행되는, 방법.
  39. 청구항 35에 있어서, 상기 제 2 데이터를 리프레시하는 단계는 적어도 부분적으로 상기 제 1 메모리 뱅크에 대하여 수행된 동작들의 레이트에 대응하는 결정에 기초하여 수행되는, 방법.
  40. 청구항 35에 있어서, 상기 제 1 데이터를 리프레시하는 단계 및 상기 제 2 데이터를 리프레시하는 단계는 별개의 순차적인 리프레시 동작들로 수행되는, 방법.
  41. 방법으로서,
    복수의 카운터들을 저장하는 단계로서, 복수의 카운터들의 각각의 값은 메모리 디바이스의 복수의 메모리 뱅크들 중 하나의 메모리 뱅크에 대응하는, 단계;
    상기 복수의 메모리 뱅크들 중 제 1 메모리 뱅크 내에 저장된 제 1 데이터를 리프레시하는 것에 응답하여, 상기 제 1 메모리 뱅크에 대응하는 상기 복수의 카운터들 중 제 1 카운터를 업데이트하는 단계를 포함하는, 방법.
  42. 청구항 41에 있어서, 상기 제 1 메모리 뱅크에 대응하는 상기 복수의 카운터들 중 상기 제 1 카운터를 업데이트하는 단계는 상기 제 1 카운터에 상기 제 1 데이터에 대응하는 로우 어드레스를 기입하는 단계를 포함하는, 방법.
  43. 청구항 41에 있어서, 상기 방법은,
    상기 복수의 메모리 뱅크들 중 제 2 메모리 뱅크 내에 저장된 제 2 데이터를 리프레시하는 것에 응답하여, 상기 제 2 메모리 뱅크에 대응하는 상기 복수의 카운터들 중 제 2 카운터를 업데이트하는 단계를 더 포함하는, 방법.
  44. 청구항 43에 있어서, 상기 제 2 메모리 뱅크에 대응하는 상기 복수의 카운터들 중 상기 제 2 카운터를 업데이트하는 단계는 상기 제 1 카운터에 상기 제 2 데이터에 대응하는 로우 어드레스를 기입하는 단계를 포함하는, 방법.
  45. 청구항 41에 있어서, 상기 복수의 카운터들은 상기 메모리 디바이스의 메모리 내에 저장되는, 방법.
  46. 청구항 41에 있어서, 상기 복수의 카운터들은 상기 메모리 디바이스에 동작가능하게 연결된 호스트 디바이스의 메모리 내에 저장되는, 방법.
KR1020207021239A 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들 KR102419545B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227023233A KR20220103188A (ko) 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201762612004P 2017-12-29 2017-12-29
US62/612,004 2017-12-29
PCT/US2018/060233 WO2019133116A1 (en) 2017-12-29 2018-11-11 Methods for independent memory bank maintenance and memory devices and systems employing the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227023233A Division KR20220103188A (ko) 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들

Publications (2)

Publication Number Publication Date
KR20200092415A true KR20200092415A (ko) 2020-08-03
KR102419545B1 KR102419545B1 (ko) 2022-07-11

Family

ID=66541222

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227023233A KR20220103188A (ko) 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들
KR1020207021239A KR102419545B1 (ko) 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020227023233A KR20220103188A (ko) 2017-12-29 2018-11-11 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들

Country Status (5)

Country Link
US (9) US10297307B1 (ko)
EP (1) EP3732682A4 (ko)
KR (2) KR20220103188A (ko)
CN (2) CN117894349A (ko)
WO (1) WO2019133116A1 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10297307B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Methods for independent memory bank maintenance and memory devices and systems employing the same
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10573370B2 (en) 2018-07-02 2020-02-25 Micron Technology, Inc. Apparatus and methods for triggering row hammer address sampling
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US11615831B2 (en) 2019-02-26 2023-03-28 Micron Technology, Inc. Apparatuses and methods for memory mat refresh sequencing
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US10978132B2 (en) 2019-06-05 2021-04-13 Micron Technology, Inc. Apparatuses and methods for staggered timing of skipped refresh operations
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) * 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11011217B1 (en) * 2019-12-20 2021-05-18 Micron Technology, Inc. Selective extension of a fine granularity mode for memory refresh operations
KR20210091404A (ko) * 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11487447B2 (en) 2020-08-28 2022-11-01 Advanced Micro Devices, Inc. Hardware-software collaborative address mapping scheme for efficient processing-in-memory systems
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104868A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 반도체 기억 소자의 개별 뱅크 리프레쉬 회로 및 방법
US20110141836A1 (en) * 2009-12-16 2011-06-16 Innovative Silicon Isi Sa Techniques for reducing impact of array disturbs in a semiconductor memory device
KR20130084369A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치
US20150092508A1 (en) * 2013-09-27 2015-04-02 Kuljit S. Bains Directed per bank refresh command
KR20160123985A (ko) * 2015-04-17 2016-10-26 삼성전자주식회사 다이내믹 랜덤 액세스 메모리 모듈 및 그것의 리프레쉬 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6560155B1 (en) * 2001-10-24 2003-05-06 Micron Technology, Inc. System and method for power saving memory refresh for dynamic random access memory devices after an extended interval
US7492656B2 (en) 2006-04-28 2009-02-17 Mosaid Technologies Incorporated Dynamic random access memory with fully independent partial array refresh function
US20080056051A1 (en) 2006-08-31 2008-03-06 Peter Mayer Memory with memory banks and mode registers and method of operating a memory
US8949520B2 (en) 2009-01-22 2015-02-03 Rambus Inc. Maintenance operations in a DRAM
US20130100755A1 (en) 2011-10-21 2013-04-25 Samsung Electronics Co., Ltd. Semiconductor memory device implementing comprehensive partial array self refresh scheme
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
KR20150128087A (ko) 2014-05-08 2015-11-18 에스케이하이닉스 주식회사 리프레쉬 오류를 방지할 수 있는 반도체 장치 및 이를 이용한 메모리 시스템
US9418723B2 (en) 2014-12-23 2016-08-16 Intel Corporation Techniques to reduce memory cell refreshes for a memory device
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10297307B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Methods for independent memory bank maintenance and memory devices and systems employing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060104868A (ko) * 2005-03-31 2006-10-09 주식회사 하이닉스반도체 반도체 기억 소자의 개별 뱅크 리프레쉬 회로 및 방법
US20110141836A1 (en) * 2009-12-16 2011-06-16 Innovative Silicon Isi Sa Techniques for reducing impact of array disturbs in a semiconductor memory device
KR20130084369A (ko) * 2012-01-17 2013-07-25 삼성전자주식회사 메모리 장치, 이의 동작 방법, 및 상기 메모리 장치를 포함하는 장치
US20150092508A1 (en) * 2013-09-27 2015-04-02 Kuljit S. Bains Directed per bank refresh command
KR20160123985A (ko) * 2015-04-17 2016-10-26 삼성전자주식회사 다이내믹 랜덤 액세스 메모리 모듈 및 그것의 리프레쉬 방법

Also Published As

Publication number Publication date
US20190228817A1 (en) 2019-07-25
EP3732682A4 (en) 2021-09-08
US20200273518A1 (en) 2020-08-27
US10297307B1 (en) 2019-05-21
US11004497B2 (en) 2021-05-11
CN111433850B (zh) 2024-01-23
US20190371392A1 (en) 2019-12-05
US10297309B1 (en) 2019-05-21
US10692562B2 (en) 2020-06-23
US10818338B2 (en) 2020-10-27
EP3732682A1 (en) 2020-11-04
US20200411082A1 (en) 2020-12-31
US10541017B2 (en) 2020-01-21
CN117894349A (zh) 2024-04-16
CN111433850A (zh) 2020-07-17
US10424365B2 (en) 2019-09-24
US20210264971A1 (en) 2021-08-26
US10482945B2 (en) 2019-11-19
US11900983B2 (en) 2024-02-13
US20200143872A1 (en) 2020-05-07
KR102419545B1 (ko) 2022-07-11
US20190228816A1 (en) 2019-07-25
KR20220103188A (ko) 2022-07-21
WO2019133116A1 (en) 2019-07-04

Similar Documents

Publication Publication Date Title
KR102419545B1 (ko) 독립적 메모리 뱅크 유지보수를 위한 방법들, 및 이를 이용하는 메모리 디바이스들 및 시스템들
CN114341813B (zh) 具有修改命令的半导体装置以及相关联方法和系统
US11379299B2 (en) Semiconductor device with user defined operations and associated methods and systems
KR20200124324A (ko) 메모리 미디어 저하 검출 및 완화 방법 및 이를 이용하는 메모리 디바이스
US11468939B2 (en) Conditional row activation and access during refresh for memory devices and associated methods and systems
US20220382628A1 (en) Semiconductor device with power-saving mode and associated methods and systems
CN112445645A (zh) 具有经修改存取的半导体装置以及相关联方法和系统

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant