KR20200124324A - 메모리 미디어 저하 검출 및 완화 방법 및 이를 이용하는 메모리 디바이스 - Google Patents

메모리 미디어 저하 검출 및 완화 방법 및 이를 이용하는 메모리 디바이스 Download PDF

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KR20200124324A
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제임스 에스. 리흐메이어
티모시 비. 코울레스
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마이크론 테크놀로지, 인크
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Abstract

메모리 디바이스들, 시스템 및 이의 작동 방법들이 제공된다. 메모리 디바이스는 비휘발성 메모리 어레이 및 제어 회로를 포함할 수 있다. 상기 제어 회로는 상기 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하도록, 호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 상기 값을 업데이트하도록, 그리고 상기 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하도록 구성될 수 있다. 상기 제어 회로는 상기 메모리 디바이스에 의해 수행되는 다수의 리프레시 동작에 대응하는 제2 값을 저장하도록, 리프레시 동작을 수행하는 것에 응답하여 상기 제2 값을 업데이트하도록, 그리고 상기 값이 제2 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 제2 교정 조치를 트리거하도록 더 구성될 수 있다.

Description

메모리 미디어 저하 검출 및 완화 방법 및 이를 이용하는 메모리 디바이스
본 개시는 반도체 메모리 디바이스들, 보다 구체적으로는 메모리 미디어 저하 검출 및 완화 방법들 및 이를 이용하는 메모리 디바이스들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 기타 같은 종류의 것과 같은 다양한 전자 디바이스에 관련된 정보를 저장하기 위해 널리 사용된다. 메모리 디바이스들은 빈번하게 컴퓨터들 또는 다른 전자 디바이스들에 내부, 반도체, 집적 회로들 그리고/또는 외부 이동식 디바이스들로서 제공된다. 휘발성 및 비휘발성 메모리를 비롯한 많은 상이한 유형의 메모리가 있다. 특히 랜덤 액세스 메모리(RAM), 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 및 동기식 동적 랜덤 액세스 메모리(SDRAM)를 비롯한 휘발성 메모리는 그것의 데이터를 유지하기 위해 인가되는 전력원을 필요로 할 수 있다. 그와 대조적으로, 비휘발성 메모리는 외부에서 전력이 공급되지 않을 때에도 그것의 저장된 데이터를 유지시킬 수 있다. 비휘발성 메모리는 특히, 플래시 메모리(예를 들어, NAND 및 NOR) 상 변화 메모리(PCM), 강유전성 랜덤 액세스 메모리(FeRAM), 저항성 랜덤 액세스 메모리(RRAM) 및 자기 랜덤 액세스 메모리(MRAM)를 비롯하여 매우 다양한 기술에 이용 가능하다. 메모리 디바이스들을 개선하는 것은 일반적으로 그 외 다른 지표들 중에서도, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키거나 그 외 운영 레이턴시를 감소시키는 것, 신뢰성을 증가시키는 것, 데이터 보존을 증가시키는 것, 전력 소모를 감소시키는 것 또는 제조 비용을 감소시키는 것을 포함할 수 있다.
도 1은 본 기술의 일 실시 예에 따른 메모리 디바이스를 개략적으로 도시하는 블록도이다.
도 2는 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다.
도 3은 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다.
도 4는 본 기술의 일 실시예에 따른 메모리 시스템 작동 방법을 도시하는 흐름도이다.
많은 메모리 미디어는 시간이 지남에 따라 그것들의 성능을 저하시킬 수 있는 다양한 효과에 취약하다. 예를 들어, 일부 메모리 기술은 저장된 정보의 값을 변경(예를 들어, 전하 트랩, 플로팅 게이트 또는 커패시터로부터 전자들을 추가 및 제거함으로써 저장된 전하량을 변경)함으로써 유발되는 마모(예를 들어, 절연 파괴, 재료 이동 등의 결과로서)로 인한 저하를 경험할 수 있다. 다른 메모리 기술들은 데이터 상태를 장기간 유지하면 물리적 효과가 발생하여 이후에 데이터 상태를 변경하거나 상이한 데이터 상태를 동일한 위치에 안정적으로 저장하는 것이 더 어려워지는 임프린트 효과를 경험할 수 있다. 따라서, 메모리 디바이스들의 유효 수명 및 성능을 증가시키기 위해 이러한 효과들을 완화하는 방법을 제공하는 것이 바람직하다.
메모리 미디어의 저하를 완화하기 위한 하나의 접근법은 호스트 디바이스를 이용하여, 메모리 미디어의 저하를 유발할 수 있는 활동들(예를 들어, 판독 동작들, 기록 동작들, 소거 동작들, 활성화 동작들 등) 또는 상황들(예를 들어, 디바이스 가동 시간, 데이터 상태들의 지속 기간, 환경 조건들 등)을 추적하는 것을 수반한다. 그러나, 이러한 접근법의 한 가지 단점은 호스트와 메모리 디바이스를 연결하는 메모리 버스를 통해 통신해야 할 메모리 미디어에 대한 정보의 양이다. 이러한 접근법의 또 다른 단점은 상이한 유형들의 메모리 미디어가 단일 메모리 버스에 연결될 때 발생하는 문제, 특히 상이한 활동들 및 상황들에 반응하여 상이한 종류들의 저하를 경험할 수 있는 상이한 유형들의 메모리 미디어이다.
따라서, 본 기술의 여러 실시 예는 메모리 호스트와 독립적으로 메모리 디바이스들이 메모리 미디어 저하를 검출 및 완화하도록 구성된 메모리 디바이스들, 메모리 디바이스들을 포함하는 시스템들 및 메모리 디바이스들의 작동 방법들에 관한 것이다. 일 실시 예에서, 메모리 디바이스는 비휘발성 메모리 어레이 및 제어 회로를 포함하여 제공된다. 상기 제어 회로는 상기 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하도록, 호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 상기 값을 업데이트하도록, 그리고 상기 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하도록 구성된다.
도 1은 본 기술의 일 실시 예에 따라 구성된 메모리 디바이스(100)를 갖는 시스템(101)의 블록도이다. 도시된 바와 같이, 메모리 디바이스(100)는 메인 메모리(102)(예를 들어, DRAM, NAND 플래시, NOR 플래시, FeRAM, PCM 등) 및 호스트 디바이스(108)(예를 들어, 업스트림 중앙 프로세서(CPU))에 작동 가능하게 결합되는 제어 회로(106)를 포함한다. 메인 메모리(102)는 각각 복수의 메모리 셀(122)을 포함하는 복수의 메모리 영역, 또는 메모리 유닛(120)을 포함한다. 메모리 유닛들(120)은 개별 메모리 다이들, 단일 메모리 다이 내의 메모리 평면들, 실리콘 관통 비아들(TSV들, through-silicon vias)과 수직으로 연결되는 메모리 다이들의 스택 등일 수 있다. 예를 들어, 일 실시 예에서, 메모리 유닛들(120) 각각은 반도체 다이로 형성되고 다른 메모리 유닛 다이들과 단일 디바이스 패키지(도시되지 않음)로 배열될 수 있다. 다른 실시 예들에서, 다수의 메모리 유닛(120)은 단일 다이 상의 같은 장소에 위치될 수 있고/거나 다수의 디바이스 패키지에 걸쳐 분산될 수 있다. 메모리 유닛들(120)은 일부 실시 예에서, 메모리 영역들(128)(예를 들어, 뱅트들, 랭크들, 채널들, 블록들, 페이지들 등)로 세분될 수 있다.
메모리 셀들(122)은 예를 들어, 플로팅 게이트, 전하 트랩, 상 변화, 용량성, 강유전성, 자기 저항성 및/또는 데이터를 영구적으로 또는 반영구적으로 저장하도록 구성된 다른 적합한 저장 요소들을 포함할 수 있다. 메인 메모리(102) 및/또는 개별 메모리 유닛들(120)은 또한 메모리 셀들(122)에 액세스 및/또는 프로그래밍(예를 들어, 기록)하기 위한 그리고 이를테면 정보를 프로세싱하고/거나 제어 회로(106) 또는 호스트 디바이스(108)와 통신하기 위한 다른 기능을 위한 다른 회로 구성요소들(도시되지 않음), 이를테면 멀티플렉서, 디코더, 버퍼, 판독/기록 드라이버, 어드레스 레지스터, 데이터 출력/데이터 입력 레지스터 등을 또한 포함할 수 있다. 메모리 셀들(122)은 로우들(124)(예를 들어, 각각 워드 라인에 대응) 및 컬럼들(126)(예를 들어, 각각 비트 라인에 대응)로 배열될 수 있다. 다른 실시 예들에서, 메모리 셀들(122)은 도시된 실시 예들에 도시된 것들과 상이한 유형들의 계층들 및/또는 그룹들로 배열될 수 있다. 나아가, 도시된 실시 예들에는 예시를 위해 특정 수의 메모리 셀, 로우, 컬럼, 블록 및 메모리 유닛으로 도시되었지만, 다른 실시 예들에서는, 메모리 셀들, 로우들, 컬럼들, 블록들 및 메모리 유닛들의 수가 달라질 수 있고, 도시된 예들에 도시된 것보다 스케일이 더 클수도 더 작을 수도 있다. 예를 들어, 일부 실시 예에서, 메모리 디바이스(100)는 하나의 메모리 유닛(120)만을 포함할 수 있다. 대안적으로, 메모리 디바이스(100)는 2, 3, 4, 8, 10개 또는 그 이상(예를 들어, 16, 32, 64, 또는 그 이상)의 메모리 유닛(120)을 포함할 수 있다. 도 1에서 메모리 유닛들(120)은 각각 두 개의 메모리 영역(128)을 포함하는 것으로 도시되어 있지만, 다른 실시 예들에서, 각각의 메모리 유닛(120)은 1, 3, 4, 8개 또는 그 이상(예를 들어, 16, 32, 64, 100, 128, 256개 이상의 메모리 영역)을 포함할 수 있다.
일 실시 예에서, 제어 회로(106)는 (예를 들어, 명령/어드레스/클록 입력 회로, 디코더들, 전압 및 타이밍 발생기들, 입력/출력 회로 등을 포함하는) 메인 메모리(102)와 동일한 다이 상에 제공될 수 있다. 다른 실시 예에서, 제어 회로(106)는 마이크로 제어기, 특수 목적 논리 회로(예를 들어, 필드 프로그램 가능 게이트 어레이(FPGA, field programmable gate array), 특수 용도 집적 회로(ASIC, application specific integrated circuit), 메모리 다이 상의 제어 회로 등) 또는 다른 적합한 프로세서일 수 있다. 일 실시 예에서, 제어 회로(106)는 메인 메모리(102)를 관리하고 메모리 디바이스(100)와 호스트 디바이스(108) 사이의 통신을 핸들링하는 것을 비롯하여, 메모리 디바이스(100)의 동작을 제어하기 위한 다양한 프로세스, 논리 흐름 및 루틴을 수행하기 위한 메모리에 저장된 명령들을 실행하도록 구성된 프로세서를 포함할 수 있다. 일부 실시 예에서, 내장 메모리는 예를 들어, 메모리 포인터들, 페치된 데이터 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 본 기술의 다른 실시 예에서, 메모리 디바이스는 제어 회로를 포함하지 않을 수 있고, 대신에 외부 제어(예를 들어, 외부 호스트에 의해, 또는 메모리 디바이스와 별개인 프로세서 또는 제어기에 의해 제공되는)에 의존할 수 있다.
동작시, 제어 회로(106)는 메인 메모리(102)의 다양한 메모리 영역에 직접 기록하거나 그 외 다르게 프로그래밍(예를 들어, 소거)할 수 있다. 제어 회로(106)는 호스트-디바이스 버스 또는 인터페이스(110)를 통해 호스트 디바이스(108)와 통신한다. 일부 실시 예에서, 호스트 디바이스(108) 및 제어 회로(106)는 전용 메모리 버스 이를테면 DRAM 버스(예를 들어, DDR4 버스, DDR5 버스, LPDDR4 버스, LPDDR5 버스 등) 또는 NAND 버스(예를 들어, ONFI 버스)를 통해 통신할 수 있다. 다른 실시 예들에서, 호스트 디바이스(108) 및 제어 회로(106)는 직렬 부착된 SCSI(SAS), 직렬 AT 부착(SATA) 인터페이스, PCIe(peripheral component interconnect express) 또는 다른 적합한 인터페이스(예를 들어, 병렬 인터페이스)와 같은 직렬 인터페이스를 통해 통신할 수 있다. 호스트 디바이스(108)는 다양한 요청(예를 들어, 패킷 또는 패킷들의 스트림 형태) 을 제어 회로(106)에 전송할 수 있다. 요청은 정보를 판독, 기록, 소거, 리턴하고/거나 특정 동작(예를 들어, TRIM 동작, 메모리 액세스 동작 이를테면 프리차지 동작, 활성화 동작, 웨어 레벨링(wear leveling) 동작, 가비지 수집 동작 등)을 수행하기 위한 명령을 포함할 수 있다.
호스트 디바이스(108)는 정보의 일시 또는 영구 저장을 위해 메모리를 이용할 수 있는 다수의 전자 디바이스 또는 그 구성요소 중 임의의 것일 수 있다. 예를 들어, 호스트 디바이스(108)는 데스크탑 또는 휴대용 컴퓨터, 서버, 핸드헬드 디바이스(예를 들어, 모바일 폰, 태블릿, 디지털 리더기, 디지털 미디어 플레이어)와 같은 컴퓨팅 디바이스, 또는 그 일부 구성요소(예를 들어, 중앙 처리 유닛, 보조 프로세서, 전용 메모리 제어기 등)일 수 있다. 호스트 디바이스(108)는 네트워킹 디바이스(예를 들어, 스위치, 라우터 등) 또는 디지털 이미지들, 오디오 및/또는 비디오의 레코더, 차량, 가전 제품, 장난감 또는 다수의 다른 제품 중 임의의 것일 수 있다. 일 실시 예에서, 호스트 디바이스(108)는 메모리 디바이스(100)에 직접 연결될 수 있지만, 다른 실시 예들에서, 호스트 디바이스(108)는 메모리 디바이스에 간접적으로(예를 들어, 네트워킹된 연결 또는 중개 디바이스들을 통해) 연결될 수 있다.
본 기술의 일 양태에 따르면, 메모리 디바이스(100)는 그것의 메모리 셀들(122)에 관해 많은 수의 메모리 동작을 수행하는 것에 기초하여 메인 메모리(102)의 저하를 경험할 수 있다. 이와 관련하여, 메모리 셀(122)의 신뢰성은 메모리 동작들(예를 들어, 판독 동작들, 기록 동작들, 소거 동작들, 활성화 동작들 등)의 임계 수를 초과한 후 감소될 수 있다. 그에 따라, 메모리 디바이스(100)의 제어 회로(106)는 메인 메모리(102) 상에서 수행되는 다수의 동작을 추적하도록(예를 들어, 호스트 디바이스(108)로부터 수신된 다수의 메모리 명령을 추적함으로써) 구성될 수 있다. 본 기술의 다양한 실시 예에 따르면, 동작들의 수는 제어 회로(106)의 모드 레지스터에, 그것의 내장 메모리에, 또는 심지어 메인 메모리(102)에도 저장될 수 있다. 제어 회로(106)는 메모리 디바이스(100)에서 수신되는 다수의 명령에 대응하는 단일 값을 추적하도록 구성될 수 있거나, 또는 대안적으로 메인 메모리(102)의 상이한 서브 세트들에서 수신되는 명령들의 수에 대응하는 다수의 값을 추적(예를 들어, 뱅크별, 랭크별, 채널별, 블록별, 페이지별, 로우별, 컬럼별, 셀별 등으로수를 추적)하도록 구성될 수 있다.
일 실시 예에서, 추적된 값은 단순히 메모리 디바이스(100)에서 수신된 다수의 명령의 카운트일 수 있지만, 다른 실시 예들에서 추적된 값은 또한 부분적으로 동작 변수들 또는 환경 조건들에 기초할 수도 있다. 예를 들어, 동작(예를 들어, 기록 동작, 판독 동작, 소거 동작, 활성화 동작 등)이 메모리 미디어의 저하에 미치는 영향은 명령이 수신되고/거나 대응하는 동작이 수행되는 시점에 대응하는 메모리 디바이스(100)의 동작 전압, 동작 온도 및/또는 가동 시간을 포함하여, 다수의 다른 요인 중 어느 하나에 의존할 수 있다. 그에 따라, 제어 회로(106)는 전술한 요인들 중 하나 이상에 의해 가중된 양만큼 추적된 값을 업데이트하도록 구성될 수 있다. 이와 관련하여, 메모리 디바이스가 제1 임계 온도를 초과하는 동안(예를 들어, 정상 동작 온도 범위를 초과하는 온도) 수행되는 동작은 1보다 더 큰 증분만큼(예를 들어, 추적된 값에 1.1, 1.5, 2.0 등과 같은 값을 추가함으로써) 추적된 값에 업데이트(예를 들어, 추가)에 대응할 수 있는 한편, 메모리 디바이스가 제2의 보다 낮은 임계 온도 미만인 동안(예를 들어, 정상 동작 온도 범위 미만의 온도) 수행되는 동작은 1보다 더 작은 증분만큼(예를 들어, 추적된 값에 0.1, 0.2, 0.5 등과 같은 값을 추가함으로써) 추적된 값에 업데이트(예를 들어, 추가)에 대응할 수 있다. 유사하게, 추적된 값에 대한 업데이트들은 상이한 환경 조건들 및 동작 변수들에 대응하는 메인 메모리(102)의 저하에 미치는 상이한 영향을 설명하기 위해 하나보다 많은 요인에 의해 가중될 수 있다(예를 들어, 지속적인 상승된 온도로 인해 증가되는 가중치 및 평균 상승된 전압으로 인해 더 증가되는 가중치).
본 기술의 일 실시 예에 따르면, 제어 회로(106)는 호스트 디바이스(108)로부터의 질의에 응답하여 또는 메모리 디바이스(100)의 시동 또는 정지와 관련하여 호스트 디바이스(108)에 추적된 값을 출력하도록 구성될 수 있다. 본 기술의 다른 실시 예에 따르면, 제어 회로(106)는 추적된 값을 모니터링하여 그것이 미리 결정된 임계치를 초과했는지 여부를 결정하고 미리 결정된 임계치가 초과된 경우 교정 조치를 트리거하도록 구성될 수 있다. 예를 들어, 미리 결정된 임계치는 웨어 레벨링 동작이 수행되어야하기 전에 메모리 디바이스(100)에 의해 수행될 수 있는 다수의 활성화 동작(예를 들어, 액세스를 위해 로우 어드레스를 개방하는 것)에 대응할 수 있다. 그에 따라, 제어 회로(106)가 추적된 값이 미리 결정된 임계치를 초과했다고 결정할 때, 제어 회로는 웨어 레벨링 동작을 수행하거나 스케줄링할 수 있고, 웨어 레벨링 동작을 수행한 후에, 추적된 값을 리셋할 수 있다(예를 들어, 0으로).
본 기술의 일 양태에 따라, 제어 회로(106)는 메모리 디바이스(100)의 동작을 과도하게 지연시키거나 성능 특성을 저하시키지 않고 교정 조치가 수행될 수 있는 간격 동안 추후의 성능을 위한 웨어 레벨링 동작을 스케줄링하도록 구성될 수 있다. 이와 관련하여, DRAM 버스상에서 통신하도록 구성된 메모리 디바이스들과 같은 일부 메모리 디바이스는 연결된 호스트 디바이스(108)와의 그러한 활동들과 조정 없이 교정 조치들(예를 들어, 웨어 레벨링, 가비지 수집 등)을 수행하는 것과 연관된 성능 페널티를 경험할 수 있다. 따라서, 본 기술의 일 실시 예에서, 제어 회로(106)는 교정 조치를 수행하기 전에 교정 조치의 수행을 가능하게 하는 호스트 디바이스(108)로부터의 명령(예를 들어, 자기 리프레시 명령 등을 포함하는 리프레시 명령)을 기다리도록 구성될 수 있다. 본 기술의 다른 실시 예에서, 제어 회로(106)는 교정 조치의 수행을 가능하게 하는 명령을 발행하고, 이에 응답하여 리프레시 명령이 수신될 때까지 교정 조치의 수행을 지연시키기 위한 요청을 호스트 디바이스(108)로 전송하도록 구성될 수 있다. 그러나, 또 다른 실시 예에서, 제어 회로(106)는 호스트 디바이스(108)로부터 그러한 리프레시 명령을 요청하지 않고 또는 호스트 디바이스(108)로부터 리프레시 명령을 수신하기를 기다리지 않고(예를 들어, 호스트가 디바이스(108)가 요청에 응답하여 리프레시 명령을 발행하기 위해 미리 결정된 지연보다 더 오래 걸릴 때) 교정 조치를 수행하도록 구성될 수 있다.
다른 실시 예에서, 추적된 값이 미리 결정된 임계치를 초과한다는 결정에 응답하여 수행되는 교정 조치는 메모리 디바이스(100)의 하나 이상의 동작 특성을 조정하는 것을 포함할 수 있다. 예를 들어, 그러한 결정에 응답하여, 제어 회로(106)은 하나 이상의 감지 증폭기 가중치, 판독 윈도우 버짓(budgets), 기준 전압들, 내부적으로 조정된 전압 레벨들, 샘플 타이밍들 또는 이들의 일부 조합을 업데이트하도록(예를 들어, 모드 레지스터, 내장 메모리, 메인 메모리(102) 등에)하도록 구성될 수 있다.
본 기술의 일 양태에 따르면, 메모리 디바이스(100)는 또한 연장된 시간 동안 메모리 셀(122)에 동일한 데이터 상태를 저장하는 것에 기초하여 메인 메모리(102)의 저하를 경험할 수도 있다(예를 들어, 임프린트). 그러나, 데이터 상태의 지속적인 저장이 해로워지기 전에 안전하게 지날 수 있는 지속 시간이 메모리 디바이스(100)의 클록 사이클의 지속 시간보다 훨씬 더 클 수 있음에 따라, 메모리 디바이스(100)가 경험하는 시간의 지속 시간을 추적하는 것은 어려울 수 있다. 이와 관련하여, 예시적인 메모리 디바이스(100)의 클록 사이클은 1x10-2 내지 1x10-9초의 지속 기간 또는 그 이하의 기간도 나타낼 수 있는 한편, 임프린트 가능성이 상당해지기 전 지날 수 있는 지속 기간은 약 1x104 내지 1x108초(예를 들어, 약 6 내지 17 자릿수 이상) 또는 그 이상일 수도 있다. 1x10-2 내지 1x10-5초의 지속 기간(예를 들어, 또는 그 이하도)을 갖는 클록 사이클들의 수에 기초하여 약 1x104 내지 1x108초(예를 들어, 또는 그 이상도)의 지속 기간을 추적 또는 계산하기 위해 클록 분할기들, 카운터 비트들, 모드 레지스터들 등의 비경제적인(예를 들어, 전력 비용, 다이 레이아웃 비용, 재료 비용 등에서) 수를 필요로 할 것이다.
이러한 문제를 극복하기 위해, 메모리 디바이스(100)의 제어 회로(106)는 클록 사이클보다 훨씬 더 큰 규칙성 또는 주기성(예를 들어, 대략적인 속도)으로 발생하는 다수의 명령에 대응하는 값을 추적하도록 구성될 수 있다. 이와 관련하여, 본 기술의 일 실시 예에 따르면, 제어 회로(106)는 (예를 들어, 모드 레지스터, 내장 메모리 또는 메인 메모리(102)에서) 메모리 디바이스(100)에 의해 수행되는 리프레시 동작들의 수에 대응하는 값을 추적하도록 구성될 수 있다. 동작시, 리프레시 명령들은 호스트 디바이스(108)에 의해 약 1x10-1 내지 1x10-7초(예를 들어, 10-2 내지 10-5초, 10-3 내지 10-6초, 10-4 내지 10-7초 등)의 대략적인 주기로 제공될 수 있다. 리프레시 동작은 호스트로부터 수신되는 리프레시 명령들에 응답하여 수행될 수 있거나, 호스트로부터의 명령과 무관하게 메모리 디바이스(100)에 의해 수행될 수 있다(예를 들어, 웨어 레벨링 또는 일부 다른 교정 조치를 수행하는 것이 결정되는 필요, 검출된 환경 조건 등과 같은 내부 트리거에 따라). 리프레시 동작들은 메모리 디바이스(100)에 의해 클록 신호의 규칙성으로 수행되지 않을 수 있지만(예를 들어, 리프레시 명령들 간의 지연은 균일하지 않을 수 있음), 교정 조치가 수행되기 전에 수행되는 리프레시 동작들의 임계 수를 충분히 낮은 값이 되게 설정하여, 이러한 불규칙성의 역효과(예를 들어, 교정 조치들 간의 과도한 지속 시간)가 완화될 수 있다.
일 실시 예에서, 제어 회로(106)는 메모리 디바이스(100)에 의해 수행되는 리프레시 명령들의 카운트를 추적하도록 구성될 수 있지만, 다른 실시 예들에서 추적된 값은 또한 부분적으로 동작 변수들 또는 환경 조건들에 기초할 수도 있다. 예를 들어, 소정의 지속 기간 동안 메모리 미디어가 경험하는 임프린트는 그러한 지속 기간에 걸쳐 메모리 디바이스(100)의 동작 전압 및/또는 동작 온도를 포함하여 다수의 다른 요인 중 어느 하나에 의존할 수 있다. 그에 따라, 제어 회로(106)는 전술한 요인들 중 하나 이상에 의해 가중된 양만큼 추적된 값을 업데이트하도록 구성될 수 있다. 이와 관련하여, 메모리 디바이스가 제1 임계 온도를 초과하는 동안(예를 들어, 정상 동작 온도 범위를 초과하는 온도) 지나는 지속 기간은 1보다 더 큰 증분만큼(예를 들어, 추적된 값에 1.1, 1.5, 2.0 등과 같은 값을 추가함으로써) 추적된 값만큼 업데이트에 대응할 수 있는 한편, 메모리 디바이스가 제2의 보다 낮은 임계 온도 미만인 동안(예를 들어, 정상 동작 온도 범위 미만의 온도) 지나는 지속 기간은 1보다 더 작은 증분만큼(예를 들어, 추적된 값에 0.1, 0.2, 0.5 등과 같은 값을 추가함으로써) 추적된 값만큼 업데이트에 대응할 수 있다. 유사하게, 추적된 값에 대한 업데이트들은 상이한 환경 조건들 및 동작 변수들에 대응할 수 있는 메인 메모리(102)가 경험하는 임프린트 미치는 상이한 영향을 설명하기 위해 하나보다 많은 요인에 의해 가중될 수 있다(예를 들어, 상승된 온도로 인해 증가되는 가중치 및 상승된 전압으로 인해 더 증가되는 가중치).
본 기술의 일 양태에 따르면, 제어 회로(106)는 수행된 동작들의 수(예를 들어, 리프레시 동작들 또는 적어도 클록 신호의 것보다 큰 반-규칙적인 주기성을 갖는 일부 다른 동작)에 대응하는 추적된 값이 미리 결정된 임계치를 초과하는 시기를 결정하도록 구성될 수 있다. 제어 회로(106)가 미리 결정된 임계치가 초과되었다고 결정할 때, 제어 회로(106)는 교정 조치(예를 들어, 메모리 셀들(122) 간의 데이터 이동, 메모리 셀들(122) 상의 전하 리프레시, 메모리 셀들(122) 상의 데이터 상태들의 반전 등)를 수행하거나 스케줄링하여 임프린트 가능성을 해결하고 추적된 동작들의 수를 리셋(예를 들어, 0으로)하도록 구성될 수 있다. 일 실시 예에서, 교정 조치는 메인 메모리(102) 전부에서 수행될 수 있지만, 다른 실시 예에서, 교정 조치는 메인 메모리(102)의 서브 세트에서 수행(예를 들어, 미리 결정된 임계치가 초과될 때마다 메인 메모리(102)의 상이한 서브 세트들에 관해 순차적으로 교정 조치들을 수행)될 수 있다.
다른 실시 예에서, 추적된 값이 미리 결정된 임계치를 초과한다는 결정에 응답하여 수행되는 교정 조치는 메모리 디바이스(100)의 하나 이상의 동작 특성을 조정하는 것을 포함할 수 있다. 예를 들어, 그러한 결정에 응답하여, 제어 회로(106)은 하나 이상의 감지 증폭기 가중치, 판독 윈도우 버짓, 기준 전압들, 샘플 타이밍들 또는 이들의 일부 조합을 업데이트하도록(예를 들어, 모드 레지스터, 내장 메모리, 메인 메모리(102) 등에)하도록 구성될 수 있다.
본 기술의 다른 양태에 따르면, 제어 회로(106)는 예를 들어, 수신되는 다수의 명령(예를 들어, 활성화 명령)에 대응하는 제1 추적된 값을 적어도 클록 사이클의 그것보다 큰 반-규칙적인 주기성을 갖는 다수의 동작(예를 들어, 리프레시 동작)에 대응하는 제2 추적된 값과 비교함으로써 저하 속도를 결정하도록 구성될 수 있다. 이와 관련하여, 제어 회로(106)는 결정된 저하 속도(예를 들어, 메모리 미디어 저하를 유발할 수 있는 명령들이 샘플 기간 동안 수신되는 속도)를 미리 결정된 임계 속도와 비교하고, 그 속도가 임계치를 초과하는 것으로 결정되는 경우 하나 이상의 교정 조치를 취하도록 구성될 수 있다. 예를 들어, 메모리 디바이스(100)의 제어 회로(106)는 명령들의 속도가 미리 결정된 임계치를 초과한다는 결정에 응답하여, 메모리 디바이스(100)의 하나 이상의 동작 특성을 조정하도록 구성될 수 있다. 이와 관련하여, 그러한 결정에 응답하여, 제어 회로(106)은 하나 이상의 감지 증폭기 가중치, 판독 윈도우 버짓, 기준 전압들, 샘플 타이밍들 또는 이들의 일부 조합을 업데이트하도록(예를 들어, 모드 레지스터, 내장 메모리, 메인 메모리(102) 등에)하도록 구성될 수 있다.
전술한 예시적인 실시 예들에서, 메모리 미디어 저하 추적과 관련하여 다수의 활성화 명령에 대응하는 값이 설명되고 도시되었고, 메모리 디바이스에서의 시간 경과 관련하여 다수의 리프레시 동작에 대응하는 값이 설명되고 도시되었지만, 이러한 예시적인 명령들에 추가로 또는 대신 다른 동작들 및 명령들이 추적될 수 있다. 예를 들어, 판독 명령들 및/또는 동작들, 기록 명령들 및/또는 동작들, 소거 명령들 및/또는 동작들, 상태 명령 및/또는 동작들, 또는 다른 메모리 액세스 명령들 및/또는 동작들(예를 들어, 프리 차지, 웨어 레벨링, 가비지 수집 등)이 본 기술의 다른 실시 예들에서 유사하게 추적될 수 있다. 이와 관련하여, 해당 기술분야의 통상의 기술자는 메모리 미디어 저하를 유발하거나 시간 경과를 추적하는데 사용될 수 있는 다른 명령들 또는 동작들이 교정 조치가 수행되어야 하는지 여부를 결정하기 위해 유사하게 메모리 디바이스에 의해 추적될 수 있음을 쉽게 이해할 것이다.
도 2는 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다. 방법은 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하는 단계(박스 210) 및 호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 값을 업데이트하는 단계(박스 220)를 포함한다. 본 기술의 일 양태에 따르면, 박스 210 및 220의 특징들을 저장 및 업데이트하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다. 방법은 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하는 단계(박스 230)를 더 포함한다. 본 기술의 일 양태에 따르면, 박스 230의 교정 조치 특징들을 트리거 및 수행하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다.
도 3은 본 기술의 일 실시예에 따른 메모리 디바이스 작동 방법을 도시하는 흐름도이다. 방법은 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하는 단계(박스 310) 및 호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 값을 업데이트하는 단계(박스 320)를 포함한다. 본 기술의 일 양태에 따르면, 박스 310 및 320의 특징들을 저장 및 업데이트하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다. 방법은 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하는 단계(박스 330)를 더 포함한다. 본 기술의 일 양태에 따르면, 박스 330의 교정 조치 특징들을 트리거 및 수행하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다. 방법은 메모리 디바이스에 의해 수행되는 다수의 리프레시 동작에 대응하는 제2 값을 저장하는 단계(박스 340) 및 리프레시 동작을 수행하는 것에 응답하여 제2 값을 업데이트하는 단계(박스 350)를 더 포함한다. 본 기술의 일 양태에 따르면, 박스 340 및 350의 특징들을 저장 및 업데이트하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다. 방법은 제2 값이 제2 미리 결정된 임계치를 초과하는 것에 응답하여, 메모리 디바이스에 의해 수행되는 제2 교정 조치를 트리거하는 단계(박스 360)를 더 포함한다. 본 기술의 일 양태에 따르면, 박스 360의 교정 조치 특징들을 트리거 및 수행하는 것은 메모리 디바이스(100)의 제어 회로(106)에 의해 수행될 수 있다.
도 4는 본 기술의 일 실시예에 따른 메모리 시스템 작동 방법을 도시하는 흐름도이다. 방법은 메모리 디바이스로 활성화 명령을 송신하는 단계(박스 410) 및 활성화 명령에 적어도 부분적으로 기초하여, 메모리 디바이스로부터 리프레시 명령을 발행하기 위한 요청을 수신하는 단계(박스 420)를 포함한다. 방법은 요청에 적어도 부분적으로 기초하여, 리프레시 명령을 발행하는 단계(박스 430)를 더 포함한다. 본 기술의 일 양태에 따르면, 박스들 410-430의 특징들을 송신, 수신 및 발행하는 것은 메모리 시스템(101)의 호스트 디바이스(108)에 의해 수행될 수 있다.
상술된 방법들은 가능한 구현 예들을 설명한 것이고, 동작들 및 단계들이 재배열되거나 그 외 다르게 수정될 수 있으며, 다른 구현 예들이 가능하다는 점에 유의해야 한다. 뿐만 아니라, 상기 방법들 중 둘 이상으로부터의 실시 예들은 조합될 수 있다.
여기에 설명된 정보 및 신호들은 다양한 상이한 기술 및 기법 중 임의의 기술및 기법을 사용하여 나타내어질 수 있다. 예를 들어, 상기한 설명 전반에 걸쳐 언급될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학장 또는 입자 또는 이들의 임의의 조합으로 나타내어질 수 있다. 일부 도면은 신호들을 하나의 신호로서 도시할 수 있으나; 해당 기술분야의 통상의 기술자에 의해 신호가 신호들의 버스를 나타낼 수 있으며, 이때 버스는 다양한 비트 폭을 가질 수 있다는 것이 이해될 것이다.
메모리 디바이스를 비롯한 여기서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 실리콘-온-절연체(SOI) 기판, 또는 다른 기판 상 반도체 물질들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 하위 영역들의 전도성은 이에 제한되지는 않지만 인, 붕소 또는 비소를 비롯한 다양한 화학 종을 사용하는 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단들에 의해 수행될 수 있다.
여기에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 다른 예들 및 구현들이 본 개시 내용 및 첨부된 청구범위의 범위 내이다. 기능들을 구현하는 특징부들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 비롯하여 다양한 위치에 물리적으로 위치될 수도 있다.
청구범위를 비롯하여 여기서 사용될 때, 항목들의 리스트에 사용되는 "또는"(예를 들어, "~ 중 적어도 하나" 또는 "~ 중 하나 이상"과 같은 구로 끝나는 항목들의 리스트)은 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적인 리스트를 나타낸다. 또한, 여기서 사용될 때, "~에 기초하여"라는 구는 조건들의 폐집합을 언급하는 것으로 간주되지 않아야 한다. 예를 들어, "조건 A에 기초하여"로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양자에 기초할 수 있다. 다시 말해, 여기서 사용될 때, "~에 기초하여"라는 구는 "~에 적어도 부분적으로 기초하여"라는 구와 동일한 방식으로 간주되어야 한다.
이것으로 미루어, 본 발명의 구체적인 실시 예들이 예시를 위해 여기에 설명되었지만, 본 발명의 범위로부터 벗어나지 않고 다양한 수정이 이루어질 수 있다는 것이 이해될 것이다. 더 정확히 말하면, 앞에서의 설명에서, 많은 구체적인 세부 사항은 본 기술의 실시 예들에 대한 상세하고 가능하게 하는 설명을 제공하기 위해 논의된다. 그러나, 관련 기술분야의 통상의 기술자는 본 개시가 구체적인 세부 사항들 중 하나 이상 없이도 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 보통 메모리 시스템들 및 디바이스들과 연관되는 주지의 구조들 또는 동작들은 본 기술의 다른 양태들을 모호하게 하는 것을 방지하기 위해 상세하게 도시 또는 설명되지 않았다. 일반적으로, 여기에 개시된 그러한 구체적인 실시 예들에 더하여 다양한 다른 디바이스, 시스템 및 방법이 본 기술의 범위 내일 수 있는 것으로 이해되어야 한다.

Claims (26)

  1. 메모리 디바이스로서,
    비휘발성 메모리 어레이; 및
    제어 회로로서:
    상기 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하도록;
    호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 상기 값을 업데이트하도록; 그리고
    상기 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하도록 구성된, 상기 제어 회로를 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 리프레시 명령을 요청하는 것 그리고 추가 교정 조치를 스케줄링하는 것을 포함하는, 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 추가 교정 조치는 요청된 상기 리프레시 명령에 응답하여 수행되는 웨어 레벨링(wear leveling) 동작을 포함하는, 메모리 디바이스.
  4. 청구항 1에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 후속 리프레시 명령이 수신되는 것에 응답하여 수행될 웨어 레벨링 동작을 스케줄링하는 것을 포함하는, 메모리 디바이스.
  5. 청구항 1에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 리프레시 명령을 수신하기를 기다리지 않고 웨어 레벨링 동작을 수행하는 것을 포함하는, 메모리 디바이스.
  6. 청구항 1에 있어서, 상기 값을 업데이하는 것은 디바이스 온도, 디바이스 전압, 디바이스 가동 시간 또는 이들의 조합에 대응하는 양만큼 상기 값을 업데이트하는 것을 포함하는, 메모리 디바이스.
  7. 청구항 1에 있어서, 상기 교정 조치는 감지 증폭기 중량, 판독 윈도우 버짓(read window budgets), 기준 전압, 샘플 타이밍 또는 이들의 조합을 업데이트하는 것을 포함하는, 메모리 디바이스.
  8. 청구항 1에 있어서, 상기 교정 조치는 상기 값을 리셋하는 것을 포함하는, 메모리 디바이스.
  9. 청구항 1에 있어서, 상기 값은 제1 값이고, 상기 교정 조치는 제1 교정 조치이고, 상기 미리 결정된 임계치는 제1 미리 결정된 임계치이며, 상기 제어 회로는:
    상기 메모리 디바이스에 의해 수행되는 다수의 리프레시 동작에 대응하는 제2 값을 저장하도록;
    리프레시 동작을 수행하는 것에 응답하여 상기 제2 값을 업데이트하도록; 그리고
    상기 값이 제2 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 제2 교정 조치를 트리거하도록 더 구성되는, 메모리 디바이스.
  10. 청구항 9에 있어서, 상기 제2 교정 조치는 감지 증폭기 중량, 판독 윈도우 버짓, 기준 전압, 샘플 타이밍 또는 이들의 조합 중 하나 이상을 업데이트하는 것을 포함하는, 메모리 디바이스.
  11. 청구항 9에 있어서, 상기 제2 교정 조치는 상기 제2 값을 리셋하는 것을 포함하는, 메모리 디바이스.
  12. 청구항 1에 있어서, 단일 반도체 다이는 상기 비휘발성 메모리 어레이 및 상기 제어 회로를 포함하는, 메모리 디바이스.
  13. 청구항 1에 있어서, 상기 비휘발성 어레이는 플래시 어레이, 상 변화 어레이, 강유전성 어레이 또는 자기 저항성 어레이를 포함하는, 메모리 디바이스.
  14. 청구항 1에 있어서, 상기 제어 회로는 상기 메모리 어레이에 상기 값을 저장하도록 구성되는, 메모리 디바이스.
  15. 메모리 어레이를 포함하는 메모리 디바이스 작동 방법으로서,
    상기 메모리 디바이스에서 수신되는 다수의 활성화 명령들에 대응하는 값을 저장하는 단계;
    호스트 디바이스로부터 수신되는 활성화 명령을 수신하는 것에 응답하여 상기 값을 업데이트하는 단계; 및
    상기 값이 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 교정 조치를 트리거하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 리프레시 명령을 요청하는 것 그리고 추가 교정 조치를 스케줄링하는 것을 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 추가 교정 조치는 요청된 상기 리프레시 명령에 응답하여 수행되는 웨어 레벨링 동작을 포함하는, 방법.
  18. 청구항 15에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 후속 리프레시 명령이 수신되는 것에 응답하여 수행될 웨어 레벨링 동작을 스케줄링하는 것을 포함하는, 방법.
  19. 청구항 15에 있어서, 상기 교정 조치는 상기 호스트 디바이스로부터 리프레시 명령을 수신하기를 기다리지 않고 웨어 레벨링 동작을 수행하는 것을 포함하는, 방법.
  20. 청구항 15에 있어서, 상기 값을 업데이트하는 단계는 디바이스 온도, 디바이스 전압, 디바이스 가동 시간 또는 이들의 조합에 대응하는 양만큼 상기 값을 업데이트하는 단계를 포함하는, 방법.
  21. 청구항 15에 있어서, 상기 교정 조치는 감지 증폭기 중량, 판독 윈도우 버짓, 기준 전압, 샘플 타이밍 또는 이들의 조합을 업데이트하는 것을 포함하는, 방법.
  22. 청구항 15에 있어서, 상기 교정 조치는 상기 값을 리셋하는 것을 포함하는, 방법.
  23. 청구항 15에 있어서, 상기 값은 제1 값이고, 상기 교정 조치는 제1 교정 조치이고, 상기 미리 결정된 임계치는 제1 미리 결정된 임계치이며, 그리고:
    상기 메모리 디바이스에 의해 수행되는 다수의 리프레시 동작에 대응하는 제2 값을 저장하는 단계;
    리프레시 동작을 수행하는 것에 응답하여 상기 제2 값을 업데이트하는 단계; 및
    상기 제2 값이 제2 미리 결정된 임계치를 초과하는 것에 응답하여, 상기 메모리 디바이스에 의해 수행되는 제2 교정 조치를 트리거하는 단계를 더 포함하는, 방법.
  24. 청구항 23에 있어서, 상기 제2 교정 조치는 감지 증폭기 중량, 판독 윈도우 버짓, 기준 전압, 샘플 타이밍 또는 이들의 조합 중 하나 이상을 업데이트하는 것을 포함하는, 방법.
  25. 청구항 23에 있어서, 상기 제2 교정 조치는 상기 제2 값을 리셋하는 것을 포함하는, 방법.
  26. 메모리 시스템 작동 방법으로서,
    메모리 디바이스로 활성화 명령을 송신하는 단계;
    상기 활성화 명령에 적어도 부분적으로 기초하여, 상기 메모리 디바이스로부터 리프레시 명령을 발행하기 위한 요청을 수신하는 단계; 및
    상기 요청에 적어도 부분적으로 기초하여, 상기 리프레시 명령을 발행하는 단계를 포함하는, 방법.
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