KR900015159A - 개량된 워드선 제어를 가지는 다이나믹 랜덤 억세스 메모리 - Google Patents

개량된 워드선 제어를 가지는 다이나믹 랜덤 억세스 메모리 Download PDF

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KR900015159A
KR900015159A KR1019900003725A KR900003725A KR900015159A KR 900015159 A KR900015159 A KR 900015159A KR 1019900003725 A KR1019900003725 A KR 1019900003725A KR 900003725 A KR900003725 A KR 900003725A KR 900015159 A KR900015159 A KR 900015159A
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야스히로 후지이
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야마모도 다꾸마
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Abstract

내용 없음.

Description

개량된 워드선 제어를 가지는 다이나믹 랜덤 억세스 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본발명에 따른 다이나믹 랜덤 억세스 메모리의 전체구조의 블록도,
제2도는 한쌍의 비트라인에 관계되는 제1도에서 도시되는 구조의 일부분의 회로도.

Claims (25)

  1. 비트선과 워드선에 연결되는 다수의 메모리셀(Tm1,Tm2,CM1,CM2)를 가지는 메모리셀어레이로 구성되는 다이나믹 랜덤억세스메모리에 있어서, 워드선 선택주기동안에 상기 워드선에 선택전압을 활용하기 위하여 그리고 상기 워드선 선택주기의 시작시에 제1소정 주기동안에 그리고 상기 워드선 선택주기의 끝에 제2소정 주기동안에 상기 선택전압을 일시적으로 올리기 위하여 상기 워드선에 연결되는 원드선 구동수단(36)으로 구성되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  2. 제1항에 있어서, 상기 다이나믹 랜덤 억세스메모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되고 상기 선택전압은 거의 양의 전원전압(Vcc)과 같으며, 상기 워드선 구동수단은 양의 전원전압보다 더 큰 전압으로 상기 선택전압을 상승시키는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  3. 제1항에 있어서, 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 상기 다이나믹 랜덤억세스 메모리에 공급되며 상기 메모리셀 각각이 소정의 전압(Vcc)으로 정해지는 제1끝과 제2끝은 가지는 메모리셀 커패시터(CM1,CM2); 및 상기 워드선(WLn,WLn+1)중의대응되는 하나에 연결되는 게이트, 상기 비트선(BL,)중의 대응되는 하나에 연결되는 제1단자 및 상기 메모리셀 커패시터의 제2끝에 연결되는 제2단자를 가지는 절연게이트형의 메모리셀 트랜지스터(Tm1,Tm2)로 구성되며, 상기 선택전압이 상기 양의 전원전압(Vcc)과 상기 메모리 셀 트랜지스터의 게이트 드레시호울드전압(Vth)사이의 차(Vcc-Vth)에 대응하는 전압에 거의 같으며, 상기 워드선 구동수단이 상기 양의 전원전압보다 더 큰 전압으로 상기 선택전압을 상승시키는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  4. 제1항에 있어서, 상기 워드선 구동수단(36)이 상기 워드선의 각각을 위하여 공급되며 상기 워드선의 대응되는 하나에 연결되는 제1끝과 제2끝은 가지는 커패시터(Cw); 및 상기 커피시터에 공급되는 상기 제1및 제2소정주기 각각 동안에 제1구동전압과 상기 간격동안에 제2구동전압이 정해지게 하는 구동신호(Vdr)을 발생시키기 위하여 상기 커패시터의 제2끝에 연결되는 구동신호 발생수단(38)으로 구성되어지며 상기 제1구동전압이 상기 제2구동전압보다 더 높은 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  5. 제4항에 있어서, 상기 다이나믹 랜덤 억세스메모리에 양의 전원전압(vcc)과 음의 전원전압(Vss)이 공급되며; 상기 워드선 구동수단(36)은 상기 워드선이 상기 양의 전원전압으로 프리차아징 되기 위하여 상기 워드선의 각각에 연결되는 워드선에 연결되는 워드선 프리차아징수단(38)을 구성하며; 상기 제1구동전압에 의하여 상기 커패시터에 저장되는 전하에 의하여 발생되는 전압이 상기 워드선이 상기 제1및 제2소정주기 각각 동안에 상기 제1전압으로 증가되기 위하여 상기 워드선이 정해지는 상기 양의 전원전압에 더해지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  6. 제4항에 있어서, 상기 다이나믹 랜덤 억세스 메모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되며; 그리고 상기 워드선 구동수단(36)이 상기 워드선이 선택되지 않는 동안 상기 워드선을 음의 전원전압(Vss)에 리세트하기 위하여 상기 워드선의 각각에 연겨로디느 워드선 리세트 수단(Tr5)으로 구성되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  7. 제1항 내지 제6항에 있어서, 상기 워드선 구동수단(36)에 상기 선택주기를 한정하는 로우어드레스 스트로브신호()가 공급되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  8. 제7항에 있어서, 상기 워드선 구동수단(36)이 상기 워드선 각각을 위하여 공급되며 상기 워드선중의 대응되는 하나에 연결되는 제1끝과 제2끝을 가지는 캐패시터(Cw); 지연된 신호를 발생시키기 위하여 소정의 지연시간만큼 상기 로우어드레스 스트로브신호()를 지연시키기 위한 지연수단(71-79,81-82); 및 상기 로우 어드레스 스트로브 신호와 상기 지연수단으로부터의 상기 지연된 신호를 받기 위한 그리고 커패시터의 상기 제2끝에 구동신호를 출력하기 위한 배타적-OR게이트(80)로 구성되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스메모리.
  9. 제8항에 있어서, 상기 로우 어드레스 스트로브신호(RAS)는 저-활성신호(low-active signal)이고 상기 지연수단은 각각의 지연신호를 공급하는 제1,제2,제3,제4,제5및 제6지연회로(D1,D2,D3,D4,D5,D6); 제1및 제2입력단자와 출력단자 각각을 가지는 제1,제2및 제3NOR게이트(77,78,79); 및 제1및 제2입력단자와 출력단자를 가지는 배타적-OR게이트(80); 및 제1및 제2반전기(71,72)로 구성되고 상기 로우 어드레스 스트로브 신호는 상기 제1반전기를 통하여 상기 제1NOR게이트의 제2입력단자와 직렬로 연결된 상기 제1지연회로에 공급되며; 상기 로우 어드레스 스트로브신호()는 상기 제2지연회로를 통하여 상기 제2NOR게이트의 제2입력단자에 공급되며; 상기 로우 어드레스 스트로브신호는 상기 제3NOR게이트의 제2입력단자에 직접 공급이 되며; 상기 제3지연회로는 상기 제1NOR게이트의 제1입력단자와 상기 제2NOR게이트의 출력단자사이에 연결이 되며; 상기 제4지연회로는 상기 제1NOR게이트와 상기 제2NOR게이트의 제1입력단자 사이에 연결이 되며; 상기 제2NOR게이트의 출력단자로부터 출력되는 출력신호는 상기 제2반전기와 직렬로 연결된 제5지연회로를 통하여 상기 제3NOR게이트의 제1입력단자에 공급되며; 상기 제6지연회로는 상기 제3NOR게이트의 출력단자와 상기 배타적-OR게이트의 제1입력단자 사이에 연결되며; 상기 NOR게이트의 출력단자는 상기 배타적-OR게이트의 제2입력단자에 직접 연결되고; 상기 배타적-OR게이트의 출력단자는 상기 커패시터의 제2끝에 연결되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  10. 제9항에 있어서, 소오스 드레인 및 게이트를 가지는 각각의 제1및 제2MOS트랜지스터(Tr4,Tr5)에 있어서 상기 제1MOS트랜지스터의 소오스에 양의 전원전압(Vcc)이 공급되며; 상기 제1MOS트랜지스터의 드레인이 상기 제2MOS트랜지스터의 소오스와 상기 커패시터(Cw)의 제1끝에 연결되며; 상기 제2MOS트랜지스터의 드레인에 음의 전원전압(Vss)이 공급되며; 상기 제1NOR게이트의 출력단자가 상기 제2MOS트랜지스터의 게이트에 연결되고; 상기 제2NOR게이트의 출력단자가 상기 제1MOS트랜지스터의 게이트에 연결되어지는 소오스, 드레인 및 게이트 각각을 가지는 제1및 제2MOS트랜지스터(Tr4,Tr5)를 더 포함하는 것을 특징으로 하는 다이나믹 랜덤 엑세스 메모리.
  11. 비트선(BL과)과 워드선(WLn,WLn+1)에 연결되는 다수의 메모리셀(Tm1,Tm2,CM1,CM2)을 가지는 메모리셀 어레이(10); 상기 비트 및 워드선중에서부터 상기 워드선중의 적어도 하나와 상기 비트선중의 적어도 하나를 선택하는 것에 의하여 상기 메모리셀 어레이에 어드레스 신호를 공급하기 위한 상기 메모리셀 어레이에 연결된 어드레스 공급수단(12,14,16); 상기 어드레스 신호에 따라 상기 메모리셀로부터 데이타를 판독 및 상기 메모리셀어레이에 데이타를 기입하기 위하여 상기 메모리 셀 어레이에 연결되는 데이타 입력/출력수단(24,28,30)으로 구성되며 상기 어드레스 공급수단이 데이타를 판독하기 위한 상기 워드선중의 적어도 하나르 선택할때 제1타이밍후에 제1소정주기동안과 상기 어드레스 공급수단이 선택된 상태로부터 상기 워드선중의 적어도 하나를 완화시킬때 제2타이밍후에 제2소정주기 동안에 상기 워드선을 제1전압(＞Vcc,Vcc-Vth)으로 증가시키기 위하여 그리고 상기 제1및 제2소정주기 사이 간격동안에 상기 제1전압보다 더 작은 제2전압(Vcc,Vcc-Vth)에 상기 워드선중의 적어도 하나를 유지하기 위하여 상기 메모리 셀 어레이와 상기 어드레스 공급수단에 연결되는 워드선 구동수단(36)으로 구성되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메로리.
  12. 제11항에 있어서, 상기 다이나믹 랜덤억세스 매모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되며 상기 제2전압은 상기 양의 전원전압(Vcc)에 거의 같은 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  13. 제11항에 있어서, 상기 다이나믹 억세스 메모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되며 메모리 셀 각각이 소정전압(Vcc)으로 정해지는 제1끝과 제2끝을 가지는 메모리셀 커패시터(CM1,CM2); 및 상기 원드선(WLn,Wln+1)의 대응되는 하나에 연결되는 게이트, 상기 비트선(BL,)중의 대응되는 하나에 연결되는 제1단자 및 상기 메모리셀 커패시터의 제2끝에 접속되는 제2단자를 가지는 절연게이트형의 메모리셀 트랜지스터(Tm1,Tm2)로 구성되며 상기 제2전압이 상기 양의 전원전압(Vcc)과 상기 메모리셀 트랜지스터의 게이트 드레시호울드전압(Vth)사이에서 차이(Vcc-Vth)에 해당하는 전압과 거의 같은 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  14. 제1항에 있어서, 상기 워드선 구동수단(36)이 상기 워드선 각각을 위하여 공급되며 상기 워드선의 대응되는 하나에 연결되는 제1끝과 제2끝은 가지는 커패시터(Cw); 및 상기 커피시터에 공급되는 상기 제1및 제2소정주기의 각각 동안에 제1구동전압이 정해지게하며 제2구동전압이 상기 간격동안에 정해지게 하는 구동신호(Vdr)을 발생시키기 위하여 상기 커패시터의 제2끝에 연결되는 구동신호 발생수단(38)으로 구성되어지며 상기 구동전압이 상기 제2구동전압보다 더 높은 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  15. 제14항에 있어서, 상기 다이나믹 랜덤 억세스 메모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되며; 상기 워드선 구동수단(36)은 상기 양의 전원전압에 상기 어드레스 공급수단에 의하여 선택되는 상기 워드선중의 적어도 하나를 프리차아징하기 위하여 상기 워드선과 상기 어드레스 공급수단 각각에 연결되는 워드선 프리차아징수단(38)을 구성하며; 그리고 상기 제1구동전압에 의하여 상기 커패시터에 저장되는 전하에 의하여 발생되는 전압이 상기 워드선중의 적어도 하나가 상기 제1및 제2소정주기 각각 동안에 상기 제1전압으로 증가되기 위하여 상기 워드선중의 적어도 하나가 정해지는 것에 상기 양의 전원전압에 더해지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  16. 제14항에 있어서, 상기 다이나믹 랜덤 억세스 메모리에 양의 전원전압(Vcc)과 음의 전원전압(Vss)이 공급되며; 그리고 상기 워드선 구동수단(36)이 상기 워드선이 선택되지 않는 동안에 상기 워드선을 상기 음의 전원전압(Vss)에 리세팅하기 위하여 상기 워드선과 상기 어드레스 공급수단 각각에 연결되는 워드선 리세트수단(Tr5)으로 구성되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  17. 제11항 내지 제16항에 있어서, 상기 어드레스 구동수단(12,14,16)이 외부장치로부터 공급되는 상기 제1및 제2타이밍을 한정하는 로우어드레스 스트로브 신호()에 응하여 상기 워드선중의 적어도 하나를 선택하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  18. 제17항에 있어서, 상기 워드선 구동수단(36)이 상기 워드선 각각을 위하여 공급되며 상기 워드선중의 대응되는 하나에 연결되는 제1끝과 제2끝을 가지는 커패시터(Cw); 지연신호를 발생시키는 것에 의하여 소정의 지연시간만큼 상기 로우어드레스 스트로브 신호()를 지연시키기 위한 지연수단(71-79,81-82); 및 상기 로우 어드레스 스트로브 신호와 상기 지연수단으로부터 출력된 상기 지연된 신호를 받기 위한 그리고 커패시터의 상기 제2끝에 구동신호를 출력시키기 위한 배타적-OR게이트(80)로 구성되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스메모리.
  19. 제18항에 있어서, 상기 로우 어드레스 스트로브신호(RAS)는 로우 활성신호(low-active signal)이고 상기 지연수단은 각각의 지연신호를 공급하는 제1,제2,제3,제4,제5및 제6지연회로(D1,D2,D3,D4,D5,D6); 제1및 제2입력단자와 출력단자 각각을 가지는 제1,제2및 제3NOR게이트(77,78,79); 및 제1및 제2입력단자와 출력단자를 가지는 배타적-OR게이트(80); 및 제1및 제2반전기(71,72)로 구성되고 상기 로우 어드레스 스트로브 신호는 상기 제1반전기를 통하여 상기 제1NOR게이트의 제2입력단자와 직렬로 연결된 상기 제1지연회로에 공급되며; 상기 로우 어드레스 스트로브신호()는 상기 제2지연회로를 통하여 상기 제2NOR게이트의 제2입력단자에 공급되며; 상기 로우 어드레스 스트로브신호는 상기 제3NOR게이트의 제2입력단자에 직접 공급이 되며; 상기 제3지연회로는 상기 제1NOR게이트의 제1입력단자와 상기 제2NOR게이트의 출력단자사이에 연결이 되며; 상기 제4지연회로는 상기 제1NOR게이트와 상기 제2NOR게이트의 제1입력단자 사이에 연결이 되며; 상기 제2NOR게이트의 출력단자로부터 출력되는 출력신호는 상기 제2반전기와 직렬로 연결된 제5지연회로를 통하여 상기 제3NOR게이트의 제1입력단자에 공급되며; 상기 제6지연회로는 상기 제3NOR게이트의 출력단자와 상기 배타적-OR게이트의 제1입력단자 사이에 연결되며; 상기 NOR게이트의 출력단자는 상기 배타적-OR게이트의 제2입력단자에 직접 연결되고; 상기 배타적-OR게이트의 출력단자는 상기 커패시터의 제2끝에 연결되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  20. 제19항에 있어서, 소오스 드레인 및 게이트를 가지는 각각의 제1및 제2MOS트랜지스터(Tr4,Tr5)에 있어서 상기 제1MOS트랜지스터의 소오스에 양의 전원전압(Vcc)이 공급되며; 상기 제1MOS트랜지스터의 드레인이 상기 제2MOS트랜지스터의 소오스와 상기 커패시터(Cw)의 제1끝에 연결되며; 상기 제2MOS트랜지스터의 드레인에 음의 전원전압(Vss)이 공급되며; 상기 제1NOR게이트의 출력단자가 상기 제2MOS트랜지스터의 게이트에 연결되고; 상기 제2NOR게이트의 출력단자가 상기 제1MOS트랜지스터의 게이트에 연결되어지는 소오스, 드레인 및 게이트 각각을 가지는 제1및 제2MOS트랜지스터(Tr4,Tr5)를 더 포함하는 것을 특징으로 하는 다이나믹 랜덤 엑세스 메모리.
  21. 제20항에 있어서, 상기 어드레스 공급수단(12,14,16)이 상기 워드선의 대응되는 하나가 선택될때 커패시터(Cw)의 상기 제1끝과 상기 워드선의 대응되는 하나(WLn)를 연결하기 위하여 상기 워드선의 각각을 위하여 제공되는 게이트수단(Td2)을 구성하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  22. 비트선(BL, BL)및 워드선(WLn,WLn+1)에 연결되는 다수의 메모리셀(Tm1,Tm2,CM1,CM2)을 가지는 메모리셀 어레이; 상기 비트선과 워드선중에서부터 상기 워드선중의 적어도 하나와 상기 비트선중의 적어도 하나를 선택하는 것에 의하여 상기 메모리셀 어레이에 어드레스 신호(ADD)를 공급하기 위한 상기 메모리셀 어레이에 연결된 어드레스 공급수단(12,14,16); 상기 어드레스 신호에 따라 상기 메모리셀로부터 데이타를 판독하며 상기 메모리셀 어레이에 데이타를 기입하기 위하여 상기 메모리셀 어레이에 연결되는 데이타 입력/출력수단(24,28,30)으로 구성되어지며, 데이타를 판독한 후에 선택된 상태로부터 워드선중의 적어도 하나를 상기 어드레스 버스수단이 완화하는 타이밍후에 소정주기동안과 상기 워드선을 제1전압(＞Vcc,Vcc-Vth)으로 증가시키기 위하여 그리고 상기 워드선중의 적어도 하나가 선택된 상태로부터 완화될때까지 상기 제1전압보다 더 작은 제2전압(Vcc,Vcc-Vth)에 상기 워드선중의 적어도 하나를 유지하기 위하여 상기 메모리셀 어레이와 상기 어드레스 공급수단에 연결되는워드선 구동수단(36), 그리고 상기 어드선 구동수단이 상기 워드선의 각각을 위하여 공급되며 상기 워드선의 대응되는 하나에 연결되는 제1끝과 제2끝을 가지는 커패시터(Cw); 외부장치로부터 상기 타이밍을 한정하는 타이밍신호를 받으며 지연된 타이밍신호를 출력하는 지연회로(55); 및 상기 타이밍신호와 지연된 타이밍신호를 받는 그리고 상기 각각의 커패시터의 제2끝에 상기 타이밍신호와 상기 지연된 신호 사이에서 논리연산의 결과인 구동신호(Vdr)를 공급하기 위한 게이트 수단(58)으로 구성되어지는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  23. 제22항에 있어서, 상기 워드선 구동수단(36)이 상기 타이밍신호()가 상기 지연회로(55)에 공급되는 곳을 통하는 제1반전기(60)와 상기 구동신호(Vdr)가 상기 커패시터(Cw)의 각각의 제2끝에 공급되는 곳을 통과하는 제2반전기(61)로 구성되고 상기 게이트수단(58)이 상기 지연된 타이밍신호가 공급되는 제1입력단자, 상기 타이밍신호가 공급되는 제2입력단자와 상기 구동신호가 출력이 되어 통하는 출력단자를 가지는 NAND게이트(58)를 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  24. 제23항에 있어서, 소오스 드레인 및 게이트를 가지는 각각의 제1및 제2MOS트랜지스터(Tr4,Tr5)에 있어서 상기 제1MOS트랜지스터의 소오스에 양의 전원전압(Vcc)이 공급되며; 상기 제1MOS트랜지스터의 드레인이 상기 제2MOS트랜지스터의 소오스와 상기 커패시터(Cw)의 제1끝에 연결되며; 상기 제2MOS트랜지스터의 드레인에 음의 전원전압(Vss)이 공급되는 소오스, 드레인 및 게이트 각각을 가지는 제1및 제2MOS트랜지스터(Tr4,Tr5)를 더 포함하는 것을 특징으로 하며, 각각의 지연시간(D1,D2,D3,D4)를 제공하는 제1,제2,제3 및 제4지연회로(51,52,53,54); 제1및 제2입력단자와 출력단자를 가지는 제1및 제2NOR게이트(56,57); 및 반전기(59)를 더 포함하며 상기 타이밍신호()는 상기 반전기와 상기 제1지연회로를 통하여 상기 제1NOR게이트의 제2입력단자에 공급되며; 상기 타이밍신호는 상기 제2지연회로를 통하여 상기 제2NOR게이트의 제2입력단자에 공급되며; 상기 제3지연회로는 상기 제1NOR게이트의 제1입력단자와 상기 제2NOR게이트의 출력단자 사이에 연결되며; 상기 제4지연회로는 상기 제1NOR게이트의 출력단자와 상기 제2NOR게이트의 제1입력단자 사이에 연결되며; 상기 제1NOR게이트의 출력단자는 상기 제2MOS트랜지스터의 게이트에 연결되며; 그리고 상기 제2NOR게이트의 출력단자는 상기 제1MOS트랜지스터의 게이트에 연결되는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
  25. 제24항에 있어서, 상기 타이밍신호()가 저-활성(low-active)신호이며 상기 워드선중의 상기 적어도 하나가 어드레스 공급수단에 의하여 선택될때 발생되는 로우어드레스 스트로브 신호인 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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