JPS59107484A

JPS59107484A - 半導体記憶装置

Info

Publication number: JPS59107484A
Application number: JP57215711A
Authority: JP
Inventors: Satoshi Konishi; 頴小西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-12-09
Filing date: 1982-12-09
Publication date: 1984-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は半導体記憶−装置に係り、’Ｉｆにワード線の
選択時の昇圧を高速化するためのワード線昇圧加速回路
を有する記憶装置に関する。

〔発明の技術的背景〕

メモリ集積回路などの半導体記憶装置に４５いて、ワー
ド線の信号遅延を少なくするために、第１図（ａ）に示
すように、ワード線前半部１，とワード線後半部１，と
の間、つまりワード線の中間点を電気的に分離しその中
間点に２段のインバータＩ，，Ｉ，からなるワード線増
幅回路２を挿入する方法がある。ワード線をワード線駆
動回路３の出力信号が伝搬するときに、ワード線の電気
抵抗Ｒとワード線の持つ電気容量Ｃとで決まる信号波形
のなまりが生じるが、上記方法によれば前記増幅回路２
により上記なまりを修復して信号波形を整形することに
よって、ワード線終端Ｅでの電位の昇圧速度を高めるこ
とができる。また、上記方法によれば、ワード線の中間
点に前記増幅回路２を設けてワード線を２分割すること
によって、ワード線の電気抵抗Ｒとワード線の持つ電気
容Ｂｃとで決まる波形のなまりに寄因する信号遅延量の
総量を小さくすることができる。

〔背景技術の問題点〕

いま、上記増幅回路２のインバータＩ，，Ｉ。

としてＣＭＯＳインバータ以外のレシオ型口１−ｈ。

たとえばエンハンスメント（Ｅ）型の駆Ｈｉｊ９用ＭＯ
Ｓ−ＦＥＴとデプレッション（至）聾の負荷用ＭＯＳ−
　Ｆ　Ｅ　ＴとからなるＥ／Ｄ型インバータを用いた場
合、その特性は第１図（＋））に示すようにゲート入力
電圧がＶｃｃ　（電源電位）レベルのときに消費電流が
最も太きい。一方メモリセルアレイ中の多くのワード線
のうち、一度の視み出して選ばれるワード線はただ１本
であり、その他の全てのワード線はその後段及びワード
線（枢動回路３によってＶｓｓ（接地電位）レベルにさ
れていて非選択状態である。そして、この多数の非選択
ワード線の中間点において、インバータ■．の出力はＶ
ＣＣレベル、インバータＩ２の出力はＶＳＳレベルにな
ってセリ、このインバータ■，が第１図（ｂ）に示した
ように消費電流が大きい状態になっている。しかも、上
記インバーク■，はワード線後半部１２を駆動する必要
があるために負荷用Ｍ　０　８　−　Ｆ　Ｅ　Ｔのコン
ダクタンスも駆動用Ｍ　Ｏ　Ｓ　−　Ｆ　Ｅ　Ｔのコン
ダクタンスも大きく、消費電流が非常に大きい。したが
って、第１図（ａ）の記憶装置は消費電力が大きくなる
という欠点があった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、消費電力
が少なく、しかも高速の読み出しが可能な半導体記憶装
置を提供するものである。

〔発明の概要〕

即ち、本発明の半導体記憶装置は、ワード線の少なくと
も１個所以上の中間点にワード線電位昇圧加速回路を付
設し、この昇圧加速回路は選択ワード線に対してそのワ
ード線電位の昇圧をダイナミック動作によって加速し、
非選択ワード線に対してはワード線昇圧α位側の電源と
ワード線との間に直流的な電流経路を有さないように構
成してなるものである。

したがって、消費電流が少なくて、ワード線電位昇圧時
間が短縮され、高速の読み出しが可能になり、特に高集
積メモリにおいて本発明の効果は大きい。

〔発明の実施例〕

以下、図面を参照し１．て本発明の一実施例を詳細に説
明する。

第２図において、ハおよび１．は半導体記憶装置におけ
る行方向および列方向に多数配置ｉ′ｉ、されたメモリ
セルに対して、それぞれ同一方向のメモリセルに共通接
続された多数のワード線のうち代表的に取り出された１
本のワード線の前半部および後半部である。２０は上記
ワード線の中間点に接続されたワード線昇圧加速回路、
２３と２２と２３とはそれぞれ同一列方向の上記ワード
線昇圧加速回路２０に共通に外部信号−φＪｊφ〜旬、
φ％１’　ｓを供給するための信号線、３はワード線駆
動回路、４は行デコーダ、Ｄ、Ａ。

Ｅはそれぞれ上記ワード線の入力端ノード、中間点ノー
ド、終端ノードである。

上記昇圧加速回路２０において、Ｃはキャパシタ、Ｑｉ
とＱ２とはＮチャンネルのＥ型ＭＯ８−ＦＩ８Ｔ、Ｂは
内部ノードル寓である。上記ＦＥＴＱ＋ｐ’；ｔ、ドレ
インが信号線２２に接続され、ソースが前記ノード人に
接続され、ゲートが前記キャパシタＣの一端および前記
ＦＥＴＱ、の一端に接続されている。このＦＥＴＱ２は
、他端が前記ノードＡ（ノードＡ付近であればよい）に
接続され、ゲートが前記信号線２３に接続されており、
前記キャパシタＣの他端は信号線２ノに接続されている
。

上記昇圧加速回路２０は、キャパシタ結合でノードＢの
電位を昇圧するアクティブプルア゛ツブ方式の回路とな
っており、第３図に示すような外部信号φＷ、〜φＷ、
の与え方によって先ず基本的な４通りの動作がある。た
とえば第１の動作例においては、外部信号φＷ２をメモ
リの一方の電源の電圧ＶＣＣで一定とし、外部信号φＷ
３を上記ＶＣＣとメモリの他方の電源の電圧ＶｓＳとの
中間のＶｐ　　レベルでほぼ一定とし、外部信号φ〜ｖ
Ｉをワード線の非選択時には■ＳＳレベルとしあるワー
ド線が選択される選択動作時には■ＣＣレベルとする。

したがって、あるワード線が選択される場合には、第４
図（ａ１〜（ｄｌに示すようζこ、時刻ｔ。にワード線
の入力端ノードＤがＶＣＣレベルに昇圧されたとすると
、それによって中間点ノードＡの電位ｖＡおよび終端ノ
ードＥの直立■Ｅはゆっくり立ち上り始める。さらに、
昇圧加速回路２０では、〕＝ドＢの電位ＶＢはＦＥＴＱ
、を通じて中間点ノードＡと同じように立ち上っていく
が、時刻ｔ、にＶＡ　＝　Ｖ：ｐ　−ＶＴ　　　　−曲（１１（但し、
ＶＴはＦＥＴＱ、の閾値型ｌｆ）に達すると、ＦＥＴＱ
ｚは遮断状態となり、もはやノードＢはノードＡにより
昇圧されなくなる。

上式（１１で得られるＶＡ１即ちノードＢのノードＡに
よる初期の最大昇圧電位をＶＢｍとｒると、ＶＢｍ　＝
　Ｖｐ　−ＶＴ　　　　・＝−ｆ２１であり、ｖＢｍ＞
ｖＴとなるようにＶＰを設定しておく。

次に、時刻ｔ、に信号φＷ、をＶＳＳより■ｃｃ　　に
昇圧すると、ノードＢの電位ＶＢ　　はキャパシタＣに
より昇圧される。このＶＢ　　の外匣動作において、Ｆ
ＥＴＱｚが遮断状態にあるため、■Ｂ屯電位低下するこ
となくＶｃｃ程度にまで昇圧される。このＶＢの昇圧屯
位によってＦｇＴＱ、のコンダクタンスは急速に大きく
なり、それによってＶＡ　電位は急速に昇圧される。こ
のＶＡの昇圧は、ＦＥＴＱ、のゲ“−トの反転によるチ
ャンネルの導通により行なわれるため、ＦＥＴＱ、のソ
ース電位、つまりＶＡ　の昇圧に対してブートストラッ
プ効果によりＦＥＴＱ、のゲート１位もさらに持ち上げ
られる。そして、ＶＢ　の最大値ＶＢＩｎはｖＢｍ〉■
ｃｃ＋ｖＴ・・・・・・・（３）となり、ＶＡ　の昇圧
に対してＦ　Ｅ　Ｔ　Ｑ、は遮断することがなく、Ｑ、
は■、をＶ、。まで持ち上げる。

そして、時刻ｔ、における鳳の昇圧はワード線後半部１
．を伝わり、終端ノードＥの電位Ｖ＝を昇圧する。なお
、第４図（ｂ）中におけるｖＡ。

ｖＥ電位とは一部異なる破線部分は、上記昇圧加速回路
２０を設けない場合の特性を示しており、上記昇圧加速
回路２０によってｖＥ　の昇圧速度が加速されているこ
とがよく分る。さらに、第４図（Ｃ）中におけるｖＢ　
　電位とは一部異なる破線部分は、外部信号φＷ、をＶ
ａａにしたまま、時刻ｔ２において外部信号φｗ１　　
を昇圧しない場合の特性を示しており、φＷｌの外圧の
キャパシタ結合によるｖＢ　　の昇圧効果との違いを明
らかにしている。

上記ワード線が選択された場合の動作に対して、ワード
線が非選択の場合の動作を次に述べる。時刻ｔ。におい
て、ワード線の入力端ノードＤは、昇圧されることはな
く、ワード線駆動回路３により■ｓｓレベルに引き込ま
れたままであり、そのためＶＡ＝ＶＦ！”Ｖｓｓであり
、ＶＢ＝■Ｓ！ｇのままであり、Ｆ　ＥＴ　Ｑｒは遮断
状態であり、ｐＥＴｆＪ２のゲートにはその閾値電圧よ
り高いＶＰ　　が印加されているので導通状態である。

次に、時刻ｔ２に外部信号φＷ、が昇圧されると、上記
のＯｎ　＜ＦＥＴＱ、が導通しているのでＶＢ　がキャ
パシタ結合により少しでも昇圧されるとその電位はＦ　
Ｅ　Ｔ　Ｑ’２を介してワード線へ逃げてしまい、ＶＢ
のレベルは殆んど上らない。キャパシタＣとワード線の
電気容量Ｃとでは、数段にワード線の電気容量Ｃの方が
大きく、キャパシタ結合による昇圧はワード線を殆んど
昇圧することなく、最終的にはワード線駆動回路３によ
りｖｓｓレベルに抑制される。そして、仮に外部信号φ
〜ｖＩがワード線を昇圧したとしても、それはワード線
での信号伝搬速度が遅いために一時的に昇圧されるもの
であって中間点ノードＡ付近の昇圧にとどまり、その最
大値も閾値電圧以下のものである。したがって、この非
選択ワード線にゲートが接続されたメモリセルの転送ト
ランジスタは普通することはなく、この非選択ワード線
につながるいづれのメモリセルの中のデータも全く変化
しない。このＶＡ　　の少しの昇圧において、ＶＢ＝■
Ａ　が保たれ、この昇圧に対してＦＥＴＱ。

はソース電位とゲート７１１位が同じであって遮断を続
ける。したがって、非選択のワード線ではＦＥＴＱ、ｌ
によるワード線昇圧は決して行なわれない。

次に、上記第１の動作例において、選択状態のワード線
が非選択状態へ変化するときの動作ｌこついて第５図（
ａ）〜（ｄ）を参照して説明する。時刻ｔ３に、入力端
ノードＤの電位ｖ−Ｄが立ち下がると共に外部信号φ町
もｖｃｃより７８日に立ち下がることによりワード線が
選択状態から非、１択状態へ変化する。即ち、ＶＤ　　
の立ち下がりによりワード線のノードＡ、Ｅの電位■Ａ
、■Ｅも下がっていき、ノードＢは６ｗ１の立ち下がり
によりキャパシタ結合によっである電位レベルＶｆ　　
まで立ち　がる。このｖｆはＶｐよりも高く、しかもｖ
Ａもｖｐよりも大永いため、ＦＦ３ＴＱ、は遮断状態の
ままであり、ＶＢ＝ｖｆが保持される。一方、ＰＥＴｑ
、は、しばらくの間はゲート電位ｖＢ　がソース電位Ｖ
Ａと閾値電圧ＶＴとの和（ｖＡ十ＶＴ）よりも低いので
遮断状態であり、覧　はワード線駆動回路３により引き
下げられていく。そして、ｖＡが下がり続け、時刻ｔ４
にＶＢ　＝　ＶＡ　＋　ＶＡ　　　−・−＝　（４１にな
ると、ＦＥＴＱ、は導通状態となり、ＶＡ　を引き下げ
ようとするワード線駆動回路３とＶＡを引き上げようと
するＦＥＴＱ、とはレシオ動作を行なうが、ＦＢＴＱ、
はゲート・ソース間電位（ＶＢ−ＶＡ）が小さいのでそ
の駆動能力が小さく、ＶＡ　はワード線駆動回路３によ
り引き下げられていく。このとき、ＦＥＴＱ、の反転ゲ
ートを介してＶＡがＶＢを少し引き下げる。そして、Ｖ
Ａが下がり続け、時刻ｔ、にＶｐ　＝　ＶＡ　ｆ　ＶＴ　　　曲−（５１になると、
ＦＢＴＱ２は導通状態となり、ｖＢ　は急速にｖＡ　　
に近づいて等しくなるので、ＰＥＴＱ、は再び遮断状態
となり、ｖＡ　　の引き上げ駆動はレシオ動作によらな
いでワード線１駆動回路３だけによって行なわれる。勿
論、初めから非選択状態のワード線の場合には、ＦＦ３
ＴＱ、が導通しているのでＶＢ”ＶＳＳによってＦＥＴ
Ｑ、が導通となることもなく、ワード線駆動回路３によ
ってワード線電位ｖＡ　＋　ＶＢはＶＳＳレベルのまま
である。

次に、第３図における第２の動作側について説明する。

この第２の動作例においては、第３図に示したように外
部信号φｗ３をｖＰ　で一定とし、ワード線の非選択→
選択の変化に際しては外部信号φｗ１をＶＳＳ→■ｃｃ
　　に立ち上がらせたのち外部信号φＷ、をｖｓｓ−＋
ＶＯＯに立ち上がらせ、ワード線の選択→非選択の変化
に際してはφｗ２をＶ（”Ｏ−＋ｖｓｓに立ち下がらせ
たのち４ｗ１をｖｃ’ｃ→ＶＳＳに立ち下がらせる。ワ
ード線の非選択→選択の変化に際して、各信号、電位は
第６図（ａ）〜（ｄ）に示すようになる。ここで、前述
した第１の動作例における第４図（ａｌ〜（ｄｌと異な
る点は、φＷ、の立ち上がり後にφｗ２が立ち上がるこ
とによって、ＶＢ　はキャパシタＣを介したφＷ＋によ
る昇圧はどではないが、ＦＥＴＱｉのトレイン・ゲート
間の容量結合によっても昇圧し、ワード線昇圧加速時の
ＦＥＴＱ、のコンダクタンスが大きくなっている。そし
て、時刻ｔ、に至るまでにＦＢＴＱ、が導通し、初期電
圧がｖｓｓのφｗ２とノードＡとが電気的につながって
ＶＡはφい、により幾分低下するが、ＦＥＴＱ、のゲー
ト電位ＶＢが低いのでφｗ２によるｖＡの低下は他の動
作に影響を与えないほど少ない。もっとも、４ｗ１が立
ち上がった瞬間は６ｗ２−■ｓｓであるので、ＶＡ　　
は−瞬立ち下がろうとするが、直ちにφ〜１・２が立ち
上がってノードＡが昇圧され始め、φＷ。

の立ち上がりとｄｒ＞ｖ　２の立ち上がりの間隔が短か
いとＶＡ　　は殆んど立ち下がることはない。一方、ワ
ード線の選択→非選択の変化に際して、各信号、電位は
第７図（ａ）〜（ｄ）に示すようになる。ここで、前述
した第１の動作例における第５図（→〜（ｄ）と蹟なる
点は、φｗｌがＶｃｃの間に時刻ｔ。

でワード線の入力端ノードＤの電位ＶＤ　　を立ち下げ
ると同時にφＷ２も立ち下げ、Ｔｉ”ＥＴＱ、を介して
Ｖヘ　　を引入下げることによって、選択→非選択の移
行を高速に行なうようにしている。したがって、ＦＥＴ
Ｑ、は、選択動作時と非選択動作時とでは電流方向が互
いに逆となる双方向性素子として利用されている。

次に、第３図における第３の動作例について説明する。

この第３の動作例においては、第３図に示したように外
部信号φＷ、をＶＣＣで一定とし、ワード線の非選択→
選択の変化に際しては外部信号φｗ３をＶＯＯ→■Ｐ　
に立ち下がらせたのち外部信号φｗ１をＶｓＳ→■ｃｃ
に立ち上がらせ、ワード線の選択→非選択の変化に際し
てはφｗｌをＶｃｃ→ＶＳＳに立ち下がらせたのちφ〜
ｖ３をｖＰ→ｖｃｃに立ち上がらせる。したがって、ワ
ード線の非選択→選択の変化に際して、各信号、各電位
は第８図（ａ）〜（ｄｌに示すようになる。ここで、前
述した第１の動作例における第４図（ａ）〜（ｄ）と異
なる点は、初めのうちはφｗ３をＶｃｃとしておき、Ｆ
ＥＴＱ、、を介してＶＢをＶＡから昇圧する際にＦＥＴ
Ｑ、の閾値電圧ＶＴ　　の低下による両式（２）のよう
な■Ｉ３　の昇圧限界を生じずにＶＢ　　をできるだけ
ＶＡ　近くまで昇圧しておくことで°ある。

これによって、ＦＥＴＱ、、のゲート電位が高くなり、
ワード線昇圧加速時のコンダクタンスが上がり、また、
ＶＡ　＞　ＶＴとなればただちにワード線昇゛圧加速動
作の開始が可能になるので、ワード線の立ち上がり完了
時刻を早めるようになる。

なお、第１の動作例のようにφｗ３がＶｐ　で一定であ
れば、ｖＡ＞ｖＰ−ＶＴ（〉ＶＴ）トナッテ初メチワー
ド線昇圧動作の開始が可能になる。このような第３の動
作例では時刻ｔ。にｖＤが立ち上げられてＶＡ　がＶＴ
以上になったのち、時刻ｔ、にφＷ、がＶＯＯよりｖＰ
に降圧される。このときｖＢ　　　　　゛の最大値ＶＢ
ｍはＶＢｍ　　＝　　ＶＡ（を冨　）となっており、ＶＰとｖＢｍとの差ΔＶ　（＝Ｖｐ　　
ＶＢｍ）がＦＥＴＱ、の閾値電圧より低下すれば、即ち
Δｖ　＜　ＶＴならば、時刻ｔ１にφヤ、をｖＰに立ち下げることによ
りＦＢＴＱ２は直ちに遮断林態となる。そして、時刻ｔ
！にφＷｌ　　を立ち上げることによりキャパシタＣを
介してノードＢの電位ＶＢ　　は外圧され、ＦＥＴＱ、
によりノードＡは昇圧が加速される。一方、ワード線の
選択→非選択の変化に際して、各信号、電位は第９図（
ａ）〜（ｄ）に示すようになる。ここで、前述した第１
の動作例における第５図ａ−ｄと異なる点は、時刻ｔ４
において、φｗ３をＶＰよりｖａｃ　　に昇圧し、ＶＢ
をＦＢＴＱ、を介してＶＡ　　に近づけてＦＥＴＱ、を
完全に遮断してワード線駆動回路３によりワードｍ電位
ＶＡ、■Ｅを引き下げることである。

次に、第２図におけるｆ、４のｉＸｂ作例について説明
する。この第４の動作例においては、第３図に示したよ
うにワード線の非選択→選択の変化に際しては、φｗ３
をＶＯＯ→■Ｐと変化さＵ−１次いでφＷｌをｖｓｓ−
＋ｖｃｃと変化させ、次いでφｗ２をｖｓｓ−＋Ｖｃｃ
と変化させ、ワード線の選択→非迅択の変化に際しては
、φＷ２を■ｃｃ→ＶＳＳと変化させ、次いでφい、を
ｖｃｃ→■ｓｓに変化させると共にφい、を■Ｐ−＋Ｖ
ｃｃ　　と変化させる。したがって、ワード線の非選択
→選択の変化に際して、各信号、ｌｎ位は第１０図（ａ
）〜（ｄｌに示すようになる。即ち、φｗ３をパルス化
することによって、前述の第３の動作例と同様にｖＢ　
の初期昇圧を高めて昇圧加速時刻を早めており、φイを
パルス化することによって、前述の第２の動作例と同様
にＶＢ　　の昇圧効果を高めている。一方、ワード線の
選択→非選択の変化に際して、各信号、電位は第１１図
（ａ）〜（ｄ）に示すようになる。即ち、φＷ２をパル
ス化することによって、前述の第２の動作例と同様にｖ
Ａ　を引き下げる動作を高速化している。

上述したように、第２図の回路の第１動作例乃至第４動
作例における特徴の１つとして、選択ワード線について
はノードＢがワード線上の選択信号電位ｖＡ　　によっ
て予め外圧され、ＦＥＴＱ、が遮断状態のままＦ　Ｅ’
Ｉ’　Ｑ＋のゲート？［位が昇圧されることが挙げられ
る。そして、このノードＢを昇圧するために、ＦＥＴ、
Ｑ２のゲートに印加する信号φｗｓに２通りあることを
前述の動作例で、説明したカーさらに第１２図（ａ）〜
（ｄｌおよび第１３図（ａｌ〜（ｄｌに示す第５動作例
のようなφＷ。

信号を用いてもよい。即ち、ワード線選択動作時には、
昇圧加速回路を接続せずにメモリセルと同じ伝送用トラ
ンジスタを接続したダミー用ワード線を用いることによ
って、昇圧加速回路を接続しない場合のワード線上の■
Δ　と類似した信号を発生させ、これをφＷ、信号とし
て使用してノードｖＢ　を昇圧する。したがって、第１
２図（Ｃ）に示すようにφＷ３が２ＶＴ以上になればほ
ぼワード線の昇圧加速が可能となる。また、非選択状態
への移行に際しては、第１３；ｍ（ｃ）に示すように上
記φｗ３信号をＶＳＳに降圧しＦＥＴＱ！を遮断状態に
してｖＢの低下を防ぎ、Ｆ　ＩＤ　’ｌ’Ｑ、を介して
ｖＡをＶＳＳレベルへ降圧してφｗ２と同電位（すなわ
ちＶＳＳレベル）にするようにして降圧するものである
。そして、φｗ１をｖｓｓレベルへ降圧してＶＢ　の電
位を下げ最後にφい、をもう一度外圧してノードＢに残
る低いｄｌを完全ニＶｓｓレベルに引き下げる。

第１４図は、本発明の第２実施例を示しており、第２図
に示した第１実施例に対し、ＦＥＴＱ、のドレインをキ
ャパシタＣの一端と共に同じ信号線２１に接続するよう
に変更した昇圧加速回路３０を用いたものであり、その
他は同じであるから第１４図中第２図と同一部分には同
一符号を付している。そして、第１４図の信号φｗｌ、
φＷ、としては第１実施例と同様に変化させることによ
り第１実施例の第２あるいは第４の動作例に近い動作を
実現できる。この実施例の特徴は、第１実施例に比べて
・・信号線２２を省略できることによる回路の部系化が
可能な点にある。

以上の第１．第２の実施例では、ノードＢの昇圧をもっ
ばらキャパシタＣもしくはＦＥＴＱ。

の反転ゲートによって行なっている。これに対して、第
１５図に示す第３の実施例では、ノードＢの昇圧をＦＢ
ＴＱ、によって上記実施例におけるよりも積極的に行な
うようにしている。即ち、前記第１実施例に比べて、ワ
ード線昇圧回路４０において、ノードＢにＮチャンネル
ＥＷＭＯ８−ＦＥＴＱ、のソースを接続し、このドレイ
ンを電源ＶＣＯに接続し、そのゲートを信号線２４に接
続し、この信号線２４の外部信号φＷ。

を与えるようにした点が異なり、その他は同じであるか
ら、第１５図中第２図と同一部分には同一符号を付して
いる。この第３実施例における信号〜ｌ　＋　４．　ｌ
φｗｓの与え方は第１実施例と同様に第１動作例〜第５
動作例の５通りある。

この第３実施例において、第１実施例の第１動作例と同
様に信号φＷｌ　　φＶ１’２　＋　ｄ）ＷＢを与え、
φ１、としてワード線選択動作の初期の時期にＶＣＣと
し他の期間はＶｓ６＋とじた場合、ワード線選択時の動
作は第１６図（ａ）〜（ｄｌに示すようになり、選択→
非選択の動作は第１７図ｆａｔ〜（ｄ）に示すようにな
る。即ち、第１６図に示す非選択→選択の変化に際して
、時刻ｔ。にノードＤがワード線駆動回路３により昇圧
されると、そのフ］択信号はゆっくりとノードＡの電位
ＶＡ　を昇圧する。

一方、時刻ｔ。にはφイ、もＶＯＣになり、そのためＦ
　Ｅ　Ｔ　Ｑ、　　はノードＢを昇圧しようとする。

しかし、Ｆ　Ｅ　Ｔ　Ｑ、、のコンダクタンスはＦ　Ｅ
　ＴＱ、のコンダクタンスをこ比べて十分小さく設定し
ておくことによって、ＦＥＴＱ２が導フｍ状態にあるワ
ード線選択時の初期の段階あるいは非選択状態のワード
線でホｖＢ　はほぼｖＡ　　に等しい。換言すると、選
択されたワード線ではＶＢはｖＡ　　とほぼ同じ電位で
昇圧されていくが、非選択のワード線ではＶＢ　”：　
ｖＡ　＝　ＶｓｓであってｖＢはＶＳＳに近い低い電位
に抑制される。そして、時刻’　、＋ＣＶ（、＝ＶＰ−
ＶＴ　ニナル（！：、Ｆｌｉ：ＴＱ２は遮断状態となり
、ノードＢはｔｉ’ｇ’ｒＱｓにより急速に昇圧される
。そして、時刻ｔ２にφＷ、が立ち上がると、キャパシ
タＣを介してノードＢは急速に昇圧される。一方、非選
択のワード線ではＦＥＴＱｔが導通状態であるので、キ
ャパシタＣによる昇圧は直ちにＦＥＴＱ２を介してワー
ド線部・助回路３で吸収され、ノードＢのｔＣは殆んど
上がらない。上述した時刻ｔ、からｔ！にかけての一連
の動作中、ノードＡは昇圧され、さらにノードＥも昇圧
される。そして、φｗ４はこれらの昇圧動作が終了した
のち時刻ｔ、にＶｓＳ　　へ立ち下がる。

次に、第１７図に示す選択→非選択の変化に際して、時
刻ｔ４にノードＤの電位ＶＤは立ち下がり、同時にφＷ
、も立ち下がる。ｖＤの立ち下がりの後はノードＡがゆ
っくりと下がり始める。一方、ノードＢはキャパシタＣ
を介してφＷｌの立ち下がりによって急速に立ち下がる
。しかし、その立ち下がりレベルをＶｆ　　とすると、
時刻ｔ。

付近ではＶＡ　　は十分に立ち下がっておらず、Ｖｆ〈
ＶＡであるのでＦＥＴＱＩは遮断状態である。しカシ、
ｖＡカ下カリ始メ、時刻ｉ　ｓ　ｉｃ、　Ｖｆ　＞　Ｖ
Ａ　＋ＶＴになると、ＦＥＴＱＩは導通状態となる。そ
のため、ｖｃｃレベルにある〜、にドレイン接続された
ＦＥＴＱ、とワード線駆動回路３とでレシオ動作が行な
われる。ワード線駆動回路３によりｖＡをさらに引き下
げていくと、時刻ｔ６にｖＡ＜ｖＰ−ｖＴトナリ、ＦＥ
ＴＱ、は導通状態（！：　ｆ、ｉ：　／）、ｖＢはＶＡ
に近づき、ｐＥＴＱｔは遮断状態となり、もはやレシオ
動作は行なわれず、ワード線駆動回路３により■Ａ、■
Ｅ　は引き下げられていく。

なお、第１５図に示した第３実施例の回路において、第
１実施例の第２動作例〜第５動作例で示したように、麹
、およびφＷ、をパルス化したり、あるいは定レベルと
パルスの組み合わせを採用するようにし、それによって
ワード線の早期昇圧加速あるいは非選択状態への移行の
高速化を実現できる。

第１８図は、第４実施例を示しており、第１５図に示し
た第３実施例に対して、第２実施例と同様にＦＥＴＱ、
のドレインを号号１ｆＡ２１に接続するように変更した
昇圧加速回路５０を用いたものであり、その他は同じで
あるから第１８図中第１５図と同一部分には同一符号を
付異なるが、第３実施例に準じて複数の動作例を実現で
き、その特徴は第３実施例に比べて信号線２２を省略で
きることによる回路の簡素化にある。

また、上記各実施例は、ワード線駆動回路３として、そ
の出力端と第１′α源（Ｖｃｃ）、第２電源（ｖｓｓ）
との間にそれぞれ１個の駆動用Ｍ、０８−ＦＥＴを有す
るスタティックインバータを用いた所謂スタティック回
路を使用しているが、第１９図に示すようにワード線駆
動回路３とワード線前半部１１との間に転送ゲート用の
ＭＯ８ＦＥＴＱ４を用い、行デコーダ４の出力によりこ
のＭＯＳ−ＦＥＴＱ、のゲートを制御する所ｆｉｌｌダ
イナミック回路にも本発明を適用することができる。な
お、第１９図は、第２図に示した第１実施例をダイナミ
ック回路に適用した例を示しており、第１９図中第２図
と同一部分には同一符号を付している。同様に、前記第
２実施例〜第４実施例、即ち第１４図、第１５図、第１
８図の回路もダイナミック回路に適用することができる
。

また、以上の説明では、ワード線をｖｃｃに外圧したが
、ｖｃｃより高い電位に昇圧する場合にも本発明を適用
することができる。また、ワード線の２ケ所以上の中間
点それぞれに１）ｉＪ述したようなワード線昇圧加速回
路を設けるようにしてもよい。

上述したように本発明の半導体記憶装置によれば、ワー
ド線の中間部にワード線の遇択時の昇圧を高速化すΣだ
めの外圧加速回路を設けており、この回路は非選択状態
のワード線に対して一方電源からの直流的な昇圧電流経
路を持たず、さらにワード線選択時にはタイナミツク的
に動作するのモ、消費電流は従来の半導体記憶装置に比
べて非常に小さい。また、本発明装置によるワード線選
択時のワード線゛成位昇圧時間の短縮効果の一例を第２
０図に示す。ここで、横軸はワード線の持つ電気抵抗Ｒ
と電気容ｔｃとの積、言い換えるとＲＣ遅延量である。

即ち、昇圧加速回路を付加しない場合には−ド線選択信
号がワード線終端正位ＶＥをｖｃｃの約９０％に昇圧す
るまでのワード線遅延時間に比べて、上記ワー、ド線に
昇圧加速回路を付加した本発明装置によれば、いずれの
実施例回路に邦いてもワード線終端電位ｖＥをｖｃｃの
約９０チに昇圧するまでのワード線遅延時間は斜線部に
示す範囲に入り短かくなる。しかもワード線の几Ｃ遅延
量が増すにつれて昇圧加速回路によるワード線の遅延時
間の短縮時間が大きくなる。したがつ二特にメモリが高
集積化されて１本のワード線に多くのメモリセルが接続
され、ワード線のＲＣ遅延容量が増すにつれて上記ワー
ド線「ａ位昇圧時間の短縮効果が大きくなる。また、消
費１■力の点でも本発明装置面は高集積メモリに適して
いる。

〔発明の効果〕

上述したように本発明の半導体記は装置によれば、消費
電力が少なく、シかも高速の読み出しが可能となり、特
に高集積の半導体メモリに適している。

【図面の簡単な説明】

第１図（ａ）　ｉま従来の半導体記憶装置の一部を示す
構成説明図、第１図（ｂ）は同図（ａ）のインバータの
特性の一例を示す特性図、第２図は本発明の半導体記憶
装置の第１実施例の要部を示すｔｌ構成説明図第３図は
第２図の複数の動作例における外部信号鋤３．φｗ７．
φい、の組み合わせを説明するために示す図、第４図お
よび第５１ｇｃｉ第２図の第１動作例による非選択→選
択変化時およびその逆の変化時における動作説明のため
に示す信号タイミング図、同様に第６図および第７図は
第２動作例、第８図および第９図は第３動作例、第１０
図および第１１図は第４動作例、第１２図および第１３
図は第５動作例にそれぞれ対応する信号タイミング図、
第１４図は本発明の第２実施例を示す構成説明図、第１
５図は本発明の第３実施例を示す構成説明図、第１６図
および第１７図は第１５図の第１動作例に対応する信号
タイミング図、第１８図は本発明の第４実施例を示す構
成説明図、第１９図は本発明の第１実施例をダイナミッ
ク回路に適用した場合を示す構成説明図、第２０図は本
発明のワード線電位昇圧時間短縮効果の一例を示す特性
図である。１１・・・ワード線前半部、１．・・・ワード線後半部
、３・・・ワード線駆動回路、２０　、３０．４０　。５０・・・ワード線電位昇圧加速回路、２１〜２４・・
・信号線、Ｑ、〜Ｑ４・・・ＭＯＳ−ＦＥＴ、Ｃ−キャ
パシタ、Ａ、Ｂ、Ｄ、Ｅ・・・ノード、φｗＩ〜φｗａ
　”’外部信号、■００　ｐ　”ｓｓ・・・電源電圧。

Claims

【特許請求の範囲】

（１）複数個のメモリセルが行方向および列方向に配置
され、同一行方向のメモリセルに共通にそれぞれワード
線が接続され、各ワード綜椹の一端は直達にあるいはＭＯＳ−ＦＥＴ　　よりなる転
送ゲートを介してワード線駆動回路に接続されている半
導体記憶装置において、上記ワード線の少なくとも１ケ
所以上の中間点に付設され、選択ワード線に対してその
ワード線電位の外圧をダイナミック動作によって加速し
、非選択ワード線に対してはワード線昇圧電位側電源と
ワード線との間に直流的な市流経路を有さないワード線
昇圧加速回路を具備してなることを特徴とする半導体記
憶装置。
（２）前記ワード線昇圧加速回路は、前記中間点に第１
のＭＯＳ−ＦＢＴ　のソースが接続され、そのドレイン
は所定信号が与えられ、そのゲートは第２のＭＯＳ−Ｆ
Ｅ’ｌｌ’　を介して上記中間点に接続され、この第２
のＭＯＳ−ＦＥＴ　のゲートには所定信号が与えられ、
前記第１のＭＯＢ−ＦＥＴ　のゲートはキャパシタを介
して外部信号φｗ１の信号線に接続されてなることを特
徴とする特許の半導体記憶装置。
（３）前記第１のＭＯＳ−ＦＥＴ　のゲートには、さのらにドレインに一方の屯源奢゜電圧Ｖｃｃが与えられ、
ゲートが外部信号φｗ４の信号線に接続された第３のＭ
ＯＳ−ＦＥＴ　　のソースが接続されでなることを特徴
とする特許請求の範囲第２項記載の半導体記憶装置。
（４）　　前記第１のＭＯＳ−ＦＥＴ　のドレインは、
半導体記憶装置の一方の電源の電圧ＶＣＣが与えられる
ことを特徴とする前記特許ＡｉＹ求の範囲第２項または
第３項記載の半導体記憶装置。
（５）　　前記第１のＭＯＳ−ＦＥＴ　のドレインは、
前記外部信号φｗ１の信号線に接続されていることを特
徴とする前記特許請求の範囲第２項または第３項記載の
半導体記憶装置
（６）前記第１のＭＯ８−ＦＥＴ　のドレインは、外部
信号φｗ３の信号線に接続されていることを特徴とする
特許第３項記載の半導体記憶装置。
（７）　　前記第２のＭＯ　Ｓ　−Ｆ　Ｂ　Ｔ　のゲー
トは、ほぼ一定の電圧Ｖｐ　が与えられることを特徴と
する前記特許請求の範囲第２項または第３項記載の半導
体記憶装置。
（８）前記第２のＭＯＳ−ＦＥＴ　のゲートは、外部信
号（６Ｗ　ｖの信号線に接続されてなることを特徴とす
る前記特許請求の範囲第２項または第３項記載の半導体
記憶装置。