JPS63244489A - ダイナミツクｒａｍのセンスアンプ回路の駆動方法 - Google Patents
ダイナミツクｒａｍのセンスアンプ回路の駆動方法Info
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- JPS63244489A JPS63244489A JP62079911A JP7991187A JPS63244489A JP S63244489 A JPS63244489 A JP S63244489A JP 62079911 A JP62079911 A JP 62079911A JP 7991187 A JP7991187 A JP 7991187A JP S63244489 A JPS63244489 A JP S63244489A
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- JP
- Japan
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- voltage
- amplifier circuit
- sense amplifier
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- bit line
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- Pending
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- 238000000034 method Methods 0.000 title claims abstract description 8
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、ワード線を電源電圧（Ｖｃｃ）レベル以上
のレベルに昇圧する、１トランジスタ型のメモリセルを
有したダイナミックＲＡＭのセンスアンプ回路の駆動方
法に関するものである。
のレベルに昇圧する、１トランジスタ型のメモリセルを
有したダイナミックＲＡＭのセンスアンプ回路の駆動方
法に関するものである。
［従来の技術］
第３図は、従来のダイナミックＲＡＭのメモリアレイお
よびセンスアンプ回路の構成例を示す図である。
よびセンスアンプ回路の構成例を示す図である。
第３図において、１はメモリセルのトランスファゲート
を構成するＭＯＳトランジスタ、２はメモリ容量を構成
するＭＯＳキャパシタ、３はビット線ベアＢＬ、ＢＬを
プリチャージ電圧Ｖｐにプリチャージするプリチャージ
回路、４はビット線ベアＢＬ、ＢＬとバス線Ｉ１０．Ｉ
１０とを列デコーダ出力Ｃ８で導通させるＩ１０スイッ
チ回路、５はＮＭＯＳ）ランジスタで構成されたセンス
アンプ回路、６はＰＭＯＳトランジスタで構成されたり
ストア回路、７はセンスアンプ回路５を駆動するＮＭＯ
Ｓトランジスタで、そのドレインはセンスアンプ５の共
通ソースＳ１に接続され、またそのゲートには信号ＮＳ
が与えられ、そのソースは接地電圧Ｖｓｓ（ＯＶ）に接
続されている。８はリストア回路６を駆動するＰＭＯ８
）ランジスタで、そのドレインはりストア回路６の共通
ソースＳ２に接続され、そのゲートには信号」が与えら
れ、そのソースは電源電圧Ｖｃｃに接続されている。
を構成するＭＯＳトランジスタ、２はメモリ容量を構成
するＭＯＳキャパシタ、３はビット線ベアＢＬ、ＢＬを
プリチャージ電圧Ｖｐにプリチャージするプリチャージ
回路、４はビット線ベアＢＬ、ＢＬとバス線Ｉ１０．Ｉ
１０とを列デコーダ出力Ｃ８で導通させるＩ１０スイッ
チ回路、５はＮＭＯＳ）ランジスタで構成されたセンス
アンプ回路、６はＰＭＯＳトランジスタで構成されたり
ストア回路、７はセンスアンプ回路５を駆動するＮＭＯ
Ｓトランジスタで、そのドレインはセンスアンプ５の共
通ソースＳ１に接続され、またそのゲートには信号ＮＳ
が与えられ、そのソースは接地電圧Ｖｓｓ（ＯＶ）に接
続されている。８はリストア回路６を駆動するＰＭＯ８
）ランジスタで、そのドレインはりストア回路６の共通
ソースＳ２に接続され、そのゲートには信号」が与えら
れ、そのソースは電源電圧Ｖｃｃに接続されている。
次に、第３図に示す回路の動作について、第４図に示す
波形図を参照しながら説明をする。
波形図を参照しながら説明をする。
まず、プリチャージ信号φｐが低レベルになり、ビット
線ベアＢＬ、ＢＬをプリチャージ電圧Ｖｐにプリチャー
ジした状態でフローティングにする。
線ベアＢＬ、ＢＬをプリチャージ電圧Ｖｐにプリチャー
ジした状態でフローティングにする。
選択されたワード線信号ＷＬｉが高レベルになると、メ
モリセルに記憶されていた情報に応じてビット線レベル
が変化する。
モリセルに記憶されていた情報に応じてビット線レベル
が変化する。
続いて、信号ＮＳが高レベルに遷移すると、ビット線ペ
アＢＬ、ＢＬに生じていた微小電位差がセンスアンプ回
路５によって増幅され、低レベル側のビット線は接地電
圧Ｖｓｓ（ＯＶ）レベルに遷移し、高レベル側のビット
線はほぼプリチャージ電圧Ｖｐのレベルに保たれる。
アＢＬ、ＢＬに生じていた微小電位差がセンスアンプ回
路５によって増幅され、低レベル側のビット線は接地電
圧Ｖｓｓ（ＯＶ）レベルに遷移し、高レベル側のビット
線はほぼプリチャージ電圧Ｖｐのレベルに保たれる。
信号−Ｆ〕−が低レベルに遷移すると、はぼプリチャー
ジ電圧Ｖｐのレベルであった高レベル側のビット線が電
源電圧ＶＣＣレベルに充電される。この時点で、メモリ
セルの情報は高レベルに対して電源電圧Ｖｃｃレベル、
低レベルに対して接地電圧Ｖｓｓレベルに増幅されたこ
とになる。
ジ電圧Ｖｐのレベルであった高レベル側のビット線が電
源電圧ＶＣＣレベルに充電される。この時点で、メモリ
セルの情報は高レベルに対して電源電圧Ｖｃｃレベル、
低レベルに対して接地電圧Ｖｓｓレベルに増幅されたこ
とになる。
この増幅されたレベルをメモリセルに再書込みする場合
に、高レベル側において、トランスファゲートのＭＯＳ
）ランジスタ１のしきい値ＶＴによる電圧低下、すなわ
ちＶＴフロス避けるために、ワード線ＷＬの電圧をＶｃ
ｃ＋α（α≧ＶＴ）のレベルに昇圧する。 □ その後、ワード線を接地電位Ｖｓｓレベルまで放電する
と、メモリセルには、高レベルの場合はＶＴフロスない
電源電圧Ｖｃｃレベルが、低レベルの場合は接地電圧Ｖ
ｓｓレベルが書込まれる。
に、高レベル側において、トランスファゲートのＭＯＳ
）ランジスタ１のしきい値ＶＴによる電圧低下、すなわ
ちＶＴフロス避けるために、ワード線ＷＬの電圧をＶｃ
ｃ＋α（α≧ＶＴ）のレベルに昇圧する。 □ その後、ワード線を接地電位Ｖｓｓレベルまで放電する
と、メモリセルには、高レベルの場合はＶＴフロスない
電源電圧Ｖｃｃレベルが、低レベルの場合は接地電圧Ｖ
ｓｓレベルが書込まれる。
［発明が解決しようとする問題点］
従来のセンスアンプ回路の動作は以上のように行なわれ
ていたので、ＶＴフロスない電源電圧ＶＣＣレベルを高
レベルとしてメモリセルに書込もうとしてワード線をＶ
ｃｃ＋αのレベルに昇圧したとき、低レベルであるメモ
リセルにかかわるトランスファゲートにおいては、ゲー
ト電圧としてＶｃｃ＋α、ソース電圧としてＯＶという
状態が生じ、ＭＯＳ）ランジスタのゲート絶縁膜に過大
な電界がかかるという問題点があった。
ていたので、ＶＴフロスない電源電圧ＶＣＣレベルを高
レベルとしてメモリセルに書込もうとしてワード線をＶ
ｃｃ＋αのレベルに昇圧したとき、低レベルであるメモ
リセルにかかわるトランスファゲートにおいては、ゲー
ト電圧としてＶｃｃ＋α、ソース電圧としてＯＶという
状態が生じ、ＭＯＳ）ランジスタのゲート絶縁膜に過大
な電界がかかるという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、メモリセルにＶＴフロスない電源電圧Ｖｃ
ｃレベルを書込むことができるとともに、トランスファ
ゲートのＭＯＳ）ランジスタのゲート絶縁膜にかかる電
界を緩和することができるセンスアンプ回路の駆動方法
を得ることを目的とする。
れたもので、メモリセルにＶＴフロスない電源電圧Ｖｃ
ｃレベルを書込むことができるとともに、トランスファ
ゲートのＭＯＳ）ランジスタのゲート絶縁膜にかかる電
界を緩和することができるセンスアンプ回路の駆動方法
を得ることを目的とする。
［問題点を解決するための手段］
この発明に係るセンスアンプ回路の駆動方法は、従来、
接地電圧Ｖｓｓレベルに固定されていたセンスアンプ回
路の駆動トランジスタのソースをクロック制御するよう
にしたものである。
接地電圧Ｖｓｓレベルに固定されていたセンスアンプ回
路の駆動トランジスタのソースをクロック制御するよう
にしたものである。
［作用］
この発明におけるセンスアンプ回路駆動トランジスタの
ソース電圧は、ワード線電圧がＶｃｃ＋αのレベルに昇
圧される以前に、成る中間レベルβ（０くβ＜Ｖｃｃ）
にセ・ソトされ、再びワード線電圧を電源電圧Ｖｃｃレ
ベルに戻した後に、ＯＶにリセットされる。
ソース電圧は、ワード線電圧がＶｃｃ＋αのレベルに昇
圧される以前に、成る中間レベルβ（０くβ＜Ｖｃｃ）
にセ・ソトされ、再びワード線電圧を電源電圧Ｖｃｃレ
ベルに戻した後に、ＯＶにリセットされる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例に係るダイナミックＲＡ
Ｍのメモリアレイおよびセンスアンプ回路の構成例を示
す図である。第１図に示す回路が、第３図に示した従来
の回路と異なる点は、センスアンプ回路５の駆動トラン
ジスタ７のソース電圧＝ ６ − が、接地電圧Ｖｓｓではなくて、クロック制御される電
圧Ｖｓ−となっている点である。
Ｍのメモリアレイおよびセンスアンプ回路の構成例を示
す図である。第１図に示す回路が、第３図に示した従来
の回路と異なる点は、センスアンプ回路５の駆動トラン
ジスタ７のソース電圧＝ ６ − が、接地電圧Ｖｓｓではなくて、クロック制御される電
圧Ｖｓ−となっている点である。
第２図は、第１図に示す回路の動作を説明するための動
作波形図である。
作波形図である。
次に、第１図および第２図を参照して、第１図に示す回
路の動作について説明をする。
路の動作について説明をする。
まず、プリチャージ信号φｐが低レベルになり、ビット
線ペアＢＬ、ＢＬをプリチャージ電圧Ｖｐにプリチャー
ジした状態でフローティングにする。
線ペアＢＬ、ＢＬをプリチャージ電圧Ｖｐにプリチャー
ジした状態でフローティングにする。
選択されたワード線信号ＷＬｉが高レベル（電源電圧ｖ
ｃｃレベル）になると、メモリセルに記憶されていた情
報に応じてビット線レベルが変化する。
ｃｃレベル）になると、メモリセルに記憶されていた情
報に応じてビット線レベルが変化する。
続いて、信号ＮＳが高レベルに遷移すると、ビット線ペ
アＢＬ、ＢＬに生じていた微小電位差がセンスアンプ回
路５によって増幅される。この時点では、駆動トランジ
スタ７のソース電圧Ｖｓ−はＯＶにセットされているの
で、低レベル側のビット線はＯＶに遷移し、高レベル側
のビット線はほぼプリチャージ電圧Ｖｐのレベルに保た
れる。
アＢＬ、ＢＬに生じていた微小電位差がセンスアンプ回
路５によって増幅される。この時点では、駆動トランジ
スタ７のソース電圧Ｖｓ−はＯＶにセットされているの
で、低レベル側のビット線はＯＶに遷移し、高レベル側
のビット線はほぼプリチャージ電圧Ｖｐのレベルに保た
れる。
信号ＰＳが低レベルに遷移すると、はぼプリチャージ電
圧Ｖｐのレベルであった高レベル側のビット線が電源電
圧Ｖｃｃレベルに充電される。この時点で、メモリセル
の情報は高レベルに対して電源電圧Ｖｃｃレベル、低レ
ベルに対して接地電圧Ｖｓｓレベルに増幅されたことに
なる。よって、ここまでは、Ｖｓ−がＯｖにセットされ
ているために、従来回路の動作と完全に同一になってい
る。
圧Ｖｐのレベルであった高レベル側のビット線が電源電
圧Ｖｃｃレベルに充電される。この時点で、メモリセル
の情報は高レベルに対して電源電圧Ｖｃｃレベル、低レ
ベルに対して接地電圧Ｖｓｓレベルに増幅されたことに
なる。よって、ここまでは、Ｖｓ−がＯｖにセットされ
ているために、従来回路の動作と完全に同一になってい
る。
続いて、駆動トランジスタ７のソース電圧Ｖｓ′を電源
電圧Ｖｃｃと接地電圧Ｖｓｓの中間レベルβにセットし
、しかる後にワード線ＷＬをＶｃＣ＋αのレベルに昇圧
する。このとき、高レベル側はメモリセルにビット線電
圧の電源電圧Ｖｃｃレベルがトランジスタしきい値ｖ丁
ロスなく書込まれ、低レベル側はビット線にＶｓ＝の中
間レベルβが伝達されているために、βのレベルとなっ
ている。
電圧Ｖｃｃと接地電圧Ｖｓｓの中間レベルβにセットし
、しかる後にワード線ＷＬをＶｃＣ＋αのレベルに昇圧
する。このとき、高レベル側はメモリセルにビット線電
圧の電源電圧Ｖｃｃレベルがトランジスタしきい値ｖ丁
ロスなく書込まれ、低レベル側はビット線にＶｓ＝の中
間レベルβが伝達されているために、βのレベルとなっ
ている。
続いて、ワード線ＷＬを電源電圧Ｖｃｃレベルに戻した
後にＶｓ−をＯｖにリセットすると、低レベル側のビッ
ト線がＯＶに戻り、メモリセルに＝ ８ ＝ もＯｖが書込まれる。
後にＶｓ−をＯｖにリセットすると、低レベル側のビッ
ト線がＯＶに戻り、メモリセルに＝ ８ ＝ もＯｖが書込まれる。
その後、ワード線ＷＬを接地電圧Ｖｓｓレベルまで放電
すると、メモリセルには、高レベルの場合ＶＴロスのな
いＶｃｃレベルが、低レベルの場合Ｖｓｓレベルが書込
まれることになる。
すると、メモリセルには、高レベルの場合ＶＴロスのな
いＶｃｃレベルが、低レベルの場合Ｖｓｓレベルが書込
まれることになる。
以上、この発明の一実施例に係るセンスアンプ回路５の
駆動方法によれば、従来のトランスファゲートの絶縁膜
に、Ｖｃｃ＋α（α≧ＶＴ）またはＯｖの高電圧を印加
することなく、Ｖｃｃ＋αとβ（０〈βくＶＣＣ）、す
なわちＶｃｃ＋α−βの電圧を印加するだけで、メモリ
セルにＶＴフロスないＶｃｃレベルを書込むことができ
る。
駆動方法によれば、従来のトランスファゲートの絶縁膜
に、Ｖｃｃ＋α（α≧ＶＴ）またはＯｖの高電圧を印加
することなく、Ｖｃｃ＋αとβ（０〈βくＶＣＣ）、す
なわちＶｃｃ＋α−βの電圧を印加するだけで、メモリ
セルにＶＴフロスないＶｃｃレベルを書込むことができ
る。
なお、上記実施例では、メモリセルにＮＭＯＳトランジ
スタを使い、ワード線ＷＬをＶｃｃ＋α（α≧Ｖ工）に
昇圧する場合について説明したが、メモリセルにＰＭＯ
Ｓトランジスタを使い、ワード線ＷＬを−α′ （−α
−はＰＭＯ８）ランジスタのしきい値−ＶＴ−以下の値
）にし、センスアンプ回路駆動トランジスタ７のソース
レベルをＶｓｓに固定する代わりに、リストア回路６の
駆動トランジスタ８のソースをＶｃ−としてＶｃｃとβ
′との間でクロック制御する場合にも、同様の効果を有
する。この場合の動作波形図を、第５図に示す。
スタを使い、ワード線ＷＬをＶｃｃ＋α（α≧Ｖ工）に
昇圧する場合について説明したが、メモリセルにＰＭＯ
Ｓトランジスタを使い、ワード線ＷＬを−α′ （−α
−はＰＭＯ８）ランジスタのしきい値−ＶＴ−以下の値
）にし、センスアンプ回路駆動トランジスタ７のソース
レベルをＶｓｓに固定する代わりに、リストア回路６の
駆動トランジスタ８のソースをＶｃ−としてＶｃｃとβ
′との間でクロック制御する場合にも、同様の効果を有
する。この場合の動作波形図を、第５図に示す。
［発明の効果］
以上のように、この発明によれば、ワード線電圧を電源
電圧Ｖｃｃ以上に昇圧する期間中は、低レベル側のビッ
ト線電圧をＶｃｃとＯｖの中間電圧にセットするように
したので、トランスファゲートのＭＯＳトランジスタの
絶縁膜にかかる電界を緩和でき、信頼性の高いダイナミ
ックＲＡＭが得られる効果がある。
電圧Ｖｃｃ以上に昇圧する期間中は、低レベル側のビッ
ト線電圧をＶｃｃとＯｖの中間電圧にセットするように
したので、トランスファゲートのＭＯＳトランジスタの
絶縁膜にかかる電界を緩和でき、信頼性の高いダイナミ
ックＲＡＭが得られる効果がある。
第１図は、この発明の一実施例に係るダイナミックＲＡ
Ｍのメモリアレイおよびセンスアンプ回路の構成図であ
る。第２図は、第１図に示すこの発明の一実施例に係る
センスアンプ回路の動作を説明するための波形図である
。第３図は、従来のダイナミックＲＡＭのメモリアレイ
およびセンスアンプ回路の構成図である。第４図は、第
３図に示す従来のセンスアンプ回路の動作を説明するた
めの波形図である。第５図は、この発明の他の実施例に
係るセンスアンプ回路の動作を説明するための波形図で
ある。 −図中、１はメモリセルのトランスファゲートを構成す
るＭＯＳ）ランジスタ、２はＭＯＳキャパシタ、３はプ
リチャージ回路、４はＩ１０スイッチ回路、５はセンス
アンプ回路、６はリストア回路、７はセンスアンプ駆動
トランジスタ、８はリストア回路駆動トランジスタを示
す。
Ｍのメモリアレイおよびセンスアンプ回路の構成図であ
る。第２図は、第１図に示すこの発明の一実施例に係る
センスアンプ回路の動作を説明するための波形図である
。第３図は、従来のダイナミックＲＡＭのメモリアレイ
およびセンスアンプ回路の構成図である。第４図は、第
３図に示す従来のセンスアンプ回路の動作を説明するた
めの波形図である。第５図は、この発明の他の実施例に
係るセンスアンプ回路の動作を説明するための波形図で
ある。 −図中、１はメモリセルのトランスファゲートを構成す
るＭＯＳ）ランジスタ、２はＭＯＳキャパシタ、３はプ
リチャージ回路、４はＩ１０スイッチ回路、５はセンス
アンプ回路、６はリストア回路、７はセンスアンプ駆動
トランジスタ、８はリストア回路駆動トランジスタを示
す。
Claims (2)
- （１）ワード線とビット線対と該ビット線対に接続され
たセンスアンプ回路とを含む１トランジスタ型のメモリ
セルを有するダイナミックＲＡＭにおいて、 前記ワード線電圧を電源電圧以上に昇圧する前に、前記
ビット線対のうちの低レベル側のビット線の電圧を電源
電圧と接地電圧との間の中間電圧にセットし、前記ワー
ド線電圧を再び電源電圧に戻した後に、前記ビット線対
のうちの低レベル側のビット線電圧を接地電圧にリセッ
トするようにしたことを特徴とする、ダイナミックＲＡ
Ｍのセンスアンプ回路の駆動方法。 - （２）前記センスアンプ回路には、そのドレインが該セ
ンスアンプ回路の共通ソース端子に接続され、そのゲー
トに駆動信号が入力される駆動用ＭＯＳトランジスタが
備えられており、前記ソース電圧はクロック制御される
ようにしたことを特徴とする、特許請求の範囲第１項記
載のダイナミックＲＡＭのセンスアンプ回路の駆動方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079911A JPS63244489A (ja) | 1987-03-31 | 1987-03-31 | ダイナミツクｒａｍのセンスアンプ回路の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62079911A JPS63244489A (ja) | 1987-03-31 | 1987-03-31 | ダイナミツクｒａｍのセンスアンプ回路の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63244489A true JPS63244489A (ja) | 1988-10-11 |
Family
ID=13703470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62079911A Pending JPS63244489A (ja) | 1987-03-31 | 1987-03-31 | ダイナミツクｒａｍのセンスアンプ回路の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63244489A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119334A (en) * | 1989-03-20 | 1992-06-02 | Fujitsu Limited | Dynamic random access memory having improved word line control |
-
1987
- 1987-03-31 JP JP62079911A patent/JPS63244489A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119334A (en) * | 1989-03-20 | 1992-06-02 | Fujitsu Limited | Dynamic random access memory having improved word line control |
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