KR100750522B1

KR100750522B1 - 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치

Info

Publication number: KR100750522B1
Application number: KR1020000004008A
Authority: KR
Inventors: 아자미무네히로; 오사메미츠아키; 시오노이리유타카; 나가오소우
Original assignee: 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date: 1999-01-28
Filing date: 2000-01-27
Publication date: 2007-08-21
Also published as: US6512469B1; CN1269572A; JP2014056251A; US6750792B2; CN1561004A; US20060192699A1; KR20070038491A; JP2011070186A; US20030122695A1; US20040217889A1; CN1168219C; US7049983B2; CN100382434C; EP1026656A3; JP6357141B2; KR100837585B1; TW468269B; JP5764636B2; JP2015007779A; EP1026656A2

Abstract

직렬로 입력된 디지털 데이터를 병렬 디지털 데이터로 변환하여 병렬 데이터를 출력하는 디지털 데이터용 직병렬 변환(SPC) 회로로서, 최고로 입력 디지털 데이터의 주파수의 1/2이 되는 주파수의 클럭 신호가 SPC 회로를 작동시키는데 사용되고, 이에 의해 SPC 회로는 전력 소비, 안정성 및 신뢰성이 향상된다.

직병렬 변환 회로, 클럭 신호, 디지털 데이터, 클럭 발생기, SPC/비트 회로

Description

직병렬 변환 회로 및 이를 이용한 반도체 표시 장치{Serial-to-parallel conversion circuit, and semiconductor display device employing the same}

도 1은 디지털 데이터용 직병렬 변환(SPC) 회로의 실시예 1의 블록선도.

도 2는 실시예 1의 직병렬 변환 회로에서 클럭 발생기 및 SPC/비트 회로의 회로 배치를 도시한 선도.

도 3은 실시예 1의 직병렬 변환 회로에서 SPC 베이직 회로의 회로 배치를 도시한 선도.

도 4a, 4b, 4c 는 실시예 1의 직병렬 변환 회로에서 D-래치 회로의 회로 배치를 도시한 선도.

도 5는 실시예 1의 직병렬 변환 회로의 작동을 설명하는 타이밍 차트.

도 6은 디지털 데이터용 직병렬 변환(SPC) 회로의 실시예 2의 블록선도.

도 7은 실시예 2의 직병렬 변환 회로에서 클럭 발생기 및 SPC/비트 회로의 회로 배치를 도시한 선도.

도 8은 실시예 2의 직병렬 변환 회로에서 디지털 데이터 재배치 스위치의 회로 배치를 도시한 선도.

도 9는 실시예 2의 직병렬 변환 회로의 작동을 설명하는 타이밍 차트.

도 10은 본 발명에 의한 디지털 데이터용 직병렬 변환 회로를 사용할 때의 실시예 3으로서 능동 매트릭스형 액정 표시 장치의 블록선도.

도 11a 내지 도 11e는 실시예 3의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 12a, 12b, 12c는 실시예 3의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 13a, 13b, 13c는 실시예 3의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 14a, 14b, 14c는 실시예 3의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 15a 내지 도 15e는 실시예 4의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 16a, 16b, 16c는 실시예 4의 능동 매트릭스형 액정 표시 장치를 제조하는 공정의 예를 도시한 단면도들.

도 17a, 및 도 17b는 본 발명의 직병렬 변환 회로를 사용하는 능동 매트릭스형 반도체 표시 장치가 합체되어 있는 프로젝터의 예를 각각 도시한 개략도.

도 18a 내지 도 18e는 본 발명의 직병렬 변환 회로를 사용하는 능동 매트릭스형 반도체 표시 장치가 합체되어 있는 전자기기의 예를 각각 도시한 개략도.

도 19는 실시예 3에서의 제조공정에 의해 제조된 본 발명의 직병렬 변환 회로의 작동 파형을 도시한 오실로그램.

도 20a, 20b, 20c는 실시예 3에서의 제조공정에 의해 제조된 본 발명의 직병렬 변환 회로의 작동 파형을 각각 도시한 오실로그램.

도 21은 TFT들의 특성을 도시한 그래프.

도 22는 본 발명에 의한 디지털 비디오 데이터용 직병렬 변환 회로를 포함한 능동 매트릭스형 액정 표시 장치의 표시 예를 도시한 도면,

도 23은 본 발명에 의한 디지털 비디오 데이터용 직병렬 변환 회로를 포함한 능동 매트릭스형 액정 표시 장치를 사용하는 프로젝터의 표시 예를 도시한 도면,

도 24는 임계값 없이 혼합된 반강 유전성 액정의 인가 전압-광 투과율 특성을 도시한 그래프.

도 25a 및 도 25b는 각각 본 발명에 의한 능동 매트릭스형 EL 패널의 예에 대한 구조를 도시한 평면도 및 단면도(실시예 9).

도 26a 및 도 26b는 각각 본 발명에 의한 능동 매트릭스형 EL 패널의 다른 예에 대한 구조를 도시한 평면도 및 단면도(실시예 10).

도 27은 본 발명에 의한 능동 매트릭스형 EL 패널의 또다른 예의 단면도(실시예 11).

도 28a 및 도 28b는 각각 도 27에 도시된 능동 매트릭스형 EL 패널의 예에 대한 평면도 및 단면도(실시예 11).

도 29는 본 발명에 의한 능동 매트릭스형 EL 패널의 또다른 예의 단면도(실시예 12).

도 30a, 30b, 30c는 각각 본 발명에 의한 능동 매트릭스형 EL 패널의 다른 예를 설명하는 회로도(실시예 13).

본 발명은 직렬 디지털 데이터를 병렬 디지털 데이터로 변환하기 위한 직병렬 변환(SPC) 회로에 관한 것이다. 또한 본 발명은 상기 직병렬 변환 회로를 포함하는 반도체 장치에 관한 것이다.

입력 신호를 디지털 데이터로서 갖는 반도체 장치의 예를 들면 능동 매트릭스형 액정 표시 장치가 있다. 최근에, 능동 매트릭스형 액정 표시 장치는 다결정 실리콘으로 형성된 복수의 TFT들(박막 트랜지스터)로 구성되고, 화상을 표시하는 능동 매트릭스 회로와 상기 능동 매트릭스 회로를 구동하는 구동 회로와 함께 일체로 형성되고 있다.

디지털 데이터용 직병렬 변환 회로는 입력 신호로서 디지털 데이터의 입력들(이하, "입력 디지털 데이터(input digital data)"라고 함)을 수신하고, 상기 입력 디지털 데이터의 펄스 길이(이 펄스 길이는 언제든지 확장될 수 있지만, n 이 최소값이 자연수 2를 가리키는 경우 n번으로 가장 빈번하게 확장된다)를 임시로 확장함으로써 변경된 디지털 데이터를 갖는 능동 매트릭스형 액정 표시 장치의 소스 신호 라인 구동 회로에 공급한다. 입력 디지털 데이터의 펄스 길이를 n 번으로 임시 확장하면 입력 디지털 데이터의 주파수가 1/n로 저하할 뿐이다.

디지털 데이터용 직병렬 변환 회로는 아래에 설명한 중요점을 가진다. 능동 매트릭스형 액정 표시 장치로 입력하고자 하는 디지털 데이터는 보통 수십 MHz이지만, 최근 더 높은 선명도, 더 높은 해상도 및 더 많은 그레이데이션(gradation)을 요구함에 따라 일백 수십 MHz의 디지털 데이터가 일반화되고 있다.

그럼에도 불구하고, 능동 매트릭스형 액정 표시 장치의 소스 신호 라인 구동 회로에 포함된 TFT는 그렇게 놓은 주파수의 디지털 데이터를 처리하기에는 불충분한 성능을 가지며, 작동할 수 없거나 신뢰성이 저하한다. 이에 따라 입력 디지털 신호의 주파수를 소스 신호 라인 구동 회로가 완전하게 작동할 수 있는 정도로 낮출 수가 없다. 이런 관점에서, 디지털 데이터용 직병렬 변환 회로는 입력 디지털 데이터의 주파수를 낮추는 기능을 한다. 환언하면, 디지털 데이터용 직병렬 변환 회로의 스케일이 소스 신호 라인 구동 회로의 스케일에 비해 더 작고, 직병렬 변환 회로내의 클럭 신호가 "둘(dull)"로 되기가 어렵고(클럭 신호의 펄스의 상승 또는 하강에서의 신호 지연과 같이), 따라서 직병렬 변환 회로가 고속으로 구동될 수 있다.

전술한 바와 같이, 디지털 데이터용 직병렬 변환 회로는 소스 신호 라인 구동 회로 보다 더 빠르게 구동될 수 있다. 그러나, 직병렬 변환 회로의 더 빠른 작동은 최근의 높은 선명도, 높은 해상도 및 많은 그레이데이션의 요구에 맞추기 위해서는 신뢰성 및 안정성의 관점에서 거부되고 있다.

본 발명자들이 사용한 디지털 데이터용 직병렬 변환 회로의 예를 들면 본 출원인에게 양도된 일본 공개특허원 평11-23178호(1999)에 알려져 있는 디지털 데이터용 직병렬 변환 회로이다. 상기 일본 특허출원은 미국특허출원 09/206,297호 및 유럽 공개특허 0 921 517 A에 대응한다.

예를 든 상기 디지털 데이터용 직병렬 변환 회로는 그 작동시에 입력 디지털 데이터와 동일한 주파수를 갖는 클럭 신호를 필요로 한다. 예를 들면, 80MHz의 직렬 입력된 디지털 데이터를 8-비트 병렬 디지털 데이터로 변환하기 위해서, 직병렬 변환 회로는 보통 80MHz의 클럭 신호로 공급된다. 이러한 작동은 전력 소비, 안정성, 신뢰성 등에 문제가 된다.

본 발명은 이러한 문제를 위해 시행된 것이며, 그 목적은 전력 소비, 안정성 및 신뢰성이 우수한 신규한 디지털 데이터용 직병렬 변환 회로를 제공하는 데 있다.

본 발명에 의하여, 직병렬 변환 회로와 이 직병렬 변환 회로를 포함한 반도체 표시 장치의 구조는 아래에서 간략히 설명하기로 한다.

본 발명에 의하여, 디지털 데이터용 직병렬 변환 회로는 m Hz에서 직렬로 입력된 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, y는 자연수를 가리킨다)로 변환하여 출력하고, 상기 디지털 데이터용 직병렬 변환 회로는 최고 (m/2) Hz에 속하는 복수의 클럭 신호에서 작동한다.

이러한 방법으로, 본 발명의 직병렬 변환 회로는 입력하고자 하는 디지털 데이터의 주파수에 대해 최고 1/2 주파수에 속하는 클럭 신호로서 작동하도록 허용된다.

그런데, 본 명세서에서는, 클럭 신호와 디지털 신호의 주파수들은 가끔 명기될 것이지만, 대등한 주파수를 커버하는 대략의 주파수가 되어야 한다.

또한, 본 발명에 의하여, 디지털 데이터용 직병렬 변환 회로는 m Hz에서 직렬로 입력된 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, y는 자연수를 가리킨다)로 변환하여 출력하고, 상기 디지털 데이터용 직병렬 변환 회로는 최고 (m/2) Hz 와 최하 (m·2^-y) Hz에 속하는 복수의 클럭 신호에서 작동한다.

그 외에 본 발명에 의하여, 디지털 데이터용 직병렬 변환 회로는 m Hz에서 직렬로 입력된 x-비트 디지털 데이터의 각 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, x 및 y는 자연수를 가리킨다)로 변환하여 출력하고, 상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트 디지털 데이터의 각 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 구비하고, 상기 SPC/비트 회로 각각은 제1 스테이지 내지 y 번째 스테이지 회로를 포함하고, 상기 y 번째 스테이지 회로는 직렬도 입력된 2^y-1 디지털 데이터의 주파수를 1/2로 낮추고, 상기 2^y-1 디지털 데이터를 2^y 디지털 데이터로 변환한다.

덧붙여, 본 발명에 의하여, 디지털 데이터용 직병렬 변환 회로는 m Hz에서 직렬로 입력된 x-비트 디지털 데이터의 각 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, x 및 y는 자연수를 가리킨다)로 변환하여 출력하고, 상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트 디지털 데이터의 각 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 구비하고, 상기 SPC/비트 회로 각각은 아래의 수학식 1로 나타난 수에서 베이직 유닛을 포함하고, 수학식 1로 나타난 수에서의 상기 베이직 유닛은 직렬도 입력된 디지털 데이터의 주파수를 1/2로 낮추고 상기 직렬로 입력된 디지털 데이터를 2개의 병렬 디지털 데이터로 변환한다.

또한, 본 발명에 의하여, 반도체 표시 장치는, 픽셀 TFT가 매트릭스 형상으로 배열되어 있는 능동 매트릭스 회로와, 상기 능동 매트릭스 회로를 구동하는 소스 신호 라인 구동 회로 및 게이트 신호 라인 구동 회로와, Hz에서 직렬로 입력된 디지털 데이터를 (m·2^-y) Hz의 2^y병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, y는 자연수를 가리킨다)로 변환하여 출력하는 디지털 데이터용 직병렬 변환 회로를 가지며, 최고 (m/2) Hz에 속하는 복수의 클럭 신호에서 작동한다.

더구나, 본 발명에 의하여, 반도체 표시 장치는, 픽셀 TFT가 매트릭스 형상으로 배열되어 있는 능동 매트릭스 회로와, 상기 능동 매트릭스 회로를 구동하는 소스 신호 라인 구동 회로 및 게이트 신호 라인 구동 회로와, Hz에서 직렬로 입력된 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, y는 자연수를 가리킨다)로 변환하여 출력하는 디지털 데이터용 직병렬 변환 회로를 가지며, 최고 (m/2) Hz 와 최하 (m·2^-y) Hz에 속하는 복수의 클럭 신호에서 작동한다.

더 나아가서, 본 발명에 의하여, 반도체 표시 장치는, 픽셀 TFT가 매트릭스 형상으로 배열되어 있는 능동 매트릭스 회로와, 상기 능동 매트릭스 회로를 구동하는 소스 신호 라인 구동 회로 및 게이트 신호 라인 구동 회로와, m Hz에서 직렬로 입력된 x-비트 디지털 데이터의 각 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, x 및 y는 자연수를 가리킨다)로 변환하여 출력하는 디지털 데이터용 직병렬 변환 회로를 가지며, 상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트 디지털 데이터의 각 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 구비하고, 상기 SPC/비트 회로 각각은 제1 스테이지 내지 y 번째 스테이지 회로를 포함하고, 상기 y 번째 스테이지 회로는 직렬도 입력된 2^y-1 디지털 데이터의 주파수를 1/2로 낮추고, 상기 2^y-1 디지털 데이터를 2^y 디지털 데이터로 변환한다.

또한, 본 발명에 의하여, 반도체 표시 장치는, 픽셀 TFT가 매트릭스 형상으로 배열되어 있는 능동 매트릭스 회로와, 상기 능동 매트릭스 회로를 구동하는 소스 신호 라인 구동 회로 및 게이트 신호 라인 구동 회로와, m Hz에서 직렬로 입력된 x-비트 디지털 데이터의 각 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터(여기서 m은 양의 수를 가리키고, x 및 y는 자연수를 가리킨다)로 변환하여 출력하는 디지털 데이터용 직병렬 변환 회로를 가지며, 상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트 디지털 데이터의 각 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 구비하고, 상기 SPC/비트 회로 각각은 상술한 수학식 1로 나타난 수에서 베이직 유닛을 포함하고, 수학식 1로 나타난 수에서의 상기 베이직 유닛은 직렬도 입력된 디지털 데이터의 주파수를 1/2로 낮추고 상기 직렬로 입력된 디지털 데이터를 2개의 병렬 디지털 데이터로 변환한다.

[수학식 1]

이제, 본 발명에 의한 디지털 데이터용 직병렬 변환 회로는 실시예와 함께 설명될 것이다. 그러나, 본 발명의 직병렬 변환 회로는 다음의 실시예로 제한되지 않아야 한다.

(실시예 1)

본 발명에 의한 디지털 데이터용 직병렬 변환 회로의 한 실시예는 도 1을 참고하여 설명하기로 한다. 도 1에서, 이 실시예에서 8-비트 디지털 데이터용 직병렬 변환 회로의 회로 배치는 블록선도로 도시되어 있다. 이 실시에에서, 8-비트 디지털 데이터용 직병렬 변환 회로는 80 MHz에서 직렬로 입력된 8-비트(DIGITAL DATA-1 (LSB) 내지 DIGITAL DATA-8 (MSB))의 디지털 데이터를 병렬로 변환하여 비트당 10 MHz의 8개의 병렬 디지털 데이터를 출력한다.

도 1에 도시된 실시예의 직병렬 변환 회로에서 기호 CLK_GEN_L 및 CLK_GEN_R 은 클럭 발생기 회로를 가리키고, 각 회로는 직병렬 변환 회로의 작동에 필요한 복수의 클럭 신호를 발생한다. 클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R 은 본 발명의 직병렬 변환 회로의 부분 또는 외부 회로의 부분이 될 것이다. 이 실시예에서, 40 MHz의 클럭 신호(CK40)와 반전 클럭 신호(CK40B)는 직병렬 변환 회로의 외부에서부터 각각의 클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R로 입력된다. 이러한 방법으로, 클럭 신호의 주파수는 외부에서 입력되는 디지털 데이터의 주파수(이 실시예에서는 80 MHz)의 1/2이다. 이것은 본 발명의 직병렬 변환 회로의 한가지 특징이다.

덧붙여, 리세트 신호(RES)가 클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R에 공급된다. 이 실시예의 직병렬 변환 회로의 작동은 상기 리세트 신호의 펄스 입력에 의해 시작된다.

클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R 각각은 외부에서 입력된 40 MHz의 클럭 신호를 기초로 하여 20 MHz 및 10 MHz의 클럭 신호를 발생하며, 발생된 클럭 신호 및 반전된 클럭 신호를 아래에서 설명되는 SPC/비트 회로로 공급한다. 40 MHz의 클럭 신호는 도 1에 도시된 클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R 각각의 출력 노드 CK40_O에서 배급되고, 한편 반전된 클럭 신호는 출력 노드 CK40B_O에서 배급된다. 또한, 20 MHz의 클럭 신호는 각 발생기의 출력 노드 CK20_O에서 배급되고, 반전된 출력 신호는 출력 노드 CK20B_O에서 배급된다. 게다가, 10 MHz의 클럭 신호는 각 발생기의 출력 노드 CK10_O에서 배급되고, 반전된 클럭 신호는 출력 노드 CK10B_O에서 배급된다.

그런데, 이 실시예에서는 2개의 클럭 발생기 회로 CLK_GEN_L 및 CLK_GEN_R 이 사용되지만 하나만 사용해도 좋다.

상기 SPC/비트 회로는 디지털 데이터의 1-비트에 해당하는 회로이다. 이 실시예에서, 8개의 SPC/비트 회로(SPC/비트-1 회로 내지 SPC/비트-8 회로)는 디지털 데이터용 직병렬 변환 회로에 포함된다. 이 실시예의 직병렬 변환 회로는 8-비트(DIGITAL DATA-1 (LSB) 내지 DIGITAL DATA-8 (MSB))의 디지털 데이터를 처리하고, 디지털 데이터의 비트 데이터(DIGITAL VIDEO-1 내지 DIGITAL VIDEO-8)가 SPC/비트-8 회로를 통하여 SPC/비트-1로 각각 입력된다.

SPC/비트 회로는 비트당 80 MHz로 직렬로 입력된 디지털 데이터를 병렬로 변환하고, 클럭 발생기 회로 CLK_GEN에서 공급된 클럭 신호(CK40, CK40B, CK20, CK20B, CK10 및 CK10B)를 기초로 하여 10 MHz의 8개의 병렬 디지털 데이터를 출력한다.

여기서, 이 실시예의 직병렬 변환 회로의 구성요소인 SPC/비트 회로는 도 2를 참고하여 설명하기로 한다. 도 2는 이 실시예의 직병렬 변환 회로에서, 디지털 데이터(DIGITAL DATA-1)의 최하위 비트가 입력되는 SPC/비트-1 회로와 클럭 발생기 회로 CLK_GEN_L을 도시한다. 환언하면, 디지털 데이터(DIGITAL DATA-2 내지 DIGITAL DATA-8)가 각각 입력되는 SPC/비트 회로 각각은 실제로 도 2에 도시된 SPC/비트-1 회로와 동일하다.

도 2에 도시된 바와 같이, 이 실시예에서, SPC/비트-1 회로는 제1 스테이지 회로(Stage 1), 제2 스테이지 회로(Stage 2), 및 제3 스테이지 회로(Stage 3)를 가진다.

SPC/비트-1 회로는 7개의 SPC 베이직 유닛을 포함한다. 특히, 제1 스테이지 회로는 1개의 SPC 베이직 유닛을 포함하고, 제2 스테이지 회로는 2개의 SPC 베이직 회로를 포함하고, 제3 스테이지 회로는 4개의 SPC 베이직 회로를 포함한다.

제1 스테이지 회로의 SPC 베이직 유닛에는 클럭 발생기 회로 CLK_GEN_L 또는 CLK_GEN_R로부터 40 MHz(CK40)의 클럭 신호와 그의 반전된 클럭 신호(CK40B)가 공급된다. 80 MHz의 디지털 데이터가 직병렬 변환 회로의 외부에서 제1 스테이지의 SPC 베이직 유닛의 입력 노드(IN)로 입력된다. 최하위 비트(DIGITAL DATA-1)의 80 MHz의 8-비트 디지털 데이터는 외부에서부터 도 2에 도시된 SPC/비트-1 회로의 제1 스테이지 회로의 SPC 베이직 유닛의 입력 노드(IN)로 입력된다. 40 MHz의 디지털 데이터는 제1 스테이지 회로의 SPC 베이직 유닛의 출력 노드 OUT1 및 OUT2로부터 제2 스테이지 회로의 2개의 SPC 베이직 유닛의 각각 대응하는 입력 노드(IN)로 배급된다.

제2 스테이지 회로의 2개의 SPC 베이직 유닛에는 클럭 발생기 회로 CLK_GEN_L 또는 CLK_GEN_R로부터 20 MHz 의 클럭 신호(CK20)와 그의 반전된 클럭 신호(CK20B)가 공급된다. 20 MHz의 디지털 데이터는 제2 스테이지 회로의 SPC 베이직 유닛의 출력 노드 OUT1 및 OUT2로부터 제3 스테이지 회로의 4개의 SPC 베이직 유닛의 각각 대응하는 입력 노드(IN)로 배급된다.

제3 스테이지 회로의 4개의 SPC 베이직 유닛에는 클럭 발생기 회로 CLK_GEN_L 또는 CLK_GEN_R로부터 10 MHz의 클럭 신호(CK10) 및 그의 반전된 클럭 신호(CK10B)가 공급된다. 10 MHz의 디지털 데이터는 제3 스테이지 회로의 각 SPC 베이직 유닛의 출력 노드 OUT1 및 OUT2로부터 배급된다.

그런데, 상기와 유사한 작동이 또한 나머지 7개의 비트의 디지털 데이터(DIGITAL DATA-2 내지 DIGITAL DATA-8)가 각각 입력되는 SPC/비트-2 회로 내지 SPC/비트-8 회로에서 수행되므로, 10 MHz의 디지털 데이터가 모든 SPC/비트 회로의 제3 스테이지 회로의 각 SPC/비트 회로의 출력 노드 OUT1 및 OUT2로부터 공급된다.

여기서, 이 실시예의 직병렬 변환 회로의 SPC/비트 회로를 구성하는 SPC 베이직 유닛의 회로 배치는 도 3을 참고하여 설명하기로 한다. 도 3에서, SPC 베이직 유닛의 회로 배치는 블록으로 도시되어 있다. 이 실시예에서 SPC 베이직 유닛중 어떤 것도 도 3에 도시된 바와 같은 배치를 가진다. 그러나, 각 스테이지 회로의 SPC 베이직 유닛은 그 작동 주파수가 다르기 때문에, 다른 특성을 갖는 트랜지스터로 구성될 수 있다.

도 3에 도시된 SPC 베이직 유닛에서, 기호 H-DL 및 L-DL 은 "D-래치 회로(D-latch circuit)"라고 부르는 래치 회로를 가리킨다. 래치 회로 H-DL은 입력된 래치신호가 Hi(하이)일때 입력신호를 래치하는 D-래치 회로이고, 반면 래치 회로 L-DL은 입력된 래치신호가 Lo(로우)일 때 입력신호(IN)를 래치하는 D-래치 회로이다.

여기서, 이 실시예에서 상기 D-래치 회로 H-DL 및 L-DL의 회로배치가 도 4a, 4b, 4c를 참고하여 설명될 것이다. 그러나, 도 4a,4b, 4c에 도시된 래치 회로 이외의 다른 D-래치 회로를 사용할 수도 있다.

D-래치 회로 H-DL은 도 4a에 도시되어 있고, 한편 D-래치 회로 L-DL은 도 4b에 도시되어 있다. D-래치 회로 H-DL 및 L-DL 각각은 2개의 클럭 인버터 회로와 하나의 인버터 회로를 포함한다. 상기 "클럭 인버터 회로(clocked inverter circuit)"는 입력되는 클럭 신호와 그의 반전된 클럭 신호를 기초로 하여 작동하는 인버터 회로이다. 이 실시예에서 클럭 인버터 회로의 회로도는 도 4c에 도시되어 있다.

클럭 신호(CK) 및 반전된 클럭 신호(CKB)는 D-래치 회로 H-DL 및 L-DL 각각에 입력된다. 이 실시예에서, 클럭 신호(CK)는 D-래치 회로 H-DL 및 L-DL에서의 래치신호에 대응한다. 또한, D-래치 회로 H-DL은 입력 노드 IN에서 수신한 입력신호를 래치하고, 클럭 신호(CK)가 Hi일 때 출력 노드 OUT에서 출력 신호를 배급한다. 다름 한편, D-래치 회로 L-DL은 입력 노드 IN에서 수신한 입력 신호를 래치하고, 클럭 신호(CK)가 Lo일 때 출력 노드 OUT에서 출력 신호를 배급한다.

여기서, 이 실시예의 디지털 데이터용 직병렬 변환 회로의 작동은 도 1 및 도 2와 도 5의 타이밍 차트를 참고하여 상세히 설명될 것이다. 도 5의 타이밍 차트에서, 40 MHz의 클럭 신호(CK40)(또한 클럭 발생기 CLK_GEN_L 및 CLK_GEN_R에서부터 SPC/비트 회로로 입력되는 것도 40 MHz의 클럭 신호이다), 그의 반전된 클럭 신호(CKB) 및 리세트신호(RES)가 클럭 발생기 CLK_GEN_L 및 CLK_GEN_R로 입력되는 신호로서 도시되어 있다.

그 외에, 클럭 발생기 CLK_GEN_L 및 CLK_GEN_R에서부터 SPC/비트 회로로 입력되는 20 MHz의 클럭 신호 및 10 MHz의 클럭 신호(CK10)가 도 5의 타이밍 차트에 도시되어 있다.

또한, SPC/비트-1 회로 내지 SPC/비트-8 회로로 각각 입력되는 80 MHz의 직렬 8-비트 디지털 데이터의 최하위 비트(A, B, C, ..., A', B', C', ..., 및 A", B", C", ...)가 도시되어 있다. 그런데, 하나의 디지털 데이터 아이템(예를 들어 데이터 아이템 A)의 데이터 길이는 12,5 nsec이다.

나아가서, 각 SPC/비트 회로의 출력 노드 OUT100 및 OUT200(Stage 1), 출력 노드 OUT110, OUT120, OUT210 및 OUT220(Stage 2), 및 출력 노드 OUT111 (PAO), OUT112 (PEO), OUT121 (PCO), OUT122 (PGO), OUT211 (PBO), OUT212 (PFO), OUT221 (PDO) 및 OUT222 (PHO) (Stage 3)으로부터 배급되는 디지털 신호가 도 5의 타이밍 차트에 도시되어 있다.

도 5의 타이밍 차트에 도시된 바와 같이, 각 스테이지의 SPC 베이직 유닛은 입력된 디지털 데이터의 주파수를 1/2로 낮추며(다시 말하면, 데이터 길이를 2배로 늘린다), 입력된 디지털 데이터를 2개의 병렬 디지털 신호로 연속적으로 변환한다.

특히, 무엇보다도 먼저, 각 SPC/비트 회로의 Stage 1의 SPC 베이직 유닛은 80 MHz로 직렬로 입력된 디지털 데이터를 40 MHz의 병렬 디지털 데이터로 변환하고, 이들 병렬 디지털 데이터는 각각 출력 노드 OUT100 및 OUT200에서 Stage 2의 2개의 SPC 베이직 유닛의 대응 입력 노드(IN)로 배급된다. 예를 들면, Stage 1의 SPC 베이직 유닛은 80 MHz로 직렬로 입력된 디지털 데이터(A 및 B는 각각 12,5 nsec의 데이터 길이를 가진다)를 40 MHz의 2개의 병렬 디지털 데이터(A 및 B는 각각 25 nsec의 데이터 길이를 가진다)로 변환한다.

다음에, 각 SPC/비트 회로의 Stage 2의 2개 SPC 베이직 유닛은 40 MHz로 직렬로 입력된 디지털 데이터를 20 MHz의 병렬 디지털 데이터로 변환하고, 상기 병렬 디지털 데이터는 출력 노드 OUT110 및 OUT120와 출력 노드 OUT210 및 OUT220에서 Stage 3의 4개의 SPC 베이직 유닛으로 배급된다. 예를 들면, Stage 2의 SCP 베이직 유닛은 40 MHz로 직렬로 입력된 디지털 데이터(A 및 C는 각각 25 nsec의 데이터 길이를 가진다)를 20 MHz의 2개의 병렬 디지털 데이터(A 및 C는 각각 50 nsec의 데이터 길이를 가짐)로 변환한다.

또한, 각 SPC/비트 회로의 Stage 3의 4개 SPC 베이직 유닛은 20 MHz로 직렬로 입력된 디지털 데이터를 10 MHz의 병렬 디지털 데이터로 변환하고, 상기 병렬 디지털 데이터는 출력 노드 OUT110 (PAO) 및 OUT120 (PEO), 출력 노드 OUT210 (PCO) 및 OUT220 (PGO), 출력 노드 OUT211 (PBO) 및 OUT212 (PFO), 그리고 출력 노드 OUT221 (PDO) 및 OUT222 (PHO)에서 배급된다. 예를 들면, Stage 3의 SCP 베이직 유닛은 20 MHz로 직렬로 입력된 디지털 데이터(A 및 E는 각각 50 nsec의 데이터 길이를 가진다)를 10 MHz의 2개의 병렬 디지털 데이터(A 및 E는 각각 100 nsec의 데이터 길이를 가짐)로 변환한다.

이에 따라서, 10 MHz의 디지털 데이터는 각각 출력 노드 PAO, PBO, PCO, PEO, PFO, PGO 및 PHO에서 배급된다.

상기 작동은 모든 SPC/비트 회로에서 수행되며, 그 결과 직렬로 입력된 80 MHz의 8-비트 디지털 데이터가 10 MHz의 8개의 병렬 8-비트 디지털 데이터로 변환된다.

첨언하면, 이 실시예는 본 발명에 의한 디지털 데이터용 직병렬 변환 회로가 80 MHz의 직렬 8-비트 디지털 데이터를 10 MHz의 8개의 병렬 8-비트 디지털 데이터로 변환하는 경우에 관하여 설명하였다. 그러나, 본 발명의 직병렬 변환 회로는 이런 경우에 제한되지 않고 적용될 수 있다.

본 발명에 의한 디지털 데이터용 직병렬 변환 회로는 병렬 디지털 데이터를 출력시키기 위해서, m Hz로 직렬로 입력된 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터로 변환한다. 여기서, 문자 m은 양수를 가리키고, y는 자연수를 가리킨다. 이 경우 본 발명의 직병렬 변환 회로는 (m/2) Hz 이하에서 복수의 클럭 신호로 작동할 수 있다.

여기서, 상기 복수의 클럭 신호를 위해 최고 (m/2) Hz와 최하 (m·2^-y) Hz인 주파수가 사용된다.

그 밖에, 본 발명의 직병렬 변환 회로로 취급하고자 하는 디지털 데이터가 x-비트에 속하는 경우에, x-비트 디지털 데이터의 각 비트의 디지털 데이터가 입력 되는 SPC/비트 회로는 SPC/비트-1 회로 내지 SPC/비트-x 회로의 x SPC/비트 회로로 구성된다. 또한, 각 SPC/비트 회로는 상기 수학식 1에 나타난 수로서 SPC 베이직 유닛을 포함한다. 여기서 x는 적어도 자연수 2이다.

[수학식 1]

더 상세히 설명하면, 제1 스테이지 회로는 하나의 SPC 베이직 유닛을 포함하고, 제2 스테이지 회로는 2개의 SPC 베이직 유닛을 포함하고, k번째 스테이지 회로는 2k-1 SPC 베이직 유닛을 포함하고, y번째 스테이지 회로는 2^y-1 SPC 베이직 유닛을 포함한다. 여기서 문자 k는 1에서 y까지의 자연수를 가리킨다.

x-비트 디지털 데이터의 각 비트의 디지털 데이터는 대응하는 SPC/비트 회로로 입력된다. 각 SPC/비트 회로의 k번째 스테이지 회로는 직렬로 입력된 2k-1 디지털 데이터의 주파수를 1/2로 낮추고, k번째 스테이지 회로는 직렬로 입력된 2k-1 디지털 데이터를 2k 병렬 디지털 데이터로 변환한다. 2k 병렬 디지털 데이터는 다음의 스테이지인 (k+1)번째 스테이지 회로의 대응하는 SPC 베이직 유닛으로 출력된다. 첨언하면, 최종 스테이지의 스테이지 회로는 대응하는 비트 디지털 데이터를 SPC 회로의 출력으로서 배급한다.

상술한 바와 같이, 본 발명에 의한 디지털 데이터용 직병렬 변환 회로는 디지털 데이터의 어떤 주파수나, 비트 수 및 그를 나눈 수에 의해 제한되지 않는다.

더구나, 본 발명의 직병렬 변환 회로는 최고로 입력하고자 하는 디지털 데이 터의 주파수의 절반의 주파수를 갖는 클럭 신호만을 필요로 한다. 따라서, 본 발명의 직병렬 변환 회로는 종래 기술의 회로에 비해 안정성, 신뢰성 및 전력 소비의 면에서 더욱 우수하다.

(실시예 2)

이제 본 발명의 디지털 데이터용 직병렬 변환 회로의 다른 실시예를 설명하기로 한다. 이 실시예의 직병렬 변환 회로는 디지털 데이터를 재배치하는 기능이 실시예 1의 직병렬 변환 회로에 부가되도록 되어 있다. 나머지 구조는 실시예 1의 구조와 동일한다.

도 6을 참고하면, 이 실시예에서 디지털 데이터용 직병렬 변환 회로의 회로 배치가 블록선도로 도시되어 있다. 또한 이 실시예에서는, 8-비트의 디지털 데이터가 실시예 1에서와 같이 처리된다. 실시예 1의 직병렬 변환 회로와 유사하게, 8-비트 디지털 데이터용 직병렬 변환 회로는 이 실시예에서 80 MHz로 직렬로 입력된 8-비트 디지털 데이터(DIGITAL DATA-1 (LSB) 내지 DIGITAL DATA-8 (MSB))를 비트당 10 MHz의 8개의 병렬 디지털 데이터로 변환하여 출력한다.

도 6에 도시된 바와 같이, 이 실시예의 직병렬 변환 회로에서, 디지털 데이터 재배치 기능을 실현시키기 위한 디지털 데이터 재배치 신호 (LR) 및 그의 반전된 신호(LRB)가 각각 SPC/비트 회로의 입력 노드 LR_L 및 LRB_L로 각각 공급된다.

여기서, 이 실시예의 직병렬 변환 회로의 구성물인 SPC/비트 회로가 도 7을 참고하여 설명될 것이다. 도 7은 이 실시예의 직병렬 변환 회로에서, 클럭 발생기 CLK_GEN_L, 및 디지털 데이터의 최하위 비트(DIGITAL DATA-1)가 입력되는 SPC/비트-1 회로를 도시한다. 첨언하면, 디지털 데이터(DIGITAL DATA-1 내지 DIGITAL DATA-8)이 각각 입력되는 SPC/비트 회로 각각은 실제로 도 6에 도시된 SPC/비트 회로와 동일하다.

도 7에 도시된 바와 같이, 이 실시예에서, SPC/비트-1 회로는 7개의 SPC 베이직 유닛과 8개의 디지털 데이터 재배치 스위치 SW_LR을 포함한다. 7개의 SPC 베이직 유닛의 접속은 실시예 1의 접속과 동일하다.

여기서, 본 실시예의 디지털 데이터 재배치 스위치(SW＿LR)의 회로도는 도 8에 도시된다. 본 실시예에서, 스위치(SW＿LR)는 P-채널 트랜지스터(Pch Tr)와 N-채널 트랜지스터(Nch Tr)로 구성된 두 아날로그 스위치를 포함한다. 본 실시예의 디지털 데이터 재배치 스위치(SW＿LR)는 출력 노드(P3)로부터의 입력 노드(P1) 또는 입력 노드(P2)의 신호를 입력으로서 접수된 신호(LR,LRB)에 따라 전달한다.

LR = Hi(높은) 및 LRB = Lo(낮은)이 유지될 때, 디지털 데이터 재배치 스위치(SW＿LR)는 노드(P3)로부터 노드(P1)로 입력된 디지털 데이터를 출력한다. 한편, LR = Lo이고 LRB = Hi로 유지될 때, 디지털 데이터 재배치 스위치(SW＿LR)는 노드(P3)로부터 노드(P2)로 입력된 디지털 데이터를 출력한다.

본 실시예의 디지털 데이터에 대한 SPC 회로의 동작은 도 9의 타이밍 차트를 참고로 기술된다. 제 3 스테이지 회로의 SPC 베이직 유닛의 출력 노드 OUT111, OUT121, OUT122, OUT211, OUT212, OUT221, OUT222의 신호로 다운된 SPC 베이직 유닛의 출력신호는 본원에서 참고되는 실시예 1과 동일하다.

각 SPC/비트 회로의 제 3 스테이지 회로의 SPC 베이직 유닛은 20 Mhz에서 직 렬로 입력된 디지털 데이터를 10 Mhz의 병렬 디지털 데이터로 전환하고, 각각 출력 노드 OUT111, OUT112, 그 출력 노드 OUT121, OUT22, 그 출력 노드 OUT211, OUT212, 그 출력 노드 OUT221 및 OUT222로부터 전달된다.

디지털 데이터 재배치 스위치(SW＿LR)로 입력된 신호가 LR = Hi(높은) 및 LRB = Lo(낮은)일 때, 상기 스위치는 노드(P3)로부터 노드(P1)로 입력된 디지털 데이터를 출력한다. 도 9의 타이밍 차트에 도시된 바와 같이, 디지털 데이터 A,E,C,G,B,F,D 및 H는 출력 노드 PAO, PEO, PCO, PGO, PBO, PFO, PDO, PHO로부터 각각 전달된다.

디지털 데이터 재배치 스위치(SW＿LR)로 입력된 신호가 LR = Lo이고 LRB = Hi일 때, 상기 스위치는 노드(P3)로부터 노드(P2)로 입력된 디지털 데이터를 출력한다. 도 9의 타이밍 차트에 도시된 바와 같이, 디지털 데이터 H,D,F,B,G,C,E 및 A는 출력 노드 PAO, PEO, PCO, PGO, PBO, PFO, PDO, PHO로부터 각각 전달된다.

상기 동작은 모든 SPC/비트에서 실행되고, 그 결과로 직렬로 입력된 80 MHz의 8-비트 디지털 데이터는 10 MHz의 8개의 병렬 8-비트 디지털 데이터로 변환된다.

이 방식에서, 직병렬 전환 회로로부터 출력된 디지털 데이터는 디지털 데이터 재배치 스위치(SW＿LR)로 입력되는 신호 LR을 조절함으로써 재배치될 수 있다.

본 실시예에서, 직병렬 전환(SPC) 회로로부터 출력된 디지털 데이터는 디지털 데이터 재배치 스위치로 입력되는 신호 LR을 조절함으로써 재배치될 수 있다. 그러나, 외부 SPC 회로로부터 입력된 디지털 데이터가 미리 재배치되는 방법을 실행할 수 있지만, 여기서 재배치된 데이터는 SCP 회로에 입력된다. 이 방법은 디지털 데이터 재배치 스위치가 실시예의 1의 SPC 회로에서 포함되지 않는 실시 형태에 특히 유용하다.

(실시예 3)

본 실시예에서는, 상기 기술된 실시예 1 또는 실시예 2의 디지털 데이터에 대한 직렬에서 병렬로의 변환(SPC) 회로가 활성 매트릭스 타입의 액정 표시 장치에 대한 구동 회로에 적용되는 경우에 대하여 기술한다.

도 10을 참고로 하며, 이 도 10은 본 실시예의 활성 매트릭스 타입의 액정 표시 장치의 개략적인 블록도이다. 부호 "1001"는 소스 신호 라인 구동 회로 A를 표시하고, 부호 "1002"는 소스 신호 라인 구동 회로 B를 표시한다. 부호 "1003"는 게이트 신호 라인 구동 회로를 표시한다. 또한, 부호 "1004"는 활성 매트릭스 회로를 표시한다, 실시예 2에서 설명된 디지털 데이터 재배치 기능을 갖는 디지털 데이터에 대한 SPC 회로는 부호 "1005"로 표시된다.

소스 신호 라인 구동 회로 A(1001)는 변환 레지스터 회로(240 스테이지×2를 갖는 변환 레지스터 회로)(1001-1), 래치 회로1(960×8 디지털 데이터를 래치하는 래치 회로)(1001-2), 래치 회로2(960×8디지털 데이터를 래치하는 래치 회로)(1001-3), 선택 회로(240 디지털 데이터를 선택하는 선택 회로)(1001-4), D/A(디지털에서 아날로그로의) 전환 회로(240 디지털 데이터를 전환하고, "DAC"로 기술되는 D/A 전환 회로)(1001-5), 및 선택 회로2(240 디지털 데이터를 선택하는 선택 회로)(1001-6)를 포함한다. 또한, 상기 소스 신호 라인 구동 회로 A(1001)는 버퍼 회로 및 레벨 변환 회로(도시생략)를 포함한다. 부가로, 설명을 간편하게 하기 위해, 레벨 변환 회로는 DAC 1001-5에 포함된다.

클럭 신호(CK) 및 스타트 펄스(SP)는 변환 레지스터 회로(1001-1)에 입력된다. 주파수가 SPC 회로(1005)에 의해서 10MHz로 낮추어지는 8개의 병렬 8-비트 디지털 데이터는 래치 회로1(1001-2)에 입력된다. 래치 신호는 래치 신호2(1001-3)에 입력된다. 선택 신호는 선택 신호1(1001-4)에 입력된다. 고전위 공급 전압(DC VIDEO＿H)와, 저전위 공급 전압(DC VIDEO＿L)과, 오프셋 공급 전압(DC VIDEO＿M) 및 리셋 펄스(ResA 및 ResB)는 D/A 변환 회로(1001-5)에 입력된다. 또한, 선택 신호는 선택 회로2(1001-6)에 입력된다.

소스 신호 라인 구동 회로 B(1002)는 소스 신호 라인 구동 회로 A(1001)와 동일한 구성을 가지며, 소스 신호 라인 구동 회로 A(1001)는 비디오 신호를 홀수 소스 신호 라인에 공급하고, 소스 신호 라인 구동 회로 B(1002)는 비디오 신호를 짝수 소스 신호 라인에 공급한다.

그런데, 본 실시예의 활성 매트릭스 타입의 액정 표시 장치에서, 두 소스 신호 라인 구동 회로 A,B는 회로 설계의 이유로 그 사이의 활성 매트릭스 회로(1004)를 수직으로 유지하기 위해 배치된다. 그러나, 회로 설계의 과점에서 가능하다면, 단지 하나의 소스 신호 라인 구동 회로도 양호하게 배치될 수 있다.

그런데, 게이트 신호 라인 구동 회로(1003)는 변환 레지스터 회로, 버퍼 회로, 레벨 변환 회로 등을 포함한다(도시생략).

활성 매트릭스 회로(1004)는 1920×1080(수평×수직) 개수의 픽셀을 가진다. 픽셀 TFT들(박막 트랜지스터)은 각 픽셀에 대해서 할당된다. 소스 신호 라인과 게이트 신호 라인은 소스 영역과 각 픽셀 TFT들의 게이트 전극에 전기적으로 접속되며, 또한, 픽셀 전극은 각 픽셀 TFT의 드레인 영역에 전기적으로 접속된다. 각 픽셀 TFT은 전기적으로 접속된 픽셀 전극에 비디오 신호(등급 전압)를 공급하는 것을 제어한다. 비디오 신호(등급 전압)는 각 픽셀 전극에 공급되고 전압은 픽셀 전극과 카운터 전극 사이에 끼워진 액정에 인가됨으로써, 액정이 구동된다.

본 실시예에서, 80MHz의 8-비트 디지털 데이터는 외부 액정 표시 장치로부터 직렬에서 병렬로의 전환(SPC) 회로(1005)로 입력된다. SPC(1005)는 입력된 80MHz의 8-비트 디지털 데이터를 전환하고, 10MHz의 8개의 병렬 디지털 데이터를 소스 신호 라인 구동 회로 A, B에 공급한다.

본 실시예의 활성 매트릭스 타입의 액정 표시 장치의 동작은 연속으로 기술될 것이다.

먼저, 소스 신호 라인 구동 회로 A(1001)의 동작에 대해서 기술한다. 클럭 신호(CK)와 스타트 펄스(SP)는 변환 레지스터 회로(1001-1)로 입력된다. 이 변환 레지스터 회로(1001-1)는 클럭 신호(CK)와 스타트 펄스(SP)를 기초로 하는 연속의 타이밍 신호를 발생시켜서, 연속의 타이밍 신호를 버퍼 회로(도시생략)를 통해서 차후 스테이지의 회로에 공급한다.

변환 레지스터 회로(1001-1)로부터의 타이밍 신호는 버퍼 회로 등에 의해서 완충된다. 타이밍 신호가 공급되는 각 소스 신호 라인은 많은 수의 회로 또는 소자가 접속되기 때문에 큰 부하 커패시턴스(와류 커패시턴스)를 가진다. 버퍼 회로 는 큰 부호 커패시턴스로 인하여 각 타이밍 신호의 상승 또는 하강이 "둘(dull)"로 되는 것을 방지하기 위해 배치된다.

결과적으로, 버퍼 회로에 의하여 완충된 타이밍 신호는 래치 회로 1(1001-2)에 공급되고, 이 래치 회로 1(1001-2)는 8-비트 디지털 데이터를 각각 갖는 서브 래치 회로의 960 스테이지를 가진다. 타이밍 회로가 공급될 때, 래치 회로 1(1001-2)는 본 발명의 SPC 회로(1005)로부터 공급된 8-비트 디지털 데이터를 연속으로 수용해서 유지한다.

디지털 데이터가 래치 회로 1(1001-2)의 모든 스테이지의 서브 래치 회로로 완전히 기록되는 타임 주기를 "라인 주기(line period)"로 불린다. 즉, 전방 스캐닝의 경우에, 라인 주기는 래치 회로 1(1001-2)에서 극좌의 서브 래치 회로 안으로 디지털 데이터를 기록하는 동작이 개시되는 시간 지점으로부터 극우 스테이지의 서브 래치 회로 안으로의 디지털 데이터의 기록 동작이 끝나는 시간 지점까지의 시간 간격이다. 불활성으로, 상기 라인 주기로 수평의 플라이백(flyback) 주기를 부가함으로써 얻어진 시간 주기는 가끔 "라인 주기(line period)"로 불린다.

한 라인 주기가 끝난 후에, 래치 신호는 변환 레지스터 회로(1001-1)의 타이밍 동작에 따라 래치 회로 2(1001-3)에 제공된다. 이 때, 래치 회로 1(1001-2)에서 기록되어 유지되는 디지털 데이터는 래치 회로 2(1001-3)로 동시에 보내져서 래치 회로 2(1001-3)의 모드 스테이지에서 기록되어 유지된다.

본 발명의 SPC 회로(1005)로부터 공급된 디지털 데이터는 변환 레지스터 회로(1001-1)로부터의 타이밍 신호에 기초하여 유지된 디지털 데이터를 래치 회로 2(1001-3)로 송부하는 래치 회로 1(1001-2)로 연속으로 기록된다.

제 2 사이클의 라인 주기 동안, 래치 회로 2(1001-3)에 기록되어 유지되는 디지털 데이터는 선택기 회로 1(1001-4)에 의해서 연속으로 선택되어서 D/A 변환 회로 1(1001-4)로 공급된다. 본 실시예에서, 선택기 회로 1(1001-4)는 4개의 소스 신호 라인에 대응하는 서브 선택기 회로를 가진다.

부수적으로, 선택기 회로에 관하여, 본원과 동일한 양수인에게 허여된 일본 특허 공개 제 11-167373(1999)에 공개된 것을 사용할 수 있다. 일본 특허 출원은 미국 특허 출원 제 09/162,230호와 유럽 특허 출원 공개 제 0 938 074 A에 대응한다.

선택기 회로 1(1001-4)는 입력된 선택 신호에 따라서, 모든 라인 스캐닝 주기의 1/4에서 소스 신호 라인에 대응하는 디지털 데이터를 선택하여 출력한다.

본 실시예의 선택기 회로 1(1001-4)서, 한 서브 선택기 회로는 모든 제 4 소스 신호 라인에 배치된다. 따라서, 래치 회로 2(1001-3)에서 대응하는 소스 신호 라인에 공급된 8-비트 디지털 데이터는 모든 1/4의 한 라인 스캐닝 주기에서 선택된다.

선택기 회로 1(1001-4)에 의해서 선택된 8-비트 디지털 데이터 DAC(1001-5)로 공급된다. 본 실시예에서, D/A 변환 회로 1(1001-4)가 사용되지만, 본원과 동일한 양수인에게 허여된 일본 특허 출원 제 10-344732(1998)에 공개된 D/A 변환 회로 1(1001-4)를 사용하는 것이 바람직하다.

D/A 변환 회로 1(1001-4)로부터 출력된 아날로그 데이터(등급 전압)는 상기 선택기 회로 1(1001-4)에 의해서 동일한 방식으로 선택기 회로 2(1001-6)에 의해서 모든 1/4 라인 주기에서 소스 신호 라인으로 선택되어 제공된다.

소스 신호 라인으로 공급된 아날로그 데이터는 소스 신호 라인에 연결된 활성 매트릭스 회로(1004)의 픽셀 TFT들의 소스 영역에 공급된다.

소스 신호 라인 구동 회로 B(1002)은 상기 기술된 소스 신호 라인 구동 회로 A(1001)의 것과 동일한 구성을 가진다. 상기 소스 신호 라인 구동 회로 B(1002)는 아날로그 신호를 짝수의 소스 신호 라인에 공급한다.

게이트 신호 라인 구동 회로(1003)는 변환 레지스터(도시생략)로부터 타이밍 신호를 공급받는 버퍼 회로(도시생략)를 포함하고, 타이밍 신호를 대응하는 게이트 신호 라인(스캐닝 라인)에 공급한다. 한 수평 라인에 대한 픽셀 TFT들의 게이트 전극은 각 게이트 신호 라인에 연결되어서 한 수평 라인에 대한 모든 픽셀 TFT들은 동시에 ON될 필요가 있다. 따라서, 사용된 버퍼 회로는 큰 전류 용량을 가진다.

이 방식에서, 대응하는 픽셀 TFT들은 게이트 신호 라인 구동 회로(1003)로부터의 스캐닝 신호에 의해서 변환되어서 소스 신호 라인 구동 회로 A(1001) 및 B(1002)로부터의 아날로그 신호(등급 전압)를 공급받음으로써, 액정 모듈이 구동된다.

본 발명에 따른 디지털 데이터에 대한 직렬에서 병렬로의 변환(SPC) 회로가 본 실시예에서 활성 매트릭스 타입의 액정 표시 장치에 인가될 때, 더욱 큰 주파수의 디지털 데이터가 처리될 수 있다.

본 실시예에서 기술된 바와 같이, 본 발명의 SPC 회로를 포함하는 활성 매트릭스 타입의 액정 표시 장치를 제조하기 위한 한 보기의 공정에 대해서 기술한다. 본 실시예에서, 액정 표시 장치는 복수의 TFT가 절연층을 갖는 기판에 형성되고 활성 매트릭스 회로와, 게이트 신호 라인 구동 회로와, 본 발명의 SPC 회로 및 다른 주변 회로가 동일한 기판에 형성되는 한 보기에 의해서 예증된다. 이러한 보기의 제조 공정은 도 11a 내지 도 11e, 도 12a 내지 도 12c, 도 13a 내지 도 13e 및, 도 14a 내지 도 14c에 도시되어 있다. 그런데, 다음의 보기에서, 활성 매트릭스 회로의 한 픽셀 TFT가 다른 회로(소스 신호 라인 구동 회로, 게이트 신호 라인 구동 회로, SPC 회로 및 다른 주변 회로)의 베이직 회로인 CMOS(보충 MOS 트랜지스터) 회로와 동시에 형성되는 상태에 대해서 기술할 것이다. 또한, 다음 보기에서, 제조 단계는 각 P-채널 TFT와 N-채널 TFT가 CMOS 회로의 한 게이트 전극을 포함하지만, 이중 게이트 타입 또는 삼중 게이트 타입의 TFT들과 같이, 복수의 게이트 전극을 각각 포함하는 TFT들에 기초한 CMOS 회로가 유사하게 제조될 수 있는 경우에 대하여 기술할 것이다. 또한, 다음 보기에서, 픽셀 TFT는 이중 게이트 N-채널 TFT로서 기술되지만, 단일 게이트 타입, 삼중 게이트 타입의 TFT 또는 그 유사물의 TFT로 대체될 수 있는 것으로 설명된다.

도 11a를 참고로 기술한다. 먼저, 석영 기판(5001)은 절연층을 갖는 기판으로 준비된다. 열산화막으로 형성된 실리콘 기판은 석영 기판 대신에 사용될 수 있다. 본원에서는, 비결정질 실리콘막이 석영 기판에 형성되고, 전체적으로 열산화되어 절연막으로 되는 방법을 사용할 수 있다. 또한, 절연막으로서 실리콘 질화막 과 함께 형성되는 석영 기판, 세라믹 기판 또는 실리콘 기판을 사용할 수 있다. 그 후에, 하부막(5002)이 형성된다. 본 실시예에서, 하부막(5002)에 대해서 실리콘 산화물(SiO₂)이 사용된다. 다음 단계에서, 비결정질 실리콘막(5003)이 형성되고, 이 비결정질 실리콘막(5003)은 그 최종 두께(열산화 공정 후에 막 두께의 감소를 고려하여 얻어진 두께)가 10 내지 75nm(양호하게는 15 내지 45nm, 더욱 양호하게는 25nm)가 되도록 조절된다.

그런데, 비결정질의 실리콘막(5003)을 형성함에 있어서, 막의 불순물 농도를 철저하게 조절하는 것이 중요하다. 본 실시예의 경우에 있어서, 비결정질 실리콘막(5003)에서, 비결정질 막의 차후 결정화 과정을 방해하는 C(탄소), N(질소) 및 O(산소)가 불순물이다. 불순물 C와 N의 농도는 5×10¹⁸원자/cm³(통상적으로, 거의 5×10¹⁷원자/cm³이고, 양호하게는 거의 2×10¹⁷원자/cm³) 미만이 되도록 조절되고, 불순물 O(산소)의 농도는 5×10¹⁹원자/cm³(통상적으로, 거의 1×10¹⁸원자/cm ³이고, 양호하게는 거의 5×10¹⁷원자/cm³) 미만이 되도록 조절된다. 그 이유는 더 높은 온도에 존재하는 불순물은 차후의 결정화 과정에 악영향을 미치고 결정화된 막의 품질을 저하시키는 한 원인을 만들기 때문이다. 본원에서, 막의 불순물 요소의 농도는 SIMS(제 2 이온 질량 분광계)의 측정된 결과의 최소값으로 규정된다.

상기의 구조를 얻기 위해, 본 실시예에 사용되기 위한 저압의 열적 CVD 노(furnace)는 바람직하게는 막 형성 챔버를 소제하기 위해 정기적으로 드라이 클 리닝된다. 상기 드라이 클리닝은 100 내지 300 sccm으로 ClF₃(염화 불소; chlorine fluoride)가스가 약 200 내지 400℃로 가열된 상기 노 내에서 유동하도록 실시될 수 있어, 상기 막 형성 챔버는 열적 분해(thermodecomposition)에 의해 생성된 염소에 의해 소제된다.

부수적으로, 본 발명자들은 상기 노의 내부 온도가 300℃로 설정되고 상기 ClF₃가스의 유동률이 300 sccm으로 설정된 경우, 약 2 ??m 두께인 접착 물질(실리콘으로 주로 구성됨)이 4 시간 내에 완전히 제거될 수 있음을 발견하였다.

또한, 비결정질(amorphous) 실리콘막(5003) 내의 수소의 농축이 매우 중요한 인자이고, 상기 수소 함량이 낮게 억제될 때 더 양호한 결정성(crystallinity)막이 제조되는 것으로 되는 것으로 생각된다. 그러므로, 상기 비결정질 실리콘막(5003)의 형성은 양호하게는 저압의 열적 CVD에 의해 수행되어야 한다.

이어서, 상기 비결정질 실리콘막(5003)의 결정화 단계가 수행된다. 일본 특허 공개공보 제 7-130652 호(1995)에 개시된 기술이 상기 결정화용 수단으로 적용된다. 상기 일본 특허 출원서는 미국 특허 제 5,643,826 호와 미국 특허 제 5,923,962 호에 대응한다. 비록 상기 일본 특허 출원서에 기재된 실시예 1 및 2 중의 한 방법이 의지될 수 있지만, 상기 일본 특허 출원서(일본 특허 공개공보 제 8-78329 호(1996)에 상술됨)의 실시예 2 에 기술된 기술적 내용이 양호하게는 본 실시예에 사용되어야 한다.

상기 일본 특허 공개공보 제 8-78329 호에 개시된 기술은 촉매 소자로 도핑되는 영역을 선택하기 위한 마스크 절연막(5004; mask insulating film)이 우선 150nm의 두께로 형성되도록 하는 것이다. 상기 마스크 절연막(5004)은 상기 촉매 소자를 도입하기 위한 복수의 개구를 갖는다. 상기 결정 영역의 위치는 상기 개구의 위치에 의해 결정될 수 있다.

또한, 상기 비결정질 실리콘막(5003)의 결정화를 보조하는 상기 촉매 소자에 따라, 결과적으로 기판은 니켈을 포함하는 용액(5005; 니켈 아세테이트의 에탄올 용액)으로 스핀 코팅(spin coating)에 의해 피복된다. 상기 니켈 소자 외에, 코발트(Co), 철(Fe), 팔라듐(Pd), 게르마늄(Ge), 백금(Pt), 구리(Cu), 금(Au) 등 중의 어떠한 것도 촉매 소자(도 11b)로서 사용될 수 있다.

또한, 레지스트 마스크를 사용하는 플라즈마 도핑 또는 이온 이식법이 촉매 소자 도핑 단계를 위해 사용될 수 있다. 이 경우, 상기 방법은 도핑되는 각각의 영역의 점유 면적을 감소시키고, 후술될 각각의 측방 성장 영역의 성장 거리를 제어하기 위해 기능한다. 그러므로, 이러한 기술은 미세회로를 구성하는데 효과적이다.

상기 촉매로 도핑하는 단계 후에, 그 결과적인 기판은 450℃에서 1 시간 정도동안 탈수소작용을 거친다(dehydrogenated). 그 후, 상기 비결정질 실리콘막(5003)은 상기 결과적인 기판을 비활성 대기, 수소 대기 또는 산소 대기에서 4 내지 24 시간동안 500 내지 960℃(전형적으로 550 내지 650℃)의 온도에서 열처리시켜 결정화된다. 본 실시예에서 상기 열처리는 질소 대기에서 12 시간동안 600℃에서 수행된다.

이 경우에, 상기 비결정질 실리콘막(5003)의 결정화는 양호하게는 상기 촉매 요소(Ni)로 도핑된 영역(5006)에서 나타나는 핵(nuclei)으로부터 진행하여, 상기 기판(5001)의 평면과 거의 평행하게 성장한 다결정질 실리콘막으로 각각 이루어진 결정 영역(5007)을 형성한다. 상기 결정 영역(5007)은 "측면 성장 영역(lateral growth regions)"으로 언급된다. 상기 측면 성장 영역은 비교적 균일한 상태로 집합된 개개의 결정을 가지므로, 전체적으로 결정성이 뛰어난(도 11c) 장점을 갖는다.

부수적으로, 상기 비결정질 실리콘막(5003)은 또한 상기 마스크 절연막(5004)을 사용하지 않고 상기 니켈 아세테이트 용액으로 그 전체 표면을 코팅하여 결정화될 수 있다.

상기 촉매 소자를 제거하기 위한 공정을 예시하는 도 11d를 참조한다. 우선, 그 결과적인 기판의 선택된 부분은 인 이온(phosphorus ion)으로 도핑된다. 상기 마스크 절연막(5004)이 형성된 상태에서 도펀트인 인(P)으로 도핑된다. 그 다음, 상기 마스크 절연막(5004)으로 덮히지 않은 다결정질 실리콘막(5007)의 부분(5008)만이 도펀트 인(P)으로 도핑된다(이들 부분은 "인으로 도핑된 영역(phosphorus-doped regions)"으로 언급됨). 상기 도핑의 가속 전압과 산화물막으로 이루어진 상기 마스크(5004)의 두께는 상기 도펀트 인이 상기 마스크 절연막(5004)을 뚫지 않도록 최적화된다. 비록 상기 마스크 절연막(5004)은 항상 산화물막일 필요는 없지만, 산화물막은 이롭게는 어떠한 활성층과도 직접 접촉하여도 오염을 발생시키지 않는다.

도펀트 인의 함량(dose)은 1×10¹⁴ 내지 2×10¹⁵ ions/cm²의 계수일 수 있다. 본 실시예에서, 상기 도펀트 인은 이온 도핑 장치를 사용하여 2×10¹⁵ ions/cm²의 함량으로 도입된다.

부수적으로, 상기 이온 도핑의 가속 전압은 10keV로 설정되었다. 상기 10 keV의 가속전압으로 도펀트인 인은 150 nm 두께인 상기 마스크 절연막을 거의 통과할 수 없다.

이제 도 11e를 참조한다. 이어서, 그 결과적인 기판은 1 내지 12 시간동안(본 실시예에서는 12 시간동안) 600℃의 질소 대기에서 열적으로 풀림처리(annealing)되어, 상기 니켈 소자를 제거한다. 그러므로, 도 11e에 화살표로 지시된 바와 같이, 상기 니켈 소자는 상기 도펀트인 인을 향해 빼내어진다. 600℃의 온도에서, 인 원자는 상기 막(5007) 내에서 거의 이동할 수 없으나, 니켈 원자는 적어도 수 백 ㎛ 등의 거리를 이동할 수 있다. 이 사실에서, 인이 니켈을 제거하기 가장 적합한 소자 중의 하나라는 것을 이해할 수 있다.

다음으로, 상기 다결정질 실리콘막(5007)을 패터닝(patterning)하는 단계가 도 12a를 참조하여 설명된다. 이 경우, 상기 니켈 소자가 제거되는 인으로 도핑된 영역(5008)은 남지 않게 된다. 이러한 방식으로, 상기 니켈 소자를 거의 포함하지 않는 다결정질 실리콘막인 활성층(5009, 5010, 5011)이 얻어진다. 이렇게 얻어진 다결정질 실리콘막인 상기 활성층(5009, 5010, 5011)은 후에 TFT의 활성층으로 작용한다.

도 12b를 참조하여, 상기 활성층(5009, 5010, 5011)은 실리콘을 포함하는 절연막으로 이루어지고 70 nm 두께로 형성된 게이트 절연막(5012; gate insulating film)으로 도포된다(overlaid). 또한, 열처리가 산화 대기에서 800 내지 1100℃(양호하게는 950 내지 1050℃)에서 수행되어, 상기 활성층(5009, 5010, 5011)과 상기 게이트 절연막(5012) 사이의 경계면에서 열적 산화막(도시되지 않음)을 형성한다.

부수적으로, 고속 작동을 요구하는 본 발명에 따른 SPC 회로 부분, 구동 회로 등에 상응하는 상기 게이트 절연막(5012)은 상기 게이트 절연막(5012)이 형성된 후 부분적으로 제거되는 방식으로 얇아진 다음, 게이트 절연막의 부가적인 형성하는 것이 당연하다.

부가적으로, 상기 촉매 소자를 제거하기 위한 열처리(촉매 소자 제거 공정)는 상기 단계에서 수행된다. 이 경우, 상기 열처리의 대기는 할로겐 소자를 포함하게 되고, 상기 할로겐 소자에 의해 상기 촉매 소자를 제거하는 효과가 사용된다. 여기서, 상기 할로겐 소자에 근거한 제거 효과를 만족스럽게 얻기 위해서, 상기 열처리는 양호하게는 700℃를 초과하는 온도에서 수행되어야 한다. 700℃ 이하의 온도에서는, 처리시의 대기 중의 할로겐 화합물이 분해되기 어려워져, 제거효과를 얻지 못할 우려가 있다. 이 경우, 상기 할로겐 소자를 포함하는 가스로서 전형적으로 사용가능한 것은 HCl, HF, NF₃, HBr, Cl₂, ClF₃, BCl₂, F₂, Br₂ 과 같은 화합물을 포함하는 할로겐 중에서 선택된 한 종 이상이다. 이 단계에서 예를 들어 화합물 HCl을 사용하는 경우에는, 상기 활성층에서의 니켈 소자는 염소의 작용하에서 제거되어 휘발성 니켈 염화물로 변하여, 대기 중의 공기로 증발한다. 더욱이, 상기 촉매 소자를 제거하기 위한 공정이 상기 할로겐 소자를 사용하여 실시되는 경우에는, 상기 촉매 제거 공정은 상기 마스크 절연막(5004) 제거 후 및 상기 활성층의 패터닝 전에 수행된다. 또한, 상기 촉매 소자의 제거 공정은 상기 활성층의 패터닝 후에 수행된다. 또한, 이러한 모든 제거 공정은 조합되어 수행된다.

이어서, 주 요소가 알루미늄인 도시되지 않은 금속막이 형성되고 나중의 게이트 전극의 원형(prototype)으로 패터닝된다. 본 실시예에서, 2wt-%의 스칸듐(Sc)을 포함하는 알루미늄막은 400 nm의 두께로 형성되었다.

대안적으로, 상기 게이트 전극은 전도성 타입이기 위해 불순물로 도핑된 다결정질 실리콘막으로부터 형성된다.

이어서, 다공성 양극 산화막(5013 내지 5020), 비 다공성 양극 산화막(5021 내지 5024)과 상기 게이트 전극(5025 내지 5028)은 일본 특허 공개공보 제 7-135318 호(도 12b; 1995)에 개시된 기술에 의해 형성된다. 상기 일본 특허 출원서는 미국 특허 출원서 제 5,648,277 호에 대응한다.

도 12b의 상태가 상기 방식으로 얻어진 후, 게이트 절연막(5012)은 상기 게이트 전극(5025 내지 5028)과 상기 다공성 양극 산화막(5013 내지 5020)인 마스크로 에칭된다. 이어서, 상기 다공성 양극 산화막(5013 내지 5020)은 도 12c의 상태를 얻기 위해 제거된다. 부수적으로, 도 12c의 도면부호 5029 내지 5032는 상기 작업 후의 게이트 절연막을 지시한다.

이제 하나의 전도성 형태를 주는 불순물 소자로 도핑하는 단계를 예시하는 도 13a를 참조한다. 상기 불순물 소자는 N-채널 형태를 위해 P(인) 또는 As(비소)와, P-채널 형태를 위해 B(붕소) 또는 Ga(갈륨)일 수 있다.

본 실시예에서, 상기 N-채널 형태 및 P-채널 형태의 TFT를 형성하기 위한 각각의 불순물 도핑 단계는 두 개의 하부 단계로 나뉘어진다.

초기에, 상기 N-채널 형태의 TFT를 형성하기 위한 불순물 도핑이 실시된다. 본 발명에 사용된 다공성 불순물로 도핑되는 제 1 하부 단계는 약 80 keV의 높은 가속 전압에서 수행되어, n^-영역을 형성한다. 상기 n^-영역은 1×10¹⁸ 내지 1×10¹⁹ atoms/cm³의 다공성 집중도를 나타내도록 조절된다.

더욱이, 상기 불순물로 도핑하는 두 번째 하부 단계는 약 10 keV의 낮은 가속 전압에서 수행되어, n⁺영역을 형성한다. 이 경우에, 상기 가속 전압이 낮으므로, 상기 게이트 절연막(5029 내지 5032)은 마스크로서 기능한다. 부가해서, 상기 n⁺영역은 최대로 500Ω(양호하게는 최대로 300Ω)의 시트(sheet) 저항을 나타내도록 조절된다.

상기 단계를 거쳐 CMOS 회로를 구성하는 상기 N-채널 TFT의 소스 영역(5033; source region)과 드레인 영역(5034)과, 저 농도 불순물 영역(5037)과, 채널 형성 영역(5040)이 형성된다. 또한 픽셀 TFT(pixel TFT)를 구성하는 N-채널 TFT의 소스 영역(5035)과 드레인 영역(5036)과, 저 농도 불순물 영역(5038, 5039)과, 채널 형 성 영역(5041, 5042)이 처리된다(도 13a).

도 13a에 도시된 상태에서 상기 방식에 의해, CMOS회로를 구성하는 상기 P-채널 TFT의 활성층은 상기 N-채널 TFT의 설정과 동일한 설정을 갖는다.

이어서, 도 13b에 도시된 바와 같이, 레지스트 마스크(5043; resist mask)가 구비되어 상기 N-채널 TFT를 덮고, 그 결과적인 기판은 상기 P-타입을 주는 불순물의 이온으로 도핑된다(본 실시예에서 붕소가 사용된다).

또한, 이 단계는 불순물로 도핑하는 상술한 단계와 같이 두 개의 하부 단계로 나뉘어진다. 반면에, 상기 N-채널 형태는 P-채널 형태로 변환될 필요가 있으므로, 상기 붕소(B) 이온은 상술한 상기 인(P) 이온으로 도핑할 때의 농도보다 몇 배 높은 농도로 도입된다.

그러므로, 상기 CMOS 회로를 구성하는 P-채널 TFT의 소스 영역(5045)과 드레인 영역(5044)과, 저 농도 불순물 영역(5046)과, 채널 형성 영역(5047)이 형성된다(도 13b).

그밖에, 상기 게이트 전극이 전도성 형태를 주는 불순물로 도핑된 상기 다결정질 실리콘막으로부터 형성된 경우, 알려져 있는 측벽 구조가 상기 저 농도 불순물 영역을 형성하기 위해 사용된다.

이어서, 상기 불순물 이온은 노 풀림, 레이저 풀림, 램프 풀림 등의 조합으로 활성화된다. 동시에, 상기 도핑 단계에서 입은 상기 활성층의 손상이 회복된다.

이제 도 13c를 참조한다. 실리콘 산화물막과 실리콘 질화물막으로 구성된 적층된 막이 제 1 중간 절연막(5048)으로서 형성되고, 접촉 구멍이 형성된다. 그후, 소스 전극 및 드레인 전극(5049 내지 5053)이 형성된다. 부수적으로 유기 수지막을 상기 제 1 중간 절연막(5048)으로서 사용하는 것이 또한 가능하다.

도 14a, 도 14b, 도 14c를 참조한다. 이어서, 제 2 중간 절연막(5054)이 실리콘 질화물막으로 형성된다. 다음 단계에서, 유기 수지로 이루어진 제 3 중간 절연막(5056)이 0.5 내지 3㎛의 두께로 형성된다. 폴리마이드(polymide), 아크릴 수지, 폴리이미도아미드(polyimidoamide)중의 하나가 상기 유기 수지막을 위해 사용된다. 상기 유기 수지막의 장점으로 언급되는 것은 그 막을 형성하는 방법이 쉽다는 것과, 그 막을 두껍게 하는 것이 용이하다는 것과, 상기 유기 수지의 작은 유전 상수(dielectric capacity)로 인해 기생 커패시턴스(parasitic capacitance)가 낮춰질 수 있다는 것과, 그 막의 표면의 평편도가 우수하다는 것이다. 부수적으로 상술하지 않은 유기 수지막이 사용될 수 있다.

이어서, 상기 제 3 중간 절연막(5056) 부분이 에칭되고, 흑색 매트릭스(5055)가 상기 픽셀 TFT의 드레인 전극(5053)에 걸쳐 그 사이에 삽입된 상기 제 2 중간 절연막(5054)으로 형성된다. 본 실시예에서, Ti(티타늄)가 상기 흑색 매트릭스(5055)로 사용된다. 그런데, 본 실시예에서, 보유 커패시턴스(5058; retention capacitance)가 상기 픽셀 TFT와 상기 흑색 매트릭스(5055) 사이에 형성된다.

이어서, 접촉 구멍이 상기 제 2 중간 절연막(5054) 및 제 3 중간 절연막(5056)에 형성되고, 픽셀 전극(5057)이 120 nm의 두께로 형성된다. 여기서, 본 실시예는 전송형(transmission type) 활성 매트릭스 타입 액정 표시 장치를 예시하므로, ITO(인듐 주석 산화물) 등의 투명한 전도성막이 상기 픽셀 전극(5057)을 형성하는 전도성막으로 사용된다.

이어서, 전체 기판이 전체적으로 수소를 첨가하기 위해(hydrogenizing) 1 내지 2 시간 동안 350℃의 수소 대기에서 가열되어, 상기 막 내의 결합되지 않은 화학 결합 손(dangling bond; 특히 활성층에서)이 보상된다. 부수적으로 상기 수소 첨가는 가스를 플라즈마로 변화하여 제조된 수소를 사용하여 수행된다.

상기 CMOS 기판과 상기 픽셀 매트릭스 회로가 동일한 기판에 형성되는 활성 매트릭스 기판이 상기 단계를 거쳐 완성된다.

다음으로, 상기 단계에 의해 준비된 상기 활성 매트릭스 기판을 기반으로 상기 활성 매트릭스 타입 액정 표시 장치를 가공하는 공정을 기술한다.

방향성막(5059; orientation film)이 도 14b의 상태에서 상기 활성 매트릭스 기판 상에 형성된다. 본 실시예에서, 폴리이미드(polyimide)가 상기 방향성막(5059)을 위해 사용된다. 이어서, 카운터 기판(counter substrate)이 준비된다. 상기 카운터 기판은 유리 기판(5060), 투명한 전도성막으로 이루어진 카운터 전극(5061)과, 방향성막(5062)으로 설정된다.

본 실시예에서, 상기 방향성막(5062)은 폴리이미드막이다. 상기 방향성막(5062)이 형성된 후, 마찰(rubbing)된다. 그런데, 본 실시예에서, 비교적 넓은 전 경사각(pretilt angle)을 갖는 폴리이미드가 상기 방향성막(5062)을 위해 사용되었다.

이어서, 상기 단계를 거친 상기 활성 매트릭스 기판과 상기 카운터 기판은 밀봉 부재(도시되지 않음), 스페이서(도시되지 않음) 등을 통해 알려져 있는 셀 조립 단계(cell assemblage step)에 의해 서로 고정된다. 그 후, 액정(5063) 상기 두 기판 사이에 부어지고, 그 결과적인 구조물은 밀봉재(도시되지 않음)로 완전히 밀봉된다. 본 실시예에서, 네마틱(nematic) 액정이 상기 액정(5063)으로 사용된다.

그 다음, 도 14c에 도시된 바와 같은 상기 활성 매트릭스 타입 전송 액정 표시 장치가 완성된다.

부수적으로, 상기 비결정질 실리콘막은 본 실시예에 설명된 바와 같은 상기 비결정질 실리콘막 결정화 방법 대신에 레이저 빔(전형적으로, 엑시머 레이저 빔)을 사용하여 결정화될 수도 있다.

이외에, 다른 공정이 "스마트 컷(Smart Cut)", "시목스(SIMOX)", "엘트란(ELTRAN)" 등의 SOI 구조물(SOI 기판)을 사용하여 상기 다결정질 실리콘막의 사용을 대신하여 수행될 수 있다.

여기서, 본 실시예에 따른 상기 활성 매트릭스 타입 전송 액정 표시 장치의 작동 결과는 도 19, 도 20a, 도 20b, 도 20c를 참조하여 설명된다. 도 19는 본 실시예에서의 디지털 데이터를 위한 직병렬 변환(SPC) 회로가 작동될 때 얻어진 오실로그램(oscillogram)을 예시한다.

클럭 발생기(CLK_GEN_L 또는 CLK_GEN_R)로부터의 클럭 신호의 출력 파형이 도 19에 도시된다. 상기 도면에서, 기호 Ref1 는 클럭 신호(CK40_O; 약 40MHz에서의)의 출력 파형을, 기호 Ref2 는 클럭 신호(CK20_O; 약 20MHz에서의)의 출력 파형을, 기호 Ref3은 클럭 신호(CK10_O; 약 10MHz에서의)의 출력 파형을 지시한다. 부수적으로, 기호 Ref5는 리셋 펄스(RES)를 표시하는 반면, 기호 Ref4는 상기 SPC 회로에서 상기 리셋 펄스를 실제로 측정하여 얻어진 신호 파형을 표시한다.

도 20a, 20b, 20c는 8-비트의 디지털 데이터 중에 가장 덜 중요한 비트의 디지털 데이터가 입력된 상기 SPC/비트-1 회로의 출력 파형을 예시한다.

도 20a에 도시된 것은 상기 SPC/비트-1 회로의 제 1 단계(단계 1)의 SPC 기본 유닛으로 입력된 상기 약 40 MHz의 클럭 신호(Ref1)와 80 MHz(Ref2)의 디지털 데이터와, 상기 SPC 기본 유닛의 출력 노드(OUT100 및 OUT200)로부터 각각 전달된 상기 40 MHz의 두 개의 병렬 디지털 데이터(Ref 3 및 Ref4)이다. 또한 상기 리셋 펄스(Ref5)도 도시된다.

80 MHz의 디지털 데이터(Ref2)가 상기 SPC/비트-1 회로의 입력 노드(IN)에 공급된다. 상기 80 MHz 디지털 데이터는 직렬 디지털 데이터이며, 이는 상기 최좌단 펄스로부터 연속적으로 Hi(높음), Lo(낮음), Lo, Hi, Lo, Lo, Hi와 Hi의 레벨을 갖는다. 부수적으로, 상기 80 MHz의 직렬 디지털 데이터는 도 5의 타이밍 도표에서 디지털 데이터 열에 지시된 데이터(A, D, G, H)가 레벨 Hi인 반면, 다른 데이터는 레벨 Lo인 경우에 상응한다.

상기 출력 노드(OUT100 및 OUT200)로부터 각각 전달된 디지털 데이터(Ref3 및 Ref4)로부터, 그 입력된 디지털 데이터(Ref2)는 1/2로 낮춰진 주파수(약 40 MHz)를 갖고 상기 두 개의 병렬 디지털 데이터(Ref3 및 Ref4)로 전환된 상태를 보인다. 이 상태는 디지털 데이터 열에서의 Hi 데이터(A, D, G, H)가 상기 출력 노 드(OUT100 및 OUT200)로부터 각각 전달되는 시퀀스에 따라 도 5의 타이밍 도표를 참조하여 명확해진다.

도 20b에 도시된 것은 상기 SPC/비트-1 회로의 제 2 단계(단계 2)의 상기 SPC 기본 유닛으로 입력된 40 MHz의 디지털 데이터(Ref2)와 약 20 MHz(Ref1)의 클럭 시그널(CK20)과, 상기 SPC 기본 유닛의 출력 노드(OUT110 및 OUT120)로부터 각각 전달된 두 개의 디지털 데이터 20MHz(Ref3 및 Ref4)이다. 또한 상기 리셋 펄스(Ref5)도 도시되었다.

또한 도 20b에서, 상기 출력 노드(OUT110 및 OUT120)로부터 각각 전달된 디지털 데이터(Ref3 및 Ref4)로부터, 상기 입력된 디지털 데이터(Ref2)가 1/2로 낮춰진 주파수(약 20 MHz)를 갖고 두 개의 병렬 디지털 데이터(Ref3 및 Ref4)로 변환되는 상태가 보여진다.

그밖에, 도 20C에 도시된 것은 상기 SPC/비트-1 회로의 제 3 단계(단계 3)의 SPC 기본 유닛에 입력된 20 MHz의 디지털 데이터(Ref2)와 약 10MHz(Ref1)의 클럭 시그널(CK10)과, 상기 SPC기본 유닛의 출력 노드(OUT111 및 OUT112)로부터 각각 전달된 10 MHz의 병렬 디지털 데이터(Ref3 및 Ref4)이다. 또한 리셋 펄스(Ref5)도 도시되었다.

또한 도 20c에서, 상기 출력 노드(OUT111 및 OUT112)로부터 각각 전달된 디지털 데이터(Ref3 및 Ref4)로부터, 상기 입력된 디지털 데이터(Ref2)가 1/2로 낮춰진 주파수(약 10 MHz)를 갖고 두 개의 병렬 디지털 데이터(Ref3 및 Ref4)로 변환되는 상태가 보여진다.

상기에 예시하였듯이, 본 발명에 따른 디지털 데이터용 상기 직병렬 변환(SPC) 회로는 입력된 디지털 데이터의 주파수가 약 80 MHz의 높은 주파수였음에도 불구하고 안정적인 작동을 보였다. 부가하여, 이번에 제조된 본 발명에 따른 SPC 회로의 최고 작동 주파수는 140 MHz(입력된 디지털 데이터는 140 MHz이고, 클럭 시그널은 70 MHz)였다.

(실시예 4)

본 실시예에서, 상기 실시예 3에 설명된 바와 같이 본 발명에 따른 디지털 데이터용 직병렬 변환(SPC) 회로를 포함하는 활성 매트릭스 타입 액정 표시 장치를 가동하는 공정의 다른 예를 설명한다. 또한 본 실시예에서, 복수의 TFT가 절연 표면을 갖는 기판 상에 형성되고, 본 발명에 따른 상기 활성 매트릭스 회로, 소스 신호 라인 구동기 회로, 게이트 신호 라인 구동기 회로, SPC 회로와 다른 주변 회로가 상기와 동일한 기판 상에 형성된다. 여기서, 상기 CMOS 회로의 기본 장치인 변환 회로가 도 15a 내지 도 15e와 도 16a 내지 도 16c를 참조하여 설명된다.

도 15a 내지 도 15e를 참조한다. 유리 기판, 플라스틱 기판, 세라믹 기판 등이 기판(6001)으로서 사용될 수 있다. 또한 실리콘 기판 또는 그 표면이 실리콘 산화물막 또는 실리콘 질화물막과 같은 절연막으로 형성된 스테인리스 스틸 기판으로 대표되는 금속 기판을 사용하는 것도 가능하다.

실리콘 질화물막으로 이루어진 기초막(6002; underlying film)과, 실리콘 산화물막으로 이루어진 기초막(6003)이 상기 TFT가 형성될 기판(6001)의 표면 상에 형성된다. 상기 기초막은 플라즈마 CVD 또는 스퍼터링에 의해 형성되고 TFT에 해 로운 어떠한 불순물이 상기 기판(6001)으로부터 반도체 층으로 확산하는 것을 방지하기 위해 구비된다. 이 목적을 위해, 실리콘 질화물막으로 이루어진 기초막(6002) 이 20 내지 100 nm, 전형적으로는 50 nm의 두께로 형성될 수 있는 반면, 실리콘 산화물막으로 이루어진 대리막(subbing film)은 50 내지 500 nm, 전형적으로는 150 내지 200 nm의 두께로 형성된다.

물론, 실리콘 질화물막으로 이루어진 상기 기초막(6002) 또는 실리콘 산화물막으로 이루어진 상기 기초막(6003) 중의 하나만을 형성하는 것도 가능하다. 상기 예에서, 그 이중층 구조(double-layer structure)는 TFT의 신뢰성을 고려할 때 가장 바람직하다.

상기 대리막(6003)과 접촉하여 형성되는 반도체 층은 바람직하게는 플라즈마 CVD, 감압 CVD(reduced-pressure CVD) 또는 스퍼터링과 같은 막 형성 방법에 의해 형성된 비결정질 반도체가 레이저 결정화 또는 열적 풀림에 근거한 고상 성장 방법(solid-phase growth method)에 의해 결정화되도록 제조된 결정질 반도체로 이루어져야 한다. 또한 상기 막 형성 방법에 의해 형성된 미세 결정질 반도체(microcrystalline semiconductor)를 적용하는 것도 가능하다. 예기에 적용가능한 반도체 재료는 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄 합금과 탄화 규소(silicon carbide)이다. 부가적으로, 갈륨 비화물(gallium arsenide)과 같은 화합물 반도체 재료도 사용가능하다.

상기 반도체 층은 10 내지 100 nm, 전형적으로 50 nm 두께로 형성된다. 플라즈마 CVD에 의해 제조된 비결정질 반도체막은 10 내지 40 atoms%의 비율의 수소 를 함유한다. 이 점에 있어서, 상기 비결정질 반도체막은 바람직하게는 결정화 단계에 우선하여 400 내지 500℃에서 열처리 단계를 수행하여 5 atoms%이하의 수소 함량으로 수소를 제거하여야 한다. 그밖에, 비결정질 실리콘막은 스퍼터링 또는 증착(vapor deposition)과 같은 다른 제조 방법에 의해 형성될 수 있다. 이 경우에, 상기 막에 함유된 산소와 질소와 같은 불순물 소자는 바람직하게는 충분히 감소되어야 한다.

부가해서, 상기 기초막과 상기 비결정질 반도체막은 동일한 막 형성 방법에 의해 형성될 수 있으므로, 기초막(6002), 기초막(6003)과 다른 반도체 층은 연속적으로 형성될 수 있다. 개개의 막이 형성된 후, 그들의 표면은 대기 중의 공기와 접촉하지 않아, 그 표면의 오염이 방지된다. 결과적으로, TFT의 특성에서 분산(dispersion)을 일으키는 원인 중의 하나가 제거될 수 있다.

상기 비결정질 반도체를 결정화 단계는 알려진 기술인 레이저 결정화 또는 열적 결정화를 사용할 수 있다. 또한 촉매 소자를 사용한 열적 결정화 기술에 근거한 결정질 반도체막을 사용하는 것도 가능하다. 더욱이, 촉매 소자를 사용한 열적 결정화 기술에 의해 형성된 결정질 반도체막이 상기 촉매 소자를 제거하기 위해 제거 단계(gettering step)를 거칠 때, 우수한 TFT 특성이 얻어질 수 있다.

이렇게 형성된 결정질 반도체막은 제 1 포토마스크를 사용하여 알려진 패터닝에 따라 레지스트 마스크(resist mask)로 씌워지고, 건조 에칭(dry etching)에 의해 제 1 고립(insular) 반도체 층(6005; 활성 층)과 제 2 고립 반도체 층(6004; 활성층)으로 패터닝된다.

다음에, 제 2 절연 반도체층(6004)과 제 1 절연 반도체층(6005)의 표면은 산화규소나 질화규소를 주요 성분으로 갖는 게이트 절연막(6006)으로 커버된다. 게이트 절연막(6006)은 플라즈마 CVD에 의해 형성될 수 있으며, 또는 10 내지 200nm, 바람직하게는 50 내지 150nm 두께의 스퍼터링에 의해 형성될 수 있다(도 15a).

게다가, 제 2 절연 반도체층(6004)과 제 1 절연 반도체층(6005)의 채널 형성 영역을 커버하는 레지스트 마스크(6007, 6008)는 제 1 포토마스크를 이용하여 형성된다. 이 경우에, 레지스트 마스크(6009)는 와이어링 라인 배치 영역에 형성될 수도 있다.

그후에, 제 2 불순물 영역을 형성하는 단계는 n-전도성 타입을 부여하는 불순물 성분으로 도핑하므로써 실시된다. 불순물 성분으로서는 인(P), 비소(As), 안티몬(Sb) 등이 알려져 있으며, 이 불순물 성분은 결정질의 반도체 물질에 n-전도성 타입을 부여한다. 이 실시예에서는 인 성분이 사용되며 도핑을 위하여 인화수소(PH₃)로 도핑된 이온이 사용된다. 이 단계에서 기초 반도체층을 인 성분으로 도핑하기 위하여 인 성분이 게이트 절연막(6006)을 통과하기 때문에, 이온 도핑의 가속 전압은 80KeV보다 약간 높은 전압으로 설정된다. 도펀트로서 반도체층에 도입된 인 성분의 농도는, 바람직하게는 1×10¹⁶ 내지 1×10¹⁹atoms/cm³내에 설정되어야 한다. 여기서, 농도는 1×10¹⁹atoms/cm³으로 설정된다. 따라서, 반도체층에는 인 성분으로 도핑된 영역(6010, 6011)들이 형성된다. 여기에 형성된 제 2 불순물 영역의 일부는 LDD 영역으로서 작용한다(도 15b).

레지스트 마스크를 제거하기 위해서, 상업적으로 이용가능한 알칼리성의 방출액이 자주 사용될 수 있지만 이 실시예에서는 에시(ashing)를 사용하는 것이 효과적이다. 에시는, 산화상태의 대기에서 플라즈마를 발생시킨 후, 레지스트를 제거하기 위해서 이 플라즈마에 경화된 레지스터를 노출하는 방법이다. 이 실시예에서는 대기 상태의 산소에 수증기를 첨가하는 것이 효과적이다.

그 후에, 게이트 절연막(6006)의 표면상에 제 1 전도층(6012)이 형성된다. 제 1 전도층(6012)은 전기적 전도성 물질을 이용하여 형성되며, 이 물질의 주요 성분은 Ta, Ti, Mo, W 성분들 중에서 선택된 성분이다. 게다가, 제 1 전도층(6012)의 두께는 10 내지 100nm, 바람직하게는 150 내지 400 nm로 설정될 수 있다(도 15c).

예를 들어, WMo, TaN, MoTa, WSix(여기서 2.4<x<2,7를 유지함)와 같은 성분들 중 임의의 성분을 이용할 수 있다.

Ta, Ti, Mo 또는 W와 같은 전도성 물질은 Al 또는 Cu 성분과 비교하여 저항면에서 더 높다. 그러나 이 실시예에서 전도성 물질은 제조하고자 하는 회로의 면적과 관련하여 약 100cm²의 가장 큰 면적에 부여될 때에도 문제없이 사용될 수 있다.

다음에, 레지스트 마스크(6013, 6014, 6015, 6016)들은 제 3 포토마스크를 이용하여 형성된다. 레지스트 마스크(6013)는 p-채널 TFT의 게이트 전극을 형성하는 역할을 하며, 다른 레지스트 마스크(6015, 6016)들은 각각 이 레지스트 마스크 의 게이트 와이어링 라인과 게이트 버스 라인을 형성하는 역할을 한다. 게다가, 레지스트 마스크(6014)는 제 1 절연 반도체층(6005)의 표면 전체를 커버링하여 형성되며, 이 마스크는 다음 단계에서 반도체층에 불순물이 도입되는지를 체킹하기 위한 마스크로서 제공된다.

제 1 전도층에서 불필요한 부분들은 드라이 에칭을 통하여 제거되며, 그 결과 제 2 게이트 전극(6017)과, 게이트 와이어링 라인(6019)과, 게이트 버스 라인(6020)을 형성한다. 이 실시예에서, 에칭 후에 잔류하는 잔여물을 제거하는 데는 에시가 효과적이다.

그후에, 나머지 레지스트 마스크(6013, 6014, 6015, 6016)들에 있어서, 제 3 불순물 영역을 형성하는 단계는 내부에 p-채널 TFT를 형성하기 위한 제 2 절연 반도체층(6004)의 일부가 p-전도성 타입을 부여하는 불순물 성분으로 도핑되는 식으로 수행된다. 불순물 성분으로서는 붕소(B), 알루미늄(Al), 갈륨(Ga)이 알려져 있으며, 이 불순물 성분은 p-전도성 타입을 부여한다. 이 실시예에서, 불순물 성분으로서는 붕소가 사용되며 이온 도핑은 다이보론(B₂H₆)으로 실시된다. 또한 이 경우에, 보론 성분을 2×10²⁰atoms/cm³으로 도입하기 위해서 이온 도핑의 가속 전압은 80KeV로 설정된다. 따라서, 고농도의 보론 성분으로 도핑된 제 3 불순물 영역(6021, 6022)들은 도 15d에 도시한 바와 같이 형성된다.

도 15d의 단계에서 제공된 레지스트 마스크가 제거된 후에, 레지스트 마스크(6023, 6024, 6025)들은 제 4 포토마스크를 이용하여 형성된다. 제 4 포토 마스크는 n-채널 TFT의 게이트 전극을 형성하는 역할을 하며, 제 1 게이트 전극(6026)은 드라이 에칭에 의해 형성된다. 이 경우에, 제 1 게이트 전극(6026)은 게이트 절연막을 통하여 제 2 불순물 영역(6010, 6011)의 일부를 오버랩하도록 형성된다(도 15e).

게다가, 레지스트 마스크(6023, 6024, 6025)들이 완전히 제거된 후에, 제 5 포토마스크를 사용하여 레지스트 마스크(6029, 6030, 6031)들이 형성된다(도 16a와 관련됨). 레지스트 마스크(6030)는 제 1 게이트 전극(6026)을 커버하도록 형성되며, 또한 제 2 불순물 영역(6010, 6011)의 일부를 오버랩하도록 형성된다. 달리 말해서, 레지스트 마스크(6030)는 각 LDD 영역의 상쇄 크기를 결정하는 역할을 한다.

여기서, 게이트 절연막의 일부는 레지스트 마스크(6030)를 이용하여 제거될 수도 있으므로 제 1 불순물 영역이 형성되어야 하는 반도체층의 표면 부분을 미리 노출시키게 된다. 이러한 계획하에서, n-전도성 타입을 부여하는 불순물 성분으로 도핑하는 다음 단계는 효과적으로 수행될 수 있다.

다음에, 제 1 불순물 영역을 형성하는 단계는 n-전도성 타입을 부여하는 불순물 성분으로 도핑하므로써 수행된다. 따라서, 소스 영역의 역할을 하는 제 1 불순물 영역(6032)과 드레인 영역의 역할을 하는 제 2 불순물 영역(6033)이 형성된다. 이 실시예에서, 도핑을 위해 인화수소(PH₃)로 도핑된 이온이 사용된다. 또한 이 단계에서 기초 반도체층을 인 성분으로 도핑하기 위해서 인 성분이 게이트 절연 막(6006)을 통과하며 이온 도핑의 가속 전압은 약간 높은 80KeV로 설정된다. 이 영역에서 인 성분의 농도는 n-전도성 타입을 부여하는 제 1 불순물 성분으로 도핑하는 단계에서보다 더 높으며, 바람직하게는 1×10¹⁹ 내지 1×10²¹atoms/cm³으로 설정되어야 한다. 이 실시예에서, 농도는 1×10²⁰atoms/cm³으로 설정된다(도 16a).

그 후에, 제 1 중간 절연막(6034)과 제 2 중간 절연막(6035)은 게이트 절연막(6006)과, 제 1 게이트 전극(6026)과, 제 2 게이트 전극(6017)과, 게이트 와이어링 라인(6027)과, 게이트 버스 라인(6028)의 표면상에 형성된다. 제 1 중간 절연막(6034)은 질화규소막이며 50nm 두께로 형성된다. 한편, 제 2 중간 절연막(6035)은 산화규소막이며 950nm 두께로 형성된다.

여기에 형성된 질화규소막의 제 1 중간 절연막(6034)은 다음 단계의 열처리를 수행하기 위해 필요한다. 이 막은 제 1 게이트 전극(6026)과, 제 2 게이트 전극(6017)과, 게이트 와이어링 라인(6027)과, 게이트 버스 라인(6028)의 표면이 산화하는 것을 억제하는 데 효과적이다.

열처리 단계는 n-전도성 타입과 p-전도성 타입을 부여하며 개별 농도로서 도입되는 불순물 성분을 작용시키기 위해 수행될 필요가 있다. 이 단계는 전기 가열노에 의한 열적 어닐링, 엑시머 레이저에 의한 레이저 어닐링, 또는 할로겐 램프에 의한 열적 급속 어닐링(RTA)에 의해 수행될 수 있다. 레이저 어닐링은 낮은 기판 가열 온도에서 불순물 성분을 활성시킬 수 있지만, 게이트 전극 아래에 숨겨진 영역에서는 불순물 성분을 활성시키기는 곤란하다. 이 경우에서의 조건은 질소 대기이며, 300 내지 700^oC의 가열 온도, 바람직하게는 350 내지 550^oC이다. 이 실시예에서 열처리는 450^oC에서 2시간 동안 실시된다.

열처리 단계에서, 기존의 질소 대기에 3 내지 90%의 수소가 첨가될 수 있다. 게다가, 열처리 단계 이후에는 3 내지 100% 수소를 함유하는 대기에서 150 내지 500^oC의 온도로, 바람직하게는 2 내지 12시간동안 300 내지 450^oC의 온도로 수소화 단계가 실시되어야 한다. 달리, 수소 플라즈마 공정은 150 내지 500^oC, 바람직하게는 200 내지 450^oC의 기판 온도에서 수행될 수 있다. 이러한 계획하에서, 결점이 보강된 수소는 반도체층에 또는 이 반도체층의 경계면에 잔류하며, 이로써 TFT의 특성은 향상될 수 있다.

그 후에, 제 1 절연막(6034)과 제 2 절연막(6035)은 제 6 포토마스크를 사용하므로써 소정의 레지스트 마스크로 오버랩되며, 각 TFT의 소스 영역과 드레인 영역에 도달하는 접촉구멍들로 에칭하므로써 형성된다. 게다가, 제 2 전도층이 형성되며, 제 7 포토마스크를 이용하는 패터닝 단계에 의해 형성된다. 이 실시예에서, 전극을 위한 제 2 전도층은 100nm 두께의 Ti막과, Ti를 함유하며 300nm 두께의 Al과, 150nm 두께의 Ti막이 스퍼터링에 의해 연속적으로 형성된 삼중층 구조로 형성된다(도시 안함).

상기 단계로 인하여, p-채널 TFT가 자가-정렬 형태로 형성되며 n-채널 TFT가 비자가-정렬 형태로 형성된다.

CMOS 회로의 n-채널 TFT는 채널 형성 영역(6042)과, 제 1 불순물 영역(6045, 6046)과, 제 2 불순물 영역(6043, 6044)으로 형성된다. 여기서, 제 2 불순물 영역(6043, 6044)은 각각 게이트 전극이 오버랩하는 영역(GOLD 영역: 6043a, 6044)과 게이트 전극이 오버랩하지 않는 영역(LDD 영역)에 의해 각각 구성된다. 게다가, 제 1 불순물 영역(6045)은 소스 영역이 되며, 한편 제 1 불순물 영역(6046)은 드레인 영역이 된다.

한편, p-채널 TFT는 채널-형성 영역(6039)과 제 3 불순물 영역(6040, 6041)으로 형성된다. 게다가, 제 3 불순물 영역(6040)은 소스 영역이 되며 제 3 불순물 영역(6041)은 드레인 영역이 된다(도 16b).

부가로, 도 16c는 인버터 회로의 평면도를 도시하며, TFT 부분의 A-A'단면 구조와, 게이트 와이어링 라인 부분의 B-B'단면 구조와, 게이트 버스 라인의 C-C'단면 구조는 도 16b의 도면에 해당한다. 이 실시예에서, 게이트 전극과, 게이트 와이어링 라인과, 게이트 버스 라인은 제 1 전도층으로부터 형성된다.

도 15a 내지 도 15e와 도 16a 내지 도 16c에는 n-채널 TFT와 p-채널 TFT가 상호 보완 방식으로 조합된 CMOS 회로를 일실시예로서 도시하지만 n-채널 TFT를 이용하는 NMOS 회로, 활성 매트릭스 회로 등이 유사하게 제조된다.

이와 같이 준비된 활성 매트릭스 기판은 실시예 3과 동일한 방법에 의해 활성 매트릭스 타입의 액정 표시 장치로 제작된다.

(실시예 5)

상술한 실시예 3과 실시예 4의 활성 매트릭스 형태의 액정 표시 장치에서, 표시 모드로서 네마틱 액정에 기초한 TN 모드가 사용되지만 또한 다른 표시 모드가 사용될 수 있다.

추가로, 활성 매트릭스 타입의 액정 표시 장치는 빠른 응답 시간을 갖는 반강자성 액정이나 강자성 액정을 이용하여 제작될 수도 있다.

예를 들어, 1998년 H. Furue 외 복수에 의해 SID에서 발표된 "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability"; 1997년 T. Yoshida 외 복수에 의해 SID DIGEST에서 발표된 "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" 841쪽; 1996년 S. Inui 외 복수에 의해 J. Mater. Chem. 6(4)에서 발표된 "Thresholdless antiferroelectricity in liquid crystals and its application to displays" 671 내지 673쪽; 미국특허 제 5,594,569 호에 기재된 액정을 사용할 수 있다.

임의의 온도 범위에서 반강자성 상태를 나타내는 액정은 "반강자성 액정(antiferroelectric liquid crystal)"으로 정된다. 반강자성 액정을 갖는 혼합된 액정은, 투과율이 전계에 대하여 계속해서 변화하는 전기 광학적 응답 특성을 나타내는 소위 "임계값 없이 혼합된 반강자성 액정(thresholdless mized antiferroelectric liquid crystal)"을 포함한다. 임계값 없이 혼합된 반강자성 액정은 소위 "V형 전기 광학적 응답 특성(V-shaped electrooptic response characteristic)"을 나타내는 것을 포함하며, 구동 전압이 약 ±2.5V(셀 두께가 약 1 내지 2 ㎛임)인 것이 발견되었다.

이와 관련하여, 도 24는 V형 전기 광학적 응답을 나타내는 임계값 없이 혼합된 반강자성 액정의 "적용된 전압에 대한 광학적 투과율(optical transmittance versus applied voltage)" 특성을 보여주는 실시예를 도시한다. 도 24에 도시한 그래프의 세로 좌표축은 적용된 전압을 나타낸다. 그런데, 액정 표시 장치의 입구측에서 편광자의 전달축은, 액정 표시 장치의 마찰 방향과 거의 일치하는 임계값 없이 혼합된 반강자성 액정의 스멕틱층(smectic layer)의 법선 방향에 대해 실질적으로 평행하게 설정된다. 게다가, 표시 장치의 출구측에서 편광자의 전달축은 입구측에서 편광자의 전달축과 거의 직각으로 설정된다.

도 24에서 알 수 있는 바와 같이, 저전압 구동 및 계층 표시는 임계값 없이 혼합된 반강자성 액정이 적용될 때 가능하게 된다.

저전압 구동의 임계값 없이 혼합된 반강자성 액정이 본 발명에 따른 디지털 데이터용 직병렬 변환(SPC) 회로를 포함하는 활성 매트릭스 타입의 액정 표시 장치에 사용되는 경우에서조차도 DAC(D/A 변환 회로)의 출력 전압은 낮아질 수 있으며, 그 결과 DAC의 작동 공급 전압은 낮아지며, 구동장치의 작동 공급 전압은 낮게 설정될 수 있다. 따라서 활성 매트릭스 타입의 액정 표시 장치의 낮은 전력 손실과 높은 신뢰도를 실현할 수 있다.

그 결과, 상술한 바와 같이 저전압 구동의 임계값 없이 혼합된 반강자성 액정을 사용함으로써 LDD 영역(낮은 농도의 불순물 영역)이 비교적 좁게 형성(예를 들어 0nm 내지 500nm, 또는 0nm 내지 200nm)되는 TFT를 이용하는 경우에도 효과적이다.

일반적으로, 임계값 없이 혼합된 반강자성 액정은 대규모의 자연스런 편광을 나타내며, 그 자체로서 큰 유전 상수를 갖는다. 그 결과, 임계값 없이 혼합된 반강자성 액정이 액정 표시 장치에 사용되는 경우에, 표시 장치의 픽셀은 비교적 큰 값을 갖는 보유 능력을 요구한다. 사용하고자 하는 임계값 없이 혼합된 반강자성 액정은, 바람직하게는 자연스런 작은 편광을 가져야 한다.

덧붙여 말하자면, 저전압 구동은 상술한 임계값 없이 혼합된 반강자성 액정을 사용함으로써 실현되기 때문에, 활성 매트릭스 타입의 액정 표시 장치의 전력 소실은 감소될 수 있다.

게다가, 본 발명에 따른 액정 표시 장치의 표시 매체로서 도 24에 도시한 바와 같은 전기 광학 특성을 갖는 임의의 액정이 사용될 수 있다.

또한, 본 발명에 따른 SPC 회로를 포함하는 활성 매트릭스 타입의 반도체 장치를 위하여, 광학 특성이 적용 전압에 응답하여 변조될 수 있는 임의의 다른 표시 매체가 사용될 수 있다. 일실시예로서, 발광 소자가 사용될 수도 있다.

또 달리, TFT와는 별개로, 활성 매트릭스 타입의 액정 표시 장치의 활성 매트릭스 회로를 구성하는 활성 소자로서 MIM 소자 등이 사용될 수도 있다.

또한, 비록 상부 게이트 타입의 TFT가 상술한 실시예 3과 실시예 4로서 설명되었지만, 본 발명에 따른 SPC 회로를 포함하는 활성 매트릭스 타입의 반도체 표시 장치(보통, 액정 표시 장치)가 역 스테거 타입과 같은 하부 게이트 타입의 TFT로 제작될 수도 있다.

(실시예 6)

본 발명에 따른 디지털 데이터용 직병렬 변환(SPC) 회로를 적용하는 (활성 매트릭스 타입의 액정 표시 장치를 커버링하는)활성 매트릭스 타입의 반도체 표시 장치는 여러 가지 응용분야를 갖는다. 이 실시예에서, 본 발명의 SPC 회로를 적용하는 활성 매트릭스 타입의 반도체 장치가 결합된 각 반도체 장치나 산출물을 설명한다.

상기 반도체 장치나 산출물로서는 비디오 카메라, 스틸 카메라, 프로젝터, 헤드장착 타입의 표시, 자동차 항해 설비, 퍼스널 컴퓨터, 휴대용 정보 단말기(예를 들어, 이동가능한 컴퓨터 또는 휴대용 전화기 세트) 등등이 있다. 이들의 실시예를 도 17a와 17b 및 도 18a 내지 18e에 도시한다.

도 17a는 프런트 타입의 프로젝터를 도시하며, 이 프로젝터는 몸체(10001)와, 활성 매트릭스 타입의 반도체 표시 장치(10002: 보통, 액정 표시 장치)와, 광원(10003)과, 광학 시스템(10004)과, 스크린(10005)으로 구성된다. 덧붙여 말하자면, 단일 반도체 표시 장치를 포함하는 프런트 타입의 프로젝터를 도 17a에 일실시예로서 나타냈지만, 활성 매트릭스 타입의 3개의 반도체 표시 장치(이 장치는 칼라 R, G, B의 각 광에 해당함)에 의해 더 높은 해상도와 더 높은 선명도의 프런트 타입 프로젝터가 실현될 수 있다.

도 17b는 리어 타입의 프로젝터를 도시하며, 여기서 도면부호 10006은 몸체를 표시하고, 도면부호 10007은 활성 매트릭스 타입의 반도체 표시 장치를, 도면부호 10008은 광원을, 도면부호 10009는 리플렉터를, 도면부호 10010은 스크린을 표시한다. 이 도 17b에서, 리어 타입의 프로젝터는 활성 매트릭스 타입의 3개의 반도체 표시 장치(이 장치는 칼라 R, G, B의 각 광에 해당함)를 포함한다.

도 18a는 휴대용 전화기 세트를 도시하며, 이 휴대용 전화기 세트는 몸체(11001)와, 보이스 출력 유닛(11002)과, 보이스 입력 유닛(11003)과, 활성 매트릭스 타입의 반도체 표시 장치(11004)와, 작동 스위치(11005)와, 안테나(11006)로 구성된다.

도 18b는 비디오 카메라를 도시하며, 이 비디오 카메라는 몸체(12001)와, 활성 매트릭스 타입의 반도체 표시 장치(12002)와, 사운드 입력 유닛(12003)과, 작동 스위치(12004)와, 배터리(12005)와, 이미지 수용 유닛(12006)으로 구성된다.

도 18c는 이동가능한 컴퓨터를 도시하며, 이 컴퓨터는 몸체(13001)와, 카메라 유닛(13002)과, 이미지 수용 유닛(13003)과, 작동 스위치(13004)와, 활성 매트릭스 타입의 반도체 표시 장치(13005)로 구성된다.

도 18d는 헤드 장착 타입의 표시를 도시하며, 이 표시는 몸체(14001)와, 활성 매트릭스 타입의 반도체 표시 장치(14002)로 구성된다.

도 18e는 휴대용 북(전자 북)을 도시하며, 이 북은 몸체(15001)와, 활성 매트릭스 타입의 반도체 표시 장치(15002, 15003)와, 저장 매체(15004)와, 작동 스위치(15005)와, 안테나(15006)로 구성된다.

(실시예 7)

이 실시예에서는 본 발명에 따른 디지털 데이터용 직병렬 변환(SPC) 회로를 포함하는 활성 매트릭스 타입의 액정 표시 장치를 제조하기 위한 제조방법의 다른 실시예를 도시한다. 그런데, 이 실시예에서는 실시예 3에서 설명된 제조방법의 일실시예에서와 실질적으로 동일한 프로세스를, 특별하게 규정되지 않은 부품들에 적 용할 수 있다.

본 실시예의 일례로서, 도 11a의 상태에서는 촉매 성분의 도핑 단계로서 비정질 규소막(5003)의 표면 전체는 마스크 절연막(5004)을 사용하지 않고도 니켈 아세테이트 용액으로 코팅된다.

촉매 성분의 도핑 단계의 종결 후에, 최종 기판은 한 시간 가량 450^oC에서 탈수소화된다. 그후에, 비정질 규소막(5003)은, 비활성 대기, 수소 대기, 또는 산소 대기에서 4 내지 24 시간동안 500 내지 960^oC(보통, 550 내지 650^oC)의 온도로 최종 기판에 열처리를 실시함으로써 결정된다. 이 실시예에서, 8시간 동안 질소 대기에서 590^oC로 열처리가 실시된다.

그 후에, 촉매 성분을 제거하기 위한 열처리(촉매 성분을 제거하기 위한 프로세스)가 실시된다. 이 실시예의 경우에, 열처리의 대기는 할로겐 성분을 함유하는 원인이 되며, 할로겐 성분에 의해 촉매 성분을 제거하는 제거 효과가 이용된다. 여기서, 할로겐 성분에 기초하여 제거 효과를 만족할 만하게 얻기 위해서, 열처리는 700^oC 이상의 온도에서 실시되어야 한다. 700^oC 이하의 온도에서는, 처리 대기에서의 할로겐 혼합물이 분해하기 어렵게 되어 제거 효과를 얻을 수 없게 된다. 이 경우에는, HCl, HF, NF3, HBr, Cl2, ClF3, BCl2, F2, Br2와 같은 혼합물을 함유하는 할로겐 중에서 선택된 적어도 하나의 종이 보통 할로겐 성분을 함유하는 가스로서 사용될 수 있다. 이 실시예의 일례로서, 제거 프로세스는 O₂와 HCl을 함유하는 대기에서 950^oC로, 그리고 동시에 열산화막의 형성을 통하여 실시된다.

그 후에, 제거 절연막이 형성된다. 이 실시에의 일례로서, 게이트 절연막의 두께는 약 50nm의 최종 두께로 설정된다.

실시예 3은 다른 단계들과 관련하여 언급될 수 있다.

이 실시예의 제조 프로세스에 의해 얻어진 TFT의 특성은 이하에서 표 1로 나타낸다.

L/W = 6.8/7.6 [㎛]	Nch	Pch
Ion [μa]	227	91.5
Ioff [pA]	3.10	11.8
Ion/Ioff [dec.]	7.86	6.89
Vth [V]	0.44	-0.56
S 값 [V/dec.]	0.08	0.10
μFE (최대) [cm²/Vs]	314	131
*μFE (최대) [cm²/Vs]	425	262

표 1에서, L/W는 채널 길이/채널 폭을, Ion은 ON 전류를, Ioff는 OFF 전류를, Ion/Ioff는 ON 전류와 OFF 전류 사이의 비율의 상용 대수를, Vth는 임계 전압을, μFE는 자계 이동성을 나타낸다. 게다가, *μFE는 채널 길이 L이 50㎛인 TFT의 μFE를 표시한다.

도 21은 이 실시예의 제조 프로세스에 의해 얻어진 TFT 특성의 그래프를 도시한다. 이 그래프에서 Vg는 게이트 전압을, Id는 드레인 전류를, Vd는 드레인 전압을 나타낸다.

(실시예 8)

이 실시예에서는, 본 발명에 따른 디지털 비디오 데이터용 직병렬 변환(SPC) 회로를 포함하며 본 발명자에 의해 제조된 활성 매트릭스 타입의 액정 표시 장치의 일실시예를 나타낸다.

이하의 표 2는, 본 발명자에 의해 제조된 바와 같은 본 발명의 SPC 회로를 포함하는 활성 매트릭스 타입의 액정 표시 장치의 사양을 기록한다.

표시의 대각선 크기	2.6인치
픽셀의 개수	1920 × 1080
픽셀의 크기	30(H) × 30(V) ㎛
구멍 비율	46%
입력 데이터	8-비트
전원(로직)	5V
입력 디지털 데이터 비율	80MHz
데이터 구동장치의 주파수	10MHz
스캔 구동장치의 주파수	8.1kHz
어드레싱 모드	컬럼 전환
대조비	> 100

표 2의 "데이터 구동장치(data driver)"와 "스캔 구동장치(scan driver)"는 각각 소스 신호 라인 구동장치 회로와 게이트 신호 라인 구동장치 회로를 의미한다. 이 실시예의 일례로서, 소스 라인 전환 표시가 어드레싱 모드로서 존재한다.

도 22는, 본 발명에 따른 디지털 비디오 데이터(8-비트)용 직병렬 전환(SPC) 회로를 포함하며 이 실시예에서 설명하였던 활성 매트릭스 액정 표시 장치의 표시된 일례를 나타낸다.

추가로, 도 23은 활성 매트릭스 타입의 3개의 액정 표시 장치를 이용하는 프런트 타입의 프로젝터의 표시된 일례이며, 여기서 각 표시 장치는 본 발명에 따른 디지털 비디오 데이터(8-비트)용 SPC 회로를 포함하며, 이들의 각각을 이 실시예에 도시한다. 프런트 타입의 프로젝터를 실시예 6과 관련하여 언급한다.

도 22와 도 23에서 알 수 있는 바와 같이, 1980×1080 픽셀의 고해상도에도 불구하고, 본 발명에 따른 SPC 회로를 포함하는 활성 매트릭스 타입의 액정 표시 장치는 매우 높은 선명도의 표시와 매우 미세한 그레디에이션의 표시를 실현할 수 있다.

(실시예 9)

이 실시예에서, 본 발명을 적용함으로써 EL(발광성) 표시 패널을 제조하는 일례를 도시한다.

도 25a에서는 본 발명을 적용하는 EL 표시 패널의 평면도를 도시한다. 도 25a에 관련하여 도면부호 4010은 기판을, 도면부호 4011은 픽셀 유닛을, 도면부호 4012는 소스측 구동 회로를, 도면부호 4013은 게이트측 구동 회로를 나타낸다. 각 구동 회로는 와이어링 라인(4014, 4015, 4016)에 의해 FPC(가용성 인쇄 회로: 4017(도 25b에서도 언급됨))에 안내되어 외부 설비와 접속된다.

이 경우에서, 적어도 픽셀 유닛을 둘러싸기 위해서, 바람직하게는 구동 회로와 픽셀 유닛을 둘러싸기 위해서, 커버 부재(7010)와, 밀봉 부재("하우징 부재(housing member)"라고도 불림: 7000: 도 25b)와, 밀봉 밀폐 부재(제 2 밀봉 부재: 7001)가 배치된다.

추가로, 도 25b는 이 실시예의 EL 표시 패널의 단면 구조를 도시한다.구동 회로를 위한 TFT(4022(여기서, n-채널 TFT과 p-채널 TFT가 조합된 CMOS 회로로 묘사됨))와, 픽셀 유닛을 위한 TFT(4023(여기서, EL 성분을 향하여 전류를 제어하기 위한 TFT만이 묘사됨))는 대리막(4021)뿐만 아니라 기판(4010)상에 형성된다. 이 TFT는 알려진 구조(상부 게이트 구조 또는 하부 게이트 구조)를 가질 수도 있다.

본 발명은 구동 회로 TFT(4022)와 픽셀 유닛 TFT(4023)에 적용될 수 있다.

구동 회로 TFT(4022)와 픽셀 유닛 TFT(4023)이 본 발명을 이용하여 마무리될 때, 투명 전도막으로 제작되며 픽셀 유닛 TFT(4023)의 드레인과 전기적으로 접속되는 픽셀 전극(4027)이 수지 재료로 제조된 중간 절연막(평평한 막: 4026)상에 형성된다. 투명 전도막에는 산화인듐과 산화주석의 혼합물("ITO"라고 함) 또는 산화인듐과 산화아연의 혼합물이 사용될 수 있다. 게다가, 픽셀전극(4027)의 형성 후에, 절연막(4028)이 증착되며 픽셀전극(4027)상의 구멍으로 형성된다.

다음에, EL층(4029)이 형성된다. EL층(4029)은 다중 구조 또는 알려진 EL 재료(홀 분사층, 홀 이송층, 발광층, 전자 이송층, 전자 분사층)를 최적으로 조합하므로써 단일 구조로 형성될 수도 있다. 이 구조는 알려진 기술로 결정될 수도 있다. 게다가, EL 재료는 저분자 물질과 고분자 물질(폴리머)로 분류된다. 저분자 물질을 이용하는 경우에, 증기 증착이 신뢰될 수 있으며, 한편 고분자 물질을 이용하는 경우에는 스핀 코팅, 일반적인 프린팅 또는 잉크 제트 프린팅과 같은 단순한 방법이 신뢰될 수 있다.

본 실시예에서, EL 층은 섀도 마스크의 채용에 의해 증기 증착과 조화되도록 형성된다. 각기 다른 파장의 발광이 가능한 발광층(적색 발광층, 녹색 발광층, 청색 발광층)이 섀도 마스크의 채용에 의해 모든 화소에 형성되며, 이에 의해 컬러 표시가 가능하다. 컬러 변환 측정기(CCM; color conversion measures) 및 컬러 필터가 결합된 결합부와, 백색 발광층과 컬러 필터가 결합된 결합부가 있으며, 상기 방법 중 어느 것이라도 채용될 수 있다. 물론, 단색 발광층을 가지는 EL 표시 패널이 형성될 수도 있다.

EL 층(4029)이 형성된 후, 그 위에 캐소드(4030)가 깔려진다. 캐소드(4030)와 EL 층(4029) 사이의 경계부에 존재하는 습기 및 산소는 바람직하게는 사전에 최대한 제거되어야 한다. 따라서, EL 층(4029)과 캐소드(4030)를 진공 상태에서 연속적으로 형성하거나, EL 층(4029)을 불활성 기체 내에서 형성하고 이후 최종 기판을 대기 중에 노출시키지 않고 캐소드(4030)를 형성하는 방법이 요구된다. 본 실시예에서, 상기한 막 형성은 다중 챔버 시스템(클러스터 툴 시스템)의 막 형성 장치를 채용함으로써 구체화된다.

그런데, 본 실시예에서, 플루오르화 리튬(LiF) 막 및 알루미늄 막으로 이루어진 다층 구조가 캐소드(4030)에 채용된다. 보다 구체적으로는, 두께 1nm 의 플루오르화 리튬 막이 증기 증착에 의해 EL 층 위에 형성되고, 그 위에 두께 300 nm 의 알루미늄 막을 깐다. 물론 캐소드 재료로 알려져 있는 MgAg 전극을 채용할 수도 있다. 또한, 캐소드(4030)는 영역(4031) 내의 배선 라인(4016)에 접속된다. 배선 라인(4016)은 캐소드(4030)에 소정 전압을 공급하는 전압원 공급 라인이며, 전도성 페이스트 재료(4032)를 통해 FPC(4017)와 접속된다.

캐소드(4030)와 영역(4031) 내의 배선 라인(4016)과의 전기적 접속을 위해, 접촉 구멍이 중간층 절연막(4026)과 절연막(4028) 내에 형성될 필요가 있다. 이들은 중간층 절연막(4026)의 에칭시(화소 전극용 접촉 구멍의 형성시) 및 절연막(4028)의 에칭시(EL 층 형성 전 개구 형성시)에 미리 형성될 수 있다. 선택적으로는, 절연막(4028)의 에칭시에, 중간층 절연막(4026)도 또한 집합적인 방법으로 에칭될 수도 있다. 이 경우, 중간층 절연막(4026) 및 절연막(4028)이 동일한 수지 재료로 만들어진다면, 접촉 구멍은 양호한 형태로 형성될 수 있다.

패시베이션막(7013), 충전 부재(7014), 커버 부재(7010)가 이렇게 형성된 EL 소자의 표면을 덮으면서 형성된다.

또한, 밀봉 부재(7000)가 커버 부재(7010) 및 기판(4010) 사이에 배치되어 EL 소자 부분을 감싸고, 밀봉 시일 부재(7001, 제 2 밀봉 부재)가 밀봉 부재(7000) 외부에 형성된다.

이 과정 중, 충전 부재(7014)는 또한 커버 부재(7010)를 접착시키는 접착재로 기능한다. PVC(폴리염화비닐), 에폭시 수지, 실리콘 수지, PVB(폴리부틸비닐), EVA(아세테이트화 에틸렌비닐)가 충전 부재(7014)로 사용할 수 있다. 건조제가 충전 부재(7014)에 미리 도입될 때, 양호하게는 흡습 효과를 보유할 수 있다.

또한, 스페이서가 충전 부재(7014) 내에 수용될 수 있다. 이 과정 중 산화 바륨(BaO) 등으로 이루어진 과립성 물질이 스페이서로 선택될 수 있고, 이에 의해 스페이서 자체가 흡습성을 가지도록 할 수 있다.

스페이서의 이용시, 패시베이션막(7013)은 스페이서 압력을 이완시킬 수 있다. 또한 패시베이션막(7013)과는 별도로 스페이스 압력을 이완시키는 수지막 등의 배치도 가능하다.

유리판, 알루미늄판, 스테인레스-스틸판, FRP(섬유 유리 보강 플라스틱)판, PVF(폴리플루오르화비닐)막, 마일라(Mylar)막, 폴리에스테르막, 아크릴막 등이 커버 부재(7010)로 사용될 수 있다. 그런데, 충전 부재(7014)로 PVB 또는 EVA 기판을 사용하는 경우, 수십 μm 두께의 알루미늄 호일이 PVF 막 또는 마일라막 사이에 끼워지는 구조를 가지는 박판을 채용하는 것이 양호하다.

EL 소자로부터의 발광체의 방향(빛의 방사 방향)에 따라, 커버 부재(7010)는 광전도성을 가질 것이 요구된다.

또한 배선 라인(4016)은 밀봉 부재(7000) 및 밀봉 시일 부재(7001)와 기판(4010) 사이의 갭을 통해 통과시킴으로써 FPC(4017)에 전기적으로 접속된다. 여기서는 하나의 배선 라인(4016)에 대해서만 설명하였지만, 또 다른 배선 라인(4014, 4015)이 상기 배선 라인(4016)과 같이 밀봉 부재(7000) 및 밀봉 시일 부재(7001) 하부를 통과시킴으로써 FPC(4017)에 전기적으로 접속된다.

(실시예 10)

본 실시예에서는, 실시예 9와는 다른 측면으로 EL 표시 패널을 본 발명에 적용함으로써 제조되는 실시예가 도 26a 및 도 26b를 참조하여 설명될 것이다. 본 도면에서, 도 25a 및 25b와 동일한 참조번호는 동일한 부분을 나타내며, 설명을 생략하기로 한다.

도 26a는 본 실시예의 EL 표시 패널의 상부 평면도이고, 도 26a의 평면 A-A'를 따른 단면도가 도 26b이다.

EL 소자의 표면을 덮기 위한 패시베이션막(7013)을 형성하는 단계까지의 단계가 실시예 9와 동일하게 실시된다.

또한 충전 부재(7014)가 EL 소자를 덮도록 배치된다. 충전 부재(7014)는 또한 커버 부재(7010)를 접착하는 접착재로 기능한다. PVC(폴리염화비닐), 에폭시 수지, 실리콘 수지, PVB(폴리부틸비닐), EVA(에틸렌 비닐 아세테이트)가 충전 부재 로 사용될 수 있다. 건조제가 충전 부재(7014)에 미리 도입되는 때에, 양호하게는 흡습 효과를 보유할 수 있다.

유리판, 알루미늄판, 스테인레스-스틸판, FRP(섬유유리보강플라스틱)판, PVF(폴리플루오르화비닐)막, 마일라(Mylar)막, 폴리에스테르막, 아크릴막 등이 커버 부재(7010)로 사용될 수 있다. 그런데, 충전 부재(6004)로 PVB 또는 EVA 기판을 사용하는 경우, 수십 μm 두께의 알루미늄 호일이 PVF 막 또는 마일라막 사이에 끼워지는 구조를 가지는 박판을 채용하는 것이 양호하다.

따라서, 커버 부재(7010)는 결착되고 그 위에 충전 부재(7014)를 사용하여 프레임 부재(7011)가 충전 부재(7014)의 측면(노출면)을 덮도록 장착된다. 프레임 부재(7011)는 밀봉 부재(7012, 접착제로 기능한다)에 의해 결착된다. 이 경우, 양호하게는 광경화성 수지가 밀봉 부재(7012)용으로 채용된다. 그러나, 만일 EL 층의 열 저항이 허용한다면, 열경화성 수지가 채택될 수 있을 것이다. 부가적으로, 바람직하게는 밀봉 부재(7012)는 습기 및 산소가 그곳을 통해 침투하지 않도록 최대한 억제하는 재료여야 한다. 또한 건조제가 밀봉 부재(7012) 속으로 도입될 수 있다.

또한 배선 라인(4016)은 밀봉 부재(6002)와 기판(4010) 사이의 갭을 통해 통과시킴으로써 FPC(4017)에 전기적으로 접속된다. 여기서는 하나의 배선 라인(4016)에 대해서만 설명하였지만, 또다른 배선 라인(4014, 4015)이 상기 배선 라인(4016)과 같이 밀봉 부재(7012) 하부를 통과시킴으로써 FPC(4017)에 전기적으로 접속된다.

(실시예11)

본 실시예에서는, EL 표시 패널의 화소 유닛의 보다 자세한 단면 구조가 도 27에 도시되고, 그 상단 평면 구조가 도 28a에 도시되고, 회로 다이어그램이 도 28b에 도시된다. 공통의 참조 번호가 도 27, 28a, 28b에 사용되므로, 서로를 나타내는 것일 수 있다.

도 27에서, 기판(3501) 위에 구비된 스위칭 TFT(3502)가 N-채널 TFT를 사용하여 형성된다. 2중-게이트 구조가 본 실시예에서 채택되지만, 구조 자체 및 제조 공정은 앞서 설명한 것과 크게 다르지 않으므로 더이상 설명하기 않는다. 그러나, 이중-게이트 구조는 2 개의 TFT가 직렬로 접속되는 효과적인 구조이고, OFF 전류량이 감소되는 이점을 가진다. 부수적으로, TFT(3502)가 본 실시예에서는 이중-게이트 구조를 가지지만, 단일-게이트 구조 또는 보다 많은 수의 게이트를 가지는 다중-게이트 구조가 채택될 수도 있다. 더욱이, TFT(3502)는 P-채널 TFT를 사용하 여 형성될 수도 있다.

한편, 전류 제어 TFT(3503)이 N-채널 TFT를 사용하여 형성된다. 이 경우, 스위칭 TFT(3502)의 드레인 배선 라인(35)이 배선 라인(36)에 의해 전류 제어 TFT(3503)의 게이트 전극(37)에 접속된다. 또한, 배선 라인(38)은 스위칭 TFT(3502)의 게이트 전극(39a, 39b)과 전기적으로 접속되는 게이트 배선 라인이다.

전류 제어 TFT(3503)는 EL 소자를 통해 흐르는 전류량을 제어하는 소자이므로, 많은 양의 전류가 TFT를 통해 흐르고, 따라서, 이 TFT 는 열 및 고온 캐리어로 인해 손상되기 쉽다. 따라서 LDD 영역이 전류 제어 TFT의 드레인 측에 구비되어 게이트 절연막을 통해 게이트 전극과 겹쳐지는 구조를 채택하는 것이 매우 효과적이다.

또한 전류 제어 TFT(3503)는 본 실시예에서 단일-게이트 구조로 설명되고, 복수의 게이트가 직렬로 접속된 다중-게이트 구조를 가질 수도 있다. 더욱이, 채널 형성 영역을 복수의 영역으로 효과적으로 분할하여 열 방사 효율을 높이기 위해 복수의 TFT가 병렬로 접속될 수도 있다.

더욱이, 도 28a에 도시되듯이, 전류 제어 TFT(3503)의 게이트 전극(37)으로 기능하는 배선 라인이 영역(3504) 내의 절연막을 통해 전류 제어 TFT(3503)의 드레인 배선 라인과 겹쳐진다. 이 경우, 커패시터가 영역(3504) 내에 형성된다. 커패시터(3504)는 전류 제어 TFT(3503)의 게이트에 인가되는 전압을 보유하는 기능을 한다. 한편, 드레인 라인(40)은 전류 공급 라인(3506, 공급 전압 라인)에 접속되고, 소정 전압이 배선 라인(40)에 상시적으로 인가되도록 유지된다.

스위칭 TFT(3502) 및 전류 제어 TFT(3503)이 수지절연막으로 이루어진 평탄화막(42)과 겹쳐지는 제 1 패시베이션막(41)과 겹쳐진다. TFT에 기인하는 계단 구조를 평탄화막(42)을 사용하여 평탄화하는 것이 중요하다. 나중에 형성되는 EL 층이 매우 얇기 때문에, 계단 구조의 존재에 기인하여 때때로 발광이 불량하게 되는 경우가 발생한다. 따라서, 바람직하게는 계단 구조가 화소 전극의 형성전에 평탄화되어, EL 층이 가능한 가장 평탄화된 표면으로 형성될 수 있어야 한다.

화소 전극(43, EL 소자의 캐소드)은 높은 반사율을 가지는 전도성 막으로 이루어지며 전류 제어 TFT(3503)의 드레인과 전기적으로 접속된다. 알루미늄 합금막, 구리 합금막, 은 합금막 또는 이들 막의 적층막과 같이 낮은 저항을 가지는 전도성막이 화소 전극(43)으로 양호하게 채용된다. 물론, 다른 전도성 막의 적층 구조가 채용될 수도 있다.

또한, 발광층(45)이 절연막(양호하게는 수지로 된)으로 형성된 뱅크(44a,44b)에 의해 한정되는 홈(화소에 대응하는)에 형성된다. 부수적으로, 여기서는 단 하나의 화소가 도시되었지만, 각 컬러 즉 R(적색), G(녹색), B(청색)에 대응하는 발광층이 각기 형성될 수 있다. 발광층을 위한 유기적 EL 재료는 π 켤레 폴리머 시스템 물질이다. 전형적인 폴리머 시스템 물질로는 폴리파라필렌 비닐렌(PPV) 시스템, 폴리비닐 카바졸(PVK), 폴리플루오렌 시스템 등을 들 수 있다.

부수적으로, PPV 시스템 유기 EL 재료는 다양한 형태를 포함한다. 예를 들어 H. Shenk, H Becker, O. Gelsen, E. Kluge, W. Kreuder, H. Spreitzer:"발광 다이오드를 위한 폴리머(Plymers for Light Emitting Diodes)" , 유로 표시(1999년, 33쪽 내지 37쪽), 일본특허출원공개 10-92576(1998)호에 개시되어 있는 어떠한 재료든지 채용할 수 있다.

실현가능한 발광층으로서, 적색으로 발광하는 발광층을 위한 시안화 폴리페닐렌 비닐렌, 녹색으로 발광하는 발광층을 위한 폴리페닐렌 비닐렌, 청색으로 발광하는 발광층을 위한 폴리페닐렌 비닐렌 또는 폴리알킬 페닐렌이 채용될 수 있다. 각 발광층의 두께는 30 내지 150 nm(양호하게는 40 내지 100 nm)로 정해진다.

그러나, 상기 재료는 발광층을 위해 채택될 수 있는 유기 EL 재료의 단지 한 예이며, 발광층은 상기 재료에 제한될 필요가 전혀 없다. EL 층(발광 및 발광체로부터 캐리어를 이송하도록 되는 층)은 발광층, 전하 이송층, 전하 주입층을 임의로 조합하여 형성할 수도 있다.

예를 들어, 폴리머 시스템 재료를 채용한 경우가 본 실시예에서 언급되며, 그러나, 저분자 유기 EL 재료가 사용될 수 있다. 또한 실리콘 카바이드와 같은 무기 재료를 전하 이송층 또는 전하 주입층용으로 채용하는 것도 가능하다. 알려진 물질이 무기 EL 재료 또는 유기 재료로 사용될 수 있다.

본 실시예에서, EL 층은 발광층(45)이 PEDOT(폴리티오펜) 또는 PAni(폴리아닐린)으로 이루어진 구멍 주입층(46)과 겹쳐지는 적층 구조를 가진다. 또한, 구멍 주입층(46)은 투명 전도성막으로 이루어진 애노드(47)와 겹쳐진다. 본 실시예의 경우, 발광층(45)에 의해 생성된 빛은 EL 표시 패널의 상부면 측(TFT의 상방)으로 방사되고, 따라서, 애노드는 반드시 빛을 전달한다. 산화 인듐 및 산화 주석의 복합재 또는 산화 인듐 및 산화 아연의 복합재가 투명 전도성막을 위해 사용될 수 있다. 그러나, 애노드는 발광층 및 낮은 열저항을 지니는 구멍 주입층을 형성한 후 형성되므로, 양호하게는 가능한 낮은 온도에서 형성될 수 있는 물질이어야 한다.

EL 소자(3505)는 애노드(47)가 형성되는 시점에서 완성된다. 한편, "EL 소자(EL element)"라는 표현은 화소 전극(43, 캐소드), 발광층(45), 구멍 주입층(46), 애노드(47)로 형성되는 커패시터를 의미한다. 화소 전극(43) 영역이 실질적으로 도 28a에 도시된 화소 영역과 일치하므로, 전체 화소는 EL 소자로 기능한다. 따라서, 발광 효율이 매우 높고 밝은 화상 표시가 가능하게 된다.

한편, 본 실시예에서, 애노드(47)는 또한 제 2 패시베이션막(48)과 겹쳐진다. 질화 실리콘막 또는 산질화 실리콘막이 양호하게 제 2 패시베이션막(48)으로 사용된다. 제 2 패시베이션막(48)은 EL 소자를 외부로부터 격리시키기 위한 것이며, 유기 EL 재료가 산화에 의해 훼손되지 않도록 하고, 유기 EL 소자로부터 가스가 분출되도록 압력을 가하는 두 가지 중요성을 지닌다. 따라서, EL 표시 패널의 신뢰성이 재고된다.

상술한 바와 같이, 본 발명에 따른 EL 표시 패널은 도 27의 화소 구조로 형상되므로, OFF 전류가 충분히 낮은 스위칭 TFT 및 고온 캐리어를 주입받지 않는 전류 제어 TFT를 포함한다. 따라서 높은 신뢰성을 가지고 우수한 화상 표시 제공이 가능한 EL 표시 패널을 얻을 수 있다.

또한 본 실시예의 EL 표시 패널을 실시예 6에서의 각 전극 장치의 표시 유닛로 채용하는 것이 효과적이다.

(실시예 12)

본 실시예에서는 EL 소자(3505)의 구조가 실시예 11에서 설명된 화소 유닛 내에서 전도되는 구조를 설명하기로 한다. 부수적으로, 도 27의 구조와 다른 점은 단지 EL 소자 부분 및 전류 제어 TFT 뿐이므로, 기타의 것에 대해서는 설명을 생략하기로 한다.

도 29를 참조하면, 전류 제어 TFT(3503)이 P-채널 TFT를 사용하여 형성된다.

본 실시예에서, 투명 전도성막이 화소 전극(50, 애노드)으로 채용된다. 구체적으로는, 전도성막이 산화 인듐 및 산화 아연의 복합재로 이루어질 수 있다. 물론 산화 인듐 및 산화 주석의 복합재로 이루어진 전도성막을 채용할 수도 있다.

절연막으로 이루어진 뱅크(51a, 51b)가 형성된 후, 폴리비닐 카바졸로 이루어진 발광층(52)이 용해 코팅에 의해 형성된다. 발광층(52)은 아세틸아세토니트 칼륨(acacK로 표현됨)으로 이루어진 전극 주입층(53)과 알루미늄 합금으로 이루어진 캐소드(54)와 겹쳐진다. 이 경우, 캐소드(54)는 또한 패시베이션막으로 기능하다. 따라서, EL 소자(3701)가 완성된다.

본 실시예의 경우, 발광체(52)에 의해 생성된 빛이 화살표로 표시한 바와 같이 TFT로 형성되는 기판 방향으로 방사된다. 또한 본 실시예의 EL 표시 패널을 실시예 6에서의 각 전극 장치의 표시 유닛으로 채용하는 것이 효과적이다.

(실시예 13)

본 실시예에서, 화소가 도 28b의 회로 다이어그램에 도시된 구조와 다른 구조를 가지는 경우의 예가 도 30a, 도 30b, 도 30c를 참고로 설명될 것이다. 본 실시예에서, 참조 번호 3801은 스위칭 TFT(3802)의 전원 배선 라인을 나타내고, 참조 번호 3803은 스위칭 TFT(3802)의 게이트 배선 라인을 나타내고, 참조 번호 3804는 전류 제어 TFT를 나타내고, 참조 번호 3805는 커패시터를 나타내고, 참조 번호 3806,3808은 전류 공급 라인을 나타내고, 참조 번호 3807은 EL 소자를 나타낸다.

도 30a에 도시된 예는 전류 공급 라인(3806)이 두 개의 화소 사이에 분할된 경우에 대응한다. 즉, 본 실시예는 두 개의 화소가 전류 공급 라인(3806)에 대해 선대칭으로 형성된다는 특징을 가진다. 이 경우, 공급 전압 공급 라인의 수가 감소될 수 있고, 화소 유닛은 해상도를 높일 수 있다.

또한, 도 30b에 도시된 예는 전류 공급 라인(3808)이 게이트 배선 라인93803)과 평행하게 배치되는 경우에 대응한다. 한편, 도 30b의 구조에서, 전류 공급 라인(3808) 및 게이트 배선 라인(3803)은 서로 겹치지 않도록 배치된다. 그러나, 양 배선 라인이 다른 층으로 형성되면, 이들은 절연막을 통해 서로 겹치도록 배치될 수 있다. 이 경우 공급 전압 공급 라인(3808) 및 게이트 배선 라인(3803) 양자는 공통 점유 영역을 가질 수 있으며, 화소 유닛의 해상도를 보다 높일 수 있다.

또한, 도 30c에 도시된 예는 전류 공급 라인(3808)이 게이트 배선 라인(3803)과 도 30b의 구조와 동일한 방식으로 평행하게 배치된다는 점 및 두 개의 화소가 전류 공급 라인(3808)에 대해 선대칭으로 형성된다는 점에서 특징을 가진다. 또한 전류 공급 라인(3808)이 게이트 배선 라인(3803a, 3803b) 중 어느 하나와 겹치도록 배치하는 것이 효과적이다. 이 경우, 공급 전압 공급 라인의 수가 감소될 수 있으며, 화소 유닛의 해상도가 보다 높아질 수 있다.

한편, 본 실시예의 구성은 실시예 9 또는 실시예 10의 구성과 임의로 조합하 여 수행될 수 있다. 또한 실시예 6에서의 각 전극 장치의 표시 유닛으로서 본 실시예의 화소 구조를 갖는 EL 표시 패널을 채용하는 것이 효과적이다.

(실시예 14)

실시예 11에서 참조된 도 28a 및 도 28b에 도시된 구조에서는, 커패시터(3504)가 전류 제어 TFT(3503)의 게이트에 인가되는 전압을 유지하기 위해 구비되지만, 이는 제거될 수도 있다. 실시예 11에서, 전류 제어 TFT(3503)는 게이트 절연막을 통해 게이트 전극에 의해 겹쳐지도록 배치되는 LDD 영역을 포함한다. 보통, "게이트 용량(gate capacitance)"로 불리는 기생 용량(parasitic capacitance)이 각 겹치는 영역 내에 형성된다. 본 실시예는 기생 용량이 커패시터(3504)용 기판으로 적극적으로 사용된다는 점에서 특징을 가진다.

기생 용량의 크기는 게이트 전극과 각 LDD 영역 사이의 겹치는 영역에 의존한다. 따라서 그것은 겹치는 영역 내에 포함된 각 LDD 영역의 길이에 따라 정해진다.

또한, 실시예 13에서 참조된 도 30a, 도 30b, 도 30c의 각 구조에서 커패시터(3805)를 유사하게 제거하는 것도 가능하다.

한편, 본 실시예의 구성은 실시예 9 내지 13의 구성과 임의로 조합하여 수행될 수 있다. 또한 실시예 6에서의 각 전극 장치의 표시 유닛로서 본 실시예의 화소 구조를 갖는 EL 표시 패널을 채용하는 것이 효과적이다.

본 발명은 예를 들어 다음과 같은 효과를 가진다.

본 발명에 따른 디지털 데이터용 직병렬 변환(SPC) 회로는 최고 주파수에서 입력될 디지털 데이터의 주파수의 절반값인 주파수에서 클럭 신호만을 요구한다. 따라서, 본 발명의 SPC 회로는 안정성 및 신뢰성이 선행 기술의 변환 회로에 비해 뛰어나다.

더욱이, 본 발명의 SPC 회로는 선행 기술의 디지털 데이터용 직병렬 변환 회로에 비해 구성 요소 및 배선 라인의 숫자가 적고, 영역이 작다. 따라서 본 발명의 SPC 회로를 채택하는 액티브 매트릭스형 반도체 표시 장치의 크기를 보다 작게 만드는 것이 가능하다.

Claims

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m Hz에서 직렬로 입력되는 x-비트의 디지털 데이터 각각의 비트의 디지털 데이터를 (m·2^-y)Hz의 2^y 병렬 디지털 데이터로 변환하여, 상기 2^y 병렬 디지털 데이터로 출력하는 (문자 m은 양의 수를 나타내고, 문자 x, y는 자연수를 나타냄), 디지털 데이터용 직병렬 변환 회로에 있어서,

상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 포함하고,

상기 디지털 데이터용 직병렬 변환 회로는 최고 주파수 (m/2) Hz에서, 복수의 클럭 신호 및 상기 복수의 클럭 신호의 반전 클럭 신호로 작동하고,

상기 각각의 SPC/비트 회로는 제 1 내지 y번째 스테이지 회로들을 포함하고, 상기 y번째 스테이지 회로는 직렬로 입력된 2^y-1디지털 데이터의 주파수를 1/2로 낮추고, 상기 2^y-1 디지털 데이터를 상기 2^y 병렬 디지털 데이터로 변환하는, 직병렬 변환 회로.
m Hz에서 직렬로 입력되는 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터로 변환하여, 상기 2^y 병렬 디지털 데이터로 출력하는 (문자 m은 양의 수를 나타내고, 문자 x, y는 자연수를 나타냄), 디지털 데이터용 직병렬 변환 회로에 있어서,

상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 포함하고,

상기 디지털 데이터용 직병렬 변환 회로는, 최고 주파수 (m/2) Hz에서, 복수의 클럭 신호 및 상기 복수의 클럭 신호의 반전 클럭 신호로 작동하고,

상기 각각의 SPC/비트 회로는 [수학식 1]
에 의해 표시되는 수의 베이직 유닛을 포함하고, 상기 [수학식 1]
에 의해 표시되는 수의 베이직 유닛 각각은 직렬로 입력된 디지털 데이터의 주파수를 1/2로 낮추고, 상기 직렬로 입력된 디지털 데이터를 두 개의 병렬 디지털 데이터로 변환하는, 직병렬 변환 회로.
삭제
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반도체 표시 장치에 있어서,

화소 TFT들이 매트릭스 형태로 배열되는 액티브 매트릭스 회로;

소스 신호 라인 구동 회로;

게이트 신호 라인 구동 회로; 및

m Hz에서 직렬로 입력되는 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터를 (m·2^-y ) Hz의 2^y 병렬 디지털 데이터로 변환하여, 상기 2^y 병렬 디지털 데이터로 출력하는 (상기 문자 m은 양의 수를 나타내고, 문자 x, y는 자연수를 나타냄), 디지털 데이터용 직병렬 변환 회로;를 포함하며,

상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 포함하고,

상기 디지털 데이터용 직병렬 변환 회로는, 최고 주파수 (m/2) Hz에서, 복수의 클럭 신호 및 상기 복수의 클럭 신호의 반전 클럭 신호로 작동하고,

상기 각 SPC/비트 회로는 제 1 내지 y번째 스테이지 회로들을 포함하고, 상기 y번째 스테이지 회로는 직렬로 입력된 2^y-1 디지털 데이터의 주파수를 1/2로 낮추고, 2^y-1 디지털 데이터를 상기 2^y 병렬 디지털 데이터로 변환하는 것을 특징으로 하는, 반도체 표시 장치.
반도체 표시 장치에 있어서,

화소 TFT들이 매트릭스 형태로 배열되는 액티브 매트릭스 회로;

소스 신호 라인 구동 회로;

게이트 신호 라인 구동 회로; 및

m Hz에서 직렬로 입력되는 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터를 (m·2^-y) Hz의 2^y 병렬 디지털 데이터로 변환하여, 상기 2^y 병렬 디지털 데이터로 출력하는 (상기 문자 m은 양의 수를 나타내고, 문자 x, y는 자연수를 나타냄), 디지털 데이터용 직병렬 변환 회로;를 포함하며,

상기 디지털 데이터용 직병렬 변환 회로는 상기 x-비트의 디지털 데이터의 각각의 비트의 디지털 데이터가 입력되는 x SPC/비트 회로를 포함하고,

상기 디지털 데이터용 직병렬 변환 회로는, 최고 주파수 (m/2) Hz에서, 복수의 클럭 신호 및 상기 복수의 클럭 신호의 반전 클럭 신호로 작동하고,

상기 각 SPC/비트 회로는 [수학식 1]
에 의해 표시되는 수의 베이직 유닛을 포함하고, [수학식 1]
에 의해 표시되는 수의 베이직 유닛 각각은 직렬로 입력된 디지털 데이터의 주파수를 1/2로 낮추고, 상기 직렬로 입력된 디지털 데이터를 두 개의 병렬 디지털 데이터로 변환하는 것을 특징으로 하는, 반도체 표시 장치.
제 7 항 또는 제 8 항에 있어서,

각각의 화소에서 EL 소자를 더 포함하는, 반도체 표시 장치
제 3 항 또는 제 4 항에 있어서,

상기 직병렬 변환 회로는 2^y 디지털 데이터 재배치 스위치들에 접속되는, 직병렬 변환 회로.
제 7 항 또는 제 8 항에 있어서,

상기 직병렬 변환 회로는 2^y 디지털 데이터 재배치 스위치들을 통해 상기 소스 신호 라인 구동 회로에 접속되는, 반도체 표시 장치.