JP2015007779A - 表示装置及び電子機器 - Google Patents
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Abstract
【解決手段】画素部は、第1のトランジスタのチャネル形成領域を有する第1の半導体層と、第2のトランジスタのチャネル形成領域を有する第2の半導体層と、第1のトランジスタのゲート電極として機能する領域を有する第1の導電層と、第2のトランジスタのゲート電極として機能する領域を有する第2の導電層と、第1の配線として機能する領域を有し、且つ第1の導電層と電気的に接続された第3の導電層と、第2の配線として機能する領域を有し、且つ第1の半導体層と電気的に接続された第4の導電層と、第1の半導体層及び第2の導電層と電気的に接続された第5の導電層と、第2の半導体層と電気的に接続された第6の導電層と、第2の半導体層と電気的に接続された第7の導電層と、画素電極43として機能する領域を有し、且つ第7の導電層と電気的に接続された第8の導電層と、を有する。
【選択図】図28
Description
Serial−to−Parallel Conversion Circuit:SP
C)に関する。また本発明は、そのデジタルデータ分割回路を有する半導体装置に関する
。
液晶表示装置がある。近年、アクティブマトリクス型液晶表示装置は、多結晶シリコンに
よって形成された複数のTFT(薄膜トランジスタ)によって構成され、画像を表示する
アクティブマトリクス回路と駆動回路とが一体形成されるようになってきている。
タ)の入力を受け、その入力デジタルデータのパルス長を時間伸長(何倍に伸長しても良
いが、a倍(aは2以上の自然数)に伸長するのが最も一般的である)した修正デジタル
データを、アクティブマトリクス型液晶表示装置のソース信号線駆動回路に入力する。入
力デジタルデータのパルス長をa倍に時間伸長するということは、言い換えれば、入力デ
ジタルデータの周波数を1/a倍に落とすことである。
クス型液晶表示装置に入力されるデジタルデータは、数10MHzであるのが通常である
が、近年の高精細・高解像度・多階調の要求に対して、百数10MHzのものが一般化す
る可能性もある。
ス型液晶表示装置内のソース信号線駆動回路中のTFTの性能は十分ではなく、動作が不
可能か、または信頼性の上で難があった。そこで、ソース信号線駆動回路が完全に動作可
能な程度にまで入力デジタル信号の周波数を落とすことが不可欠であり、デジタルデータ
分割回路が入力デジタルデータの周波数を落とすという役割を担っている。なお、デジタ
ルデータ分割回路は、ソース信号線駆動回路と比較して回路の規模が小さく、回路内を流
れるクロック信号の“なまり”(クロック信号のパルスの立ち上がり時または立ち下がり
時の信号遅延)も小さいので、高速駆動が可能である。
駆動が可能であるが、近年の高精細・高解像度・多階調の要求に対して、その高速動作の
信頼性・安定性の面では少々難があった。
許出願である特願平9−356238号(特開平11−231798号)に記載のデジタ
ルデータ分割回路がある。
波数のクロック信号がその動作にとって必要であった。例えば、前記特許出願に係るデジ
タルデータ分割回路には、シリアルに入力される80MHzのデジタルデータを、8個の
パラレルなデジタルデータに変換するために、80MHzのクロック信号が常時供給され
ており、その動作の消費電力、安定性、信頼性等に問題があった。
に優れた新規なデジタルデータ分割回路を提供するものである。
いて述べる。
ルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路におい
て(mは正数、yは自然数)、 (m/2)Hz以下の複数のクロック信号によって動作
することを特徴とするデジタルデータ分割回路が提供される。
以下の周波数のクロック信号で動作が可能である。
いが、これらの周波数はおおよその周波数であり、均等な周波数が含まれるものとする。
パラレルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路
において(mは正数、yは自然数)、 (m/2)Hz以下(m・2-y)Hz以上の複数
のクロック信号によって動作することを特徴とするデジタルデータ分割回路が提供される
。
ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換
し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記
デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力さ
れるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、第1から第
yステージ回路を有しており、 前記第yステージ回路は、2y-1個のシリアルに入力さ
れる前記各ビットデジタルデータの周波数を1/2にし、かつ2y個のパラレルなビット
デジタルデータに変換することを特徴とするデジタルデータ分割回路が提供される。
ビットデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換
し出力するデジタルデータ分割回路において(mは正数、xおよびyは自然数)、 前記
デジタルデータ分割回路は、xビットデジタルデータの各ビットデジタルデータが入力さ
れるx個のSPC/bit回路を有しており、 前記SPC/bit回路は、数式(1)
で表される個数の基本ユニットを有しており、 前記数式(1)で表される個数の基本ユ
ニットのそれぞれは、シリアルに入力されるデジタルデータの周波数を1/2にし、かつ
前記2個のパラレルなデジタルデータに変換することを特徴とするデジタルデータ分割回
路が提供される。
ス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラ
レルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(m
は正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/
2)Hz以下の複数のクロック信号によって動作することを特徴とするアクティブマトリ
クス型表示装置が提供される。
ス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、 mHzでシリアルに入力されるデジタルデータを、2y個のパラ
レルな(m・2-y)Hzのデジタルデータに変換し出力するデジタルデータ分割回路(m
は正数、yは自然数)と、を有するアクティブマトリクス型表示装置であって、 (m/
2)Hz以下(m・2-y)Hz以上の複数のクロック信号によって動作することを特徴と
するアクティブマトリクス型表示装置が提供される。
ス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビッ
トデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出
力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティ
ブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタル
データの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、
前記SPC/bit回路は、第1から第yステージ回路を有しており、 前記第yステ
ージ回路は、2y-1個のシリアルに入力されるデジタルデータの周波数を1/2にし、か
つ前記2y個のパラレルなデジタルデータに変換することを特徴とするアクティブマトリ
クス型表示装置が提供される。
ス回路と、 前記アクティブマトリクス回路を駆動するソース信号線駆動回路およびゲー
ト信号線駆動回路と、 mHzでシリアルに入力されるxビットデジタルデータの各ビッ
トデジタルデータを、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出
力するデジタルデータ分割回路(mは正数、xおよびyは自然数)と、を有するアクティ
ブマトリクス型表示装置であって、 前記デジタルデータ分割回路は、xビットデジタル
データの各ビットデジタルデータが入力されるx個のSPC/bit回路を有しており、
前記SPC/bit回路は、数式(1)で表される個数の基本ユニットを有しており、
前記数式(1)で表される個数の基本ユニットのそれぞれは、シリアルに入力されるデ
ジタルデータの周波数を1/2にし、かつ前記2個のパラレルなデジタルデータに変換す
ることを特徴とするアクティブマトリクス型表示装置が提供される。
周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明のデジ
タルデータ分割回路は安定性および信頼性に優れている。
を構成する素子数や配線が少なく小面積である。よって、本発明のデジタルデータ分割回
路を用いたアクティブマトリクス型半導体表示装置のサイズを小さくできる。
のデジタルデータ分割回路は、以下の実施形態に限定されるわけではない。
1には、本実施形態の8ビットデジタルデータ分割回路の回路構成がブロック図で示され
ている。本実施形態の8ビットデジタルデータ分割回路は、80MHzでシリアルに入力
される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜DIGITAL DATA-8(MSB
))をパラレル変換し、各ビットにつき8個のパラレルな10MHzデジタルデータを出
力する。
K_GEN_Rはクロックジェネレータ回路であり、デジタルデータ分割回路の動作に必
要な複数のクロック信号を生成する回路である。このクロックジェネレータ回路CLK_
GEN_LおよびCLK_GEN_Rは、本発明のデジタルデータ分割回路の一部である
としてもよいし、外部回路であるとしてもよい。本実施形態においては、クロックジェネ
レータ回路CLK_GEN_LおよびCLK_GEN_Rには、40MHzのクロック信
号(CK40)およびその反転信号である反転クロック信号(CK40B)が外部から入
力される。このように、クロック信号の周波数は外部から入力されるデジタルデータの周
波数(本実施形態では80MHz)の1/2でよい。このことは、本発明のデジタルデー
タ分割回路の特徴の一つである。
リセット信号(RES)が入力される。このリセット信号のパルス入力によって本実施形
態のデジタルデータ分割回路の動作が始まる。
入力される40MHzのクロック信号を基に20MHzおよび10MHzのクロック信号
を生成し、以下に説明するSPC/bit回路にこれらのクロック信号および反転クロッ
ク信号を供給する。図1に示すクロックジェネレータCLK_GEN_LおよびCLK_
GEN_Rの出力CK40_Oからは40MHzのクロック信号が出力され、出力CK4
0B_Oからはその反転クロック信号が出力される。また、出力CK20_Oからは20
MHzのクロック信号が出力され、出力CK20B_Oからはその反転クロック信号が出
力される。さらに、出力CK10_Oからは10MHzのクロック信号が出力され、出力
CK10B_Oからはその反転クロック信号が出力される。
CLK_GEN_Rが用いられているが、いずれか一方だけ用いるようにしても構わない
。
おいては、8個のSPC/bit回路(SPC/bit−1回路〜SPC/bit−8回
路)がデジタルデータ分割回路に含まれる。本実施形態のデジタルデータ分割回路は、8
ビットのデジタルデータ(DIGITAL DATA-1(LSB)
〜DIGITAL DATA-8(MSB))を扱うので、SPC/bit−1回路〜SPC/bit−
8回路には、それぞれデジタルデータの各ビットデータ(DIGITAL VIDEO-1〜DIGITAL VID
EO-8)が入力される。
信号(CK40、CK40B、CK20、CK20B、CK10およびCK10B)に基
づいて、各ビットにつき80MHzでシリアルに入力されるデジタルデータをパラレル変
換し、8個のパラレルなデジタルデータを10MHzで出力する。
ついて説明する。図2を参照する。図2には、本実施形態のデジタルデータ分割回路のク
ロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL
DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(
DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図2
に示されるSPC/bit−1回路と同様である。
tage1)、第2ステージ回路(Stage2)、および第3ステージ回路(Stag
e3)を有している。
は1個のSPC基本ユニットを有しており、第2ステージ回路は2個のSPC基本ユニッ
トを有しており、第3ステージ回路は4個のSPC基本ユニットを有している。
LおよびCLK_GEN_Rから40MHzのクロック信号(CK40)およびその反転
クロック信号(CK40B)が供給される。第1ステージのSPC基本ユニットの入力(
IN)には、外部から80MHzのデジタルデータが入力される。図2に示すSPC/b
it−1回路の第1ステージ回路のSPC基本ユニットの入力(IN)には、外部からの
80MHzの8ビットデジタルデータの最下位ビット(DIGITAL DATA-1)が入力される。
第1ステージ回路のSPC基本ユニットの出力OUT1およびOUT2からは、第2ステ
ージ回路の2個のSPC基本ユニットのそれぞれの入力(IN)へ40MHzのデジタル
データが出力される。
EN_LおよびCLK_GEN_Rから20MHzのクロック信号(CK20)およびそ
の反転クロック信号(CK20B)が供給される。第2ステージ回路の各SPC基本ユニ
ットの出力OUT1およびOUT2からは、第3ステージ回路の4個のSPC基本ユニッ
トの各入力(IN)へ20MHzのデジタルデータが出力される。
EN_LおよびCLK_GEN_Rから10MHzのクロック信号(CK10)およびそ
の反転クロック信号(CK10B)が供給される。第3ステージ回路の各SPC基本ユニ
ットの出力OUT1およびOUT2からは10MHzのデジタルデータが出力される。
それぞれ入力されるSPC/bit−2〜SPC/bit−8回路においても、上述した
様な動作がおこなわれ、各SPC/bit回路の第3ステージ回路の各SPC基本ユニッ
トの出力OUT1およびOUT2からは、10MHzのデジタルデータが出力される。
SPC基本ユニットの回路構成について説明する。図3を参照する。図3には、1つのS
PC基本ユニットの回路構成がブロックで示されている。なお、本実施形態においては、
いずれのSPC基本ユニットも図3に示す通りの構成を有している。ただし、各ステージ
回路のSPC基本ユニットは、それぞれ動作周波数が異なるので、異なる特性を有するト
ランジスタで構成されるようにしても良い。
るラッチ回路である。H−DLは入力されるラッチ信号がHiの時、入力信号(IN)を
ラッチするDラッチ回路であり、L−DLは入力されるラッチ信号がLoの時、入力信号
(IN)をラッチするDラッチ回路である。
説明する。なお、図4で説明する以外のDラッチ回路を用いても良い。
れている。Dラッチ回路H−DLおよびL−DLは、それぞれ、2個のクロックドインバ
ータ回路および1個のインバータ回路を有している。クロックドインバータ回路は、入力
されるクロック信号および反転クロック信号に基づいて動作するインバータ回路である。
図4(C)に、本実施形態のクロックドインバータ回路の回路図を示しておく。
ック信号(CKB)が入力される。本実施形態においては、Dラッチ回路H−DLおよび
L−DLは、クロック信号(CK)がラッチ信号に対応する。
また、Dラッチ回路H−DLは、クロック信号(CK)がHiの時、入力INより入力さ
れる入力信号をラッチし、出力OUTから信号を出力する。また、Dラッチ回路L−DL
は、クロック信号(CK)がLoの時、入力INより入力される入力信号をラッチし、出
力OUTから信号を出力する。
動作をタイミングチャートを用いて詳細に説明する。図5に示すタイミングチャートには
、クロックジェネレータCLK_GEN_LおよびCLK_GEN_Rに入力される信号
として、40MHzのクロック信号(CK40)(CLK_GEN_LおよびCLK_G
EN_Rから各SPC/bitに入力される40MHzのクロック信号でもある)、その
反転信号(CK40B)およびリセット信号(RES)が示されている。
れる20MHzのクロック信号、10MHzのクロック信号(CK10)が示されている
。
MHzの8ビットのデジタルデータの最下位ビット(A、B、C、…、A'、B'、C'、
…、A''、B''、C''、…)が示されている。なお、1つのデジタルデータ(例えばA)
のデータ長は、12.5nsecである。
にOUT200(Stage1)、OUT110、OUT120、OUT210ならびに
OUT220(Stage2)、およびOUT111(PAO)、OUT112(PEO
)、OUT121(PCO)、OUT122(PGO)、OUT211(PBO)、OU
T212(PFO)、OUT221(PDO)ならびにOUT222(PHO)(Sta
ge3)から出力されるデジタル信号が示されている。
入力されるデジタルデータの周波数を1/2に落とし(言い換えると、データ長を倍にし
)、かつ2個のパラレルなデジタル信号に順次変換する。
リアルに入力されるデジタルデータを、パラレルな40MHzのデジタルデータに変換し
、OUT100およびOUT200からStage2の2個のSPC基本ユニットの入力
(IN)にそれぞれ出力する。例えば、80MHzでシリアルに入力されるデジタルデー
タ(AおよびB、それぞれデータ長12.5nsec)を、40MHzのパラレルな2個
のデジタルデータ(AおよびB、それぞれデータ長25nsec)に変換する。
リアルに入力されるデジタルデータをパラレルな20MHzのデジタルデータに変換し、
OUT110、OUT120、OUT210およびOUT220からStage3の4個
のSPC基本ユニットにそれぞれ出力する。例えば、40MHzでシリアルに入力される
デジタルデータ(AおよびC、それぞれデータ長25nsec)を、20MHzのパラレ
ルな2個のデジタルデータ(AおよびC、それぞれデータ長50nsec)に変換する。
シリアルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し
、OUT111(PAO)、OUT112(PEO)、OUT121(PCO)、OUT
122(PGO)、OUT211(PBO)、OUT212(PFO)、OUT221(
PDO)、およびOUT222(PHO)からそれぞれ出力する。例えば、20MHzで
シリアルに入力されるデジタルデータ(AおよびE、それぞれデータ長50nsec)を
、10MHzのパラレルな2個のデジタルデータ(AおよびE、それぞれデータ長100
nsec)に変換する。
は、それぞれ10MHzのデジタルデータが出力されることになる。
80MHzの8ビットデジタルデータが、8個のパラレルな10MHzの8ビットデジタ
ルデータに変換されることになる。
8ビットデジタルデータを、パラレルな8個の10MHzの8ビットデジタルデータに変
換する場合について説明したが、本発明のデジタルデータ分割回路は、この場合に限られ
ず適用され得る。
、2y個のパラレルな(m・2-y)Hzのデジタルデータに変換し出力することができる
。なお、mは正数、yは自然数である。この場合、本発明のデジタルデータ分割回路は、
(m/2)Hz以下の複数のクロック信号によって動作することができることが理解され
る。
が用いられることになる。
は、デジタルデータの各ビットデジタルデータが入力されるSPC/bit回路は、SP
C/bit−1回路〜SPC/bit−x回路までのx個となる。また、各SPC/bi
t回路は、下記数式(1)で表される個数のSPC基本ユニットを有していることになる
。なお、xは2以上の自然数である。
回路は2個のSPC基本ユニットを有しており、第kステージ回路は2k-1個のSPC基
本ユニットを有しており、第yステージ回路は2y-1個のSPC基本ユニットを有してい
る。なお、kは1乃至yの自然数である。
れ、各SPC/bit回路の第kステージ回路は2k-1個のシリアルに入力されるデジタ
ルデータの周波数を1/2にし、かつ2k個のパラレルなデジタルデータに変換し、次段
である第(k+1)ステージ回路の各SPC基本ユニットへデジタルデータを出力する。
なお、最終段のステージ回路は、デジタルデータ分割回路の出力として各ビットデジタル
データを出力する。
されない。
以下の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本発明
のデジタルデータ分割回路は安定性、信頼性、消費電力に優れている。
本実施形態のデジタルデータ分割回路は、実施形態1のデジタルデータ分割回路にデジタ
ルデータ並び替え機能を追加したものである。他の構成は、実施形態1と同様である。
ク図で示されている。本実施形態においても実施形態1と同様に、8ビットのデジタルデ
ータを扱う。本実施形態の8ビットデジタルデータ分割回路も、実施形態1と同様、80
MHzでシリアルに入力される8ビットのデジタルデータ(DIGITAL DATA-1(LSB)〜
DIGITAL DATA-8(MSB))をパラレル変換し、各ビットにつき8個のパラレルな10M
Hzデジタルデータを出力する。
え機能を実現するためのデジタルデータ並び替え信号(LR)およびその反転信号(LR
B)が、各SPC/bit回路の入力LR_LおよびLRB_Lに入力される。
ついて説明する。図7を参照する。図7には、本実施形態のデジタルデータ分割回路のク
ロックジェネレータCLK_GEN_Lおよびデジタルデータの最下位ビット(DIGITAL
DATA-1)が入力されるSPC/bit−1回路が示されている。なお、デジタルデータ(
DIGITAL DATA-2〜DIGITAL DATA-8)がそれぞれ入力されるSPC/bit回路も、図6
に示されるSPC/bit回路と同様である。
ト、および8個のデジタルデータ並び替えスイッチSW_LRを有している。7個のSP
C基本ユニットの接続についても実施形態1と同様である。
す。本実施形態においては、SW_LRは、Pチャネル型トランジスタ(Pch Tr)
とNチャネル型トランジスタ(Nch Tr)とで構成されるアナログスイッチを2個有
している。本実施形態のデジタルデータ並び替えスイッチSW_LRは、入力LRおよび
LRBに入力される信号によって、入力P1または入力P2のいずれかの信号を出力P3
から出力することができる。
1に入力されるデジタルデータをP3から出力する。また、LR=LoかつLRB=Hi
の時、デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータ
をP3から出力する。
図9を参照する。第3ステージ回路のSPC基本ユニットの出力OUT111、OUT1
12、OUT121、OUT122、OUT211、OUT212、OUT221、およ
びOUT222までは、実施形態1と同様であるので、実施形態1を参照されたい。
アルに入力されるデジタルデータをパラレルな10MHzのデジタルデータに変換し、O
UT111、OUT112、OUT121、OUT122、OUT211、OUT212
、OUT221、およびOUT222からそれぞれ出力する。
デジタルデータ並び替えスイッチSW_LRは、P1に入力されるデジタルデータをP3
から出力する。よって、図9のタイミングチャートに示すように、出力PAO、PEO、
PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデータA
、E、C、G、B、F、D、Hが出力される。
デジタルデータ並び替えスイッチSW_LRは、P2に入力されるデジタルデータをP3
から出力する。よって、図9のタイミングチャートの括弧に示すように、出力PAO、P
EO、PCO、PGO、PBO、PFO、PDO、PHOからは、それぞれ、デジタルデ
ータH、D、F、B、G、C、E、Aが出力される。
80MHzの8ビットデジタルデータが、10MHzの8個のパラレルな8ビットデジタ
ルデータに変換されることになる。
って、デジタルデータ分割回路から出力されるデジタルデータの並び替えを行うことがで
きる。
制御することによって、デジタルデータ分割回路から出力されるデジタルデータの並び替
えを行うようにしたが、外部から入力されるデジタルデータをあらかじめ並べ替えてから
入力するという方法を実施することもできる。特にこの方法は、実施形態1のデジタルデ
ータ分割回路のように、デジタルデータ並べ替えスイッチを有していない実施形態に有用
である。
ティブマトリクス型液晶表示装置の駆動回路に用いた場合について説明する。
略ブロック図である。1001はソース信号線駆動回路Aであり、1002はソース信号
線駆動回路Bである。1003はゲート信号線駆動回路である。1004はアクティブマ
トリクス回路である。1005はデジタルデータ分割回路であり、上述の実施形態2で説
明されたデジタルデータ並び替え機能付きのものである。
トレジスタ回路)1001−1、ラッチ回路1(960×8デジタルラッチ回路)100
1−2、ラッチ回路2(960×8デジタルラッチ回路)1001−3、セレクタ回路1
(240のセレクタ回路)1001−4、D/A変換回路(240のD/A変換回路(D
ACともいう))1001−5、セレクタ回路2(240のセレクタ回路)1001−6
を有している。その他、バッファ回路やレベルシフタ回路(いずれも図示せず)を有して
いる。また、説明の便宜上、DAC1001−5にはレベルシフタ回路が含まれている。
P)が入力される。ラッチ回路1(1001−2)にはデジタルデータ分割回路1005
によって周波数を10MHzに落とされた8個のパラレルな8ビットデジタルデータが入
力される。ラッチ回路2(1001−3)にはラッチ信号(Latch Signal)
が入力される。セレクタ回路1(1001−4)には選択信号(Select Sign
al)が入力される。D/A変換回路1001−5には高電位電源(DC_VIDEO_
H)、低電位電源(DC_VIDEO_L)、オフセット電源(DC_VIDEO_M)
、リセットパルス(ResAおよびResB)が入力される。また、セレクタ回路2(1
001−6)には選択信号(Select Signal)が入力される。
する。なお、ソース信号線駆動回路A1001は、奇数番目のソース信号線に映像信号(
階調電圧信号)を供給し、ソース信号線駆動回路B1002は、偶数番目のソース信号線
に映像信号を供給するようになっている。
の都合上、アクティブマトリクス回路の上下を挟むように2つのソース信号線駆動回路A
およびソース信号線駆動回路Bを設けたが、回路レイアウト上、可能であれば、ソース信
号線駆動回路を1つだけ設けるようにしても良い。
レベルシフタ回路等(いずれも図示せず)を有している。
ている。各画素には画素TFT(薄膜トランジスタ)が配置されており、各画素TFTの
ソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている
。また、各画素TFTのドレイン領域には画素電極が電気的に接続されている。各画素T
FTは、各画素TFTに電気的に接続された画素電極への映像信号(階調電圧)の供給を
制御している。各画素電極に映像信号(階調電圧)が供給され、各画素電極と対向電極と
の間に挟まれた液晶に電圧が印加され液晶が駆動される。
トデジタルデータが入力される。デジタルデータ分割回路1005は、外部から入力され
る80MHzの8ビットデジタルデータをシリアル−パラレル変換し、8個のパラレルな
10MHzのデジタルデータをソース信号線駆動回路に供給する。
説明する。
01−1にクロック信号(CK)およびスタートパルス(SP)が入力される。シフトレ
ジスタ回路1001−1は、これらのクロック信号(CK)およびスタートパルス(SP
)に基づきタイミング信号を順に発生させ、バッファ回路等(図示せず)を通して後段の
回路へタイミング信号を順次供給する。
ッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子
が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生
ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッフ
ァ回路が設けられる。
)に供給される。ラッチ回路1(1001−2)は、8ビットデジタルデータ(8bit dig
ital data)を処理するラッチ回路を960ステージ有してる。ラッチ回路1(1001
−2)は、前記タイミング信号が入力されると、本発明のデジタルデータ分割回路から供
給される8ビットデジタルデータを順次取り込み、保持する。
込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、順方向走査の場
合、ラッチ回路1(1001−2)の中で一番左側のステージのラッチ回路にデジタルデ
ータの書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタルデー
タの書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン
期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
、ラッチ回路2(1001−3)にラッチシグナル(Latch Signal)が供給される。この
瞬間、ラッチ回路1(1001−2)に書き込まれ保持されているデジタルデータは、ラ
ッチ回路2(1001−3)に一斉に送出され、ラッチ回路2(1001−3)の全ステ
ージのラッチ回路に書き込まれ、保持される。
1−2)には、シフトレジスタ回路1001−1からのタイミング信号に基づき、再び本
発明のデジタルデータ分割回路から供給されるデジタルデータの書き込みが順次行われる
。
されているデジタルデータが、セレクタ回路1(1001−4)によって順次選択され、
D/A変換回路(DAC)1001−5に供給される。なお本実施形態では、セレクタ回
路1(1001−4)においては、1つのセレクタ回路がソース信号線4本に対応してい
る。
8号に記載されているものを用いることもできる。
によって、1ライン走査期間(水平走査期間)の1/4づつ、4本のソース信号線に対応
するデジタルデータが選択され出力される。
クタ回路が設けられている。また、1ライン走査期間の1/4づつ、対応するソース信号
線にラッチ回路2(1001−3)から供給される8ビットデジタルデータが選択される
。
1−5に供給される。本実施形態には、どのようなD/A変換回路を用いても良いが、本
出願人による特許出願である特願平10−344732号に記載されているD/A変換回
路を用いることが好ましい。
回路2(1001−6)によって、上述のセレクタ回路1(1001−4)と同様に1/
4ライン期間づつ選択され、ソース信号線に供給される。
ブマトリクス回路の画素TFTのソース領域に供給される。
1と同じである。ソース信号線駆動回路B1002は、偶数番目のソース信号線にアナロ
グデータを供給する。
ング信号がバッファ回路(図示せず)に供給され、対応するゲート信号線(走査線)に供
給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、
1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には
電流容量の大きなものが用いられる。
Tのスイッチングが行われ、ソース信号線駆動回路1001および1002からのアナロ
グデータ(階調電圧)が画素TFTに供給され、液晶分子が駆動される。
表示装置に用いると、高周波数のデジタルデータを処理することができる。
マトリクス型液晶表示装置の作製方法例を以下に説明する。本実施形態では、絶縁表面を
有する基板上に複数のTFTを形成し、アクティブマトリクス回路、ソース信号線駆動回
路、ゲート信号線駆動回路、本発明のデジタルデータ分割回路、および他の周辺回路等を
同一基板上に形成する例を図11〜図14に示す。なお、以下の例では、アクティブマト
リクス回路の1つの画素TFTと、他の回路(ソース信号線駆動回路、ゲート信号線駆動
回路、デジタルデータ分割回路、および他の周辺回路)の基本回路であるCMOS回路と
が同時に形成される様子を示す。また、以下の例では、CMOS回路においてはPチャネ
ル型TFTとNチャネル型TFTとがそれぞれ1つのゲート電極を備えている場合につい
て、その作製工程を説明するが、ダブルゲート型やトリプルゲート型のような複数のゲー
ト電極を備えたTFTによるCMOS回路をも同様に作製することができる。また、以下
の例では、画素TFTはダブルゲートのNチャネル型TFTである、シングルゲート、ト
リプルゲート等のTFTとしてもよい。
する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英
基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基
板またはシリコン基板を用いても良い。次に、下地膜5001を形成する。本実施形態で
は、下地膜5001には酸化シリコン(SiO2)が用いられた。次に、非晶質シリコン
膜5003を形成する。非晶質シリコン膜5003は、最終的な膜厚(熱酸化後の膜減り
を考慮した膜厚)
が10〜75nm(好ましくは15〜45nm、より好ましくは25nm)となる様に調
節する。
うことが重要である。本実施形態の場合、非晶質シリコン膜5003中では、後の結晶化
を阻害する不純物であるC(炭素)およびN(窒素)の濃度はいずれも5×1018ato
ms/cm3未満(代表的には5×1017atoms/cm3以下、好ましくは2×1017
atoms/cm3以下)、O(酸素)は1.5×1019atoms/cm3未満(代表的
には1×1018atoms/cm3以下、好ましくは5×1017atoms/cm3以下)
となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の
際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、SIMS(質量2次イオン分析)の測定結果にお
ける最小値で定義される。
グを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、200
〜400℃程度に加熱した炉内に100〜300sccmのClF3(フッ化塩素)ガス
を流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
ccmとした場合、約2μm厚の付着物(主にシリコンを主成分する)
を4時間で完全に除去することができる。
含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン
膜5003の成膜は減圧熱CVD法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマCVD法を用いることも可能である。
−130652号公報記載の技術を用いる。同公報の実施例1および実施形態2のどちら
の手段でも良いが、本実施形態では、同公報の実施例2に記載した技術内容(特開平8−
78329号公報に詳しい)を利用するのが好ましい。
絶縁膜5004を150nmに形成する。マスク絶縁膜5004は触媒元素を添加するた
めに複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定す
ることができる(図11(B))。
)を含有した溶液(Ni酢酸塩エタノール溶液)5005をスピンコート法により塗布す
る。なお、触媒元素としてはニッケル以外にも、コバルト(Co)、鉄(Fe)、パラジ
ウム(Pd)、ゲルマニウム(Ge)、白金(Pt)
、銅(Cu)、金(Au)等を用いることができる(図11(B))。
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述す
る横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な
技術となる。
性雰囲気、水素雰囲気または酸素雰囲気中において500〜960℃(代表的には550
〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜5003の結晶
化を行う。本実施形態では窒素雰囲気で600℃で12時間の加熱処理を行う。
生した核から優先的に進行し、基板5001の基板面に対してほぼ平行に成長した多結晶
シリコン膜からなる結晶領域5007が形成される。この結晶領域5007を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶
性に優れるという利点がある。
布し結晶化させることもできる。
イオンのドーピングを選択的に行う。マスク絶縁膜5004が形成された状態で、リンの
ドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜5004で覆われていない
部分5008のみに、リンがドーピングされる(これらの領域をリン添加領域5008と
呼ぶ)。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リ
ンがマスク絶縁膜5004を突き抜けないようにする。このマスク絶縁膜5004は、必
ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないの
で都合がよい。
実施形態では、2×1015ions/cm2のドーズをイオンドーピング装置を用いて行
った。
ば、リンは150nmのマスク絶縁膜をほとんど通過することができない。
では12時間)熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図11(E)において矢印で示されるように、ニッケルがリンに
吸い寄せられることになる。600℃の温度のもとでは、リン原子は膜中をほとんど動か
ないが、ニッケル原子は数100μm程度またはそれ以上の距離を移動することができる
。このことからリンがニッケルのゲッタリングに最も適した元素の1つであることが理解
できる。
のとき、リンの添加領域5008、すなわちニッケルがゲッタリングされた領域が残らな
いようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層5009〜5011が得られた。得られた多結晶シリコン膜の活性層5009〜50
11が後にTFTの活性層となる。
を含む絶縁膜でなるゲート絶縁膜5012を70nmに成膜する。そして、酸化性雰囲気
において、800〜1100℃(好ましくは950〜1050℃)で加熱処理を行い、活
性層5009〜5011とゲート絶縁膜5012の界面に熱酸化膜(図示せず)を形成す
る。
膜を形成することによって、本発明のデジタルデータ分割回路や駆動回路等の高速動作が
必要となる部分のゲート絶縁膜の膜厚を薄くするようにしても良い。
)を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含
ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で
行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難と
なり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含
むガスとして、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F
2、Br2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが
できる。
この工程においては、例えばHClを用いた場合、活性層中のニッケルが塩素の作用によ
りゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考え
られる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒
元素のゲッタリングプロセスを、マスク絶縁膜5004を除去した後、活性層をパターン
ニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパ
ターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わ
せて行なってもよい。
後のゲート電極の原型を形成する。本実施形態では2wt%のスカンジウムを含有したア
ルミニウム膜を400nmに形成した。
を形成しても良い。
020、無孔性陽極酸化膜5021〜5024およびゲート電極5025〜5028を形
成する(図12(B))。
多孔性陽極酸化膜5013〜5020をマスクとしてゲート絶縁膜5012をエッチング
する。そして、多孔性陽極酸化膜5013〜5020を除去し、図12(C)の状態を得
る。なお、図12(C)において5029〜5031で示されるのは加工後のゲート絶縁
膜である。
純物元素としてはNチャネル型ならばP(リン)またはAs(砒素)、P型ならばB(ボ
ロン)またはGa(ガリウム)を用いれば良い。
加をそれぞれ2回の工程に分けて行う。
純物添加(本実施形態ではP(リン)を用いる)を高加速電圧80keV程度で行い、n
-領域を形成する。このn-領域は、Pイオン濃度が1×1018atoms/cm3〜1×
1019atoms/cm3となるように調節する。
。この時は、加速電圧が低いので、ゲート絶縁膜がマスクとして機能する。また、このn
+領域は、シート抵抗が500Ω以下(好ましくは300Ω以下)となるように調節する
。
レイン領域5033および5034、低濃度不純物領域5037、チャネル形成領域50
40が形成される。また、画素TFTを構成するNチャネル型TFTのソース領域および
ドレイン領域5035および5036、低濃度不純物領域5038及び5039、チャネ
ル形成領域5041および5042が確定する(図13(A))。
層は、Nチャネル型TFTの活性層と同じ構成となっている。
3を設け、P型を付与する不純物イオン(本実施形態ではボロンを用いる)の添加を行う
。
ネル型に反転させる必要があるため、前述のPイオンの添加濃度の数倍程度の濃度のB(
ボロン)イオンを添加する。
5045および5044、低濃度不純物領域5046、チャネル形成領域5047が形成
される(図13(B))。
を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
て不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復され
る。
シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレ
イン電極5049〜5053を形成する。なお、第1層間絶縁膜5048として有機性樹
脂膜を用いることもできる。
て次に、有機性樹脂膜からなる第3層間絶縁膜5056を0.5〜3μmの厚さに形成す
る。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率
が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上
述した以外の有機性樹脂膜を用いることもできる。
53の上部に第2層間絶縁膜を挟んでブラックマトリクス5055を形成する。本実施形
態では、ブラックマトリクス5055にはTi(チタン)が用いられた。なお、本実施形
態では、画素TFTとブラックマトリクスとの間で保持容量5058が形成される。
成し、画素電極5057を120nmの厚さに形成する。なお、本実施形態は透過型のア
クティブマトリクス液晶表示装置の例であるため、画素電極5057を構成する導電膜と
してITO等の透明導電膜を用いる。
ことで膜中(特に活性層中)のダングリングボンド(不対結合手)を補償する。なお、こ
の水素化処理を、プラズマ化させることによってできた水素で行っても良い。
ィブマトリクス基板が完成する。
マトリクス型液晶表示装置を作製する工程を説明する。
形態では、配向膜5059にはポリイミドを用いた。次に、対向基板を用意する。対向基
板は、ガラス基板5060、透明導電膜から成る対向電極5061、配向膜5062とで
構成される。
ング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチルト角を持つよ
うなポリイミドを用いた。
によって、シール材やスペーサ(共に図示せず)などを介して貼り合わせる。その後、両
基板の間に液晶5063を注入し、封止剤(図示せず)によって完全に封止する。本実施
形態では、液晶5063にネマチック液晶を用いた。
成する。
(代表的にはエキシマレーザー光)によって、非晶質シリコン膜の結晶化を行ってもよい
。
N(エルトラン)等のSOI構造(SOI基板)を用いて他のプロセスを行ってもよい。
置の動作結果について解説する。図19には、本実施形態のデジタルデータ分割回路を動
作させた時のオシロスコープ図が示されている。
のクロック信号の出力波形が示されている。図中、Ref1はCK40_Oの出力波形(
約40MHz)であり、Ref2はCK20_Oの出力波形(約20MHz)であり、R
ef3はCK10_Oの出力波形(約10MHz)である。なお、Ref5はリセットパ
ルス(RES)であり、Ref4はそのリセットパルスをデジタルデータ分割回路におい
て実測した信号波形である。
入力されるSPC/bit−1回路における出力波形を示している。
力される約40MHzのクロック信号CK40(Ref1)ならびに80MHzのデジタ
ルデータ(Ref2)、およびOUT100ならびにOUT200からそれぞれ出力され
る2個の40MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示され
ている。また、リセットパルス(Ref5)
が示されている。
入力される。この80MHzデジタルデータは、最左のパルスから順に、Hi、Lo、L
o、Hi、Lo、Lo、Hi、Hiというシリアルなデジタルデータである。なお、この
80MHzのシリアルなデジタルデータは、図5のタイミングチャートにおいては、DIGI
TAL DATAのA、D、G、HのデータがHiであり、その他のデータがLoであるとした場
合である。
3およびRef4)をみると、入力されるデジタルデータ(Ref2)
の周波数が1/2(約40MHz)となり、2つのパラレルなデジタルデータ(Ref3
およびRef4)に変換されている様子がわかる。この様子は、図5のタイミングチャー
トにおいて、DIGITAL DATAのA、D、G、HのHiのデータが出力OUT100およびO
UT200からどのような順序で出力されているかを参考にすると良い。
力される約20MHzのクロック信号CK20(Ref1)ならびに40MHzのデジタ
ルデータ(Ref2)、および出力OUT110ならびにOUT120からそれぞれ出力
される2個の20MHzのパラレルなデジタルデータ(Ref3ならびにRef4)が示
されている。また、リセットパルス(Ref5)が示されている。
るデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(R
ef2)の周波数が1/2(約20MHz)となり、2つのパラレルなデジタルデータ(
Ref3およびRef4)に変換されている様子がわかる。
トに入力される約10MHzのクロック信号CK10(Ref1)ならびに20MHzの
デジタルデータ(Ref2)、および出力OUT111ならびにOUT112からそれぞ
れ出力される2個の10MHzのパラレルなデジタルデータ(Ref3ならびにRef4
)が示されている。また、リセットパルス(Ref5)が示されている。
るデジタルデータ(Ref3およびRef4)をみると、入力されるデジタルデータ(R
ef2)の周波数が1/2(約10MHz)となり、2つのパラレルなデジタルデータ(
Ref3およびRef4)に変換されている様子がわかる。
数が約80MHzという高周波数にもかかわらず、安定した動作を示した。また、今回作
製した本発明のデジタルデータ分割回路の最高動作周波数は、140MHz(入力するデ
ジタルデータは140MHz、クロック信号は70MHz)であった。
するアクティブマトリクス型液晶表示装置の作製方法の別の例について説明する。本実施
形態においても、絶縁表面を有する基板上に複数のTFTを形成し、アクティブマトリク
ス回路、ソース信号線駆動回路、ゲート信号線駆動回路、本発明のデジタルデータ分割回
路、および他の周辺回路等を同一基板上に形成する例を示す。なお、ここでは、CMOS
回路の基本構成であるインバータ回路を図15および図16を用いて説明する。
などを用いることができる。また、酸化シリコン膜や窒化シリコン膜などの絶縁膜を表面
に形成したシリコン基板やステンレスに代表される金属基板を用いても良い。勿論、石英
基板をもちいることも可能である。
膜6002と、酸化シリコン膜から成る下地膜6003が形成される。
これらの下地膜はプラズマCVD法やスパッタ法で形成されるものであり、基板6001
からTFTに有害な不純物が半導体層へ拡散することを防ぐために設けてある。そのため
に、窒化シリコン膜からなる下地膜6002を20〜100nm、代表的には50nmの
厚さに形成し、さらに酸化シリコン膜ならなる下地膜6003を50〜500nm、代表
的には150〜200nmの厚さに形成すれば良い。
る下地膜6003のどちらか一方のみで形成しても良いが、TFTの信頼性のを考慮する
と2層構造とすることが最も望ましかった。
パッタ法などの成膜法で形成される非晶質半導体を、レーザー結晶化法や熱処理による固
相成長法で結晶化された、結晶質半導体を用いることが望ましい。また、前記成膜法で形
成される微結晶半導体を適用することも可能である。
ここで適用できる半導体材料は、シリコン(Si)、ゲルマニウム(Ge)、またシリコ
ンゲルマニウム合金、炭化シリコンがあり、その他にガリウム砒素などの化合物半導体材
料を用いることもできる。
。プラズマCVD法で作製される非晶質半導体膜には10〜40atom%の割合で膜中に水
素が含まれているが、結晶化の工程に先立って400〜500℃の熱処理の工程を行い水
素を膜中から脱離させて含有水素量を5atom%以下としておくことが望ましい。また、非
晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法で形成しても良いが、膜中に含
まれる酸素、窒素などの不純物元素を十分低減させておくことが望ましい。
と下地膜6003と、さらに半導体層を連続形成すると良い。それぞれの膜が形成された
後、その表面が大気雰囲気に触れないことにより、その表面の汚染を防ぐことができる。
その結果、TFTの特性バラツキを発生させる要因の一つをなくすことができた。
を用いれば良い。また、触媒元素を用いた熱結晶化の技術により結晶質半導体膜を用いる
こともできる。さらに、触媒元素を用いた熱結晶化の技術により形成された結晶質半導体
膜に対して、ゲッタリングの工程を加えて、前記触媒元素を除去すると優れたTFT特性
を得ることができる。
ニング法によりレジストマスクを形成し、ドライエッチング法により第2の島状半導体層
(活性層)6004と、第1の島状半導体層(活性層)6005を形成した。
シリコンまたは窒化シリコンを主成分とするゲート絶縁膜6006を形成する。ゲート絶
縁膜6006は、プラズマCVD法やスパッタ法で形成し、その厚さを10〜200nm
、好ましくは50〜150nmとして形成すれば良い(図15(A))。
体層6005のチャネル形成領域を覆うレジストマスク6007、6008を形成した。
このとき、配線を形成する領域にもレジストマスク6009を形成しておいても良い。
工程を行った。結晶質半導体材料に対してn型を付与する不純物元素としては、リン(P
)、砒素(As)、アンチモン(Sb)などが知られているが、ここでは、リンを用い、
フォスフィン(PH3)を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜
6006を通してその下の半導体層にリンを添加するために、加速電圧は80keVと高
めに設定した。半導体層に添加されるリンの濃度は、1×1016〜1×1019atoms/cm3
の範囲にするのが好ましく、ここでは1×1018atoms/cm3とした。そして、半導体層に
リンが添加された領域6010、6011が形成された。ここで形成された第2の不純物
領域の一部は、LDD領域として機能するものである(図15(B))。
ッシング法を用いると効果的であった。アッシング法は酸化雰囲気中でプラズマを形成し
、そこに硬化したレジストをさらして除去する方法であるが、その雰囲気中に酸素の他に
水蒸気を添加しておくと効果的であった。
層6012は、Ta、Ti、Mo、Wから選ばれた元素を主成分とする導電性材料を用い
て形成する。そして、第1の導電層6007の厚さは10〜100nm、好ましくは15
0〜400nmで形成すれば良い(図15(C))。
とができる。
る回路の面積との関係で、100cm2程度までならば問題なく使用することができた。
16を形成した。レジストマスク6013は、pチャネル型TFTのゲート電極を形成す
るためのものであり、レジストマスク6015、6016は、ゲート配線およびゲートバ
スラインを形成するためのものであった。また、レジストマスク6014は第1の島状半
導体層の全面を覆って形成され、次の工程において、不純物が添加されるのを阻止するマ
スクとするために設けられた。
017と、ゲート配線6019と、ゲートバスライン6020が形成された。ここで、エ
ッチング後残渣が残っている場合には、アッシング処理すると良かった。
pチャネル型TFTが形成される第2の島状半導体層6004の一部に、p型を付与する
不純物元素を添加して第3の不純物領域を形成する工程を行った。p型を付与する不純物
元素としては、ボロン(B)、アルミニウム(Al)
、ガリウム(Ga)、が知られているが、ここではボロンをその不純物元素として、ジボ
ラン(B2H6)を用いてイオンドープ法で添加した。ここでも加速電圧を80keVとし
て、2×1020atoms/cm3の濃度にボロンを添加した。そして、図1(D)に示すように
ボロンが高濃度に添加された第3の不純物領域6021、6022が形成された。
レジストマスク6023、6024、6025を形成した。第4のフォトマスクはnチャ
ネル型TFTのゲート電極を形成するためのものであり、ドライエッチング法により第1
のゲート電極6026が形成された。このとき第1のゲート電極6026は、第2の不純
物領域6010、6011の一部とゲート絶縁膜を介して重なるように形成された(図1
5(E))。
ォトマスクによりレジストマスク6029、6030、6031を形成した。レジストマ
スク6030は第1のゲート電極6026とを覆って、さらに第2の不純物領域6010
、6011の一部と重なる形で形成されたものであった。レジストマスク6030は、L
DD領域のオフセット量を決めるものであった。
の不純物領域が形成される半導体層の表面を露出させておいても良い。
このようにすると、次の工程で実施されるn型を付与する不純物元素を添加する工程を効
果的に実施することができる。
た。そして、ソース領域となる第1の不純物領域6032とドレイン領域となる第1の不
純物領域6033が形成された。ここでは、フォスフィン(PH3)を用いたイオンドー
プ法で行った。この工程でも、ゲート絶縁膜6006を通してその下の半導体層にリンを
添加するために、加速電圧は80keVと高めに設定した。この領域のリンの濃度はn型
を付与する第1の不純物元素を添加する工程と比較して高濃度であり、1×1019〜1×
1021atoms/cm3とするのが好ましく、ここでは1×1020atoms/cm3とした(図16(A
))。
ート配線6027、ゲートバスライン6028の表面に第1の層間絶縁膜6034、第2
の層間絶縁膜6035を形成した。第1の層間絶縁膜6034は窒化シリコン膜であり、
50nmの厚さで形成された。また第2の層間絶縁膜6035は酸化シリコン膜であり、
950nmの厚さに形成された。
程を行うために必要なものであった。これは第1および第2のゲート電極6026、60
17、ゲート配線6027、ゲートバスライン6028の表面が酸化することを防ぐため
に効果的であった。
活性化するために行う必要があった。この工程は、電気加熱炉を用いた熱アニール法や、
前述のエキシマレーザーを用いたレーザーアニール法や、ハロゲンランプを用いたラピッ
ドサーマルアニール法(RTA法)で行えば良い。しかし、レーザーアニール法は低い基
板加熱温度で活性をすることができるが、ゲート電極の下にかくれる領域まで活性化させ
ることは困難であった。従って、ここでは熱アニール法で活性化の工程を行った。加熱処
理は、窒素雰囲気中において300〜700℃、好ましくは350〜550℃、ここでは
450℃、2時間の処理を行った。
。また、熱処理の工程の後に、さらに3〜100%の水素雰囲気中で150〜500℃、
好ましくは300〜450℃で2〜12時間の水素化処理の工程を行うと良い。または、
150〜500℃、好ましくは200〜450℃の基板温度で水素プラズマ処理をしても
良い。いずれにしても、水素が半導体層中やその界面に残留する欠陥を補償することによ
り、TFTの特性を向上させることができた。
を用い、所定のレジストマスクを形成した後、エッチング処理によりそれぞれのTFTの
ソース領域と、ドレイン領域に達するコンタクトホールが形成された。そして、第2の導
電層を形成し、第7のフォトマスクを用いたパターニングの工程によりソース電極603
6、6037とドレイン電極6038を形成した。図示していないが、本実施形態ではこ
の電極第2の導電層を、Ti膜を100nm、Tiを含むAl膜300nm、Ti膜15
0nmをスパッタ法で連続して形成した3層構造の電極として用いた。
ャネル型TFTは非自己整合的(ノンセルフアライン)に形成された。
6045、6046、第2の不純物領域6043、6044が形成された。ここで、第2
の不純物領域は、ゲート電極と重なる領域(GOLD領域)6043a、6044aと、
ゲート電極と重ならない領域(LDD領域)6043b、6044bがそれぞれ形成され
た。そして、第1の不純物領域6045はソース領域として、第1の不純物領域6046
はドレイン領域となった。
、6041が形成された。そして、第3の不純物領域6040はソース領域として、第3
の不純物領域6041はドレイン領域となった(図16(B)
)。
、ゲート配線部分のB−B' 断面構造,ゲートバスライン部分のC−C' 断面構造は、図
16(B)と対応している。本実施形態において、ゲート電極とゲート配線とゲートバス
ラインとは、第1の導電層から形成されている。
て成るCMOS回路を例にして示したが、nチャネル型TFTを用いたNMOS回路や、
アクティブマトリクス回路等も同様に作製される。
マトリクス型液晶表示装置とされる。
ック液晶を用いたTNモードが表示モードとして用いられているが、他の表示モードをも
用いることができる。
ティブマトリクス型液晶表示装置を構成してもよい。
onostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-S
cale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thre
sholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response
Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdle
ss antiferroelectricity in liquid crystals and its application to displays" by S
. Inui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、V字型の電気光学応答特性を示すものがあり、その駆動電圧が約±2.5V程度(
セル厚約1μm〜2μm)のものも見出されている。
る光透過率の特性を示す例を図24に示す。図24に示すグラフの縦軸は透過率(任意単
位)、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層
の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏
光板の透過軸に対してほぼ直角(クロスニコル)に設定されている。
圧駆動かつ階調表示が可能となることがわかる。
回路を有するアクティブマトリクス型液晶表示装置に用いた場合にも、DAC(D/A変
換回路)の出力電圧を下げることができるので、DACの動作電源電圧を下げることがで
き、ドライバの動作電源電圧を低くすることができる。よって、アクティブマトリクス液
晶表示装置の低消費電力化および高信頼性が実現できる。
的LDD領域(低濃度不純物領域)の幅が小さなTFT(例えば、0nm〜500nmま
たは0nm〜200nm)を用いる場合においても有効である。
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。
現されるので、アクティブマトリクス液晶表示装置の低消費電力が実現される。
表示装置の表示媒体として用いることができる。
置には、印加電圧に応答して光学的特性が変調され得るその他のいかなる表示媒体を用い
てもよい。例えば、エレクトロルミネセンス素子などを用いても良い。
アクティブ素子には、TFTの他MIM素子等が用いられても良い。
が、本発明のデジタルデータ分割回路を有するアクティブマトリクス型半導体表示装置(
代表的には液晶表示装置)は、逆スタガ型のようなボトムゲイト型TFTによって構成さ
れてもよい。
クティブマトリクス型液晶表示装置を含む)には様々な用途がある。本実施形態では、本
発明のデジタルデータ分割回路を用いたアクティブマトリクス型半導体表示装置を組み込
んだ半導体装置について説明する。
ウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モ
バイルコンピュータ、携帯電話など)などが挙げられる。それらの一例を図17、図18
および図31に示す。
クス型半導体表示装置10002(代表的には液晶表示装置)、光源10003、光学系
10004、スクリーン10005で構成されている。なお、図17(A)には、半導体
表示装置を1つ組み込んだフロントプロジェクターが示されているが、アクティブマトリ
クス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応させる)組み込んことによ
って、より高解像度・高精細のフロント型プロジェクタを実現することができる。
ィブマトリクス型半導体表示装置であり、10008は光源であり、10009はリフレ
クター、10010はスクリーンである。なお、図17(B)
には、アクティブマトリクス型半導体表示装置を3個(R、G、Bの光にそれぞれ対応さ
せる)組み込んだリア型プロジェクタが示されている。
11003、アクティブマトリクス型半導体表示装置11004、操作スイッチ1100
5、アンテナ11006で構成される。
表示装置12002、音声入力部12003、操作スイッチ12004、バッテリー12
005、受像部12006で構成される。
、受像部13003、操作スイッチ13004、アクティブマトリクス型半導体表示装置
13005で構成される。
リクス型半導体表示装置14002で構成される。
型半導体表示装置15002、15003、記憶媒体15004、操作スイッチ1500
5、アンテナ15006で構成される。
2、表示部16003、キーボード16004等を含む。本願発明を表示部16003に
適用することができる。
ーヤーであり、本体17001、表示部17002、スピーカ部17003、記録媒体1
7004、操作スイッチ17005等を含む。なお、このプレーヤーは記録媒体としてD
VD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映
画鑑賞やゲームやインターネットを行うことができる。本願発明は表示部17002やそ
の他の信号制御回路に適用することができる。
ス型液晶表示装置の別の作製例について説明する。なお、本実施例においては、特に説明
しない部分には実施形態3に示した作製例とほぼ同様のプロセスを適用できる。
スク絶縁膜5004を用いずにNi酢酸溶液を非晶質シリコン膜の全面に塗布した。
性雰囲気、水素雰囲気または酸素雰囲気中において 500〜960℃(代表的には55
0〜650℃)の温度で4〜24時間の加熱処理を加えて非晶質シリコン膜4003の結
晶化を行う。本実施形態では窒素雰囲気で590℃で8時間の加熱処理を行う。
ス)を行う。本実施形態の場合、加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロ
ゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素によるゲッ
タリング効果を十分に得るためには、上記加熱処理を700℃を超える温度で行なうこと
が好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッ
タリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含むガスとし
て、代表的にはHCl、HF、NF3、HBr、Cl2、ClF3、BCl2、F2、Br2等
のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。本
実施形態においては、O2およびHCl雰囲気下950℃で行い、熱酸化膜の形成と同時
にゲッタリングプロセスを行った。
が約50nmとなるようにした。
フ電流)、Ion/Ioff(オン電流とオフ電流との比の常用対数をとったもの)、Vth(
しきい値電圧)、Svalue(S値)、μFE(電界効果移動度)
を示している。なお、*印がついたものは、L=50μmとしたTFTのμFEを示す。
図21において、Vgはゲイト電圧、Idはドレイン電流、Vdはドレイン電圧を示す。
有するアクティブマトリクス型液晶表示装置の例について説明する。
路、ゲイト信号線駆動回路のことである。また、アドレッシングモード(Addressing mod
e)として、ソースライン反転表示を行った。
)を有するアクティブマトリクス型液晶表示装置の表示例が示されている。
ビット)を有するアクティブマトリクス型液晶表示装置を3個用いたフロント型プロジェ
クターの表示例である。なお、フロント型プロジェクタ−については、実施形態6を参照
されたい。
ィブマトリクス型液晶表示装置は、1980×1080画素という高解像度にもかかわら
ず、非常に精細な表示が実現できており、かつ非常に細かな階調表示が実現できているこ
とがわかる。
した例について説明する。
010は基板、4011は画素部、4012はソース側駆動回路、4013はゲート側駆
動回路であり、それぞれの駆動回路は配線4014〜4016を経てFPC4017に至
り、外部機器へと接続される。
材7010、シーリング材(ハウジング材ともいう)7000、密封材(第2のシーリン
グ材)7001が設けられている。
下地膜4021の上に駆動回路用TFT(但し、ここではnチャネル型TFTとpチャネ
ル型TFTを組み合わせたCMOS回路を図示している。)4022及び画素部用TFT
4023(但し、ここではEL素子への電流を制御するTFTだけ図示している。)が形
成されている。これらのTFてゃ公知の構造(トッピゲート構造またはボトムゲート構造
)を用いればよい。
間絶縁膜(平坦化膜)4026の上に画素部用TFT4023のドレインと電気的に接続
する透明導電膜でなる画素電極4027を形成する。透明導電膜としては、酸化インジウ
ムと酸化スズとの化合物(ITOと呼ばれる)または酸化インジウムと酸化亜鉛との化合
物を用いることができる。そして、画素電極4027を形成したら、絶縁膜4028を形
成し、画素電極4027上に開口部を形成する。
孔輸送層、発光層、電子輸送層または電子注入層)を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、E
L材料には低分子系材料と高分子系(ポリマー系)材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
スクを用いて画素毎に波長の異なる発光が可能な発光層(赤色発光層、緑色発光層及び青
色発光層)を形成することで、カラー表示が可能となる。その他にも、色変換層(CCM
)とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単色発光のEL表示装置とすること
もできる。
層4029の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でEL層4029と陰極4030を連続成膜するか、EL層4029を不活性雰囲気
で形成し、大気解放しないで陰極4030を形成するといった工夫が必要である。本実施
形態ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述
のような成膜を可能とする。
ミニウム)膜の積層構造を用いる。具体的にはEL層4029上に蒸着法で1nm厚のL
iF(フッ化リチウム)膜を形成し、その上に300nm厚のアルミニウム膜を形成する
。勿論、公知の陰極材料であるMgAg電極を用いても良い。そして陰極4030は40
31で示される領域において配線4016に接続される。配線4016は陰極4030に
所定の電圧を与えるための電源供給線であり、導電性ペースト材料4032を介してFP
C4017に接続される。
めに、層間絶縁膜4026及び絶縁膜4028にコンタクトホールを形成する必要がある
。これらは層間絶縁膜4026のエッチング時(画素電極用コンタクトホールの形成時)
や絶縁膜4028のエッチング時(EL層形成前の開口部の形成時)に形成しておけば良
い。また、絶縁膜4028をエッチングする際に、層間絶縁膜4026まで一括でエッチ
ングしても良い。この場合、層間絶縁膜4026と絶縁膜4028が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
填材7014、カバー材7010が形成される。
材7000が設けられ、さらにシール材7000の外側には密封材(第2のシール材)7
001が形成される。
機能する。充填材7014としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレ
ンビニルアセテート)を用いることができる。この充填材7014の内部に乾燥剤を設け
ておくと、吸湿効果を保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVB
やEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
性を有する必要がある。
を通ってFPC4017に電気的に接続される。なお、ここでは配線4016について説
明したが、他の配線4014、4015も同様にしてシール材7000および密封材70
01の下を通ってFPC4017に電気的に接続される。
た例について、図26(A)、26(B)を用いて説明する。図25(A)、25(B)
と同じ番号のものは同じ部分を指しているので説明は省略する。
断した断面図を図26(B)に示す。
する。
バー材7010を接着するための接着剤としても機能する。充填材7014としては、P
VC(ポリビニルクロライド)、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブ
チラル)またはEVA(エチレンビニルアセテート)
を用いることができる。この充填材7014の内部に乾燥剤を設けておくと、吸湿効果を
保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
(Fiberglass−Reinforced Plastics)
板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィ
ルムまたはアクリルフィルムを用いることができる。なお、充填材6004としてPVB
やEVAを用いる場合、数十μmのアルミニウムホイルをPVFフィルムやマイラーフィ
ルムで挟んだ構造のシートを用いることが好ましい。
性を有する必要がある。
(露呈面)を覆うようにフレーム材7011を取り付ける。フレーム材7011はシール
材(接着剤として機能する)7012によって接着される。このとき、シール材7012
としては、光硬化性樹脂を用いるのが好ましいが、EL層の耐熱性が許せば熱硬化性樹脂
を用いても良い。なお、シール材7012はできるだけ水分や酸素を透過しない材料であ
ることが望ましい。また、シール材7012の内部に乾燥剤を添加してあっても良い。
7に電気的に接続される。なお、ここでは配線4016について説明したが、他の配線4
014、4015も同様にしてシール材7012の下を通ってFPC4017に電気的に
接続される。
を図28(A)に、回路図を図28(B)に示す。図27、図28(A)、図28(B)
では共通の符号を用いるので互いに参照すればよい。
Tを用いて形成される。本実施形態ではダブルゲート構造としているが、構造及び作製プ
ロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とすることで実
質的に二つのTFTが直列された構造となり、オフ電流値を低減することができるという
利点がある。なお、本実施形態ではダブルゲート構造としているが、シングルゲート構造
でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造で
も構わない。また、PTFTを用いて形成しても構わない。
ング用TFT3502のドレイン配線35は配線36によって電流制御用TFTのゲート
電極37に電気的に接続されている。また、38で示される配線は、スイッチング用TF
T3502のゲート電極39a、39bを電気的に接続するゲート配線である。
、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でも
ある。そのため、電流制御用TFTのドレイン側に、ゲート絶縁膜を介してゲート電極に
重なるようにLDD領域を設ける本願発明の構造は極めて有効である。
が、複数のTFTを直列につなげたマルチゲート構造としても良い。さらに、複数のTF
Tを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行
えるようにした構造としても良い。このような構造は熱による劣化対策として有効である
。
配線は3504で示される領域で、電流制御用TFT3503のドレイン配線40と絶縁
膜を介して重なる。このとき、3504で示される領域ではコンデンサが形成される。こ
のコンデンサ3504は電流制御用TFT3503のゲートにかかる電圧を保持するため
のコンデンサとして機能する。なお、ドレイン配線40は電流供給線(電源線)3506
に接続され、常に一定の電圧が加えられている。
ション膜41が設けられ、その上に樹脂絶縁膜でなる平坦化膜42が形成される。平坦化
膜42を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される
EL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従
って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化して
おくことが望ましい。
用TFT3503のドレインに電気的に接続される。画素電極43としてはアルミニウム
合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いること
が好ましい。勿論、他の導電膜との積層構造としても良い。
(画素に相当する)の中に発光層45が形成される。なお、ここでは一画素しか図示して
いないが、R(赤)、G(緑)、B(青)の各色に対応した発光層を作り分けても良い。
発光層とする有機EL材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系
材料としては、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(P
VK)系、ポリフルオレン系などが挙げられる。
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平10−92576号公報に
記載されたような材料を用いれば良い。
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は30〜150n
m(好ましくは40〜100nm)とすれば良い。
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い
。
有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材
料を用いることも可能である。これらの有機EL材料や無機材料は公知の材料を用いるこ
とができる。
アニリン)でなる正孔注入層46を設けた積層構造のEL層としている。そして、正孔注
入層46の上には透明導電膜でなる陽極47が設けられる。本実施形態の場合、発光層4
5で生成された光は上面側に向かって(TFTの上方に向かって)放射されるため、陽極
は透光性でなければならない。透明導電膜としては酸化インジウムと酸化スズとの化合物
や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱性の低い発光層や
正孔注入層を形成した後で形成するため、可能な限り低温で成膜できるものが好ましい。
子3505は、画素電極(陰極)43、発光層45、正孔注入層46及び陽極47で形成
されたコンデンサを指す。図28(A)に示すように画素電極43は画素の面積にほぼ一
致するため、画素全体がEL素子として機能する。従って、発光の利用効率が非常に高く
、明るい画像表示が可能となる。
ている。第2パッシベーション膜48としては窒化珪素膜または窒化酸化珪素膜が好まし
い。この目的は、外部とEL素子とを遮断することであり、有機EL材料の酸化による劣
化を防ぐ意味と、有機EL材料からの脱ガスを抑える意味との両方を併せ持つ。これによ
りEL表示装置の信頼性が高められる。
を有し、オフ電流値の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電
流制御用TFTとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な
EL表示パネルが得られる。
転させた構造について説明する。説明には図29を用いる。なお、図27の構造と異なる
点はEL素子の部分と電流制御用TFTだけであるので、その他の説明は省略することと
する。
ンジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化スズ
との化合物でなる導電膜を用いても良い。
ルカルバゾールでなる発光層52が形成される。その上にはカリウムアセチルアセトネー
トでなる電子注入層53、アルミニウム合金でなる陰極54が形成される。この場合、陰
極54がパッシベーション膜としても機能する。こうしてEL素子3701が形成される
。
れた基板の方に向かって放射される。
である。
ついて図30(A)〜(C)に示す。なお、本実施形態において、3801はスイッチン
グ用TFT3802のソース配線、3803はスイッチング用TFT3802のゲート配
線、3804は電流制御用TFT、3805はコンデンサ、3806、3808は電流供
給線、3807はEL素子とする。
ち、二つの画素が電流供給線3806を中心に線対称となるように形成されている点に特
徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
の例である。なお、図30(B)では電流供給線3808とゲート配線3803とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電源供給線3808とゲート
配線3803とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
3803と平行に設け、さらに、二つの画素を電流供給線3808を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線3808をゲート配線3803のいず
れか一方と重なるように設けることも有効である。この場合、電源供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。
ることが可能である。また、実施形態6の電子機器の表示部として本実施形態のが素行構
造を有するEL表示パネルを用いることは有効である。
トにかかる電圧を保持するためにコンデンサ3504を設ける構造としているが、コンデ
ンサ3504を省略することも可能である。実施形態11の場合、電流制御用TFT35
03は、ゲート絶縁膜を介してゲート電極に重なるように設けられたLDD領域を有して
いるTFTを用いている。この重なり合った領域には一般的にゲート容量と呼ばれる寄生
容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ3504の代わりとして
積極的に用いる点に特徴がある。
によって変化するため、その重なり合った領域に含まれるLDD領域の長さによって決ま
る。
、コンデンサ3805を省略することは可能である。
とが可能である。また、実施形態6の電子機器の表示部として本実施形態の画素構造を有
するEL表示パネルを用いることは有効である。
CLK_GEN_R クロックジェネレータ
1001 ソース信号線駆動回路A
1001−2 ラッチ回路1
1001−3 ラッチ回路2
1001−4 セレクタ回路1
1001−5 D/A変換回路(DAC)
1001−6 セレクタ回路2
1002 ソース信号線駆動回路B
1003 ゲート信号線駆動回路
1005 デジタルデータ分割回路
Claims (3)
- 画素部を有し、
前記画素部は、トランジスタと、前記トランジスタと電気的に接続されている画素電極と、導電膜と、第1及び第2の絶縁膜と、を有し、
前記トランジスタは、半導体層と、第1のゲート電極と、第2のゲート電極と、ソース電極又はドレイン電極と、を有し、
前記半導体層は、第1のチャネル形成領域と、第2のチャネル形成領域と、を有し、
前記第1のゲート電極は、前記第1のチャネル形成領域と重なる領域を有し、
前記第2のゲート電極は、前記第2のチャネル形成領域と重なる領域を有し、
前記ソース電極又はドレイン電極は、前記第2のゲート電極を介して前記第2のチャネル形成領域と重なる領域を有し、
前記第1の絶縁膜は、前記ソース電極又はドレイン電極上方に設けられ、
前記導電膜は、前記第1の絶縁膜上方に設けられ、
前記導電膜は、前記ソース電極又はドレイン電極を介して前記第2のゲート電極と重なる領域を有し、
前記第2の絶縁膜は、前記導電膜上方に設けられ、
前記画素電極は、前記第2の絶縁膜上方に設けられていることを特徴とする表示装置。 - 請求項1において、
前記画素部は、液晶と、対向電極と、を有し、
前記液晶は、前記画素電極と前記対向電極との間に設けられていることを特徴とする表示装置。 - 請求項1乃至請求項3のいずれか一項に記載の表示装置と、
操作スイッチ、音声入力部、受像部、又はバッテリと、
を有する電子機器。
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