JPH05100768A - クロツクスキユー自動調整回路 - Google Patents
クロツクスキユー自動調整回路Info
- Publication number
- JPH05100768A JPH05100768A JP3287066A JP28706691A JPH05100768A JP H05100768 A JPH05100768 A JP H05100768A JP 3287066 A JP3287066 A JP 3287066A JP 28706691 A JP28706691 A JP 28706691A JP H05100768 A JPH05100768 A JP H05100768A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock
- output signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 人手および時間をかけずにクロックスキュー
を自動的に調整する。 【構成】 各クロック自動調整回路１，２等では、第１
の遅延回路１１がクロック入力信号ＣＩＮを制御信号Ｃ
ＯＮＴに応じて任意の時間だけ遅延し、第１のドライバ
回路２１が第１の遅延回路１１の出力信号ＣＯＴを増幅
し、第１の位相検出回路５１が第１の基準クロック信号
群ＣＫ１で第１の差動アンプ３１の出力信号Ｐ１１をサ
ンプリングし、第２の位相検出回路６１が第２の基準ク
ロック信号群ＣＫ２で第２の差動アンプ４１の出力信号
Ｐ２１をサンプリングし、比較回路７１が第１の位相検
出回路５１の出力信号ＣＯＭＰ１１と第２の位相検出回
路６１の出力信号ＣＯＭＰ２１とを比較し、カウンタ回
路８１が出力信号ＣＯＭＰ１１が大きいときにカウント
アップし小さいときにカウントダウンし一致したときに
値をホールドし第１の遅延回路１１の制御信号ＣＯＮＴ
を出力する。
を自動的に調整する。 【構成】 各クロック自動調整回路１，２等では、第１
の遅延回路１１がクロック入力信号ＣＩＮを制御信号Ｃ
ＯＮＴに応じて任意の時間だけ遅延し、第１のドライバ
回路２１が第１の遅延回路１１の出力信号ＣＯＴを増幅
し、第１の位相検出回路５１が第１の基準クロック信号
群ＣＫ１で第１の差動アンプ３１の出力信号Ｐ１１をサ
ンプリングし、第２の位相検出回路６１が第２の基準ク
ロック信号群ＣＫ２で第２の差動アンプ４１の出力信号
Ｐ２１をサンプリングし、比較回路７１が第１の位相検
出回路５１の出力信号ＣＯＭＰ１１と第２の位相検出回
路６１の出力信号ＣＯＭＰ２１とを比較し、カウンタ回
路８１が出力信号ＣＯＭＰ１１が大きいときにカウント
アップし小さいときにカウントダウンし一致したときに
値をホールドし第１の遅延回路１１の制御信号ＣＯＮＴ
を出力する。
Description
【０００１】
【産業上の利用分野】本発明はクロックスキュー自動調
整回路に関し、特に情報処理装置におけるクロックスキ
ュー自動調整回路に関する。
整回路に関し、特に情報処理装置におけるクロックスキ
ュー自動調整回路に関する。
【０００２】
【従来の技術】従来、この種のクロックスキュー調整回
路では、クロックの送端または受端の信号波形をオッシ
ロスコープ等により観測し、遅延回路等により人手で遅
延時間を変えてクロックスキューの調整を行っていた。
路では、クロックの送端または受端の信号波形をオッシ
ロスコープ等により観測し、遅延回路等により人手で遅
延時間を変えてクロックスキューの調整を行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の方法で
は、クロックの送端または受端の信号波形をオッシロス
コープ等により観測しながら遅延回路等を人手で調整す
るようになっていたので、クロックスキューの調整に時
間がかかるとともに、周囲温度の変化や経年変化があっ
た場合でも何度も調整することができないという問題点
があった。
は、クロックの送端または受端の信号波形をオッシロス
コープ等により観測しながら遅延回路等を人手で調整す
るようになっていたので、クロックスキューの調整に時
間がかかるとともに、周囲温度の変化や経年変化があっ
た場合でも何度も調整することができないという問題点
があった。
【０００４】本発明の目的は、上述の点に鑑み、人手お
よび時間がかからずにクロックスキューが自動的に調整
できるようにしたクロックスキュー自動調整回路を提供
することにある。
よび時間がかからずにクロックスキューが自動的に調整
できるようにしたクロックスキュー自動調整回路を提供
することにある。
【０００５】
【課題を解決するための手段】本発明のクロックスキュ
ー自動調整回路は、クロック入力信号を制御信号に応じ
て任意の時間だけ遅延する第１の遅延回路と、この第１
の遅延回路の出力信号を増幅しかつ出力配線のインピー
ダンスに整合した出力インピーダンスを有する第１のド
ライバ回路と、この第１のドライバ回路の出力信号を受
けその送出波形の半分の電圧値をスレッショルドとする
第１の差動アンプと、前記第１のドライバ回路の出力信
号を受けその反射波形の半分の電圧値をスレッショルド
とする第２の差動アンプと、一定の時間隔の位相差を有
する第１の基準クロック信号群と、この第１の基準クロ
ック信号群により前記第１の差動アンプの出力信号をサ
ンプリングして位相を検知する第１の位相検出回路と、
一定の時間隔の位相差を有する第２の基準クロック信号
群と、この第２の基準クロック信号群により前記第２の
差動アンプの出力信号をサンプリングして位相を検知す
る第２の位相検出回路と、前記第１の位相検出回路の前
記第１の基準クロック信号群の位相の速いクロックでサ
ンプリングした出力信号を上位とした論理信号と前記第
２の位相検出回路の前記第２の基準クロック信号群の位
相が遅れたクロックでサンプリングした出力信号を上位
とする論理信号を反転した信号とを比較する比較回路
と、この比較回路で前記第１の位相検出回路の出力信号
が大きいときにカウントアップし小さいときにカウント
ダウンし一致したときに値をホールドしその出力を前記
第１の遅延回路の遅延を制御する制御信号とするカウン
タ回路とから構成されるクロック自動調整回路を複数有
する。
ー自動調整回路は、クロック入力信号を制御信号に応じ
て任意の時間だけ遅延する第１の遅延回路と、この第１
の遅延回路の出力信号を増幅しかつ出力配線のインピー
ダンスに整合した出力インピーダンスを有する第１のド
ライバ回路と、この第１のドライバ回路の出力信号を受
けその送出波形の半分の電圧値をスレッショルドとする
第１の差動アンプと、前記第１のドライバ回路の出力信
号を受けその反射波形の半分の電圧値をスレッショルド
とする第２の差動アンプと、一定の時間隔の位相差を有
する第１の基準クロック信号群と、この第１の基準クロ
ック信号群により前記第１の差動アンプの出力信号をサ
ンプリングして位相を検知する第１の位相検出回路と、
一定の時間隔の位相差を有する第２の基準クロック信号
群と、この第２の基準クロック信号群により前記第２の
差動アンプの出力信号をサンプリングして位相を検知す
る第２の位相検出回路と、前記第１の位相検出回路の前
記第１の基準クロック信号群の位相の速いクロックでサ
ンプリングした出力信号を上位とした論理信号と前記第
２の位相検出回路の前記第２の基準クロック信号群の位
相が遅れたクロックでサンプリングした出力信号を上位
とする論理信号を反転した信号とを比較する比較回路
と、この比較回路で前記第１の位相検出回路の出力信号
が大きいときにカウントアップし小さいときにカウント
ダウンし一致したときに値をホールドしその出力を前記
第１の遅延回路の遅延を制御する制御信号とするカウン
タ回路とから構成されるクロック自動調整回路を複数有
する。
【０００６】また、本発明のクロックスキュー自動調整
回路は、さらに、前記クロック自動調整回路のクロック
入力信号を任意の遅延時間に設定できる第２の遅延回路
と、この第２の遅延回路の出力信号を増幅しかつ出力配
線のインピーダンスに整合した出力インピーダンスを有
する第２のドライバ回路と、この第２のドライバ回路の
出力信号を受けその送出波形の半分の電圧値をスレッシ
ョルドとする第３の差動アンプと、前記第２のドライバ
回路の出力信号を受けその反射波形の半分の電圧値をス
レッショルドとする第４の差動アンプと、前記第３の差
動アンプの出力信号を遅延させ一定の時間隔の位相差を
有する前記第１の基準クロック信号群を出力する第３の
遅延回路と、前記第４の差動アンプの出力信号を遅延さ
せ一定の時間隔の位相差を有する前記第２の基準クロッ
ク信号群を出力する第４の遅延回路とから構成される基
準クロック発生回路を有する。
回路は、さらに、前記クロック自動調整回路のクロック
入力信号を任意の遅延時間に設定できる第２の遅延回路
と、この第２の遅延回路の出力信号を増幅しかつ出力配
線のインピーダンスに整合した出力インピーダンスを有
する第２のドライバ回路と、この第２のドライバ回路の
出力信号を受けその送出波形の半分の電圧値をスレッシ
ョルドとする第３の差動アンプと、前記第２のドライバ
回路の出力信号を受けその反射波形の半分の電圧値をス
レッショルドとする第４の差動アンプと、前記第３の差
動アンプの出力信号を遅延させ一定の時間隔の位相差を
有する前記第１の基準クロック信号群を出力する第３の
遅延回路と、前記第４の差動アンプの出力信号を遅延さ
せ一定の時間隔の位相差を有する前記第２の基準クロッ
ク信号群を出力する第４の遅延回路とから構成される基
準クロック発生回路を有する。
【０００７】
【作用】本発明のクロックスキュー自動調整回路では、
複数のクロック自動調整回路が同一構成を有し、各クロ
ック自動調整回路では、第１の遅延回路がクロック入力
信号を制御信号に応じて任意の時間だけ遅延し、第１の
ドライバ回路が第１の遅延回路の出力信号を増幅しかつ
出力配線のインピーダンスに整合した出力インピーダン
スを有し、第１の差動アンプが第１のドライバ回路の出
力信号を受けその送出波形の半分の電圧値をスレッショ
ルドとし、第２の差動アンプが第１のドライバ回路の出
力信号を受けその反射波形の半分の電圧値をスレッショ
ルドとし、第１の基準クロック信号群が一定の時間隔の
位相差を有し、第１の位相検出回路が第１の基準クロッ
ク信号群により第１の差動アンプの出力信号をサンプリ
ングして位相を検知し、第２の基準クロック信号群が一
定の時間隔の位相差を有し、第２の位相検出回路が第２
の基準クロック信号群により第２の差動アンプの出力信
号をサンプリングして位相を検知し、比較回路が第１の
位相検出回路の第１の基準クロック信号群の位相の速い
クロックでサンプリングした出力信号を上位とした論理
信号と第２の位相検出回路の第２の基準クロック信号群
の位相が遅れたクロックでサンプリングした出力信号を
上位とする論理信号を反転した信号とを比較し、カウン
タ回路が比較回路で第１の位相検出回路の出力信号が大
きいときにカウントアップし小さいときにカウントダウ
ンし一致したときに値をホールドしその出力を前記第１
の遅延回路の遅延を制御する制御信号とする。
複数のクロック自動調整回路が同一構成を有し、各クロ
ック自動調整回路では、第１の遅延回路がクロック入力
信号を制御信号に応じて任意の時間だけ遅延し、第１の
ドライバ回路が第１の遅延回路の出力信号を増幅しかつ
出力配線のインピーダンスに整合した出力インピーダン
スを有し、第１の差動アンプが第１のドライバ回路の出
力信号を受けその送出波形の半分の電圧値をスレッショ
ルドとし、第２の差動アンプが第１のドライバ回路の出
力信号を受けその反射波形の半分の電圧値をスレッショ
ルドとし、第１の基準クロック信号群が一定の時間隔の
位相差を有し、第１の位相検出回路が第１の基準クロッ
ク信号群により第１の差動アンプの出力信号をサンプリ
ングして位相を検知し、第２の基準クロック信号群が一
定の時間隔の位相差を有し、第２の位相検出回路が第２
の基準クロック信号群により第２の差動アンプの出力信
号をサンプリングして位相を検知し、比較回路が第１の
位相検出回路の第１の基準クロック信号群の位相の速い
クロックでサンプリングした出力信号を上位とした論理
信号と第２の位相検出回路の第２の基準クロック信号群
の位相が遅れたクロックでサンプリングした出力信号を
上位とする論理信号を反転した信号とを比較し、カウン
タ回路が比較回路で第１の位相検出回路の出力信号が大
きいときにカウントアップし小さいときにカウントダウ
ンし一致したときに値をホールドしその出力を前記第１
の遅延回路の遅延を制御する制御信号とする。
【０００８】また、本発明のクロックスキュー自動調整
回路では、さらに基準クロック発生回路を含み、基準ク
ロック発生回路では、第２の遅延回路がクロック自動調
整回路のクロック入力信号を任意の遅延時間に設定で
き、第２のドライバ回路が第２の遅延回路の出力信号を
増幅しかつ出力配線のインピーダンスに整合した出力イ
ンピーダンスを有し、第３の差動アンプが第２のドライ
バ回路の出力信号を受けその送出波形の半分の電圧値を
スレッショルドとし、第４の差動アンプが第２のドライ
バ回路の出力信号を受けその反射波形の半分の電圧値を
スレッショルドとし、第３の遅延回路が第３の差動アン
プの出力信号を遅延させ一定の時間隔の位相差を有する
第１の基準クロック信号群を出力し、第４の遅延回路が
第４の差動アンプの出力信号を遅延させ一定の時間隔の
位相差を有する第２の基準クロック信号群を出力するか
ら構成される。
回路では、さらに基準クロック発生回路を含み、基準ク
ロック発生回路では、第２の遅延回路がクロック自動調
整回路のクロック入力信号を任意の遅延時間に設定で
き、第２のドライバ回路が第２の遅延回路の出力信号を
増幅しかつ出力配線のインピーダンスに整合した出力イ
ンピーダンスを有し、第３の差動アンプが第２のドライ
バ回路の出力信号を受けその送出波形の半分の電圧値を
スレッショルドとし、第４の差動アンプが第２のドライ
バ回路の出力信号を受けその反射波形の半分の電圧値を
スレッショルドとし、第３の遅延回路が第３の差動アン
プの出力信号を遅延させ一定の時間隔の位相差を有する
第１の基準クロック信号群を出力し、第４の遅延回路が
第４の差動アンプの出力信号を遅延させ一定の時間隔の
位相差を有する第２の基準クロック信号群を出力するか
ら構成される。
【０００９】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１０】図１は、本発明の一実施例に係るクロック
スキュー自動調整回路の構成を示す回路ブロック図であ
る。本実施例のクロックスキュー自動調整回路は、同一
の構成を有する複数のクロック自動調整回路１，２等か
ら構成されている。各クロックスキュー自動調整回路
１，２等は、第１の遅延回路１１と、第１のドライバ回
路２１と、第１の差動アンプ３１と、第２の差動アンプ
４１と、第１の位相検出回路５１と、第２の位相検出回
路６１と、比較回路７１と、カウンタ回路８１とから、
その主要部が構成されている。
スキュー自動調整回路の構成を示す回路ブロック図であ
る。本実施例のクロックスキュー自動調整回路は、同一
の構成を有する複数のクロック自動調整回路１，２等か
ら構成されている。各クロックスキュー自動調整回路
１，２等は、第１の遅延回路１１と、第１のドライバ回
路２１と、第１の差動アンプ３１と、第２の差動アンプ
４１と、第１の位相検出回路５１と、第２の位相検出回
路６１と、比較回路７１と、カウンタ回路８１とから、
その主要部が構成されている。
【００１１】第１の遅延回路１１は、クロック入力信号
ＣＩＮを入力し、制御信号ＣＯＮＴに応じた任意の遅延
時間だけ遅延させて出力信号ＣＯＴを出力する。
ＣＩＮを入力し、制御信号ＣＯＮＴに応じた任意の遅延
時間だけ遅延させて出力信号ＣＯＴを出力する。
【００１２】図２は、第１の遅延回路１１の一例を示す
回路ブロック図である。この第１の遅延回路１１は、８
倍の基本時間を有する遅延素子ＤＬ１３と、４倍の基本
時間を有する遅延素子ＤＬ１２と、２倍の基本時間を有
する遅延素子ＤＬ１１と、１倍の基本時間を有する遅延
素子ＤＬ１０とを有し、第１のセレクタＳＥＬ１０によ
り１基本時間分遅れた遅延素子ＤＬ１０の出力信号か遅
延素子ＤＬ１０を迂回した遅延無の信号かを選択し、第
２のセレクタＳＥＬ１１により２基本時間分遅れた遅延
素子ＤＬ１１の出力信号か遅延素子ＤＬ１１を迂回した
遅延無の信号かを選択し、第３のセレクタＳＥＬ１２に
より４基本時間遅れた遅延素子ＤＬ１２の出力信号か遅
延素子ＤＬ１２を迂回した遅延無の信号かを選択し、第
４のセレクタＳＥＬ１３により８基本時間遅れた遅延素
子ＤＬ１３の出力信号か遅延素子ＤＬ１３を迂回した遅
延無の信号かを選択する。
回路ブロック図である。この第１の遅延回路１１は、８
倍の基本時間を有する遅延素子ＤＬ１３と、４倍の基本
時間を有する遅延素子ＤＬ１２と、２倍の基本時間を有
する遅延素子ＤＬ１１と、１倍の基本時間を有する遅延
素子ＤＬ１０とを有し、第１のセレクタＳＥＬ１０によ
り１基本時間分遅れた遅延素子ＤＬ１０の出力信号か遅
延素子ＤＬ１０を迂回した遅延無の信号かを選択し、第
２のセレクタＳＥＬ１１により２基本時間分遅れた遅延
素子ＤＬ１１の出力信号か遅延素子ＤＬ１１を迂回した
遅延無の信号かを選択し、第３のセレクタＳＥＬ１２に
より４基本時間遅れた遅延素子ＤＬ１２の出力信号か遅
延素子ＤＬ１２を迂回した遅延無の信号かを選択し、第
４のセレクタＳＥＬ１３により８基本時間遅れた遅延素
子ＤＬ１３の出力信号か遅延素子ＤＬ１３を迂回した遅
延無の信号かを選択する。
【００１３】このように構成された第１の遅延回路１１
では、選択信号である制御信号ＣＯＮＴにより０から１
５基本時間の遅延を制御した出力信号ＣＯＴが得られ
る。１６基本時間や３２基本時間分の遅延素子とセレク
タとを付加することにより、さらに長い遅延時間の制御
も容易に行える。
では、選択信号である制御信号ＣＯＮＴにより０から１
５基本時間の遅延を制御した出力信号ＣＯＴが得られ
る。１６基本時間や３２基本時間分の遅延素子とセレク
タとを付加することにより、さらに長い遅延時間の制御
も容易に行える。
【００１４】第１のドライバ回路２１は、第１の遅延回
路１１からの出力信号ＣＯＴを入力して増幅し、クロッ
ク出力信号ＣＯＵＴ１を出力配線およびケーブルＣ１を
介して受端Ｒ１に送出する。
路１１からの出力信号ＣＯＴを入力して増幅し、クロッ
ク出力信号ＣＯＵＴ１を出力配線およびケーブルＣ１を
介して受端Ｒ１に送出する。
【００１５】第１のドライバ回路２１は、出力インピー
ダンスが出力配線およびケーブルＣ１のインピーダンス
に整合されているため、図３（ａ）に示すように、本来
出力しようとする振幅の１／２の振幅のクロック出力信
号ＣＯＵＴ１を出力する。受端Ｒ１における波形は、図
３（ｂ）に示すように、クロック出力信号ＣＯＵＴ１の
立上りから片道の伝搬時間Ｔ１が経過した後に立ち上が
る。受端Ｒ１では、終端しないために全反射し、送出信
号と同じ振幅の反射波を反射するので、振幅が送出信号
の２倍となり、正規の振幅が得られる。
ダンスが出力配線およびケーブルＣ１のインピーダンス
に整合されているため、図３（ａ）に示すように、本来
出力しようとする振幅の１／２の振幅のクロック出力信
号ＣＯＵＴ１を出力する。受端Ｒ１における波形は、図
３（ｂ）に示すように、クロック出力信号ＣＯＵＴ１の
立上りから片道の伝搬時間Ｔ１が経過した後に立ち上が
る。受端Ｒ１では、終端しないために全反射し、送出信
号と同じ振幅の反射波を反射するので、振幅が送出信号
の２倍となり、正規の振幅が得られる。
【００１６】さらに伝搬時間Ｔ１後に、第１のドライバ
回路２１の出力に反射波が戻り、第１のドライバ回路２
１の出力においても、図３（ａ）に示すように、送出信
号の２倍の振幅である正規の振幅のクロック出力信号Ｃ
ＯＵＴ１が得られる。第１のドライバ回路２１の出力
は、出力配線およびケーブルＣ１のインピーダンスと整
合しているため、さらに反射波を発生することはない。
回路２１の出力に反射波が戻り、第１のドライバ回路２
１の出力においても、図３（ａ）に示すように、送出信
号の２倍の振幅である正規の振幅のクロック出力信号Ｃ
ＯＵＴ１が得られる。第１のドライバ回路２１の出力
は、出力配線およびケーブルＣ１のインピーダンスと整
合しているため、さらに反射波を発生することはない。
【００１７】また、第１のドライバ回路２１のクロック
出力信号ＣＯＵＴ１は、送出波形の半分の電圧値をスレ
ッショルドＶ１とする第１の差動アンプ３１に入力され
るとともに、ケーブルＣ１および出力配線を介して反射
してくる反射波形の半分の電圧値をスレッショルドＶ２
とする第２の差動アンプ４１に入力される。
出力信号ＣＯＵＴ１は、送出波形の半分の電圧値をスレ
ッショルドＶ１とする第１の差動アンプ３１に入力され
るとともに、ケーブルＣ１および出力配線を介して反射
してくる反射波形の半分の電圧値をスレッショルドＶ２
とする第２の差動アンプ４１に入力される。
【００１８】第１の差動アンプ３１は、送出時のクロッ
ク出力信号ＣＯＵＴ１の１／２の電圧値をスレッショル
ドＶ１とするために、第１のドライバ回路２１のクロッ
ク出力信号ＣＯＵＴ１が立ち上がったときに動作し、図
３（ｃ）に示すような波形の出力信号Ｐ１１を出力す
る。
ク出力信号ＣＯＵＴ１の１／２の電圧値をスレッショル
ドＶ１とするために、第１のドライバ回路２１のクロッ
ク出力信号ＣＯＵＴ１が立ち上がったときに動作し、図
３（ｃ）に示すような波形の出力信号Ｐ１１を出力す
る。
【００１９】第２の差動アンプ４１は、反射波形の１／
２の電圧値をスレッショルドＶ２とするため、第１のド
ライバ回路２１のクロック出力信号ＣＯＵＴ１が立ち上
がったときには動作せずに、２倍の伝搬時間Ｔ１の後に
反射波が戻ったときに変化し、図３（ｄ）に示すような
波形の出力信号Ｐ２１を出力する。
２の電圧値をスレッショルドＶ２とするため、第１のド
ライバ回路２１のクロック出力信号ＣＯＵＴ１が立ち上
がったときには動作せずに、２倍の伝搬時間Ｔ１の後に
反射波が戻ったときに変化し、図３（ｄ）に示すような
波形の出力信号Ｐ２１を出力する。
【００２０】第１の位相検出回路５１は、第１の差動ア
ンプ３１の出力信号Ｐ１１を入力し、一定の時間隔の位
相差を有する第１の基準クロック信号群ＣＫ１によりサ
ンプリングして位相を検知する。
ンプ３１の出力信号Ｐ１１を入力し、一定の時間隔の位
相差を有する第１の基準クロック信号群ＣＫ１によりサ
ンプリングして位相を検知する。
【００２１】第２の位相検出回路６１は、第２の差動ア
ンプ４１の出力信号Ｐ２１を入力し、一定の時間隔の位
相差を有する第２の基準クロック信号群ＣＫ２によりサ
ンプリングして位相を検知する。
ンプ４１の出力信号Ｐ２１を入力し、一定の時間隔の位
相差を有する第２の基準クロック信号群ＣＫ２によりサ
ンプリングして位相を検知する。
【００２２】図４は、第１の位相検出回路５１および第
２の位相検出回路６１の一例を示す回路ブロック図であ
る。第１の位相検出回路５１はレジスタ５１−１〜５１
−７で構成され、第２の位相検出回路６１はレジスタ６
１−１〜６１−７で構成されている。
２の位相検出回路６１の一例を示す回路ブロック図であ
る。第１の位相検出回路５１はレジスタ５１−１〜５１
−７で構成され、第２の位相検出回路６１はレジスタ６
１−１〜６１−７で構成されている。
【００２３】第１の差動アンプ３１の出力信号Ｐ１１
は、一定の時間隔の第１の基準クロック信号群ＣＫ１を
クロックとするレジスタ５１−１〜５１−７のすべての
入力に入力され、レジスタ５１−１〜５１−７は第１の
位相検出回路５１の出力信号ＣＭＰ１１を出力する。第
２の差動アンプ４１の出力信号Ｐ２１は、一定時間隔の
第２の基準クロック信号群ＣＫ２をクロックとするレジ
スタ６１−１〜６１−７のすべての入力に入力され、レ
ジスタ６１−１〜６１−７は第２の位相検出回路６１の
出力信号ＣＭＰ２１を出力する。
は、一定の時間隔の第１の基準クロック信号群ＣＫ１を
クロックとするレジスタ５１−１〜５１−７のすべての
入力に入力され、レジスタ５１−１〜５１−７は第１の
位相検出回路５１の出力信号ＣＭＰ１１を出力する。第
２の差動アンプ４１の出力信号Ｐ２１は、一定時間隔の
第２の基準クロック信号群ＣＫ２をクロックとするレジ
スタ６１−１〜６１−７のすべての入力に入力され、レ
ジスタ６１−１〜６１−７は第２の位相検出回路６１の
出力信号ＣＭＰ２１を出力する。
【００２４】第１の位相検出回路５１は、例えば図５
（ａ）に示すような第１の差動アンプ３１の出力信号Ｐ
１１を入力し、例えば図５（ｂ）に示すような位置にク
ロックエッジを持つ第１の基準クロック信号群ＣＫ１に
よってサンプリングされた信号をレジスタ５１−１〜５
１−７に取り込み、例えば図５（ｃ）〜（ｉ）に示すよ
うな第１の基準クロック信号ＣＫ１の位相の速いクロッ
クでサンプリングされた信号であるレジスタ５１−１の
出力信号を上位とする００００１１１となる出力信号Ｃ
ＭＰ１１を出力する。
（ａ）に示すような第１の差動アンプ３１の出力信号Ｐ
１１を入力し、例えば図５（ｂ）に示すような位置にク
ロックエッジを持つ第１の基準クロック信号群ＣＫ１に
よってサンプリングされた信号をレジスタ５１−１〜５
１−７に取り込み、例えば図５（ｃ）〜（ｉ）に示すよ
うな第１の基準クロック信号ＣＫ１の位相の速いクロッ
クでサンプリングされた信号であるレジスタ５１−１の
出力信号を上位とする００００１１１となる出力信号Ｃ
ＭＰ１１を出力する。
【００２５】第２の位相検出回路６１は、例えば図５
（ｊ）に示すような第２の差動アンプ４１の出力信号Ｐ
２１を入力し、例えば図５（ｋ）に示すような位置にク
ロックエッジを持つ第２の基準クロック信号群ＣＫ２に
よってサンプリングされた信号をレジスタ６１−１〜６
１−７に取り込み、例えば図５（ｌ）〜（ｒ）に示すよ
うな負の出力として第２の基準クロック信号ＣＫ２の位
相の遅いクロックでサンプリングされたレジスタ６１−
７の出力信号を上位とする００００００１となる出力信
号ＣＭＰ２１を出力する。
（ｊ）に示すような第２の差動アンプ４１の出力信号Ｐ
２１を入力し、例えば図５（ｋ）に示すような位置にク
ロックエッジを持つ第２の基準クロック信号群ＣＫ２に
よってサンプリングされた信号をレジスタ６１−１〜６
１−７に取り込み、例えば図５（ｌ）〜（ｒ）に示すよ
うな負の出力として第２の基準クロック信号ＣＫ２の位
相の遅いクロックでサンプリングされたレジスタ６１−
７の出力信号を上位とする００００００１となる出力信
号ＣＭＰ２１を出力する。
【００２６】第１の位相検出回路５１の第１の基準クロ
ック信号群ＣＫ１の位相の速いクロックでサンプリング
された出力信号を上位とする出力信号ＣＭＰ１１と、第
２の位相検出回路６１の第２の基準クロック信号群ＣＫ
２の位相の遅れたクロックでサンプリングされた信号を
上位とした論理信号を反転した出力信号ＣＭＰ２１と
は、比較回路７１にそれぞれ入力される。
ック信号群ＣＫ１の位相の速いクロックでサンプリング
された出力信号を上位とする出力信号ＣＭＰ１１と、第
２の位相検出回路６１の第２の基準クロック信号群ＣＫ
２の位相の遅れたクロックでサンプリングされた信号を
上位とした論理信号を反転した出力信号ＣＭＰ２１と
は、比較回路７１にそれぞれ入力される。
【００２７】比較回路７１は、第１の位相検出回路５１
の出力信号ＣＭＰ１１と、第２の位相検出回路６１の出
力信号ＣＭＰ２１とを比較し、出力信号ＣＭＰ１１の方
が大きいときにはカウントアップ信号ＵＰ１を“１”と
してカウンタ回路８１をカウントアップする信号を出力
し、出力信号ＣＭＰ１１の方が小さいときにはカウント
ダウン信号ＤＮ１を“１”としてカウンタ回路８１をカ
ウントダウンする信号を出力し、出力信号ＣＭＰ１１と
出力信号ＣＭＰ２１とが等しいときにはカウントアップ
信号ＵＰ１とカウントダウン信号ＤＮ１との両方を
“０”としてカウンタ回路８１をホールドする信号を出
力する。
の出力信号ＣＭＰ１１と、第２の位相検出回路６１の出
力信号ＣＭＰ２１とを比較し、出力信号ＣＭＰ１１の方
が大きいときにはカウントアップ信号ＵＰ１を“１”と
してカウンタ回路８１をカウントアップする信号を出力
し、出力信号ＣＭＰ１１の方が小さいときにはカウント
ダウン信号ＤＮ１を“１”としてカウンタ回路８１をカ
ウントダウンする信号を出力し、出力信号ＣＭＰ１１と
出力信号ＣＭＰ２１とが等しいときにはカウントアップ
信号ＵＰ１とカウントダウン信号ＤＮ１との両方を
“０”としてカウンタ回路８１をホールドする信号を出
力する。
【００２８】カウンタ回路８１は、クロック入力信号Ｃ
ＩＮの負のエッジにより比較回路７１からのカウントア
ップ信号ＵＰ１およびカウントダウン信号ＤＮ１の値に
応じてカウントアップ，カウントダウンまたはホールド
し、その出力信号ＣＯＮＴ（制御信号ＣＯＮＴ）により
第１の遅延回路１１の遅延時間を各々遅らす，進めるま
たは値を維持させる。
ＩＮの負のエッジにより比較回路７１からのカウントア
ップ信号ＵＰ１およびカウントダウン信号ＤＮ１の値に
応じてカウントアップ，カウントダウンまたはホールド
し、その出力信号ＣＯＮＴ（制御信号ＣＯＮＴ）により
第１の遅延回路１１の遅延時間を各々遅らす，進めるま
たは値を維持させる。
【００２９】例えば、図５に示すようなタイムチャート
においては、出力信号ＣＭＰ１１が００００１１１、出
力信号ＣＭＰ２１が００００００１であるから、出力信
号ＣＭＰ１１が大きく比較回路７１からのカウントアッ
プ信号ＵＰ１が“１”、カウントダウン信号ＤＮ１が
“０”となり、カウンタ回路８１は、クロック入力信号
ＣＩＮの立下り時にカウントアップし、出力信号ＣＯＮ
Ｔに＋１した信号を出力する。
においては、出力信号ＣＭＰ１１が００００１１１、出
力信号ＣＭＰ２１が００００００１であるから、出力信
号ＣＭＰ１１が大きく比較回路７１からのカウントアッ
プ信号ＵＰ１が“１”、カウントダウン信号ＤＮ１が
“０”となり、カウンタ回路８１は、クロック入力信号
ＣＩＮの立下り時にカウントアップし、出力信号ＣＯＮ
Ｔに＋１した信号を出力する。
【００３０】これにより、第１の遅延回路１１は、最初
の遅延時間より１基本時間分だけ遅れた出力信号ＣＯＴ
を出力する。したがって、第１のドライバ回路２１のク
ロック出力信号ＣＯＵＴ１，第１の差動アンプ３１の出
力信号Ｐ１１および第２の差動アンプ４１の出力信号Ｐ
２１も１基本時間分遅れ、第１の位相検出回路５１の出
力信号ＣＭＰ１１は０００００１１となり、第２の位相
検出回路６１の出力信号ＣＭＰ２１は０００００１１と
なる。このため、出力信号ＣＭＰ１１と出力信号ＣＭＰ
２１とは等しくなり、比較回路７１はカウントアップ信
号ＵＰ１を“０”、カウントダウン信号ＤＮ１を“０”
とし、カウンタ回路８１をホールドさせることになる。
の遅延時間より１基本時間分だけ遅れた出力信号ＣＯＴ
を出力する。したがって、第１のドライバ回路２１のク
ロック出力信号ＣＯＵＴ１，第１の差動アンプ３１の出
力信号Ｐ１１および第２の差動アンプ４１の出力信号Ｐ
２１も１基本時間分遅れ、第１の位相検出回路５１の出
力信号ＣＭＰ１１は０００００１１となり、第２の位相
検出回路６１の出力信号ＣＭＰ２１は０００００１１と
なる。このため、出力信号ＣＭＰ１１と出力信号ＣＭＰ
２１とは等しくなり、比較回路７１はカウントアップ信
号ＵＰ１を“０”、カウントダウン信号ＤＮ１を“０”
とし、カウンタ回路８１をホールドさせることになる。
【００３１】上述したように、クロック自動調整回路１
は、第１の位相検出回路５１の第１の基準クロック信号
群ＣＫ１の位相が速いクロックでサンプリングした信号
を上位とする出力信号ＣＭＰ１１と、第２の位相検出回
路６１の第２の基準クロック信号群ＣＫ２の位相が遅れ
たクロックでサンプリングした信号を上位とした負の出
力信号ＣＭＰ２１とが等しくなるように、第１のドライ
バ回路２１のクロック出力信号ＣＯＵＴ１を調整する。
は、第１の位相検出回路５１の第１の基準クロック信号
群ＣＫ１の位相が速いクロックでサンプリングした信号
を上位とする出力信号ＣＭＰ１１と、第２の位相検出回
路６１の第２の基準クロック信号群ＣＫ２の位相が遅れ
たクロックでサンプリングした信号を上位とした負の出
力信号ＣＭＰ２１とが等しくなるように、第１のドライ
バ回路２１のクロック出力信号ＣＯＵＴ１を調整する。
【００３２】言い換えると、第１の基準クロック信号群
ＣＫ１の最も速いクロックと第１のドライバ回路２１の
クロック出力信号ＣＯＵＴ１との位相差に、クロック出
力信号ＣＯＵＴ１から出力配線およびケーブルＣ１を介
して受端Ｒ１までの遅延時間Ｔ１の２倍の時間後に反射
してきた信号と第２の基準クロック群ＣＫ２の最も遅い
クロックとの位相差が等しくなるように調整する。した
がって、受端Ｒ１でのタイミングは、第１の基準クロッ
ク信号群ＣＫ１の最も速いクロックと第２の基準クロッ
ク信号群ＣＫ２の最も遅いクロックとの中心値のタイミ
ングを有することになる。
ＣＫ１の最も速いクロックと第１のドライバ回路２１の
クロック出力信号ＣＯＵＴ１との位相差に、クロック出
力信号ＣＯＵＴ１から出力配線およびケーブルＣ１を介
して受端Ｒ１までの遅延時間Ｔ１の２倍の時間後に反射
してきた信号と第２の基準クロック群ＣＫ２の最も遅い
クロックとの位相差が等しくなるように調整する。した
がって、受端Ｒ１でのタイミングは、第１の基準クロッ
ク信号群ＣＫ１の最も速いクロックと第２の基準クロッ
ク信号群ＣＫ２の最も遅いクロックとの中心値のタイミ
ングを有することになる。
【００３３】第１実施例のクロックスキュー自動調整回
路には、上述した構成のクロック自動調整回路１と同じ
構成のクロック自動調整回路２が複数含まれ、各々の受
端Ｒ１，Ｒ２等は常に同じ位相になるようにクロックス
キューが自動的に調整される。
路には、上述した構成のクロック自動調整回路１と同じ
構成のクロック自動調整回路２が複数含まれ、各々の受
端Ｒ１，Ｒ２等は常に同じ位相になるようにクロックス
キューが自動的に調整される。
【００３４】以上述べたように、第１の基準クロック信
号群ＣＫ１の最も速いクロックの位相と第２の基準クロ
ック信号群ＣＫ２の最も遅いクロックの位相とを適切な
位相に調整することにより、各クロック出力信号ＣＯＵ
Ｔ１およびＣＯＵＴ２の受端Ｒ１およびＲ２でのクロッ
クスキューが自動的に一致するクロックスキュー自動調
整回路を構成できる。
号群ＣＫ１の最も速いクロックの位相と第２の基準クロ
ック信号群ＣＫ２の最も遅いクロックの位相とを適切な
位相に調整することにより、各クロック出力信号ＣＯＵ
Ｔ１およびＣＯＵＴ２の受端Ｒ１およびＲ２でのクロッ
クスキューが自動的に一致するクロックスキュー自動調
整回路を構成できる。
【００３５】また、第１の基準クロック信号群ＣＫ１と
第２の基準クロック信号群ＣＫ２との位相は最初に調整
すればよく、後で変動したとしても、各クロック出力信
号ＣＯＵＴ１およびＣＯＵＴ２の受端Ｒ１およびＲ２に
おけるクロックエッジは、常に第１の基準クロック信号
群ＣＫ１の最も速いクロックと第２の基準クロック信号
群ＣＫ２の最も遅いクロックとの中心に自動的に変化す
るため、再調整を行う必要がない。
第２の基準クロック信号群ＣＫ２との位相は最初に調整
すればよく、後で変動したとしても、各クロック出力信
号ＣＯＵＴ１およびＣＯＵＴ２の受端Ｒ１およびＲ２に
おけるクロックエッジは、常に第１の基準クロック信号
群ＣＫ１の最も速いクロックと第２の基準クロック信号
群ＣＫ２の最も遅いクロックとの中心に自動的に変化す
るため、再調整を行う必要がない。
【００３６】図６は、本発明の第２実施例に係るクロッ
クスキュー自動調整回路の構成を示す回路ブロック図で
ある。本実施例のクロックスキュー自動調整回路は、図
１に示した第１実施例のクロックスキュー自動調整回路
に対して、第２の遅延回路１ｎと、第２のドライバ回路
２ｎと、第３の差動アンプ３ｎと、第４の差動アンプ４
ｎと、第３の遅延回路１００と、第４の遅延回路２００
とからなる基本クロック発生回路を付加するようにした
ものである。
クスキュー自動調整回路の構成を示す回路ブロック図で
ある。本実施例のクロックスキュー自動調整回路は、図
１に示した第１実施例のクロックスキュー自動調整回路
に対して、第２の遅延回路１ｎと、第２のドライバ回路
２ｎと、第３の差動アンプ３ｎと、第４の差動アンプ４
ｎと、第３の遅延回路１００と、第４の遅延回路２００
とからなる基本クロック発生回路を付加するようにした
ものである。
【００３７】第２の遅延回路１ｎは、任意の遅延時間に
設定でき、入力にクロック入力信号ＣＩＮが入力され、
出力が第２のドライバ回路２ｎに接続されている。第２
のドライバ回路２ｎの出力インピーダンスは、出力配線
およびケーブルＣＣのインピーダンスと整合している。
したがって、第２のドライバ回路２ｎは、本来の出力電
圧の１／２となる送出波形のクロック出力信号ＣＫＯＴ
を出力し、受端ＲＣにおいて終端無のために全反射し送
出波形と同じ振幅の反射波形が第２のドライバ回路２ｎ
の出力に戻り、本来の出力値が得られる。すなわち、第
２の遅延回路１ｎおよび第２のドライバ回路２ｎは、図
１に示した第１実施例のクロックスキュー自動調整回路
における第１の遅延回路１１および第１のドライバ回路
２１と同様に動作する。
設定でき、入力にクロック入力信号ＣＩＮが入力され、
出力が第２のドライバ回路２ｎに接続されている。第２
のドライバ回路２ｎの出力インピーダンスは、出力配線
およびケーブルＣＣのインピーダンスと整合している。
したがって、第２のドライバ回路２ｎは、本来の出力電
圧の１／２となる送出波形のクロック出力信号ＣＫＯＴ
を出力し、受端ＲＣにおいて終端無のために全反射し送
出波形と同じ振幅の反射波形が第２のドライバ回路２ｎ
の出力に戻り、本来の出力値が得られる。すなわち、第
２の遅延回路１ｎおよび第２のドライバ回路２ｎは、図
１に示した第１実施例のクロックスキュー自動調整回路
における第１の遅延回路１１および第１のドライバ回路
２１と同様に動作する。
【００３８】また、第２のドライバ回路２ｎのクロック
出力信号ＣＫＯＴは、送出波形の１／２の電圧値をスレ
ッショルドＶ１とする第３の差動アンプ３ｎと、反射波
形の１／２の電圧値をスレッショルドＶ２とする第４の
差動アンプ４ｎとに入力され、図１に示した第１実施例
のクロックスキュー自動調整回路の説明で図３を用いて
説明した第１の差動アンプ３１および第２の差動アンプ
４１と同じ動作を行う。
出力信号ＣＫＯＴは、送出波形の１／２の電圧値をスレ
ッショルドＶ１とする第３の差動アンプ３ｎと、反射波
形の１／２の電圧値をスレッショルドＶ２とする第４の
差動アンプ４ｎとに入力され、図１に示した第１実施例
のクロックスキュー自動調整回路の説明で図３を用いて
説明した第１の差動アンプ３１および第２の差動アンプ
４１と同じ動作を行う。
【００３９】第３の差動アンプ３ｎの出力は、一定の時
間隔の位相を有する複数の出力信号、つまり第１の基準
クロック信号群ＣＫ１を出力できる第３の遅延回路１０
０に接続される。
間隔の位相を有する複数の出力信号、つまり第１の基準
クロック信号群ＣＫ１を出力できる第３の遅延回路１０
０に接続される。
【００４０】第４の差動アンプ４ｎの出力は、一定の時
間隔の位相を有する複数の出力信号、つまり第２の基準
クロック信号群ＣＫ２を出力できる第４の遅延回路２０
０に接続される。
間隔の位相を有する複数の出力信号、つまり第２の基準
クロック信号群ＣＫ２を出力できる第４の遅延回路２０
０に接続される。
【００４１】なお、第２実施例のクロックスキュー自動
調整回路において、クロック自動調整回路１，２等は、
図１に示した第１実施例のクロックスキュー自動調整回
路におけるクロック自動調整回路１，２等と同じ構成を
有し同様に動作するので、詳しい説明を省略する。
調整回路において、クロック自動調整回路１，２等は、
図１に示した第１実施例のクロックスキュー自動調整回
路におけるクロック自動調整回路１，２等と同じ構成を
有し同様に動作するので、詳しい説明を省略する。
【００４２】このように構成された第２実施例のクロッ
クスキュー自動調整回路では、第２の遅延回路１ｎの遅
延時間を小さく設定し、ケーブルＣＣの長さをクロック
出力信号ＣＯＵＴ１およびＣＯＵＴ２が送出されるケー
ブルＣ１およびＣ２の長さとほぼ等しくすることによ
り、第１の基準クロック信号群ＣＫ１の最も速いクロッ
クをクロック出力信号ＣＯＵＴ１およびＣＯＵＴ２の送
出波形の位相より速めにでき、また第２の基準クロック
信号群ＣＫ２の最も速い位相のクロックをクロック出力
信号ＣＯＵＴ１およびＣＯＵＴ２の反射波形より速めに
でき、第３の遅延回路１００および第４の遅延回路２０
０の遅延時間を十分にとっておくことにより、第１の基
準クロック信号群ＣＫ１および第２の基準クロック信号
群ＣＫ２の位相を調整することなく、クロックスキュー
の自動調整を行うことができる。
クスキュー自動調整回路では、第２の遅延回路１ｎの遅
延時間を小さく設定し、ケーブルＣＣの長さをクロック
出力信号ＣＯＵＴ１およびＣＯＵＴ２が送出されるケー
ブルＣ１およびＣ２の長さとほぼ等しくすることによ
り、第１の基準クロック信号群ＣＫ１の最も速いクロッ
クをクロック出力信号ＣＯＵＴ１およびＣＯＵＴ２の送
出波形の位相より速めにでき、また第２の基準クロック
信号群ＣＫ２の最も速い位相のクロックをクロック出力
信号ＣＯＵＴ１およびＣＯＵＴ２の反射波形より速めに
でき、第３の遅延回路１００および第４の遅延回路２０
０の遅延時間を十分にとっておくことにより、第１の基
準クロック信号群ＣＫ１および第２の基準クロック信号
群ＣＫ２の位相を調整することなく、クロックスキュー
の自動調整を行うことができる。
【００４３】また、第２実施例のクロックスキュー自動
調整回路において、クロック出力信号ＣＯＵＴ１および
ＣＯＵＴ２に接続されるケーブルＣ１およびＣ２の長さ
を変える必要ができた場合でも、ケーブルＣ１およびＣ
２と等しい長さのケーブルＣＣを準備することにより再
調整を行うことなくクロックスキューの自動調整を行え
る利点がある。
調整回路において、クロック出力信号ＣＯＵＴ１および
ＣＯＵＴ２に接続されるケーブルＣ１およびＣ２の長さ
を変える必要ができた場合でも、ケーブルＣ１およびＣ
２と等しい長さのケーブルＣＣを準備することにより再
調整を行うことなくクロックスキューの自動調整を行え
る利点がある。
【００４４】図７は、図１に示した第１実施例のクロッ
クスキュー自動調整回路および図６に示した第２実施例
のクロックスキュー自動調整回路において使用されるカ
ウンタ回路８１の変形例を示す回路ブロック図である。
このカウンタ回路８１では、比較回路７１からのカウン
トアップ信号ＵＰ１は、第１のシフトレジスタ（８１
１，８１２および８１３）を構成する最初のフリップフ
ロップ８１１に入力され、第１のシフトレジスタ（８１
１，８１２および８１３）の各出力信号は第１のアンド
回路８１７に入力されている。したがって、第１のシフ
トレジスタ（８１１，８１２および８１３）の出力信号
がすべて“１”、つまり３クロック分連続して比較回路
７１からのカウントアップ信号ＵＰ１がカウントアップ
を指示したときに、第１のアンド回路８１７はカウンタ
回路８１９をカウントアップする。
クスキュー自動調整回路および図６に示した第２実施例
のクロックスキュー自動調整回路において使用されるカ
ウンタ回路８１の変形例を示す回路ブロック図である。
このカウンタ回路８１では、比較回路７１からのカウン
トアップ信号ＵＰ１は、第１のシフトレジスタ（８１
１，８１２および８１３）を構成する最初のフリップフ
ロップ８１１に入力され、第１のシフトレジスタ（８１
１，８１２および８１３）の各出力信号は第１のアンド
回路８１７に入力されている。したがって、第１のシフ
トレジスタ（８１１，８１２および８１３）の出力信号
がすべて“１”、つまり３クロック分連続して比較回路
７１からのカウントアップ信号ＵＰ１がカウントアップ
を指示したときに、第１のアンド回路８１７はカウンタ
回路８１９をカウントアップする。
【００４５】比較回路７１からのカウントダウン信号Ｄ
Ｎ１は、第２のシフトレジスタ（８１４，８１５および
８１６）を構成する最初のフリップフロップ８１４に入
力され、第２のシフトレジスタ（８１４，８１５および
８１６）の各出力信号は第２のアンド回路８１８に入力
されている。したがって、第２のシフトレジスタ（８１
４，８１５および８１６）の出力信号がすべて“１”、
つまり３クロック分連続して比較回路７１からのカウン
トダウン信号ＤＮ１がカウントダウンを指示したとき
に、第２のアンド回路８１８はカウンタ回路８１９をカ
ウントダウンする。
Ｎ１は、第２のシフトレジスタ（８１４，８１５および
８１６）を構成する最初のフリップフロップ８１４に入
力され、第２のシフトレジスタ（８１４，８１５および
８１６）の各出力信号は第２のアンド回路８１８に入力
されている。したがって、第２のシフトレジスタ（８１
４，８１５および８１６）の出力信号がすべて“１”、
つまり３クロック分連続して比較回路７１からのカウン
トダウン信号ＤＮ１がカウントダウンを指示したとき
に、第２のアンド回路８１８はカウンタ回路８１９をカ
ウントダウンする。
【００４６】このように構成されたカウンタ回路８１に
よれば、比較回路７１からのカウントアップ信号ＵＰ１
またはカウントダウン信号ＤＮ１がカウントアップまた
はカウントダウンを連続して指示したときにカウンタ回
路８１９をカウントアップまたはカウントダウンするた
めに、第１の基準クロック信号群ＣＫ１の１つのクロッ
クと第１の差動アンプ３１の出力信号Ｐ１１との位相が
全く合致した場合、または第２の基準クロック信号群Ｃ
Ｋ２の１つのクロックと第２の差動アンプ４１の出力信
号Ｐ２１との位相が全く合致した場合、または各々外来
ノイズ等で比較回路７１のカウントアップ信号ＵＰ１ま
たはカウントダウン信号ＤＮ１がカウントアップまたは
カウントダウンを次々に指示した場合でも、カウントア
ップまたはカウントダウンをそのつど行うのではなく、
連続して指示があった場合にのみカウントアップまたは
カウントダウンを行うことにより、クロック出力信号Ｃ
ＯＵＴ１およびＣＯＵＴ２の変動を少なくできるという
利点がある。
よれば、比較回路７１からのカウントアップ信号ＵＰ１
またはカウントダウン信号ＤＮ１がカウントアップまた
はカウントダウンを連続して指示したときにカウンタ回
路８１９をカウントアップまたはカウントダウンするた
めに、第１の基準クロック信号群ＣＫ１の１つのクロッ
クと第１の差動アンプ３１の出力信号Ｐ１１との位相が
全く合致した場合、または第２の基準クロック信号群Ｃ
Ｋ２の１つのクロックと第２の差動アンプ４１の出力信
号Ｐ２１との位相が全く合致した場合、または各々外来
ノイズ等で比較回路７１のカウントアップ信号ＵＰ１ま
たはカウントダウン信号ＤＮ１がカウントアップまたは
カウントダウンを次々に指示した場合でも、カウントア
ップまたはカウントダウンをそのつど行うのではなく、
連続して指示があった場合にのみカウントアップまたは
カウントダウンを行うことにより、クロック出力信号Ｃ
ＯＵＴ１およびＣＯＵＴ２の変動を少なくできるという
利点がある。
【００４７】図８は、本発明の第３実施例に係るクロッ
クスキュー自動調整回路の構成を示す回路ブロック図で
ある。本実施例のクロックスキュー自動調整回路は、図
１に示した第１実施例のクロックスキュー自動調整回路
に対して、カウンタ回路８１をイネーブルまたはホール
ドする外部信号ＥＮＢＬを付加した構成としたものであ
る。
クスキュー自動調整回路の構成を示す回路ブロック図で
ある。本実施例のクロックスキュー自動調整回路は、図
１に示した第１実施例のクロックスキュー自動調整回路
に対して、カウンタ回路８１をイネーブルまたはホール
ドする外部信号ＥＮＢＬを付加した構成としたものであ
る。
【００４８】このような構成とすることにより、電源投
入後に一定の期間だけ外部信号ＥＮＢＬによりカウンタ
回路８１を動作させてクロックスキューの調整を十分に
行わせた後に、外部信号ＥＮＢＬによりカウンタ回路８
１をホールドさせるようにすれば、その後はクロック出
力信号ＣＯＵＴ１およびＣＯＵＴ２は自動的にクロック
スキューが調整された後の一定の位相状態に止まり、ノ
イズ等によりクロックが常時変動することなく動作する
ようになる。
入後に一定の期間だけ外部信号ＥＮＢＬによりカウンタ
回路８１を動作させてクロックスキューの調整を十分に
行わせた後に、外部信号ＥＮＢＬによりカウンタ回路８
１をホールドさせるようにすれば、その後はクロック出
力信号ＣＯＵＴ１およびＣＯＵＴ２は自動的にクロック
スキューが調整された後の一定の位相状態に止まり、ノ
イズ等によりクロックが常時変動することなく動作する
ようになる。
【００４９】図９は、図８に示した第３実施例のクロッ
クスキュー自動調整回路におけるカウンタ回路８１の変
形例を示す回路ブロック図である。このカウンタ回路８
１は、図７に示したカウンタ回路８１のカウンタ回路８
１９を外部信号ＥＮＢＬによりイネーブルまたはホール
ドできるようにしたものである。図８中に示したカウン
タ回路８１の説明に述べたように、常に安定したクロッ
ク出力信号ＣＯＵＴ１およびＣＯＵＴ２を得られるとい
う利点がある。
クスキュー自動調整回路におけるカウンタ回路８１の変
形例を示す回路ブロック図である。このカウンタ回路８
１は、図７に示したカウンタ回路８１のカウンタ回路８
１９を外部信号ＥＮＢＬによりイネーブルまたはホール
ドできるようにしたものである。図８中に示したカウン
タ回路８１の説明に述べたように、常に安定したクロッ
ク出力信号ＣＯＵＴ１およびＣＯＵＴ２を得られるとい
う利点がある。
【００５０】図１０は、本発明の第４実施例に係るクロ
ックスキュー自動調整回路の構成を示す回路ブロック図
である。本実施例のクロックスキュー自動調整回路は、
図８に示した第３実施例のクロックスキュー自動調整回
路に対して、カウンタ回路８１にカウンタ回路８１を外
部から読み出すためのデータ出力信号ＣＮＴと、外部か
らのデータ入力信号ＤＩＮと、データ入力信号ＤＩＮを
カウンタ回路８１に書き込む制御をする書込み信号ＷＲ
Ｔとを付加した構成としたものである。
ックスキュー自動調整回路の構成を示す回路ブロック図
である。本実施例のクロックスキュー自動調整回路は、
図８に示した第３実施例のクロックスキュー自動調整回
路に対して、カウンタ回路８１にカウンタ回路８１を外
部から読み出すためのデータ出力信号ＣＮＴと、外部か
らのデータ入力信号ＤＩＮと、データ入力信号ＤＩＮを
カウンタ回路８１に書き込む制御をする書込み信号ＷＲ
Ｔとを付加した構成としたものである。
【００５１】このような構成とすることにより、クロッ
クを使用するシステムにおいて、一定の時期に外部信号
ＥＮＢＬによりカウンタ回路８１を動作させてクロック
スキューを自動調整し、その後に外部信号ＥＮＢＬによ
りカウンタ回路８１をホールドするとともに、カウンタ
回路８１のデータ出力信号ＣＮＴを読み出しておく。次
に、システムの電源をオフした後にオンする場合に、読
み出しておいたデータ出力信号ＣＮＴをデータ入力信号
ＤＩＮを介して書込み信号ＷＲＴによってカウンタ回路
８１に書き込むことにより、システムを電源オフする前
の状態に再現できる。また、このようにして初期設定を
行うことにより、クロックスキューの自動調整に要する
時間を短縮できるという利点もある。
クを使用するシステムにおいて、一定の時期に外部信号
ＥＮＢＬによりカウンタ回路８１を動作させてクロック
スキューを自動調整し、その後に外部信号ＥＮＢＬによ
りカウンタ回路８１をホールドするとともに、カウンタ
回路８１のデータ出力信号ＣＮＴを読み出しておく。次
に、システムの電源をオフした後にオンする場合に、読
み出しておいたデータ出力信号ＣＮＴをデータ入力信号
ＤＩＮを介して書込み信号ＷＲＴによってカウンタ回路
８１に書き込むことにより、システムを電源オフする前
の状態に再現できる。また、このようにして初期設定を
行うことにより、クロックスキューの自動調整に要する
時間を短縮できるという利点もある。
【００５２】図１１は、図１０に示した第４実施例のク
ロックスキュー自動調整回路におけるカウンタ回路８１
の変形例を示す回路ブロック図である。このカウンタ回
路８１は、図９に示したカウンタ回路８１に対して、外
部からカウンタ回路８１９を読み出すためのデータ出力
信号ＣＮＴと、外部からのデータ入力信号ＤＩＮと、デ
ータ入力信号ＤＩＮをカウンタ回路８１９に書き込む制
御をする書込み信号ＷＲＴとを付加して構成したもので
ある。動作については、図１０の説明で述べたのと同様
の動作であるために省略する。このような構成により、
システムに対し電源のオン／オフにかかわらず、常に安
定したクロック出力信号ＣＯＵＴ１およびＣＯＵＴ２を
得られるという利点がある。
ロックスキュー自動調整回路におけるカウンタ回路８１
の変形例を示す回路ブロック図である。このカウンタ回
路８１は、図９に示したカウンタ回路８１に対して、外
部からカウンタ回路８１９を読み出すためのデータ出力
信号ＣＮＴと、外部からのデータ入力信号ＤＩＮと、デ
ータ入力信号ＤＩＮをカウンタ回路８１９に書き込む制
御をする書込み信号ＷＲＴとを付加して構成したもので
ある。動作については、図１０の説明で述べたのと同様
の動作であるために省略する。このような構成により、
システムに対し電源のオン／オフにかかわらず、常に安
定したクロック出力信号ＣＯＵＴ１およびＣＯＵＴ２を
得られるという利点がある。
【００５３】
【発明の効果】以上説明したように本発明は、第１の差
動アンプおよび第２の差動アンプの出力信号の位相を第
１の位相検出回路および第２の位相検出回路で第１の基
準クロック信号群の最も速いクロックの位相および第２
の基準クロック信号群の最も遅いクロックの位相に応じ
て検知し、比較回路で比較しカウンタ回路でカウントし
た制御信号によって第１の遅延回路の遅延時間を調整す
るようにしたことにより、クロックスキューを自動的に
調整でき、人手および時間がかからないという効果があ
る。
動アンプおよび第２の差動アンプの出力信号の位相を第
１の位相検出回路および第２の位相検出回路で第１の基
準クロック信号群の最も速いクロックの位相および第２
の基準クロック信号群の最も遅いクロックの位相に応じ
て検知し、比較回路で比較しカウンタ回路でカウントし
た制御信号によって第１の遅延回路の遅延時間を調整す
るようにしたことにより、クロックスキューを自動的に
調整でき、人手および時間がかからないという効果があ
る。
【００５４】また、第１の基準クロック信号群と第２の
基準クロック信号群との位相は最初に調整すればよく、
後で変動したとしても、各クロック出力信号の受端にお
けるクロックエッジは常に第１の基準クロック信号群の
最も速いクロックと第２の基準クロック信号群の最も遅
いクロックとの中心に自動的に変化するため、第１の基
準クロック信号群と第２の第２の基準クロック信号群と
を再調整する必要がなく、またケーブル長が変わったと
しても自動的に調整できるという効果がある。
基準クロック信号群との位相は最初に調整すればよく、
後で変動したとしても、各クロック出力信号の受端にお
けるクロックエッジは常に第１の基準クロック信号群の
最も速いクロックと第２の基準クロック信号群の最も遅
いクロックとの中心に自動的に変化するため、第１の基
準クロック信号群と第２の第２の基準クロック信号群と
を再調整する必要がなく、またケーブル長が変わったと
しても自動的に調整できるという効果がある。
【００５５】さらに、カウンタ回路の前段にシフトレジ
スタを設け、クロックの位相を変化させるときに連続し
て指示がないときにはクロックを変化させず、連続して
指示があったときにだけクロックを変化させることによ
り、クロックスキューが小さくなるという効果がある。
スタを設け、クロックの位相を変化させるときに連続し
て指示がないときにはクロックを変化させず、連続して
指示があったときにだけクロックを変化させることによ
り、クロックスキューが小さくなるという効果がある。
【００５６】さらにまた、カウンタ回路を外部信号によ
ってイネーブルまたはホールドできるようにしたことに
より、電源立上げ時の初期の時間にクロックスキューの
調整を自動的に行い、後は変動しないようにできる効果
がある。
ってイネーブルまたはホールドできるようにしたことに
より、電源立上げ時の初期の時間にクロックスキューの
調整を自動的に行い、後は変動しないようにできる効果
がある。
【００５７】また、カウンタ回路にデータを書き込むま
たは読み出せる回路を付加することにより、電源をオン
／オフさせた場合でも同じクロックスキューに設定し、
クロックスキューの調整時間を短縮できる効果がある。
たは読み出せる回路を付加することにより、電源をオン
／オフさせた場合でも同じクロックスキューに設定し、
クロックスキューの調整時間を短縮できる効果がある。
【図１】本発明の第１実施例に係るクロックスキュー自
動調整回路の構成を示す回路ブロック図である。
動調整回路の構成を示す回路ブロック図である。
【図２】図１中の第１の遅延回路の一例を示す回路ブロ
ック図である。
ック図である。
【図３】図１中の第１のドライバ回路，第１の差動アン
プおよび第２の差動アンプの動作を示すタイムチャート
である。
プおよび第２の差動アンプの動作を示すタイムチャート
である。
【図４】図１中の第１の位相検出回路および第２の位相
検出回路の一例を示す回路ブロック図である。
検出回路の一例を示す回路ブロック図である。
【図５】図４の第１の位相検出回路および第２の位相検
出回路の動作を示すタイムチャートである。
出回路の動作を示すタイムチャートである。
【図６】本発明の第２実施例に係るクロックスキュー自
動調整回路の構成を示す回路ブロック図である。
動調整回路の構成を示す回路ブロック図である。
【図７】図１および図６中のカウンタ回路の変形例を示
す回路ブロック図である。
す回路ブロック図である。
【図８】本発明の第３実施例に係るクロックスキュー自
動調整回路の構成を示す回路ブロック図である。
動調整回路の構成を示す回路ブロック図である。
【図９】図８中のカウンタ回路の変形例を示す回路ブロ
ック図である。
ック図である。
【図１０】本発明の第４実施例に係るクロックスキュー
自動調整回路の構成を示す回路ブロック図である。
自動調整回路の構成を示す回路ブロック図である。
【図１１】図１０中のカウンタ回路の変形例を示す回路
ブロック図である。
ブロック図である。
１，２ クロック自動調整回路 １１ 第１の遅延回路 １ｎ 第２の遅延回路 ２１ 第１のドライバ回路 ２ｎ 第２のドライバ回路 ３１ 第１の差動アンプ ３ｎ 第３の差動アンプ ４１ 第２の差動アンプ ４ｎ 第４の差動アンプ ５１ 第１の位相検出回路 ５１−１〜５１−７ 第１の位相検出回路を構成するレ
ジスタ ６１ 第２の位相検出回路 ６１−１〜６１−７ 第２の位相検出回路を構成するレ
ジスタ ７１ 比較回路 ８１ カウンタ回路 １００ 第３の遅延回路 ２００ 第４の遅延回路 ８１１，８１２，８１３ 第１のシフトレジスタを構成
するフリップフロップ ８１４，８１５，８１６ 第２のシフトレジスタを構成
するフリップフロップ ８１７ 第１のアンド回路 ８１８ 第２のアンド回路 ８１９ カウンタ回路 Ｃ１，Ｃ２，ＣＣ ケーブル ＣＩＮ クロック入力信号 ＣＫ１ 第１の基準クロック信号群 ＣＫ２ 第２の基準クロック信号群 ＣＫＯＴ 第２のドライバ回路のクロック出力信号 ＣＭＰ１１ 第１の位相検出回路の並列出力信号 ＣＭＰ２１ 第２の位相検出回路の負の並列出力信号 ＣＮＴ カウンタ回路の外部データ出力信号 ＣＯＮＴ カウンタ回路の出力信号，第１の遅延回路の
遅延制御信号 ＣＯＴ 第１の遅延回路の出力信号 ＣＯＵＴ１，ＣＯＵＴ２ 第１のドライバ回路のクロッ
ク出力信号 ＤＩＮ カウンタ回路に入力する外部データ信号 ＤＬ１０，ＤＬ１１，ＤＬ１２，ＤＬ１３１，２，４，
８基本時間を有する遅延素子 ＤＮ１ カウントダウン信号 ＥＮＡＢＬ カウンタ回路をイネーブルまたはホールド
する外部信号 Ｐ１１ 第１の差動アンプの出力信号 Ｐ１２ 第２の差動アンプの出力信号 Ｒ１，Ｒ２，ＲＣ クロック出力の受端 ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２，ＳＥＬ１３遅延
信号と無遅延信号とを選択する第１，２，３，４のセレ
クタ Ｔ１ 第１のドライバ回路の出力から受端までの片道の
遅延時間 ＵＰ１ カウントアップ信号 Ｖ１ 第１，第３の差動アンプのスレッショルド Ｖ２ 第２，第４の差動アンプのスレッショルド ＷＲＴ カウンタ回路への外部からの書込み信号
ジスタ ６１ 第２の位相検出回路 ６１−１〜６１−７ 第２の位相検出回路を構成するレ
ジスタ ７１ 比較回路 ８１ カウンタ回路 １００ 第３の遅延回路 ２００ 第４の遅延回路 ８１１，８１２，８１３ 第１のシフトレジスタを構成
するフリップフロップ ８１４，８１５，８１６ 第２のシフトレジスタを構成
するフリップフロップ ８１７ 第１のアンド回路 ８１８ 第２のアンド回路 ８１９ カウンタ回路 Ｃ１，Ｃ２，ＣＣ ケーブル ＣＩＮ クロック入力信号 ＣＫ１ 第１の基準クロック信号群 ＣＫ２ 第２の基準クロック信号群 ＣＫＯＴ 第２のドライバ回路のクロック出力信号 ＣＭＰ１１ 第１の位相検出回路の並列出力信号 ＣＭＰ２１ 第２の位相検出回路の負の並列出力信号 ＣＮＴ カウンタ回路の外部データ出力信号 ＣＯＮＴ カウンタ回路の出力信号，第１の遅延回路の
遅延制御信号 ＣＯＴ 第１の遅延回路の出力信号 ＣＯＵＴ１，ＣＯＵＴ２ 第１のドライバ回路のクロッ
ク出力信号 ＤＩＮ カウンタ回路に入力する外部データ信号 ＤＬ１０，ＤＬ１１，ＤＬ１２，ＤＬ１３１，２，４，
８基本時間を有する遅延素子 ＤＮ１ カウントダウン信号 ＥＮＡＢＬ カウンタ回路をイネーブルまたはホールド
する外部信号 Ｐ１１ 第１の差動アンプの出力信号 Ｐ１２ 第２の差動アンプの出力信号 Ｒ１，Ｒ２，ＲＣ クロック出力の受端 ＳＥＬ１０，ＳＥＬ１１，ＳＥＬ１２，ＳＥＬ１３遅延
信号と無遅延信号とを選択する第１，２，３，４のセレ
クタ Ｔ１ 第１のドライバ回路の出力から受端までの片道の
遅延時間 ＵＰ１ カウントアップ信号 Ｖ１ 第１，第３の差動アンプのスレッショルド Ｖ２ 第２，第４の差動アンプのスレッショルド ＷＲＴ カウンタ回路への外部からの書込み信号
Claims (7)
- 【請求項１】 クロック入力信号を制御信号に応じて任
意の時間だけ遅延する第１の遅延回路と、 この第１の遅延回路の出力信号を増幅しかつ出力配線の
インピーダンスに整合した出力インピーダンスを有する
第１のドライバ回路と、 この第１のドライバ回路の出力信号を受けその送出波形
の半分の電圧値をスレッショルドとする第１の差動アン
プと、 前記第１のドライバ回路の出力信号を受けその反射波形
の半分の電圧値をスレッショルドとする第２の差動アン
プと、 一定の時間隔の位相差を有する第１の基準クロック信号
群と、 この第１の基準クロック信号群により前記第１の差動ア
ンプの出力信号をサンプリングして位相を検知する第１
の位相検出回路と、 一定の時間隔の位相差を有する第２の基準クロック信号
群と、 この第２の基準クロック信号群により前記第２の差動ア
ンプの出力信号をサンプリングして位相を検知する第２
の位相検出回路と、 前記第１の位相検出回路の前記第１の基準クロック信号
群の位相の速いクロックでサンプリングした出力信号を
上位とした論理信号と前記第２の位相検出回路の前記第
２の基準クロック信号群の位相が遅れたクロックでサン
プリングした出力信号を上位とする論理信号を反転した
信号とを比較する比較回路と、 この比較回路で前記第１の位相検出回路の出力信号が大
きいときにカウントアップし小さいときにカウントダウ
ンし一致したときに値をホールドしその出力を前記第１
の遅延回路の遅延を制御する制御信号とするカウンタ回
路とから構成されるクロック自動調整回路を複数有する
ことを特徴とするクロックスキュー自動調整回路。 - 【請求項２】 前記クロック自動調整回路のクロック入
力信号を任意の遅延時間に設定できる第２の遅延回路
と、この第２の遅延回路の出力信号を増幅しかつ出力配
線のインピーダンスに整合した出力インピーダンスを有
する第２のドライバ回路と、この第２のドライバ回路の
出力信号を受けその送出波形の半分の電圧値をスレッシ
ョルドとする第３の差動アンプと、前記第２のドライバ
回路の出力信号を受けその反射波形の半分の電圧値をス
レッショルドとする第４の差動アンプと、前記第３の差
動アンプの出力信号を遅延させ一定の時間隔の位相差を
有する前記第１の基準クロック信号群を出力する第３の
遅延回路と、前記第４の差動アンプの出力信号を遅延さ
せ一定の時間隔の位相差を有する前記第２の基準クロッ
ク信号群を出力する第４の遅延回路とから構成される基
準クロック発生回路を有することを特徴とする請求項１
記載のクロックスキュー自動調整回路。 - 【請求項３】 前記カウンタ回路が、前記比較回路の出
力信号をクロック入力信号で第１のシフトレジスタおよ
び第２のシフトレジスタにそれぞれ取り込み当該並列出
力をアンドすることにより前記比較回路の出力にカウン
トアップ信号またはカウントダウン信号が複数回連続し
たときにカウントアップまたはカウントダウンしそれ以
外はホールドするカウンタ回路を含む回路でなることを
特徴とする請求項１記載のクロックスキュー自動調整回
路。 - 【請求項４】 前記カウンタ回路が、出力信号をイネー
ブルまたはホールドする外部信号を有するカウンタ回路
でなることを特徴とする請求項１記載のクロックスキュ
ー自動調整回路。 - 【請求項５】 前記カウンタ回路が、外部から読出しお
よび書込みができるデータ入力信号，データ出力信号お
よび書込み信号を有するカウンタ回路でなることを特徴
とする請求項４記載のクロックスキュー自動調整回路。 - 【請求項６】 前記カウンタ回路が、出力信号をイネー
ブルまたはホールドする外部信号を有するカウンタ回路
でなることを特徴とする請求項３記載のクロックスキュ
ー自動調整回路。 - 【請求項７】 前記カウンタ回路が、外部から読出しお
よび書込みができるデータ入力信号，データ出力信号お
よび書込み信号を有するカウンタ回路でなることを特徴
とする請求項６記載のクロックスキュー自動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287066A JP2687788B2 (ja) | 1991-10-07 | 1991-10-07 | クロックスキュー自動調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287066A JP2687788B2 (ja) | 1991-10-07 | 1991-10-07 | クロックスキュー自動調整回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100768A true JPH05100768A (ja) | 1993-04-23 |
| JP2687788B2 JP2687788B2 (ja) | 1997-12-08 |
Family
ID=17712614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287066A Expired - Lifetime JP2687788B2 (ja) | 1991-10-07 | 1991-10-07 | クロックスキュー自動調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2687788B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| US5898336A (en) * | 1996-08-21 | 1999-04-27 | Nec Corporation | Charging pump circuit and a phase-locked loop circuit using the same |
| US6028461A (en) * | 1997-06-30 | 2000-02-22 | Nec Corporation | Clock adjusting circuit and method to adjust a delay value of a clock input signal |
| US6720811B2 (en) | 2002-01-18 | 2004-04-13 | Renesas Technology Corp. | Semiconductor device with delay correction function |
| US8718216B2 (en) | 2011-09-23 | 2014-05-06 | International Business Machines Corporation | Digital phase detector with zero phase offset |
-
1991
- 1991-10-07 JP JP3287066A patent/JP2687788B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442776A (en) * | 1994-06-30 | 1995-08-15 | International Business Machines, Corp. | Electronically tuneable computer clocking system and method of electronically tuning distribution lines of a computer clocking system |
| US5898336A (en) * | 1996-08-21 | 1999-04-27 | Nec Corporation | Charging pump circuit and a phase-locked loop circuit using the same |
| US6028461A (en) * | 1997-06-30 | 2000-02-22 | Nec Corporation | Clock adjusting circuit and method to adjust a delay value of a clock input signal |
| US6720811B2 (en) | 2002-01-18 | 2004-04-13 | Renesas Technology Corp. | Semiconductor device with delay correction function |
| US8718216B2 (en) | 2011-09-23 | 2014-05-06 | International Business Machines Corporation | Digital phase detector with zero phase offset |
| US8824573B2 (en) | 2011-09-23 | 2014-09-02 | International Business Machines Corporation | Digital phase detector with zero phase offset |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2687788B2 (ja) | 1997-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4249941B2 (ja) | 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 | |
| JP5537568B2 (ja) | 信号受信回路、メモリコントローラ、プロセッサ、コンピュータ及び位相制御方法 | |
| US7457191B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| JP6190697B2 (ja) | 半導体装置 | |
| KR19980073726A (ko) | 동기형 반도체 메모리 장치의 데이터 입력 회로 및 데이터 입력 방법 | |
| US6252441B1 (en) | Synchronous data sampling circuit | |
| US10885968B2 (en) | Multi-phase clock division | |
| JP4419067B2 (ja) | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール | |
| US6175605B1 (en) | Edge triggered delay line, a multiple adjustable delay line circuit, and an application of same | |
| KR20050061123A (ko) | Ｄｄｒ ｓｄｒａｍ 콘트롤러의 데이터 제어회로 | |
| JP2687788B2 (ja) | クロックスキュー自動調整回路 | |
| US20040000940A1 (en) | Circuit and method for outputting aligned strobe signal and parallel data signal | |
| JP2532740B2 (ja) | アドレス遷移検出回路 | |
| US6795882B1 (en) | High speed asynchronous bus for an integrated circuit | |
| US7705651B2 (en) | Delay circuit of semiconductor memory apparatus | |
| JP3154302B2 (ja) | 位相差検出回路 | |
| JP4945616B2 (ja) | ディジタルインターフェースを有する半導体装置 | |
| JP6466529B2 (ja) | 半導体装置 | |
| JP3013767B2 (ja) | フレームタイミング位相調整回路 | |
| JP4695415B2 (ja) | 遅延回路 | |
| JPH07200095A (ja) | データ転送回路 | |
| CN114691556A (zh) | 一种提供与外部存储设备连接的通用物理层及其连接方法 | |
| JPH0378819B2 (ja) | ||
| JP2000194441A (ja) | クロック同期遅延制御回路 | |
| JP2004213563A (ja) | メモリアクセス信号生成回路 |