JP2012160083A - ボルテージレギュレータ - Google Patents

Abstract

【課題】入出力電圧差が小さい時でも出力電流の多い状態で出力電圧の降下を待たずに過電流保護をかけることができるボルテージレギュレータを提供する。
【解決手段】センストランジスタの流すセンス電流を、差動増幅回路で検出する構成としたので、入出力電圧差が小さく出力電流の多い状態で、出力電圧が降下しなくても過電流保護をかけることができる。また、きれいなフの字の特性を得ることができる。
【選択図】図１

Description

本発明は、ボルテージレギュレータの過電流保護回路に関する。

従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータを示す回路図である。

従来のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、出力トランジスタであるＰＭＯＳトランジスタ１０５と、過電流保護回路３６１と、抵抗１０７、１０８と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。過電流保護回路３６１はＮＭＯＳトランジスタ１３２、１３３、１３８と、センストランジスタであるＰＭＯＳトランジスタ１３１と、ＰＭＯＳトランジスタ１３４、１３５、１３６、１３７で構成されている。

差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０７と１０８の接続点に接続される。ＰＭＯＳトランジスタ１３１は、ゲートは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＮＭＯＳトランジスタ１３２は、ゲート及びドレインはＰＭＯＳトランジスタ１３１のドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１３３は、ゲートはＮＭＯＳトランジスタ１３２のゲートと接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１３４は、ソースは電源端子１５０に接続され、ゲート及びドレインはＮＭＯＳトランジスタ１３３のドレインと接続される。

ＰＭＯＳトランジスタ１３５は、ゲートはＰＭＯＳトランジスタ１３４のゲートに接続され、ドレインは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＮＭＯＳトランジスタ１３８は、ゲートはＮＭＯＳトランジスタ１３２のゲートに接続され、ソースは出力端子１２１に接続される。ＰＭＯＳトランジスタ１３６は、ゲート及びドレインはＮＭＯＳトランジスタ１３８のドレインに接続され、ソースは電源端子１５０に接続される。ＰＭＯＳトランジスタ１３７は、ゲートはＰＭＯＳトランジスタ１３６のゲートに接続され、ドレインは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＰＭＯＳトランジスタ１０５は、ゲートは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続され、ドレインは出力端子１２１に接続される。

抵抗１０７及び抵抗１０８は、出力端子１２１とグラウンド端子１００の間に接続される（例えば、特許文献１参照）。

従来のボルテージレギュレータは、以下のように動作して過電流から回路を保護する。
ボルテージレギュレータの出力端子と接地端子とが短絡するようなことがあると、出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが増加すると、センストランジスタ１３１に流れる電流が多くなり、ＮＭＯＳトランジスタ１３２に流れる電流も多くなる。ＮＭＯＳトランジスタ１３２とカレントミラー接続するＮＭＯＳトランジスタ１３３に流れる電流も多くなり、ＰＭＯＳトランジスタ１３４に流れる電流も多くなる。ＰＭＯＳトランジスタ１３４とカレントミラー接続するＰＭＯＳトランジスタ１３５のオン抵抗が低くなり、出力トランジスタ１０５のゲート・ソース間電圧が低くなり、出力トランジスタ１０５がオフしていく。よって、出力電流Ｉｏｕｔは減少して、出力電圧Ｖｏｕｔが低くなる。

出力電圧Ｖｏｕｔが低くなり所定電圧以下になると、ＮＭＯＳトランジスタ１３８のゲート・ソース間電圧が閾値電圧以上になり、ＮＭＯＳトランジスタ１３８はオンする。すると、ＰＭＯＳトランジスタ１３６に流れる電流が多くなり、ＰＭＯＳトランジスタ１３６とカレントミラー接続するＰＭＯＳトランジスタ１３７のオン抵抗が低くなる。出力トランジスタ１０５は、ゲート・ソース間電圧がさらに低くなり、さらにオフしていく。よって、出力電流Ｉｏｕｔがさらに少なくなり、短絡時出力電流Ｉｓになる。その後、出力電圧Ｖｏｕｔがさらに低くなり、０ボルトになる。

特開２０１０−２１８５４３号公報

しかしながら、従来の技術では、入出力電圧差が小さい時出力電圧がある程度まで降下しないと過電流保護がかからず過電流によって接続されたＩＣが破壊されるという課題があった。また、出力電圧の降下量は制御できないためきれいなフの字の特性を得ることが困難という課題もあった。

本発明は上記課題に鑑みてなされ、入出力電圧差が小さい時出力電流の多い状態で出力電圧の降下を待たずに過電流保護をかけることができ、きれいなフの字の特性を得ることができるボルテージレギュレータを提供する。

本発明の過電流保護回路を備えたボルテージレギュレータは、基準電圧を出力する基準電圧回路と、出力トランジスタと、前記基準電圧と前記出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する第一の差動増幅回路と、前記出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路と、を備えたボルテージレギュレータであって、前記過電流保護回路は、前記出力電流をセンスするセンストランジスタと、ドレインが前記センストランジスタのドレインに接続された第一のトランジスタと、出力端子が前記第一のトランジスタのゲートに接続され、反転入力端子が前記第一のトランジスタのソースに接続され、非反転入力端子が前記第一の差動増幅回路の非反転入力端子に接続された第二の差動増幅回路と、前記第一のトランジスタのソースに接続された第一の抵抗と、前記センストランジスタに流れる電流に基づいて、前記出力トランジスタのゲートを制御する制御回路と、を備えたことを特徴とする。

本発明の過電流保護回路を備えたボルテージレギュレータは、過電流保護回路に差動増幅回路を用いることで、入出力電圧差が小さく出力電流の多い状態で、出力電圧が降下しなくても過電流保護をかけることができる。また、きれいなフの字の特性を得ることができる。

第一の実施形態のボルテージレギュレータを示す回路図である。 第二の実施形態のボルテージレギュレータを示す回路図である。 従来のボルテージレギュレータを示す回路図である。

本発明を実施するための形態について、図面を参照して説明する。

図１は、第一の実施形態のボルテージレギュレータの回路図である。
本実施形態のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、過電流保護回路１６１と、出力トランジスタであるＰＭＯＳトランジスタ１０５と、抵抗１０７、１０８と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。過電流保護回路１６１は、センストランジスタであるＰＭＯＳトランジスタ１３１と、差動増幅回路１１１と、ＮＭＯＳトランジスタ１１２と、抵抗１１３と、制御回路１７１で構成されている。制御回路１７１は、ＰＭＯＳトランジスタ１３４、１３５と、ＮＭＯＳトランジスタ１３２、１３３で構成されている。

差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０７と１０８の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０５のゲートに接続される。ＰＭＯＳトランジスタ１３１は、ゲートは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＮＭＯＳトランジスタ１３２は、ゲート及びドレインはＰＭＯＳトランジスタ１３１のドレインに接続され、ソースはグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１３３は、ゲートはＮＭＯＳトランジスタ１３２のゲートに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１３４は、ドレイン及びゲートはＮＭＯＳトランジスタ１３３のドレインに接続され、ソースは電源端子１５０に接続される。ＰＭＯＳトランジスタ１３５は、ゲートはＰＭＯＳトランジスタ１３４のゲートに接続され、ドレインは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＰＭＯＳトランジスタ１０５は、ソースは電源端子１５０に接続され、ドレインは出力端子１２１に接続される。抵抗１０７と抵抗１０８は、出力端子１２１とグラウンド端子１００の間に接続される。差動増幅回路１１１は、非反転入力端子は差動増幅回路１０２の非反転入力端子に接続され、反転入力端子はＮＭＯＳトランジスタ１１２のソースが接続され、出力端子はＮＭＯＳトランジスタ１１２のゲートに接続される。ＮＭＯＳトランジスタ１１２は、ドレインはＰＭＯＳトランジスタ１３１のドレインに接続される。抵抗１１３は、ＮＭＯＳトランジスタ１１２のソースとグラウンド端子１００の間に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
抵抗１０７と１０８は、出力端子１２１の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路１０２は基準電圧回路１０１の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１０５のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして差動増幅回路１０２の出力信号（ＰＭＯＳトランジスタ１０５のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１０５はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御する。分圧電圧Ｖｆｂから一定の電圧が出力されることで、差動増幅回路１１１の出力にはＨｉが出力され、ＮＭＯＳトランジスタ１１２はオン状態に保たれる。

出力端子１２１とグラウンド端子１００が短絡すると出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍを上回る過電流状態になると、ＰＭＯＳトランジスタ１０５とカレントミラー接続し出力電流をセンスするＰＭＯＳトランジスタ１３１に流れる電流が多くなる。そして、ＮＭＯＳトランジスタ１３２に流れる電流も多くなり、ＮＭＯＳトランジスタ１３２とカレントミラー接続するＮＭＯＳトランジスタ１３３に流れる電流も多くなり、ＰＭＯＳトランジスタ１３４に流れる電流も多くなる。すると、ＰＭＯＳトランジスタ１３４とカレントミラー接続するＰＭＯＳトランジスタ１３５のオン抵抗が低くなり、ＰＭＯＳトランジスタ１０５のゲート・ソース間電圧が低くなることで、ＰＭＯＳトランジスタ１０５がオフしていく。よって、出力電流Ｉｏｕｔは最大出力電流Ｉｍよりも多く流れず、出力電圧Ｖｏｕｔが低くなる。ここで、ＮＭＯＳトランジスタ１３３に流れる電流により、ＰＭＯＳトランジスタ１０５のゲート・ソース間電圧が低くなり、ＰＭＯＳトランジスタ１０５がオフしていき、出力電流Ｉｏｕｔが最大出力電流Ｉｍに固定されるので、最大出力電流ＩｍはＮＭＯＳトランジスタ１３３に流れる電流によって決定される。

出力端子１２１とグラウンド端子１００が短絡すると、出力電圧Ｖｏｕｔも下降し分圧電圧Ｖｆｂが下降する。分圧電圧Ｖｆｂが下降すると差動増幅回路１１１の出力電圧は徐々に低くなり、ＮＭＯＳトランジスタ１１２を徐々にオフして行く。すると、ＮＭＯＳトランジスタ１１２に流れる電流は徐々に少なくなり、ＮＭＯＳトランジスタ１３２に流れる電流が徐々に増えて行く。そして、カレントミラー接続されるＮＭＯＳトランジスタ１３３に流れる電流が徐々に増え、ＰＭＯＳトランジスタ１３４に流れる電流も徐々に増えていく。こうして、ＰＭＯＳトランジスタ１３５のオン抵抗を低くすることができ、ＰＭＯＳトランジスタ１０５のゲート・ソース間電圧を低くしてＰＭＯＳトランジスタ１０５がオフしていくことができる。

以上により、出力電圧が降下に伴いＮＭＯＳトランジスタ１１２を徐々にオフさせることで出力電流の多い状態で出力電圧の降下を待たずに過電流保護をかけることができる。そして、過電流によって接続されたＩＣが破壊されることなくきれいなフの字特性を得ることができる。

図２は、第二の実施形態のボルテージレギュレータの回路図である。
第二の実施形態のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、過電流保護回路２６１と、ＰＭＯＳトランジスタ１０５と、抵抗１０７、１０８と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。過電流保護回路２６１はＰＭＯＳトランジスタ１３１と、差動増幅回路２１１と、ＮＭＯＳトランジスタ２１２と、抵抗２１３と、制御回路２７１で構成されている。制御回路２７１はＰＭＯＳトランジスタ２０４と、差動増幅回路２０６と、抵抗２１４で構成されている。

差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０７と１０８の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０５のゲートに接続される。ＰＭＯＳトランジスタ１３１は、ゲートは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。差動増幅回路２１１は、非反転入力端子は差動増幅回路１０２の非反転入力端子に接続され、反転入力端子はＮＭＯＳトランジスタ２１２のソースに接続され、出力端子はＮＭＯＳトランジスタ２１２のゲートに接続される。差動増幅回路２０６は、非反転入力端子は差動増幅回路１０２の反転入力端子に接続され、反転入力端子はＮＭＯＳトランジスタ２１２のドレインに接続され、出力端子はＰＭＯＳトランジスタ２０４のゲートに接続される。抵抗２１３は、ＮＭＯＳトランジスタ２１２のソースとグラウンド端子１００の間に接続される。抵抗２１４は、差動増幅回路２０６の反転入力端子とグラウンド端子１００の間に接続される。ＰＭＯＳトランジスタ２０４は、ドレインは差動増幅回路１０２の出力端子に接続され、ソースは電源端子１５０に接続される。ＰＭＯＳトランジスタ１０５は、ソースは電源端子１５０に接続され、ドレインは出力端子１２１に接続される。抵抗１０７と抵抗１０８は、出力端子１２１とグラウンド端子１００の間に接続される。

次に、第二の実施形態のボルテージレギュレータの動作について説明する。
抵抗１０７と１０８は、出力端子１２１の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路１０２は基準電圧回路１０１の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタとして動作するＰＭＯＳトランジスタ１０５のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして差動増幅回路１０２の出力信号（ＰＭＯＳトランジスタ１０５のゲート電圧）が高くなり、ＰＭＯＳトランジスタ１０５はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御する。分圧電圧Ｖｆｂから一定の電圧が出力されることで、差動増幅回路１１１の出力にはＨｉが出力され、ＮＭＯＳトランジスタ１１２はオン状態に保たれる。

出力端子１２１とグラウンド端子１００が短絡すると出力電流Ｉｏｕｔが増加する。出力電流Ｉｏｕｔが最大出力電流Ｉｍを上回る過電流状態になると、ＰＭＯＳトランジスタ１０５とカレントミラー接続し出力電流をセンスするＰＭＯＳトランジスタ１３１に流れる電流が多くなり、差動増幅回路２０６の反転入力端子の電圧が上昇する。差動増幅回路２０６の反転入力端子の電圧が基準電圧回路１０１の電圧を上回ると、差動増幅回路２０６の出力端子の電圧は徐々に低くなりＰＭＯＳトランジスタ２０４を徐々にオンさせる。こうして、ＰＭＯＳトランジスタ１０５のゲートを徐々に電源端子１５０の電圧にし、ＰＭＯＳトランジスタ１０５をオフさせて過電流状態に対し保護をかける。

出力端子１２１とグラウンド端子１００が短絡すると、出力電圧Ｖｏｕｔも下降し分圧電圧Ｖｆｂが下降する。分圧電圧Ｖｆｂが下降すると差動増幅回路２１１の出力電圧は徐々に低くなり、ＮＭＯＳトランジスタ２１２を徐々にオフして行く。すると、ＮＭＯＳトランジスタ２１２に流れる電流は徐々に少なくなり、抵抗２１４に流れる電流が徐々に増えて行く。こうして、出力電圧の降下により差動増幅回路２０６の反転入力端子の電圧を大きくすることができ、差動増幅回路２０６によってＰＭＯＳトランジスタ２０４を徐々にオンさせ、ＰＭＯＳトランジスタ１０５を徐々にオフさせることで過電流状態に対し保護をかけることができる。

差動増幅回路２０６は基準電圧回路１０１の電圧と抵抗２１４に発生する電圧を比較しているため、抵抗２１４の抵抗値を調整することで過電流保護のかかるポイント自由に設定することが可能となる。

なお、図示はしないが差動増幅回路２０６に接続される基準電圧回路に別の基準電圧回路を用い、電圧値を調整することでも過電流保護のかかるポイントを自由に設定することが可能となる。

以上により、出力電圧が降下に伴いＮＭＯＳトランジスタ２１２を徐々にオフさせることで、出力電流の多い状態で出力電圧の降下を待たずに過電流保護をかけることができる。そして、過電流によって接続されたＩＣが破壊されることなくきれいなフの字特性を得ることができる。さらに、過電流保護のかかるポイントを自由に設定することができる。

１００ グラウンド端子
１０１ 基準電圧回路
１０２、１１１、２０６、２１１ 差動増幅回路
１２１ 出力端子
１５０ 電源端子
１６１、２６１ 過電流保護回路
１７１、２７１ 制御回路

Claims (3)

1. 基準電圧を出力する基準電圧回路と、
   出力トランジスタと、
   前記基準電圧と前記出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する第一の差動増幅回路と、
   前記出力トランジスタの出力電流の過電流から回路を保護する過電流保護回路と、を備えたボルテージレギュレータであって、
   前記過電流保護回路は、
   前記出力電流をセンスするセンストランジスタと、
   ドレインが前記センストランジスタのドレインに接続された第一のトランジスタと、
   出力端子が前記第一のトランジスタのゲートに接続され、反転入力端子が前記第一のトランジスタのソースに接続され、非反転入力端子が前記第一の差動増幅回路の非反転入力端子に接続された第二の差動増幅回路と、
   前記第一のトランジスタのソースに接続された第一の抵抗と、
   前記センストランジスタに流れる電流に基づいて、前記出力トランジスタのゲートを制御する制御回路と、
   を備えたことを特徴とするボルテージレギュレータ。
2. 前記制御回路は、
   ゲートとドレインが前記センストランジスタのドレインに接続された第二のトランジスタと、
   前記第二のトランジスタとカレントミラー接続された第三のトランジスタと、
   ゲートとドレインが前記第三のトランジスタのドレインに接続された第四のトランジスタと、
   前記第四のトランジスタとカレントミラー接続され、ドレインが前記出力トランジスタのゲートに接続された第五のトランジスタと、
   を備えたことを特徴とする請求項１記載のボルテージレギュレータ。
3. 前記制御回路は、
   非反転入力端子が前記基準電圧回路に接続され、反転入力端子が前記センストランジスタのドレインに接続された第三の差動増幅回路と、
   前記第三の差動増幅回路の反転入力端子に接続された第二の抵抗と、
   ゲートが前記第三の差動増幅回路の出力端子に接続され、ドレインが前記出力トランジスタのゲートに接続された第二のトランジスタと、
   を備えたことを特徴とする請求項１記載のボルテージレギュレータ。

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