JP2017037493A - ボルテージレギュレータ - Google Patents

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Abstract

【課題】 制限電流と短絡電流を別々に調整する必要がなく、一括に調整が可能な過電流保護回路を備えたボルテージレギュレータを提供する。
【解決手段】 出力トランジスタの出力電流をセンスするトランジスタから供給される電流を分配し、その分配された電流によって出力トランジスタのゲート電圧を制御して出力電流を制限する出力電流制限回路を備えた過電流保護回路において、出力電流をセンスするトランジスタから分配される電流を前記出力トランジスタが出力する電圧に応じて変化させ、その分配の比が構成する素子のサイズ比で決定されるように構成する。
【選択図】図1

Description

本発明は、ボルテージレギュレータに関し、特に過電流保護回路を備えたボルテージレギュレータに関するものである。
ボルテージレギュレータの過電流保護回路には、出力の電流―電圧特性が垂下特性となる過電流保護回路(垂下型過電流保護回路)とフの字特性となる過電流保護回路(フの字型過電流保護回路)がある。
垂下型過電流保護回路は、例えば、特許文献1に示されるように、ボルテージレギュレータの出力トランジスタに流れる電流が所定の電流を超えないように制限する。出力トランジスタに流れる制限された電流(以下、「制限電流」ともいう。)は、製造工程に起因してばらつくため、出力電流をセンスするセンストランジスタが流す電流を受ける抵抗を複数の抵抗素子により構成し、これをトリミングすることにより抵抗値を調整して、制限電流を所望の値に設定する。
一方、フの字型過電流保護回路は、ボルテージレギュレータの出力端子が接地端子へ短絡した時に生じる過大な損失によるICの破損を防止するための回路であり、例えば、特許文献2に示されるように、ボルテージレギュレータの出力トランジスタにある値以上の電流が流れると電流制限を開始し、出力電圧の低下に伴い出力電流を積極的に減少させる。なお、出力端子が接地端子へ短絡した時に出力トランジスタに流れる電流を「短絡電流」という。フの字型過電流保護回路においても、上述の垂下型過電流保護回路と同様、センストランジスタが流す電流を受ける抵抗を複数の抵抗素子により構成し、これをトリミングすることにより抵抗値を調整して、短絡電流を所望の値に設定する。
特開2003−29856号公報 特公平7−74976号公報
従来のボルテージレギュレータにおいて、過電流保護回路により垂下特性とフの字特性の両方を得るためには、特許文献1に記載されるような垂下型過電流保護回路と特許文献2に記載されるようなフの字型過電流保護回路を並存させる必要が生じる。しかしながら、上述のとおり、従来の垂下型過電流保護回路及びフの字型過電流保護回路では、製造工程上のばらつきに対して制限電流及び短絡電流を所望の値に設定するためには、両保護回路内の調整用の抵抗のそれぞれを複数の抵抗素子により構成する必要が生じることから、チップサイズが増大する、という課題がある。
したがって、本発明の目的は、上記のような課題を解決し、制限電流と短絡電流を別々に調整する必要がなく、一括で調整が可能な過電流保護回路を備えたボルテージレギュレータを提供することにある。
上記課題を解決するために、本発明におけるボルテージレギュレータは、出力トランジスタと、前記出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する第1の誤差増幅回路と、前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、前記過電流保護回路は、前記第1の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第1のトランジスタと、ソースを接地し、ゲートとドレインを前記第1のトランジスタのドレインに接続した第2のトランジスタと、ドレインを前記第1のトランジスタのドレインに接続した第3のトランジスタと、前記第3のトランジスタのソースに接続された第1の抵抗と、ソースを接地し、ゲートを前記第2のトランジスタのゲートとドレインに接続し、ドレインを前記第1の抵抗を介して前記第3のトランジスタのソースに接続した第4のトランジスタと、ソースを接地し、ゲートを前記第2のトランジスタのゲートとドレインに接続した第5のトランジスタと、前記出力トランジスタの出力する電圧と前記第1の抵抗に印加される電圧が等しくなるように前記第3のトランジスタのゲートを制御する電圧制御電圧源と、前記第5のトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、を備え、前記カレントミラー回路の出力する電流により、前記出力トランジスタのゲート電圧を制御する出力電流制限回路とを備えたことを特徴とする。
本発明の過電流保護回路を備えたボルテージレギュレータによれば、第2のトランジスタと第4のトランジスタのサイズ比によって制限電流と短絡電流の比を決定することが可能となる。したがって、製造工程上のばらつきによる制限電流及び短絡電流の変動については、一つの抵抗をトリミングするだけで、すなわち一括で調整することができ、よって、チップサイズの増大を抑制することが可能となる。
本発明の第1の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。 本発明の実施形態の過電流保護回路を備えたボルテージレギュレータの出力電流―電圧特性を示すグラフである。 本発明の第2の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。 本発明の第3の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。
以下、本発明の実施形態について図面を参照して説明する。
[実施形態1]
図1は、本発明の第1の実施形態の過電流保護回路を備えたボルテージレギュレータの回路図である。
第1の実施形態のボルテージレギュレータは、電源端子101と、出力端子102と、基準電圧回路103と、エラーアンプ(誤差増幅回路)104と、PMOSトランジスタ(出力トランジスタ)105と、分圧回路106と、過電流保護回路200を有する。
出力トランジスタ105は、ゲートがエラーアンプ104の出力端子に接続され、ソースが電源端子101に接続され、ドレインが出力端子102に接続される。出力端子102は分圧回路106に接続される。分圧回路106の出力端子は、エラーアンプ104の非反転入力端子に接続される。エラーアンプ104の反転入力端子には、基準電圧回路103の出力端子が接続される。
以上より、エラーアンプ104は、分圧回路106の出力端子電圧と基準電圧回路103を比較し、分圧回路106の出力端子電圧が基準電圧回路103と等しくなるように出力トランジスタ105を駆動することで、出力端子102を定電圧に制御する。
次に、過電流保護回路200について説明する。
過電流保護回路200は、PMOSトランジスタ122、123、124、及び126と、NMOSトランジスタ130、131、132、134、及び136と、抵抗125、133、及び137と、エラーアンプ140とを備えている。
PMOSトランジスタ122は、ゲートがエラーアンプ104の出力端子に接続され、ソースが電源端子101に接続される。NMOSトランジスタ131のゲートおよびドレインは、PMOSトランジスタ122のドレインに接続され、ソースは接地端子に接続される。NMOSトランジスタ132のゲートは、NMOSトランジスタ131のゲート及びドレインに接続され、ソースは接地端子に接続される。PMOSトランジスタ123のゲートおよびドレインは、NMOSトランジスタ132のドレインに接続され、ソースは電源端子101に接続される。PMOSトランジスタ124のゲートは、PMOSトランジスタ123のゲートおよびドレインに接続され、ソースは電源端子101に接続される。抵抗133は、一端がPMOSトランジスタ124のドレインに接続され、他端子が接地端子に接続される。NMOSトランジスタ134のゲートは、抵抗133の一端とPMOSトランジスタ124のドレインに接続され、ソースが接地端子に接続される。抵抗125は、一端がNMOSトランジスタ134のドレインに接続され、他端が電源端子101に接続される。PMOSトランジスタ126は、ゲート端子が抵抗125の一端とNMOSトランジスタ134のドレインに接続され、ソースが電源端子101に接続され、ドレインがエラーアンプ104の出力端子に接続される。NMOSトランジスタ136は、ドレインがPMOSトランジスタ122のドレインに接続され、ゲートがエラーアンプ140の出力端子に接続され、ソースが抵抗137の一端に接続される。エラーアンプ140は、非反転入力端子が出力端子102に接続され、反転入力端子がNMOSトランジスタ136のソースと抵抗137の一端に接続される。抵抗137は、他端がNMOSトランジスタ130のドレインに接続される。NMOSトランジスタ130は、ゲート端子がNMOSトランジスタ131のゲートおよびドレインに接続され、ソースが接地端子に接続される。
なお、エラーアンプ140により電圧制御電圧源201が構成され、NMOSトランジスタ131及び132によりカレントミラー回路202が構成され、PMOSトランジスタ123及び124によりカレントミラー回路203が構成され、抵抗125、PMOSトランジスタ126、抵抗133、及びNMOSトランジスタ134により出力電流制限回路204が構成されている。
次に過電流保護回路200の動作を説明する。PMOSトランジスタ122は、ゲートおよびソースを出力トランジスタ105と共通にしているため、出力トランジスタ105が負荷へ供給する電流に比例した電流をドレインから流す。PMOSトランジスタ122のドレインから流れる電流は、並列に接続されたNMOSトランジスタ131とNMOSトランジスタ136に分配される。
エラーアンプ140は、出力端子102の電圧と抵抗137に発生する電圧を比較し、出力端子102の電圧とNMOSトランジスタ136のソース電圧が等しくなるようにNMOSトランジスタ136のゲート電圧を制御する。
ここで、出力端子102に過電流が流れた状態で、出力端子102の電圧が高い場合を考える。出力端子102の電圧が高いので、NMOSトランジスタ136は、電流を流してソース電圧を高くするようにゲート電圧を制御される。抵抗137とNMOSトランジスタ130は直列に接続されているため、NMOSトランジスタ130、131で構成されるカレントミラー回路により、抵抗137に流れる電流が決定される。NMOSトランジスタ130と131のトランジスタサイズ比をn:1とすると、PMOSトランジスタ122のドレインから流れる電流は、NMOSトランジスタ130と131にn:1で分配される。即ち、出力電流―電圧特性は垂下特性を示す。
次に、出力端子102に流れる過電流によって、出力端子102の電圧が低下した場合を考える。NMOSトランジスタ136は、ソース電圧が低くなるようにゲート電圧を制御される。NMOSトランジスタ130に流れる電流は、出力端子102の電圧の低下により、抵抗137に印加される電圧(出力端子102の電圧)と抵抗137の抵抗値により制限される。出力端子102が接地端子に短絡したときにNMOSトランジスタ130に流れる電流が、NMOSトランジスタ131に流れる電流よりも十分に小さく無視できると仮定すると、PMOSトランジスタ122からNMOSトランジスタ131に流れる電流の分配の比は、n+1に増加する。NMOSトランジスタ130に流れる電流の減少は、抵抗137の抵抗値と出力端子102の電圧に等しい抵抗137に印加される電圧の低下による変化であるため、出力端子102の電圧に対して線形な変化となる。即ち、出力電流―電圧特性はフの字特性を示す。
NMOSトランジスタ131に流れる電流は、カレントミラー回路202とカレントミラー回路203により、PMOSトランジスタ122に流れる電流に比例した電流として抵抗133に印加される。抵抗133に発生した電圧は、抵抗125およびNMOSトランジスタ134によって構成されるソース接地増幅回路によって増幅され、PMOSトランジスタ126を駆動して出力トランジスタ105に流れる電流を制限する。
過電流保護回路200が出力トランジスタ105に流れる電流を制限しているときに抵抗133に発生する電圧は、出力端子102の電圧に拠らず一定である。ここで、説明を簡略化するためにPMOSトランジスタ123、124及びNMOSトランジスタ131、132のトランジスタサイズ比が等しいと仮定する。抵抗133に流れる電流は、カレントミラー回路202及び203により供給されるため、過電流保護回路200が出力トランジスタ105に流れる電流を制限しているときにNMOSトランジスタ131に流れる電流も一定である。NMOSトランジスタ131に流れる電流は、PMOSトランジスタ122のドレインから流れる電流から分配された電流である。その分配は出力端子102が接地端子に短絡している場合と出力端子102の電圧が高い場合とでは、n+1:1となる。過電流保護回路200が出力トランジスタ105に流れる電流を制限しているときのNMOSトランジスタ131に流れる電流は一定であるから、PMOSトランジスタ122のドレインから流れる電流は、出力端子102が接地端子に短絡している場合と出力端子102の電圧が高い場合とでは、1:n+1となる。PMOSトランジスタ122は出力トランジスタ105に流れる電流に比例した電流であるため、出力トランジスタ105に流れる制限された電流は、出力端子102が接地端子に短絡している場合と出力端子102の電圧が高い場合とでは、1:n+1となる。
以上より、過電流保護回路200は、構成素子のサイズ比、すなわち、NMOSトランジスタ130と131とのサイズ比によって制限電流と短絡電流の比が決定されるため、その値の調整は一括で行うことが可能となる。
図2は、本実施形態のボルテージレギュレータ100の出力電流(負荷電流)IOUTと出力電圧VOUTとの関係を示すグラフである。出力トランジスタ105が流す負荷電流IOUTは、出力端子102の電圧である出力電圧VOUTの低下に応じて減少し、出力端子102が接地端子に短絡したときに流れる短絡電流と制限電流の比は、1:n+1と、構成素子のサイズ比で決定され得る。
また、製造工程上のばらつきに対する制限電流及び短絡電流の調整については、出力電流制限回路204内の抵抗133の抵抗値のみをトリミングにより調整すればよい。したがって、従来は、垂下型過電流保護回路とフの字型過電流保護回路それぞれに調整可能な抵抗が必要、すなわち二つの調整可能な抵抗が必要であったのに対して、本実施形態によれば、一つの調整可能な抵抗があれば製造工程上のばらつきに対する制限電流及び短絡電流の調整が可能である。よって、チップサイズの増大を抑制することが可能となる。
[実施形態2]
図3は、本発明の第2の実施形態の過電流保護回路300を備えたボルテージレギュレータ100aの回路図である。
第2の実施形態の過電流保護回路300は、第1の実施形態におけるNMOSトランジスタ136に接続するエラーアンプ140で構成された電圧制御電圧源201を、電流源121とNMOSトランジスタ135で構成された電圧制御電圧源301に置き換えて構成している。その他の構成は、図1に示す過電流保護回路200と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
電流源121は、一端が電源端子101に接続され、他端がNMOSトランジスタ135のドレインおよびゲート端子に接続される。NMOSトランジスタ135のソースは、出力端子102に接続される。NMOSトランジスタ136のゲートは、NMOSトランジスタ135のゲート及びドレインに接続される。
次に過電流保護回路300の動作を説明する。NMOSトランジスタ136のゲート端子には、電源端子101と出力端子102の間に接続されている、電流源121とNMOSトランジスタ135により分圧された電圧が印加される。NMOSトランジスタ135は、ゲートとドレインが短絡されているため、NMOSトランジスタ136のゲート端子には、出力端子102よりもNMOSトランジスタ135の閾値電圧分だけ高い電圧が印加される。また、NMOSトランジスタ136のソースに接続された抵抗137には、NMOSトランジスタ136のゲート端子に印加される電圧よりも、NMOSトランジスタ136の閾値電圧分だけ低い電圧が印加される。そのため、NMOSトランジスタ135及び136が同一構造の素子である場合には、抵抗137には出力端子102に等しい電圧が印加される。その他の動作は、本発明の第1の実施形態の過電流保護回路200と同様である。
[実施形態3]
図4は、本発明の第3の実施形態の過電流保護回路400を備えたボルテージレギュレータ100bの回路図である。
第3の実施形態の過電流保護回路400は、第2の実施形態における電流源121とNMOSトランジスタ135で構成された電圧制御電圧源301を、電流源121をPMOSトランジスタ127に置き換えた電圧制御電圧源401で構成している。その他の構成は、図1に示す過電流保護回路100と同様であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
PMOSトランジスタ127は、ゲートが出力トランジスタ105のゲートに接続され、ソースが電源端子101に接続され、ドレインがNMOSトランジスタ135のゲート及びドレインに接続される。
次に過電流保護回路400の動作を説明する。PMOSトランジスタ127は、ゲートおよびソースを出力トランジスタ105と共通にしているため、出力トランジスタ105が負荷へ供給する電流に比例した電流をドレインから流す。そのため、出力トランジスタ105が負荷へ電流を供給する必要がない軽負荷駆動時における、電源端子101と出力端子102の間に接続された素子が流す電流に起因する出力端子102の電圧の上昇を抑制することできる。その他の動作は、本発明の第1および第2の実施形態の過電流保護回路200および過電流保護回路300と同様である。
第2及び第3の実施形態によるボルテージレギュレータの出力電流(負荷電流)IOUTと出力電圧VOUTとの関係は、図2に示すグラフと同様となる。
したがって、第2及び第3の実施形態のボルテージレギュレータ100a及び100bにおいても、第1の実施形態のボルテージレギュレータ100により得られる上述の効果と同様の効果が得られる。
100、100a、100b ボルテージレギュレータ
101 電源端子
102 出力端子
103 基準電圧回路
104、140 エラーアンプ
105 出力トランジスタ(PMOSトランジスタ)
106 分圧回路
121 電流源
122、123、124、126、127 PMOSトランジスタ
125、133、137 抵抗
130、131、132、134、135、136 NMOSトランジスタ
200、300、400 過電流保護回路
201、301、401 電圧制御電圧源
202、203 カレントミラー回路
204 出力電流制限回路

Claims (6)

  1. 出力トランジスタと、
    前記出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する第1の誤差増幅回路と、
    前記出力トランジスタに過電流が流れたことを検出し、前記出力トランジスタの電流を制限する過電流保護回路と、を備えたボルテージレギュレータであって、
    前記過電流保護回路は、
    前記第1の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第1のトランジスタと、
    ソースを接地し、ゲートとドレインを前記第1のトランジスタのドレインに接続した第2のトランジスタと、
    ドレインを前記第1のトランジスタのドレインに接続した第3のトランジスタと、
    前記第3のトランジスタのソースに接続された第1の抵抗と、
    ソースを接地し、ゲートを前記第2のトランジスタのゲートとドレインに接続し、ドレインを前記第1の抵抗を介して前記第3のトランジスタのソースに接続した第4のトランジスタと、
    ソースを接地し、ゲートを前記第2のトランジスタのゲートとドレインに接続した第5のトランジスタと、
    前記出力トランジスタの出力する電圧と前記第1の抵抗に印加される電圧が等しくなるように前記第3のトランジスタのゲートを制御する電圧制御電圧源と、
    前記第5のトランジスタに流れる電流に比例した電流を出力するカレントミラー回路と、を備え、
    前記カレントミラー回路の出力する電流により、前記出力トランジスタのゲート電圧を制御する出力電流制限回路と、を備えたことを特徴とするボルテージレギュレータ。
  2. 前記電圧制御電圧源は、
    前記出力トランジスタの出力する電圧と前記第1の抵抗に印加される電圧の差を増幅して出力し、前記第3のトランジスタのゲートを制御する第2の誤差増幅回路により構成されることを特徴とする請求項1に記載のボルテージレギュレータ。
  3. 前記電圧制御電圧源は、
    ソースを前記出力トランジスタの出力に接続し、ゲートとドレインを前記第3のトランジスタのゲートに接続する第6のトランジスタと、
    前記第6のトランジスタのゲートとドレインに定電流を供給する第1の電流源と、により構成されることを特徴とする請求項1に記載のボルテージレギュレータ。
  4. 前記第1の電流源は、
    前記第1の誤差増幅回路の出力電圧で制御され、前記出力トランジスタの出力電流をセンスする第7のトランジスタにより構成されることを特徴とする請求項3に記載のボルテージレギュレータ。
  5. 前記カレントミラー回路は、
    ソースを電源端子に接続し、ゲートとドレインを前記第5のトランジスタのドレインに接続した第8のトランジスタと、
    ソースを電源端子に接続し、ゲートを前記第8のトランジスタのゲートとドレインに接続し、ドレインから電流を出力する第9のトランジスタと、により構成されることを特徴とする請求項1乃至4のいずれか一項に記載のボルテージレギュレータ。
  6. 前記出力電流制限回路は、
    前記カレントミラー回路の出力電流を電圧に変換する第2の抵抗と、
    ソースを接地し、ゲートに前記第2の抵抗に発生する電圧を入力する第10のトランジスタと、
    前記第10のトランジスタのドレインから出力される電流を電圧に変換する第3の抵抗と、
    ソースを電源端子に接続し、ゲートに前記第3の抵抗に発生する電圧を入力し、ドレインを前記出力トランジスタのゲートに接続する第11のトランジスタと、により構成されることを特徴とする請求項1乃至5のいずれか一項に記載のボルテージレギュレータ。
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