JP5046144B2 - 増幅回路 - Google Patents
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- 230000003321 amplification Effects 0.000 claims description 9
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 15
- 239000003990 capacitor Substances 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/30—Indexing scheme relating to single-ended push-pull [SEPP]; Phase-splitters therefor
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Description
本発明は、入力端子から入力信号を増幅し、出力信号として出力端子から出力する増幅回路に関する。
一般に、電子回路または信号処理回路において、増幅回路が用いられる。例えば、特許文献１には、出力されるオーディオ信号の品質を向上させる電流帰還型アンプについて開示されている。
特許文献１記載の電流帰還型アンプにおいては、オーディオ信号を増幅するアンプ回路を備えた電流帰還型アンプにおいて、オーディオ信号の帰還回路と直流成分の帰還回路とを各々独立して備えたことを特徴とするものである。
なお、一般的な電流帰還型アンプにおいては、入力段にＰＮＰトランジスタと、ＮＰＮトランジスタとが設けられ、ＰＮＰトランジスタのベースとＮＰＮトランジスタのベースとには入力信号が供給される。ＰＮＰトランジスタのコレクタは負電源に接続され、ＮＰＮトランジスタのコレクタは正電源に接続される。また、ＰＮＰトランジスタのエミッタは第１バイアス回路（第１定電流回路）を介して正電源に接続され、ＮＰＮトランジスタのエミッタは第２バイアス回路（第２定電流回路）を介して負電源に接続されている。このように、一般的な電流帰還型アンプにおいては、定電流回路から構成されたバイアス回路を複数設ける必要があるので、部品数が増加し、回路構成も複雑化するという問題がある。
本発明の目的は、回路を簡素化することができる増幅回路を提供することである。
（１）
一の局面に従う増幅回路は、入力端子から入力される入力信号を増幅して出力端子から出力する増幅回路であって、入力段に設けられた第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、第１バイアス回路と、を含み、第１トランジスタの制御端子、および、第２トランジスタの制御端子には入力信号が入力され、第１トランジスタの第１端子と第３トランジスタの第１端子とが接続され、第２トランジスタの第１端子と第４トランジスタの第１端子とが接続され、第１トランジスタの第２端子が第１電位に接続され、第２トランジスタの第２端子が、第１電位と同一又は異なる第２電位に接続され、第３トランジスタの第２端子が第３電位に接続され、第４トランジスタの第２端子が第４電位に接続され、第１バイアス回路が、第３トランジスタの制御端子と、第４トランジスタの制御端子との間に接続されているものである。
一の局面に従う増幅回路は、入力端子から入力される入力信号を増幅して出力端子から出力する増幅回路であって、入力段に設けられた第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、第１バイアス回路と、を含み、第１トランジスタの制御端子、および、第２トランジスタの制御端子には入力信号が入力され、第１トランジスタの第１端子と第３トランジスタの第１端子とが接続され、第２トランジスタの第１端子と第４トランジスタの第１端子とが接続され、第１トランジスタの第２端子が第１電位に接続され、第２トランジスタの第２端子が、第１電位と同一又は異なる第２電位に接続され、第３トランジスタの第２端子が第３電位に接続され、第４トランジスタの第２端子が第４電位に接続され、第１バイアス回路が、第３トランジスタの制御端子と、第４トランジスタの制御端子との間に接続されているものである。
この場合、第１バイアス回路が、第３トランジスタの制御端子と、第４トランジスタの制御端子との間に接続されているので、第３トランジスタと第４トランジスタとの制御端子間電圧を、第１バイアス回路により固定することができる。したがって、電源基準として複数のバイアス回路を用いる必要がなくなる。すなわち、１個の第１バイアス回路のみを用いることで対応できるので、回路構成を簡素化できる。また、１個の第１バイアス回路のみを用いるので、複数のバイアス回路を使用する場合と比較して、制御端子間電圧の安定度を高めることができる。
また、第３トランジスタと第４トランジスタとの間に第１バイアス回路を設けることで、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタの温度変化に対して、第１バイアス回路で温度補償を行うことができ、本発明にかかる増幅回路における温度安定度を向上させることができる。また、入力に急峻な変化を伴う信号が入力されたとき、第３トランジスタ、第４トランジスタの過渡応答特性が良くないと信号が伝送されない。バイアス回路が定電流回路の場合、第３トランジスタ、第４トランジスタの駆動電流が定電流回路で制限されるが、バイアス回路が定電圧回路の場合、その制限がないので、第３トランジスタ、第４トランジスタを駆動することができる。
（２）
他の局面に従う増幅回路は、一の局面に従う増幅回路において、第１抵抗、第２抵抗、第３抵抗および第４抵抗をさらに含み、第１トランジスタの第１端子と第３トランジスタの第１端子との間には、第１抵抗が接続されており、第２トランジスタの第１端子と第４トランジスタの第１端子との間には、第２抵抗が接続されており、第３トランジスタの第２端子に第３抵抗が接続されており、第４トランジスタの第２端子に第４抵抗が接続されていてもよい。
他の局面に従う増幅回路は、一の局面に従う増幅回路において、第１抵抗、第２抵抗、第３抵抗および第４抵抗をさらに含み、第１トランジスタの第１端子と第３トランジスタの第１端子との間には、第１抵抗が接続されており、第２トランジスタの第１端子と第４トランジスタの第１端子との間には、第２抵抗が接続されており、第３トランジスタの第２端子に第３抵抗が接続されており、第４トランジスタの第２端子に第４抵抗が接続されていてもよい。
この場合、第１抵抗および第３抵抗の比、第２抵抗および第４抵抗の比により入力段における増幅量を決定することができる。また、第１抵抗および第３抵抗の比、第２抵抗および第４抵抗の比により増幅の線形性を良くすることができる。
（３）
第３の局面に従う増幅回路は、一の局面に従う増幅回路において、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタをさらに含み、第５トランジスタの制御端子が第３トランジスタの第２端子に接続され、第６トランジスタの制御端子が第５トランジスタの第１端子に接続され、第７トランジスタの制御端子が第４トランジスタの第２端子に接続され、第８トランジスタの制御端子が第７トランジスタの第１端子に接続され、第５トランジスタの第１端子と第６トランジスタの第１端子とが第３電位に接続され、第７トランジスタの第１端子と第８トランジスタの第１端子とが第４電位に接続され、第５トランジスタの第２端子が第５電位または第６トランジスタの第２端子に接続され、第７トランジスタの第２端子が第６電位または第８トランジスタの第２端子に接続され、第６トランジスタの第２端子と第８トランジスタの第２端子とが増幅回路の出力端子に接続されてもよい。
第３の局面に従う増幅回路は、一の局面に従う増幅回路において、第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタをさらに含み、第５トランジスタの制御端子が第３トランジスタの第２端子に接続され、第６トランジスタの制御端子が第５トランジスタの第１端子に接続され、第７トランジスタの制御端子が第４トランジスタの第２端子に接続され、第８トランジスタの制御端子が第７トランジスタの第１端子に接続され、第５トランジスタの第１端子と第６トランジスタの第１端子とが第３電位に接続され、第７トランジスタの第１端子と第８トランジスタの第１端子とが第４電位に接続され、第５トランジスタの第２端子が第５電位または第６トランジスタの第２端子に接続され、第７トランジスタの第２端子が第６電位または第８トランジスタの第２端子に接続され、第６トランジスタの第２端子と第８トランジスタの第２端子とが増幅回路の出力端子に接続されてもよい。
この場合、第５トランジスタと第６トランジスタと、第７トランジスタと第８トランジスタが、それぞれダーリントン接続されているので、回路における電流増幅率を高くすることができる。
また、出力端子ＯＵＴに接続されるべきコンデンサ負荷の駆動は出力の電流値に依存する。そのため、第６トランジスタにおける定常時における電流が少ないにも関わらず、出力信号を瞬時に得ることができるので、良好なスルーレートを達成することができる。
また、出力端子ＯＵＴに接続されるべきコンデンサ負荷の駆動は出力の電流値に依存する。そのため、第６トランジスタにおける定常時における電流が少ないにも関わらず、出力信号を瞬時に得ることができるので、良好なスルーレートを達成することができる。
（４）
第４の局面に従う増幅回路は、一の局面に従う増幅回路において、負帰還抵抗をさらに含み、出力端子からの負帰還信号が、負帰還抵抗を介して、第１トランジスタの制御端子と第２トランジスタの制御端子とに供給されてもよい。
第４の局面に従う増幅回路は、一の局面に従う増幅回路において、負帰還抵抗をさらに含み、出力端子からの負帰還信号が、負帰還抵抗を介して、第１トランジスタの制御端子と第２トランジスタの制御端子とに供給されてもよい。
この場合、反転回路の増幅回路を形成することができ、負帰還抵抗によりノイズおよび歪等を低減することができる。さらに、負帰還抵抗が、出力抵抗の働きも有するため、回路の簡素化を実現することができる。
（５）
第５の局面に従う増幅回路は、一の局面に従う増幅回路において、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第２バイアス回路、および第３バイアス回路をさらに含み、第９トランジスタの制御端子が第３トランジスタの第２端子に接続され、第９トランジスタの第１端子と、第１０トランジスタの第１端子とが接続され、第９トランジスタの第２端子が第３電位に接続され、第１１トランジスタの制御端子が第４トランジスタの第２端子に接続され、第１１トランジスタの第１端子と、第１２トランジスタの第１端子とが接続され、第１１トランジスタの第２端子が第４電位に接続され、第１０トランジスタの第２端子と第１２トランジスタの第２端子とが出力端
子に接続され、第２バイアス回路が、第３電位と第１０トランジスタの制御端子との間に接続され、第３バイアス回路が、第４電位と第１２トランジスタの制御端子との間に接続されていてもよい。
第５の局面に従う増幅回路は、一の局面に従う増幅回路において、第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第２バイアス回路、および第３バイアス回路をさらに含み、第９トランジスタの制御端子が第３トランジスタの第２端子に接続され、第９トランジスタの第１端子と、第１０トランジスタの第１端子とが接続され、第９トランジスタの第２端子が第３電位に接続され、第１１トランジスタの制御端子が第４トランジスタの第２端子に接続され、第１１トランジスタの第１端子と、第１２トランジスタの第１端子とが接続され、第１１トランジスタの第２端子が第４電位に接続され、第１０トランジスタの第２端子と第１２トランジスタの第２端子とが出力端
子に接続され、第２バイアス回路が、第３電位と第１０トランジスタの制御端子との間に接続され、第３バイアス回路が、第４電位と第１２トランジスタの制御端子との間に接続されていてもよい。
この場合、出力段において第２バイアス回路および第３バイアス回路が設けられているので、出力段におけるバイアス電流を独立して設計することができる。その結果、回路における自由度を高めることができる。
（６）
第６の局面に従う増幅回路は、一の局面に従う増幅回路において、出力端子からの負帰還信号を第１バイアス回路の基準点に供給してもよい。
第６の局面に従う増幅回路は、一の局面に従う増幅回路において、出力端子からの負帰還信号を第１バイアス回路の基準点に供給してもよい。
このように、増幅回路が、非反転回路である場合、第１バイアス回路の基準点に負帰還信号を接続することで、非反転回路における第１バイアス回路の基準点を調整し、第１バイアス回路の基準を変化させて、出力を安定させることができる。
（７）
第７の局面に従う増幅回路は、一の局面に従う増幅回路において、短絡保護回路をさらに含み、短絡保護回路は、第３トランジスタの制御端子と、第４トランジスタの制御端子との間に接続された第１３トランジスタを含み、外部信号に応じて第１３トランジスタをオフ状態からオン状態に制御することによって、第３トランジスタの制御端子と第４トランジスタの制御端子とを短絡させる。
第７の局面に従う増幅回路は、一の局面に従う増幅回路において、短絡保護回路をさらに含み、短絡保護回路は、第３トランジスタの制御端子と、第４トランジスタの制御端子との間に接続された第１３トランジスタを含み、外部信号に応じて第１３トランジスタをオフ状態からオン状態に制御することによって、第３トランジスタの制御端子と第４トランジスタの制御端子とを短絡させる。
この場合、外部信号に応じて第１３トランジスタをオフ状態からオン状態に制御することによって、第３トランジスタの制御端子と第４トランジスタの制御端子とを短絡させるので、第１バイアス回路が停止する。例えば、異常時の場合に外部信号を出力する（零出力を含む）ことで、容易に増幅回路を停止させて保護することができる。
以下、本発明に係る実施形態について図面を用いて説明する。
（第１実施形態）
図１は、第１実施形態に係る増幅回路の一例を示す模式的回路図である。図１に示す増幅回路１００は、反転回路である。
図１は、第１実施形態に係る増幅回路の一例を示す模式的回路図である。図１に示す増幅回路１００は、反転回路である。
図１に示すように、増幅回路１００は、入力端子ＩＮ、入力段１０、バイアス回路２０、出力抵抗部３０、および出力段４０，５０を含む。
（入力段１０）
入力段１０は、ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４およびエミッタ抵抗Ｒ２，Ｒ３を含む。
入力段１０は、ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４およびエミッタ抵抗Ｒ２，Ｒ３を含む。
図１に示すように、ＰＮＰトランジスタＱ１のベースとＮＰＮトランジスタＱ２のベースとが入力抵抗Ｒ１を介して入力端子ＩＮに接続される。ＰＮＰトランジスタＱ１のコレクタとＮＰＮトランジスタＱ２のコレクタとが接続され接地（ＧＮＤ）される。
ＮＰＮトランジスタＱ３のエミッタはエミッタ抵抗Ｒ２を介してＰＮＰトランジスタＱ１のエミッタに接続される。
ＰＮＰトランジスタＱ４のエミッタはエミッタ抵抗Ｒ３を介してＮＰＮトランジスタＱ２のエミッタに接続される。
ＮＰＮトランジスタＱ３のエミッタはエミッタ抵抗Ｒ２を介してＰＮＰトランジスタＱ１のエミッタに接続される。
ＰＮＰトランジスタＱ４のエミッタはエミッタ抵抗Ｒ３を介してＮＰＮトランジスタＱ２のエミッタに接続される。
また、ＮＰＮトランジスタＱ３のコレクタは、抵抗Ｒ４を介して定電源Ｖ１ラインに接続され、ＰＮＰトランジスタＱ４のコレクタは、抵抗Ｒ５を介して定電源Ｖ２ラインに接続される。
（バイアス回路２０）
ＮＰＮトランジスタＱ３のベースと、ＰＮＰトランジスタＱ４のベースとの間にバイアス回路２０が接続される。また、バイアス回路２０は、抵抗Ｒ２２を介して定電源Ｖ１ラインに接続され、抵抗Ｒ２３を介して定電源Ｖ２ラインに接続される。バイアス回路２０の内部構成については、後述する。
ＮＰＮトランジスタＱ３のベースと、ＰＮＰトランジスタＱ４のベースとの間にバイアス回路２０が接続される。また、バイアス回路２０は、抵抗Ｒ２２を介して定電源Ｖ１ラインに接続され、抵抗Ｒ２３を介して定電源Ｖ２ラインに接続される。バイアス回路２０の内部構成については、後述する。
（出力抵抗部３０）
図１に示すように、出力抵抗部３０は、出力抵抗（負帰還抵抗）Ｒ３１からなり、ＰＮＰトランジスタＱ１およびＮＰＮトランジスタＱ２のベース端子間と、出力端子ＯＵＴとの間に介挿され、ＮＦＢ（ネガティブフィードバック）を形成している。
図１に示すように、出力抵抗部３０は、出力抵抗（負帰還抵抗）Ｒ３１からなり、ＰＮＰトランジスタＱ１およびＮＰＮトランジスタＱ２のベース端子間と、出力端子ＯＵＴとの間に介挿され、ＮＦＢ（ネガティブフィードバック）を形成している。
（出力段４０）
出力段４０は、ＰＮＰトランジスタＱ４１、ＰＮＰトランジスタＱ４２、およびエミッタ抵抗Ｒ４１，エミッタ抵抗Ｒ４２を含む。
ＰＮＰトランジスタＱ４２のベースがＰＮＰトランジスタＱ４１のエミッタに接続されている。具体的には、ＰＮＰトランジスタＱ４１およびＰＮＰトランジスタＱ４２は、ダーリントン接続される。ＰＮＰトランジスタＱ４２のコレクタが出力端子ＯＵＴに接続される。
出力段４０は、ＰＮＰトランジスタＱ４１、ＰＮＰトランジスタＱ４２、およびエミッタ抵抗Ｒ４１，エミッタ抵抗Ｒ４２を含む。
ＰＮＰトランジスタＱ４２のベースがＰＮＰトランジスタＱ４１のエミッタに接続されている。具体的には、ＰＮＰトランジスタＱ４１およびＰＮＰトランジスタＱ４２は、ダーリントン接続される。ＰＮＰトランジスタＱ４２のコレクタが出力端子ＯＵＴに接続される。
ＰＮＰトランジスタＱ４１のベースは、入力段のＮＰＮトランジスタＱ３のコレクタに接続され、ＰＮＰトランジスタＱ４１のコレクタは、接地（ＧＮＤ）される。
ＰＮＰトランジスタＱ４１のエミッタは、エミッタ抵抗Ｒ４１を介して定電源Ｖ１ラインに接続され、ＰＮＰトランジスタＱ４２のエミッタは、エミッタ抵抗Ｒ４２を介して定電源Ｖ１ラインに接続される。
（出力段５０）
同様に、出力段５０は、ＮＰＮトランジスタＱ５１、ＮＰＮトランジスタＱ５２、およびエミッタ抵抗Ｒ５１，Ｒ５２を含む。
ＮＰＮトランジスタＱ５２のベースがＮＰＮトランジスタＱ５１のエミッタに接続されている。具体的には、ＮＰＮトランジスタＱ５１およびＮＰＮトランジスタＱ５２は、ダーリントン接続される。ＮＰＮトランジスタＱ５２のコレクタが出力端子ＯＵＴに接続される。
同様に、出力段５０は、ＮＰＮトランジスタＱ５１、ＮＰＮトランジスタＱ５２、およびエミッタ抵抗Ｒ５１，Ｒ５２を含む。
ＮＰＮトランジスタＱ５２のベースがＮＰＮトランジスタＱ５１のエミッタに接続されている。具体的には、ＮＰＮトランジスタＱ５１およびＮＰＮトランジスタＱ５２は、ダーリントン接続される。ＮＰＮトランジスタＱ５２のコレクタが出力端子ＯＵＴに接続される。
ＮＰＮトランジスタＱ５１のベースは、入力段のＰＮＰトランジスタＱ４のコレクタに接続され、ＮＰＮトランジスタＱ５１のコレクタは、接地（ＧＮＤ）される。
ＮＰＮトランジスタＱ５１のエミッタは、エミッタ抵抗Ｒ５１を介して定電源Ｖ２ラインに接続され、ＮＰＮトランジスタＱ５２のエミッタは、エミッタ抵抗Ｒ５２を介して定電源Ｖ２ラインに接続される。
（バイアス回路２０の詳細）
続いて、図２は、バイアス回路２０の詳細を説明するための模式的回路図である。
続いて、図２は、バイアス回路２０の詳細を説明するための模式的回路図である。
図２に示すように、バイアス回路２０は、コンデンサＣ２１、コンデンサＣ２２、ＮＰＮトランジスタＱ２１、ＰＮＰトランジスタＱ２２、および抵抗Ｒ２４，抵抗Ｒ２５，抵抗Ｒ２６，抵抗２７を含む。
ＮＰＮトランジスタＱ２１のエミッタは、基準端子Ｖｒｅ（接地電位ＧＮＤ）に接続される。ＮＰＮトランジスタＱ２１のエミッタ−コレクタ間にコンデンサＣ２１が設けられ、コレクタ−ベース間に抵抗Ｒ２４が設けられる。
また、ＰＮＰトランジスタＱ２２のエミッタは、基準端子Ｖｒｅ（接地電位ＧＮＤ）に接続される。ＰＮＰトランジスタＱ２２のエミッタ−コレクタ間にコンデンサＣ２２が設けられ、コレクタ−ベース間に抵抗Ｒ２５が設けられる。
また、ＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２のベース間には、抵抗Ｒ２６，Ｒ２７が直列に接続されている。
続いて、図３および図４は、図１および図２に示した増幅回路１００の動作を説明するための模式的説明図である。
図３に示す増幅回路１００において入力端子ＩＮに信号が入力されない場合、バイアス回路２０からエミッタ抵抗Ｒ２に任意のバイアス電流が流れる。その結果、抵抗Ｒ４に流れる電流が決定される。したがって、抵抗Ｒ４に電位が発生し、エミッタ抵抗Ｒ４１およびエミッタ抵抗Ｒ４２に流れる電流が決定される。
同様に、増幅回路１００は、上下対象であるので、エミッタ抵抗Ｒ３、抵抗Ｒ５においても同様の状態となる。
同様に、増幅回路１００は、上下対象であるので、エミッタ抵抗Ｒ３、抵抗Ｒ５においても同様の状態となる。
一方、図３に示す増幅回路１００の入力端子ＩＮにＳＩＮ波形の電流信号が入力された場合、ＮＰＮトランジスタＱ３の増幅により、ＰＮＰトランジスタＱ４１にプラスシフトされたＳＩＮ波形の電流信号が流れる。
また、ＰＮＰトランジスタＱ４の増幅により、ＮＰＮトランジスタＱ５１にマイナスシフトされたＳＩＮ波形の電流信号が流れる。その結果、出力端子ＯＵＴには、増幅されたＳＩＮ波形の電流信号が流れる。
また、ＰＮＰトランジスタＱ４の増幅により、ＮＰＮトランジスタＱ５１にマイナスシフトされたＳＩＮ波形の電流信号が流れる。その結果、出力端子ＯＵＴには、増幅されたＳＩＮ波形の電流信号が流れる。
そして、入力端子ＩＮに入力されたＳＩＮ波形と逆相の電流信号が、出力抵抗（負帰還抵抗）Ｒ３１を介してネガティブフィードバックされる（負帰還）。
その結果、ＰＮＰトランジスタＱ４２およびＮＰＮトランジスタＱ５２から出力端子ＯＵＴを介して安定して増幅されたＳＩＮ波形の電流信号が出力される。
その結果、ＰＮＰトランジスタＱ４２およびＮＰＮトランジスタＱ５２から出力端子ＯＵＴを介して安定して増幅されたＳＩＮ波形の電流信号が出力される。
次に、図４に示す増幅回路１００の入力端子ＩＮに矩形波の信号が入力された場合、エミッタ抵抗Ｒ２の電圧幅が広がり、エミッタ抵抗Ｒ２に流れる電流は、入力された矩形波に応じて増加する。
抵抗Ｒ４にエミッタ抵抗Ｒ２に流れた電流が加算され、抵抗Ｒ４の電圧幅が増加される。ここで、エミッタ抵抗Ｒ４２にかかる電圧は、抵抗Ｒ４に掛かる電圧からＰＮＰトランジスタＱ４１およびＰＮＰトランジスタＱ４２のベース−エミッタ間（Ｖｂｅ）分を引いた値となる。
抵抗Ｒ４にエミッタ抵抗Ｒ２に流れた電流が加算され、抵抗Ｒ４の電圧幅が増加される。ここで、エミッタ抵抗Ｒ４２にかかる電圧は、抵抗Ｒ４に掛かる電圧からＰＮＰトランジスタＱ４１およびＰＮＰトランジスタＱ４２のベース−エミッタ間（Ｖｂｅ）分を引いた値となる。
仮に、抵抗Ｒ４に１ｍＡの電流が流れており、エミッタ抵抗Ｒ４２に１０ｍＡ流れていると仮定する。この条件で、抵抗Ｒ４の電圧幅が１．５Ｖである場合、エミッタ抵抗Ｒ４２の電圧幅は、１．５Ｖ−（Ｖｂｅ（Ｑ４２）＋Ｖｂｅ（Ｑ４１））から、０．３Ｖとなる。また、該条件下では、抵抗Ｒ４は１．５ＫΩであり、抵抗Ｒ４２は３０Ωとなる。
上記状態から、入力信号が１０ｍＡ増加した場合、抵抗Ｒ４の電圧幅は、１５Ｖになり、エミッタ抵抗Ｒ４２の電圧幅は、１３．８Ｖまで変化する。その結果、抵抗Ｒ４２の電圧幅は、０．３Ｖから１３．８Ｖまで変化し、入力電流１０ｍＡの入力信号から４６０ｍＡの出力電流を得ることができる。
特に、矩形波は瞬時の立ち上がりおよび立ち下がりを有する。また、出力端子ＯＵＴに接続されるべきコンデンサ負荷の駆動は出力の電流値に依存する。そのため、ＰＮＰトランジスタＱ４２における定常時における電流が少ない（上記１０ｍＡの場合）にも関わらず、出力信号（４６０ｍＡ）を瞬時に得ることができるので、良好なスルーレートを達成することができる。
また、増幅回路１００においては、バイアス回路２０を定電源Ｖ１，Ｖ２ラインからフローティング状態にすることで、ＮＰＮトランジスタＱ３およびＰＮＰトランジスタＱ４のベース間電圧を、バイアス回路２０により固定することができる。また、バイアス回路２０により定電流回路を多数設ける必要がなくなり、回路の簡素化を実現することができる。また、定電源Ｖ１，Ｖ２ラインからのリップルの影響を軽減させることができる。
以上のように、本実施形態に係る増幅回路１００においては、定常時の電流を抑制することができるので、不要な発熱を抑制することができ、増幅回路１００の温度安定度を向上させることができる。また、ＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２をトランジスタＱ１〜Ｑ４に熱結合させることで、各トランジスタの熱による特性の変化の影響を相殺でき、その結果、出力電圧を安定化させることができる。なお、出力段４０、５０の各トランジスタをＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２に熱結合させることによって、出力電圧をさらに安定化させることができる。
また、入力信号にＮＦＢ（ネガティブフィードバック）を接続するベース帰還方式を採用しているので、差分合成のポイントに物理的ズレが生じず、正確な負帰還を実現することができる。
また、トランジスタＱ３、Ｑ４の駆動電流を定電源Ｖ１、Ｖ２に依存することなく、バイアス回路２０（特に、コンデンサＣ２１、Ｃ２２）から供給することによって、トランジスタＱ３、Ｑ４に瞬時に駆動電流を供給することができる。仮に、定電源Ｖ１、Ｖ２からトランジスタＱ３、Ｑ４に駆動電流を供給するのであれば、抵抗Ｒ２２、Ｒ２３に常に大きな電流を流しておく必要があるので、消費電力が増大してしまうが、本例ではそのような問題を解決できる。
また、トランジスタＱ３、Ｑ４の駆動電流を定電源Ｖ１、Ｖ２に依存することなく、バイアス回路２０（特に、コンデンサＣ２１、Ｃ２２）から供給することによって、トランジスタＱ３、Ｑ４に瞬時に駆動電流を供給することができる。仮に、定電源Ｖ１、Ｖ２からトランジスタＱ３、Ｑ４に駆動電流を供給するのであれば、抵抗Ｒ２２、Ｒ２３に常に大きな電流を流しておく必要があるので、消費電力が増大してしまうが、本例ではそのような問題を解決できる。
また、増幅回路１００において入力抵抗Ｒ１は、アンプゲインおよび入力フィルタの両機能を持たせることができ、出力抵抗（負帰還抵抗）Ｒ３１は、ノイズおよび歪を低減することができるとともに、アンプゲインおよび出力抵抗の両機能を持たせることができる。その結果、回路構成の簡素化を実現できる。
また、出力段４０，５０において、エミッタ抵抗Ｒ４２、エミッタ抵抗Ｒ５２および出力抵抗（負帰還抵抗）Ｒ３１によりアンプゲインを容易に調整することができる。
さらに、図１に示した増幅回路１００においては、段数が少なく、ポール数を抑えることができるため、周波数特性の不良および発振を防止することができる。
また、出力段４０，５０において、エミッタ抵抗Ｒ４２、エミッタ抵抗Ｒ５２および出力抵抗（負帰還抵抗）Ｒ３１によりアンプゲインを容易に調整することができる。
さらに、図１に示した増幅回路１００においては、段数が少なく、ポール数を抑えることができるため、周波数特性の不良および発振を防止することができる。
また、入力段１０において、ＮＰＮトランジスタＱ３のゲインをエミッタ抵抗Ｒ２および抵抗Ｒ４で調整することができる。さらに、ＰＮＰトランジスタＱ４のゲインをエミッタ抵抗Ｒ３および抵抗Ｒ５で調整することができる。
また、本実施形態に係る増幅回路１００においては、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４は、ベース接地とみなすことができる。その結果、増幅回路１００の広帯域化を実現することができる。
さらに、従来の電流帰還回路においては、複数の定電流源を有する段が設けられ、バイアス電流およびＤＣオフセットの調整を行うことが困難であったのに対し、本実施形態に係る増幅回路１００においては、抵抗Ｒ２４，Ｒ２５および抵抗Ｒ２６，Ｒ２７を調整することにより、抵抗Ｒ２４，Ｒ２５によりＤＣオフセットが調整でき、抵抗Ｒ２６，Ｒ２７によりバイアス電流の調整を行うことができる。
なお、本実施形態は、上記回路構成には限定されない。例えば、トランジスタＱ１のコレクタとトランジスタＱ２のコレクタとは、それぞれ異なる電位に接続されても良い。つまり、トランジスタＱ１のコレクタが定電源Ｖ２に、トランジスタＱ２のコレクタが定電源Ｖ１に接続されてもよい。あるいは、トランジスタＱ１のコレクタがバイアス回路２０と抵抗Ｒ２２との間、トランジスタＱ２のコレクタがバイアス回路２０と抵抗Ｒ２３との間に接続されても良い。また、トランジスタＱ４１のコレクタとトランジスタＱ４２のコレクタとは、それぞれ異なる電位に接続されても良い。または、トランジスタＱ４１のコレクタはトランジスタＱ４２のコレクタに接続されても良く、トランジスタＱ５１のコレクタはトランジスタＱ５２のコレクタに接続されても良い。
（第２実施形態）
図５は、第２実施形態に係る増幅回路の一例を示す模式的回路図である。図５に示す増幅回路１００ａは、非反転回路の一例である。第２実施形態においては、第１実施形態に係る増幅回路１００と異なる点に主に説明する。
図５は、第２実施形態に係る増幅回路の一例を示す模式的回路図である。図５に示す増幅回路１００ａは、非反転回路の一例である。第２実施形態においては、第１実施形態に係る増幅回路１００と異なる点に主に説明する。
図５に示すように、第２実施形態に係る増幅回路１００ａは、増幅回路１００の入力段１０の代わりに、入力段１０ａを有する。また、出力抵抗部３０の代わりに出力抵抗部３０ａを有する。さらに、出力段４０の代わりに出力段４０ａを備え、出力段５０の変わりに出力段５０ａを備える。
また、バイアス回路２０については、図２のバイアス回路と同等の回路を使用し、バイアス電流と出力ＤＣ電圧の調整段であり、同等の効果を奏する。バイアス回路２０の基準端子は、負帰還の経路に接続されており、電圧帰還端子Ｖｎｆとして機能する。
（入力段１０ａ）
入力段１０ａは、ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４およびエミッタ抵抗Ｒ２，Ｒ３を含む。
入力段１０ａは、ＰＮＰトランジスタＱ１、ＮＰＮトランジスタＱ２、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４およびエミッタ抵抗Ｒ２，Ｒ３を含む。
図５に示すように、ＰＮＰトランジスタＱ１のベースとＮＰＮトランジスタＱ２のベースとが入力端子ＩＮに接続される。
ＰＮＰトランジスタＱ１のコレクタが定電源Ｖ２ラインに接続される。ＮＰＮトランジスタＱ２のコレクタが定電源Ｖ１ラインに接続される。ＮＰＮトランジスタＱ３のエミッタはエミッタ抵抗Ｒ２を介してＰＮＰトランジスタＱ１のエミッタに接続される。ＰＮＰトランジスタＱ４のエミッタはエミッタ抵抗Ｒ３を介してＮＰＮトランジスタＱ２のエミッタに接続される。
ＰＮＰトランジスタＱ１のコレクタが定電源Ｖ２ラインに接続される。ＮＰＮトランジスタＱ２のコレクタが定電源Ｖ１ラインに接続される。ＮＰＮトランジスタＱ３のエミッタはエミッタ抵抗Ｒ２を介してＰＮＰトランジスタＱ１のエミッタに接続される。ＰＮＰトランジスタＱ４のエミッタはエミッタ抵抗Ｒ３を介してＮＰＮトランジスタＱ２のエミッタに接続される。
また、ＮＰＮトランジスタＱ３のベースおよびＰＮＰトランジスタＱ４のベース間にバイアス回路２０が設けられ、ＮＰＮトランジスタＱ３のコレクタは、抵抗Ｒ４を介して定電源Ｖ１ラインに接続される。ＰＮＰトランジスタＱ４のコレクタは、抵抗Ｒ５を介して定電源Ｖ２ラインに接続される。
（出力抵抗部３０ａ）
図５に示すように、出力抵抗部３０ａは、出力抵抗（負帰還抵抗）Ｒ３１および抵抗Ｒ３２からなる。抵抗Ｒ３２は、抵抗Ｒ３１よりも入力段１０ａ側に設けられ、一端が接地（ＧＮＤ）される。
図５に示すように、出力抵抗部３０ａは、出力抵抗（負帰還抵抗）Ｒ３１および抵抗Ｒ３２からなる。抵抗Ｒ３２は、抵抗Ｒ３１よりも入力段１０ａ側に設けられ、一端が接地（ＧＮＤ）される。
（出力段４０ａ）
出力段４０ａは、ＮＰＮトランジスタＱ４３、ＰＮＰトランジスタＱ４４、エミッタ抵抗Ｒ４３、抵抗Ｒ４４、抵抗Ｒ４５、およびバイアス回路７０を含む。
出力段４０ａは、ＮＰＮトランジスタＱ４３、ＰＮＰトランジスタＱ４４、エミッタ抵抗Ｒ４３、抵抗Ｒ４４、抵抗Ｒ４５、およびバイアス回路７０を含む。
ＮＰＮトランジスタＱ４３のエミッタがエミッタ抵抗Ｒ４３を介してＰＮＰトランジスタＱ４４のエミッタに接続される。具体的には、ＮＰＮトランジスタＱ４３およびＰＮＰトランジスタＱ４４は、ダーリントン接続される。ＰＮＰトランジスタＱ４４のコレクタが出力端子ＯＵＴに接続される。
ＮＰＮトランジスタＱ４３のベースは、入力段のＮＰＮトランジスタＱ３のコレクタに接続され、ＮＰＮトランジスタＱ４３のコレクタは、定電源Ｖ１ラインに接続される。
ＰＮＰトランジスタＱ４４のベースは、抵抗Ｒ４４を介して後述するＰＮＰトランジスタＱ７１のコレクタに接続される。それにより、抵抗４４は、ＰＮＰトランジスタＱ４４のコレクタベース間容量とともに、ローパスフィルタを形成する。また、ＰＮＰトランジスタＱ７１のコレクタと後述するバイアス回路８０のトランジスタＱ８１のコレクタとの間に抵抗Ｒ４５が、後述する抵抗Ｒ５５と直列に介挿される。
（バイアス回路７０）
図５に示すように、バイアス回路７０は、コンデンサＣ７１、ＰＮＰトランジスタＱ７１、および抵抗Ｒ７１，Ｒ７２を含む。
図５に示すように、バイアス回路７０は、コンデンサＣ７１、ＰＮＰトランジスタＱ７１、および抵抗Ｒ７１，Ｒ７２を含む。
ＰＮＰトランジスタＱ７１のエミッタは、定電源Ｖ１ラインに接続される。ＰＮＰトランジスタＱ７１のベースは、抵抗Ｒ７１を介して定電源Ｖ１ラインに接続される。また、ＰＮＰトランジスタＱ７１のベース−コレクタ間には、抵抗Ｒ７２が介挿される。
コンデンサＣ７１は、ＰＮＰトランジスタＱ７１のコレクタおよび定電源Ｖ１ラインの間に介挿される。
（出力段５０ａ）
次いで、出力段５０ａは、ＰＮＰトランジスタＱ５３、ＮＰＮトランジスタＱ５４、エミッタ抵抗Ｒ５３，Ｒ５４，Ｒ５５、およびバイアス回路８０を含む。
次いで、出力段５０ａは、ＰＮＰトランジスタＱ５３、ＮＰＮトランジスタＱ５４、エミッタ抵抗Ｒ５３，Ｒ５４，Ｒ５５、およびバイアス回路８０を含む。
ＰＮＰトランジスタＱ５３のエミッタがエミッタ抵抗Ｒ５３を介してＮＰＮトランジスタＱ５４のエミッタに接続される。具体的には、ＰＮＰトランジスタＱ５３およびＮＰＮトランジスタＱ５４は、ダーリントン接続される。ＮＰＮトランジスタＱ５４のコレクタが出力端子ＯＵＴに接続される。
ＰＮＰトランジスタＱ５３のベースは、入力段のＰＮＰトランジスタＱ４のコレクタに接続され、ＰＮＰトランジスタＱ５３のコレクタは、定電源Ｖ２ラインに接続される。
ＮＰＮトランジスタＱ５４のベースは、エミッタ抵抗Ｒ５４を介して後述するＮＰＮトランジスタＱ８１のコレクタに接続される。それにより、抵抗５４は、ＰＮＰトランジスタＱ５４のコレクタベース間容量とともに、ローパスフィルタを形成する。
（バイアス回路８０）
図５に示すように、バイアス回路８０は、コンデンサＣ８１、ＮＰＮトランジスタＱ８１、および抵抗Ｒ８１，Ｒ８２を含む。
図５に示すように、バイアス回路８０は、コンデンサＣ８１、ＮＰＮトランジスタＱ８１、および抵抗Ｒ８１，Ｒ８２を含む。
ＮＰＮトランジスタＱ８１のエミッタは、定電源Ｖ２ラインに接続される。ＮＰＮトランジスタＱ８１のベースは、抵抗Ｒ８１を介して定電源Ｖ２ラインに接続される。また、ＮＰＮトランジスタＱ８１のベース−コレクタ間には、抵抗Ｒ８２が介挿される。
コンデンサＣ８１は、ＮＰＮトランジスタＱ８１のコレクタおよび定電源Ｖ２ラインの間に介挿される。
以上のように、第２実施形態に係る増幅回路１００ａは、対称回路からなる非反転回路の一例である。増幅回路１００ａにおいては、ＰＮＰトランジスタＱ４４，ＮＰＮトランジスタＱ５４、エミッタ抵抗Ｒ４３、エミッタ抵抗Ｒ５３、出力抵抗（負帰還抵抗）Ｒ３１により後段の増幅が行われる。
また、入力段１０ａにおけるバイアス回路２０を用いてバイアス電流を調整することができ、該調整と独立して出力段４０ａ，５０ａを用いてバイアス電流を調整することができる。その結果、回路設計の自由度幅を広げることができる。さらに、出力抵抗（負帰還抵抗）Ｒ３１、Ｒ３２により、増幅回路１００ａにおけるトータルゲインを決定することができる。
また、入力段１０ａにおけるバイアス回路２０を用いてバイアス電流を調整することができ、該調整と独立して出力段４０ａ，５０ａを用いてバイアス電流を調整することができる。その結果、回路設計の自由度幅を広げることができる。さらに、出力抵抗（負帰還抵抗）Ｒ３１、Ｒ３２により、増幅回路１００ａにおけるトータルゲインを決定することができる。
また、増幅回路１００ａにおいては、入力段１０ａのトランジスタＱ１、Ｑ３、抵抗Ｒ２と、出力段４０ａのトランジスタＱ４３、Ｑ４４、抵抗Ｒ４３とが同等な回路構成であり、入力段１０ａのトランジスタＱ２、Ｑ４、抵抗Ｒ３と、出力段５０ａのトランジスタＱ５３、Ｑ５４、抵抗Ｒ５３とが同等な回路構成である。
従って、出力信号は入力信号に対して非反転の関係となる。そして、非反転の出力信号を（バイアス回路２０を介して）トランジスタＱ３、Ｑ４のベースに供給することによって、負帰還を実現することができる。
詳細には、負帰還経路は、バイアス回路２０の電圧帰還端子Ｖｎｆ（基準端子）に接続されている。従って、負帰還経路として、トランジスタＱ３への負帰還経路と、トランジスタＱ４への負帰還経路とを別途設ける必要が無い。つまり、トランジスタＱ３、Ｑ４への負帰還経路を、バイアス回路２０からトランジスタＱ３、Ｑ４への駆動電流の供給経路と兼用することができるので、回路構成を簡単化することができる。
従って、出力信号は入力信号に対して非反転の関係となる。そして、非反転の出力信号を（バイアス回路２０を介して）トランジスタＱ３、Ｑ４のベースに供給することによって、負帰還を実現することができる。
詳細には、負帰還経路は、バイアス回路２０の電圧帰還端子Ｖｎｆ（基準端子）に接続されている。従って、負帰還経路として、トランジスタＱ３への負帰還経路と、トランジスタＱ４への負帰還経路とを別途設ける必要が無い。つまり、トランジスタＱ３、Ｑ４への負帰還経路を、バイアス回路２０からトランジスタＱ３、Ｑ４への駆動電流の供給経路と兼用することができるので、回路構成を簡単化することができる。
（第３実施形態）
図６は、第３実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第３実施形態に係る増幅回路１００ｂが第１実施形態に係る増幅回路１００と異なる点について説明を行う。
図６は、第３実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第３実施形態に係る増幅回路１００ｂが第１実施形態に係る増幅回路１００と異なる点について説明を行う。
図６に示すように、増幅回路１００ｂは、増幅回路１００にさらに保護短絡回路１５を備え、バイアス回路２０の代わりにバイアス回路２０ｂを含む。
（保護短絡回路１５）
図６に示すように、保護短絡回路１５は、ＰＮＰトランジスタＱ１５、ＮＰＮトランジスタＱ１６、抵抗Ｒ１５、短絡保護入力端子ＰＲＯＴＥＣＴを備える。
図６に示すように、保護短絡回路１５は、ＰＮＰトランジスタＱ１５、ＮＰＮトランジスタＱ１６、抵抗Ｒ１５、短絡保護入力端子ＰＲＯＴＥＣＴを備える。
ＰＮＰトランジスタＱ１５のエミッタは、ＮＰＮトランジスタＱ３のベースおよびバイアス回路２０ｂの間に接続される。ＰＮＰトランジスタＱ１５のコレクタは、ＰＮＰトランジスタＱ４のベースおよびバイアス回路２０ｂの間に接続される。ＰＮＰトランジスタＱ１５のベースは、ＮＰＮトランジスタＱ１６のエミッタに接続される。
ＮＰＮトランジスタＱ１６のコレクタは、ＮＰＮトランジスタＱ３のベースおよびバイアス回路２０ｂの間に接続される。ＮＰＮトランジスタＱ１６のエミッタは、抵抗Ｒ１５を介してＰＮＰトランジスタＱ１５のコレクタに接続される。ＮＰＮトランジスタＱ１６のベースは、短絡保護入力端子ＰＲＯＴＥＣＴに接続される。
ＮＰＮトランジスタＱ１６のコレクタは、ＮＰＮトランジスタＱ３のベースおよびバイアス回路２０ｂの間に接続される。ＮＰＮトランジスタＱ１６のエミッタは、抵抗Ｒ１５を介してＰＮＰトランジスタＱ１５のコレクタに接続される。ＮＰＮトランジスタＱ１６のベースは、短絡保護入力端子ＰＲＯＴＥＣＴに接続される。
（バイアス回路２０ｂ）
図６に示すように、バイアス回路２０ｂは、ＮＰＮトランジスタＱ２１、ＰＮＰトランジスタＱ２２、抵抗Ｒ２４，抵抗Ｒ２５，抵抗Ｒ２６，抵抗２８，抵抗２９およびツェナーダイオードＤ２１を含む。
図６に示すように、バイアス回路２０ｂは、ＮＰＮトランジスタＱ２１、ＰＮＰトランジスタＱ２２、抵抗Ｒ２４，抵抗Ｒ２５，抵抗Ｒ２６，抵抗２８，抵抗２９およびツェナーダイオードＤ２１を含む。
ＮＰＮトランジスタＱ２１のエミッタおよびＰＮＰトランジスタＱ２２のエミッタ間に基準端子Ｖｒｅが設けられる。ＮＰＮトランジスタＱ２１のエミッタは、基準端子Ｖｒｅに接続される。ＮＰＮトランジスタＱ２１のコレクタ−ベース間に抵抗Ｒ２４が設けられる。
また、ＰＮＰトランジスタＱ２２のエミッタは、基準端子Ｖｒｅに接続される。ＰＮＰトランジスタＱ２２のコレクタ−ベース間に抵抗Ｒ２５が設けられる。
また、ＮＰＮトランジスタＱ２１およびＰＮＰトランジスタＱ２２のベース間には、抵抗Ｒ２６が接続されている。
ツェナーダイオードＤ２１のカソードは、抵抗Ｒ２８を介してＮＰＮトランジスタＱ２１のコレクタに接続され、ツェナーダイオードＤ２１のアノードは、抵抗２９を介してＰＮＰトランジスタＱ２２のコレクタに接続される。
以上のように、第３実施形態に係る増幅回路１００ｂにおいては、ツェナーダイオードＤ２１を用いて定電圧化することができる。また、ツェナーダイオードＤ２１を用いることにより、大幅な電源電圧の変動に対しても影響を受けない。また、短絡保護回路１５により異常検出時に回路保護を行うことができる。
ここで、短絡保護回路１５について説明を行う。正常時には短絡保護入力端子ＰＲＯＴＥＣＴに、任意の電圧が印加されている。この場合、ＮＰＮトランジスタＱ１６がオン状態であり、ＰＮＰトランジスタＱ１５は、オフ状態である。
一方、異常時には、短絡保護入力端子ＰＲＯＴＥＣＴが接地（ＧＮＤ）される。この場合、ＮＰＮトランジスタＱ１６がオフ状態であり、ＰＮＰトランジスタＱ１５が、オン状態であり、ＮＰＮトランジスタＱ３のベースとＰＮＰトランジスタＱ４のベースとが短絡される。その結果、増幅回路１００ｂの増幅が瞬時に停止される。なお、図５の増幅回路に、短絡保護回路１５を設けることも可能である。
一方、異常時には、短絡保護入力端子ＰＲＯＴＥＣＴが接地（ＧＮＤ）される。この場合、ＮＰＮトランジスタＱ１６がオフ状態であり、ＰＮＰトランジスタＱ１５が、オン状態であり、ＮＰＮトランジスタＱ３のベースとＰＮＰトランジスタＱ４のベースとが短絡される。その結果、増幅回路１００ｂの増幅が瞬時に停止される。なお、図５の増幅回路に、短絡保護回路１５を設けることも可能である。
図７は、第１実施形態に係る増幅回路を電流電圧変換回路に適用した模式的回路図である。図７は、反転増幅回路を電流電圧変換回路に展開させたものである。
図７に示すように、増幅回路１００を電流電圧変換回路１００ｃに改変している。図７に示す電流電圧変換回路１００ｃは、出力段４０ｃ，出力段５０ｃ，出力段６０ｃを含む。
出力段４０ｃ，５０ｃは、出力段４０，５０のダーリントン接続を無くしたものであり、出力段６０ｃは、出力インピーダンスを下げるための回路である。
（第４実施形態）
図８は、第４実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第４実施形態に係る増幅回路１００ｄが第１実施形態に係る増幅回路１００と異なる点について説明を行う。
図８は、第４実施形態に係る増幅回路の一例を示す模式的回路図である。以下、第４実施形態に係る増幅回路１００ｄが第１実施形態に係る増幅回路１００と異なる点について説明を行う。
図８に示すように、増幅回路１００ｄは、抵抗Ｒ１０１、Ｒ１０２をさらに備える。抵抗Ｒ１０１は一端がトランジスタＱ４２のコレクタに接続され、他端が接地されている。抵抗Ｒ１０２は一端がトランジスタＱ５２のコレクタに接続され、他端が接地されている。トランジスタＱ４２，Ｑ５２のコレクタが抵抗Ｒ１０１，Ｒ１０２を介してそれぞれ接地されることにより、出力段４０，５０のゲインが、出力抵抗部３０の抵抗Ｒ３１により変動することを防止できる。以下、Ｒ１０１を例に説明するがＲ１０２も同様である。
抵抗Ｒ４２は、トランジスタＱ４２のエミッタ抵抗である。トランジスタＱ４２のコレクタ抵抗は、抵抗Ｒ１０１と、トランジスタＱ４２のコレクタ内部抵抗と、抵抗Ｒ３１との合成抵抗により表わされる。トランジスタＱ４２の出力アドミッタンスをｈｏｅとした場合、コレクタ内部抵抗は、（１／ｈｏｅ）で表わされる。抵抗Ｒ１０１の抵抗値がトランジスタＱ４２のコレクタ内部抵抗および抵抗Ｒ３１より非常に小さい場合、コレクタ抵抗において、抵抗Ｒ１０１の寄与が支配的なり、抵抗Ｒ３１の寄与が低下する。
抵抗Ｒ１０１が接続されていない場合、抵抗Ｒ３１がコレクタ内部抵抗よりも小さく、抵抗Ｒ３１が、トランジスタＱ４２のコレクタ抵抗において支配的となる。つまり、抵抗Ｒ３１の抵抗値によって、増幅回路のゲインが変動する。しかし、抵抗Ｒ１０１が設けられることにより、抵抗Ｒ３１の増幅回路のゲインに与える影響を抑制することができる。
なお、上記の図１から図８に示した実施形態においては、補償回路を設けていないが、これに限定されず、例えば、出力抵抗（負帰還抵抗）Ｒ３１に位相補償回路など任意の回路を設けてもよい。
さらに、上記の図１から図８に示した実施形態においては、増幅回路１００，１００ａ，１００ｂ,１００ｃにおいては、バイポーラトランジスタを用いた場合について説明したが、これに限定されず、ＭＯＳＦＥＴまたはＪＦＥＴで実現してもよい。
本実施形態においては、ＰＮＰトランジスタＱ１が第１トランジスタに相当し、ＮＰＮトランジスタＱ２が第２トランジスタに相当し、ＮＰＮトランジスタＱ３が第３トランジスタに相当し、ＰＮＰトランジスタＱ４が第４トランジスタに相当し、バイアス回路２０が第１バイアス回路に相当する。
また、各トランジスタにおいて、ベース（ＦＥＴの場合はゲート）が制御端子に相当し、エミッタ（ＦＥＴの場合はソース）またはコレクタ（ＦＥＴの場合はドレイン）のいずれか一方が第１端子に相当し、コレクタまたはエミッタのいずれか他方が第２端子に相当し、定電源Ｖ１ラインが第３電位に相当し、定電源Ｖ２ラインが第４電位に相当し、ＰＮＰトランジスタＱ４１が第５トランジスタに相当し、ＰＮＰトランジスタＱ４２が第６トランジスタに相当し、ＮＰＮトランジスタＱ５１が第７トランジスタに相当し、ＮＰＮトランジスタＱ５２が第８トランジスタに相当する。ＮＰＮトランジスタＱ４３が第９トランジスタに相当し、ＰＮＰトランジスタＱ４４が第１０トランジスタに相当し、ＰＮＰトランジスタＱ５３が第１１トランジスタに相当し、ＮＰＮトランジスタＱ５４が第１２トランジスタに相当し、バイアス回路７０が第２バイアス回路に相当し、バイアス回路８０が第３バイアス回路に相当する。
本発明の好ましい一実施形態は上記の通りであるが、本発明はそれだけに制限されない。本発明の精神と範囲から逸脱することのない様々な実施形態が他になされることは理解されよう。さらに、本実施形態において、本発明の構成による作用および効果を述べているが、これら作用および効果は、一例であり、本発明を限定するものではない。
１０ 入力段
２０ バイアス回路
４０，４０ａ，５０，５０ａ 出力段
７０，８０ バイアス回路
１００，１００ａ,１００ｂ 増幅回路
２０ バイアス回路
４０，４０ａ，５０，５０ａ 出力段
７０，８０ バイアス回路
１００，１００ａ,１００ｂ 増幅回路
Claims (7)
- 入力端子から入力される入力信号を増幅して出力端子から出力する増幅回路であって、
入力段に設けられた第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタと、
第１バイアス回路と、を含み、
前記第１トランジスタの制御端子、および、前記第２トランジスタの制御端子には前記入力信号が入力され、
前記第１トランジスタの第１端子と前記第３トランジスタの第１端子とが接続され、
前記第２トランジスタの第１端子と前記第４トランジスタの第１端子とが接続され、
前記第１トランジスタの第２端子が第１電位に接続され、
前記第２トランジスタの第２端子が、前記第１電位と同一又は異なる第２電位に接続され、
前記第３トランジスタの第２端子が第３電位に接続され、
前記第４トランジスタの第２端子が第４電位に接続され、
前記第１バイアス回路が、前記第３トランジスタの制御端子と、前記第４トランジスタの制御端子との間に接続されている、増幅回路。 - 第１抵抗、第２抵抗、第３抵抗および第４抵抗をさらに含み、
前記第１トランジスタの第１端子と前記第３トランジスタの第１端子との間には、前記第１抵抗が接続されており、
前記第２トランジスタの第１端子と前記第４トランジスタの第１端子との間には、前記第２抵抗が接続されており、
前記第３トランジスタの第２端子に第３抵抗が接続されており、
前記第４トランジスタの第２端子に第４抵抗が接続されている、請求項１に記載の増幅回路。 - 第５トランジスタ、第６トランジスタ、第７トランジスタおよび第８トランジスタをさらに含み、
前記第５トランジスタの制御端子が前記第３トランジスタの第２端子に接続され、
前記第６トランジスタの制御端子が前記第５トランジスタの第１端子に接続され、
前記第７トランジスタの制御端子が前記第４トランジスタの第２端子に接続され、
前記第８トランジスタの制御端子が前記第７トランジスタの第１端子に接続され、
前記第５トランジスタの第１端子と前記第６トランジスタの第１端子とが前記第３電位に接続され、
前記第７トランジスタの第１端子と前記第８トランジスタの第１端子とが前記第４電位に接続され、
前記第５トランジスタの第２端子が第５電位または前記第６トランジスタの第２端子に接続され、
前記第７トランジスタの第２端子が第６電位または前記第８トランジスタの第２端子に接続され、
前記第６トランジスタの第２端子と前記第８トランジスタの第２端子とが前記増幅回路の出力端子に接続される、請求項１または２に記載の増幅回路。 - 負帰還抵抗をさらに含み、
前記出力端子からの負帰還信号が、前記負帰還抵抗を介して、前記第１トランジスタの制御端子と前記第２トランジスタの制御端子とに供給される、請求項１から３のいずれか１項に記載の増幅回路。 - 第９トランジスタ、第１０トランジスタ、第１１トランジスタ、第１２トランジスタ、第２バイアス回路、および第３バイアス回路をさらに含み、
前記第９トランジスタの制御端子が前記第３トランジスタの第２端子に接続され、
前記第９トランジスタの第１端子と、前記第１０トランジスタの第１端子とが接続され、
前記第９トランジスタの第２端子が前記第３電位に接続され、
前記第１１トランジスタの制御端子が前記第４トランジスタの第２端子に接続され、
前記第１１トランジスタの第１端子と、前記第１２トランジスタの第１端子とが接続され、
前記第１１トランジスタの第２端子が前記第４電位に接続され、
前記第１０トランジスタの第２端子と前記第１２トランジスタの第２端子とが前記出力端子に接続され、
前記第２バイアス回路が、前記第３電位と前記第１０トランジスタの制御端子との間に接続され、
前記第３バイアス回路が、前記第４電位と前記第１２トランジスタの制御端子との間に接続されている、請求項１または２に記載の増幅回路。 - 前記出力端子からの負帰還信号を前記第１バイアス回路の基準点に供給する、請求項５に記載の増幅回路。
- 短絡保護回路をさらに含み、
前記短絡保護回路は、前記第３トランジスタの制御端子と、前記第４トランジスタの制御端子との間に接続された第１３トランジスタを含み、
外部信号に応じて前記第１３トランジスタをオフ状態からオン状態に制御することによって、前記第３トランジスタの制御端子と前記第４トランジスタの制御端子とを短絡させる、請求項４から６のいずれか１項に記載の増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011121134A JP5046144B2 (ja) | 2010-08-27 | 2011-05-31 | 増幅回路 |
| EP11173792.0A EP2424106B1 (en) | 2010-08-27 | 2011-07-13 | Amplifying circuit |
| US13/190,591 US8552802B2 (en) | 2010-08-27 | 2011-07-26 | Amplifying circuit and current-voltage conversion circuit |
| CN201110240679.8A CN102386860B (zh) | 2010-08-27 | 2011-08-19 | 放大电路和电流-电压转换电路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010191453 | 2010-08-27 | ||
| JP2010191453 | 2010-08-27 | ||
| JP2011121134A JP5046144B2 (ja) | 2010-08-27 | 2011-05-31 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012070357A JP2012070357A (ja) | 2012-04-05 |
| JP5046144B2 true JP5046144B2 (ja) | 2012-10-10 |
Family
ID=45093308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011121134A Expired - Fee Related JP5046144B2 (ja) | 2010-08-27 | 2011-05-31 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP2424106B1 (ja) |
| JP (1) | JP5046144B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3404830A4 (en) * | 2016-02-22 | 2019-01-23 | Akaishi, Takeshi | AMPLIFIER OUTPUT CIRCUIT |
| JP6933797B2 (ja) * | 2017-02-20 | 2021-09-08 | オンキヨーホームエンターテイメント株式会社 | オーディオアンプおよびオーディオパワーアンプ |
| US11387787B2 (en) | 2017-04-28 | 2022-07-12 | Burmester Audiosysteme Gmbh | Signal amplifier circuit, voltage converter and system |
| DE202018100884U1 (de) | 2018-02-16 | 2018-11-19 | Bundesrepublik Deutschland, vertreten durch die Bundesministerin für Wirtschaft und Energie, diese vertreten durch den Präsidenten der Bundesanstalt für Materialforschung und-prüfung (BAM) | Vorrichtung zum Befüllen von Gasspeichern |
| CN109459150B (zh) * | 2018-10-24 | 2020-08-14 | 瑞安市兆达机车部件有限公司 | 一种用于精密温度传感器的自举电路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3448395A (en) * | 1967-10-16 | 1969-06-03 | Ampex | Power amplifier simultaneous conduction prevention circuit |
| JPH05291834A (ja) * | 1992-04-09 | 1993-11-05 | Pioneer Electron Corp | 電力増幅器 |
| GB9617323D0 (en) * | 1996-08-17 | 1996-09-25 | Belyi Valerie | High gain, wide band amplifier |
| US20050024143A1 (en) * | 2003-07-28 | 2005-02-03 | Electronic Topologies Incorporated | Analog electronic device |
| US20080048784A1 (en) * | 2004-05-18 | 2008-02-28 | Kelvin Shih | Medium Voltage or High Voltage Audio Power Amplifier and Protection Circuit |
| JP2010035117A (ja) * | 2008-07-31 | 2010-02-12 | D & M Holdings Inc | 電流帰還型アンプ |
-
2011
- 2011-05-31 JP JP2011121134A patent/JP5046144B2/ja not_active Expired - Fee Related
- 2011-07-13 EP EP11173792.0A patent/EP2424106B1/en not_active Not-in-force
Also Published As
| Publication number | Publication date |
|---|---|
| EP2424106B1 (en) | 2018-06-20 |
| EP2424106A3 (en) | 2012-07-04 |
| EP2424106A2 (en) | 2012-02-29 |
| JP2012070357A (ja) | 2012-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120618 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R250 | Receipt of annual fees |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| LAPS | Cancellation because of no payment of annual fees |