JP2012004784A - 出力回路及び増幅回路 - Google Patents
出力回路及び増幅回路 Download PDFInfo
- Publication number
- JP2012004784A JP2012004784A JP2010137067A JP2010137067A JP2012004784A JP 2012004784 A JP2012004784 A JP 2012004784A JP 2010137067 A JP2010137067 A JP 2010137067A JP 2010137067 A JP2010137067 A JP 2010137067A JP 2012004784 A JP2012004784 A JP 2012004784A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- output
- resistor
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】出力ダイナミックレンジを低下させることなく出力インピーダンスを変化させることができる出力回路及び増幅回路を提供する。
【解決手段】実施形態によれば、可変抵抗回路と、第1のトランジスタと、プッシュプル回路と、を備えたことを特徴とする出力回路が提供される。前記可変抵抗回路は、第1の抵抗と前記第1の抵抗に接続された第1のスイッチ素子とを有する。前記第1のトランジスタは、前記可変抵抗回路と直列的に接続され、前記第1の抵抗の抵抗値よりも出力抵抗の大きい状態にバイアスされる。前記プッシュプル回路は、前記第1のトランジスタにより駆動される。
【選択図】図1
【解決手段】実施形態によれば、可変抵抗回路と、第1のトランジスタと、プッシュプル回路と、を備えたことを特徴とする出力回路が提供される。前記可変抵抗回路は、第1の抵抗と前記第1の抵抗に接続された第1のスイッチ素子とを有する。前記第1のトランジスタは、前記可変抵抗回路と直列的に接続され、前記第1の抵抗の抵抗値よりも出力抵抗の大きい状態にバイアスされる。前記プッシュプル回路は、前記第1のトランジスタにより駆動される。
【選択図】図1
Description
本発明の実施形態は、出力回路及び増幅回路に関する。
プッシュプル回路は、電源電圧変動、周囲温度依存などの外部環境要因に対し変動が少なく、また一定振幅の交流信号を出力することが容易である。そのため、低周波帯域から高周波帯域の様々な負荷を駆動する出力回路として広く利用されている。プッシュプル回路の出力インピーダンスは、負荷インピーダンスに応じて設定される。
しかし、プッシュプル回路の出力インピーダンスは、回路定数により決まるため変更が困難である。また、出力端子に部品を外付けして変更すると出力ダイナミックレンジを低下させてしまう。例えば、出力インピーダンスを大きくするために抵抗を接続すると、接続した抵抗による電圧降下のため出力信号のレベルの低下や雑音増加を招く。また、出力インピーダンスを下げるために対接地に抵抗等を接続すると、出力電流が増加し出力ダイナミックレンジを低下させてしまう。
このため、プッシュプル回路を出力回路に用いたIC開発ではあらかじめシステムとして後段に繋げるためのインピーダンスを数値化しておく必要があり、汎用目的のICには向かない欠点がある。
このため、プッシュプル回路を出力回路に用いたIC開発ではあらかじめシステムとして後段に繋げるためのインピーダンスを数値化しておく必要があり、汎用目的のICには向かない欠点がある。
そこで、出力ダイナミックレンジを低下させることなく出力インピーダンスを変化させることができる出力回路及び増幅回路を提供する。
実施形態によれば、可変抵抗回路と、第1のトランジスタと、プッシュプル回路と、を備えたことを特徴とする出力回路が提供される。前記可変抵抗回路は、第1の抵抗と前記第1の抵抗に接続された第1のスイッチ素子とを有する。前記第1のトランジスタは、前記可変抵抗回路と直列的に接続され、前記第1の抵抗の抵抗値よりも出力抵抗の大きい状態にバイアスされる。前記プッシュプル回路は、前記第1のトランジスタにより駆動される。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1の実施形態)
図1は、第1の実施形態に係る出力回路の構成を例示する回路図である。
図1に表したように、出力回路1は、入力信号Vinを第1のトランジスタ4及びプッシュプル回路13で増幅して出力信号Voutを出力する回路である。第1のトランジスタ4は、入力信号Vinを増幅してプッシュプル回路13を駆動する。プッシュプル回路13は、出力信号Voutを出力する。また、可変抵抗回路10は、第1のトランジスタ4の負荷回路となっている。
図1は、第1の実施形態に係る出力回路の構成を例示する回路図である。
図1に表したように、出力回路1は、入力信号Vinを第1のトランジスタ4及びプッシュプル回路13で増幅して出力信号Voutを出力する回路である。第1のトランジスタ4は、入力信号Vinを増幅してプッシュプル回路13を駆動する。プッシュプル回路13は、出力信号Voutを出力する。また、可変抵抗回路10は、第1のトランジスタ4の負荷回路となっている。
プッシュプル回路13においては、第2のトランジスタ2、抵抗5、第3のトランジスタ3及び抵抗6が、互いに直列的に接続されている。第2のトランジスタ2と第3のトランジスタ3とは、第1のトランジスタ4により、互いに逆相に駆動され、出力信号Voutを出力する。
第2及び第3のトランジスタ2、3は、npnトランジスタである。
第2のトランジスタ2のコレクタには、電源電圧Vccが供給される。第2のトランジスタ2のエミッタは抵抗5を介して出力信号Voutを出力する。なお、抵抗5は、第2のトランジスタ2のベース・エミッタ間にかかるサージ電圧から第2のトランジスタ2を保護し、また、出力インピーダンスを調整する。
第2及び第3のトランジスタ2、3は、npnトランジスタである。
第2のトランジスタ2のコレクタには、電源電圧Vccが供給される。第2のトランジスタ2のエミッタは抵抗5を介して出力信号Voutを出力する。なお、抵抗5は、第2のトランジスタ2のベース・エミッタ間にかかるサージ電圧から第2のトランジスタ2を保護し、また、出力インピーダンスを調整する。
第3のトランジスタ3のコレクタは、抵抗5を介して第2のトランジスタ2のエミッタに接続される。第3のトランジスタ3のエミッタは、抵抗6を介して接地Gndに接続される。第3のトランジスタ3は、抵抗5、6を介して、第2のトランジスタ2と接地Gndとの間に接続される。なお、抵抗6は、第3のトランジスタ3のエミッタ電流を規定する。
第1のトランジスタ4は、可変抵抗回路10と直列的に接続されている。
第1のトランジスタ4のコレクタには、第2の抵抗7及び可変抵抗回路10を介して電源電圧Vccが供給される。第1のトランジスタ4のコレクタは、第2のトランジスタ2のベースに接続される。第1のトランジスタ4のエミッタは、抵抗8を介して接地Gndに接続される。第1のトランジスタ4のコレクタとエミッタは、それぞれ第2のトランジスタ2、第3のトランジスタ3を駆動する。
第1のトランジスタ4のコレクタには、第2の抵抗7及び可変抵抗回路10を介して電源電圧Vccが供給される。第1のトランジスタ4のコレクタは、第2のトランジスタ2のベースに接続される。第1のトランジスタ4のエミッタは、抵抗8を介して接地Gndに接続される。第1のトランジスタ4のコレクタとエミッタは、それぞれ第2のトランジスタ2、第3のトランジスタ3を駆動する。
第1のトランジスタ4のベースには、入力信号Vinが入力される。第1のトランジスタ4のベースは、抵抗9を介して第3のトランジスタ3のコレクタに接続される。抵抗9は、第3のトランジスタ3にバイアス電圧を供給する。
第2の抵抗7及び可変抵抗回路10は、第1のトランジスタ4のコレクタ抵抗である。抵抗8は、第1のトランジスタ4のエミッタ抵抗であり、第1のトランジスタ4のエミッタ電流を制限するとともに、第3のトランジスタ3のベース・エミッタ間にバイアス電圧を供給する。
可変抵抗回路10においては、第1のスイッチ素子11と、第1の抵抗12と、が直列的に接続されている。そして、可変抵抗回路10は、第2の抵抗7と並列に接続され、第1のトランジスタ4のコレクタ抵抗を構成する。
第1のスイッチ素子11は、FET(Field effect transistor)である。例えば、Nチャンネル形MOSFET(以下、NMOS)やPチャンネル形MOSFET(以下、PMOS)を用いることができる。第1のスイッチ素子11のドレインに電源電圧Vccが供給される。第1のスイッチ素子11のソースには、第1の抵抗12の一端が接続され、第1の抵抗12の他端は、第1のトランジスタ4のコレクタに接続される。
第1のスイッチ素子11は、FET(Field effect transistor)である。例えば、Nチャンネル形MOSFET(以下、NMOS)やPチャンネル形MOSFET(以下、PMOS)を用いることができる。第1のスイッチ素子11のドレインに電源電圧Vccが供給される。第1のスイッチ素子11のソースには、第1の抵抗12の一端が接続され、第1の抵抗12の他端は、第1のトランジスタ4のコレクタに接続される。
第1のスイッチ素子11のゲートには、ハイレベルまたはローレベルの制御信号Vctlが入力される。
ここで、ハイレベルは、第1のスイッチ素子11が導通状態になり、そのオン抵抗が十分小さい値になるゲート電圧である。第1のスイッチ素子11として、例えばNMOSを用いた場合、ハイレベルは電源電圧Vccとすることができる。ローレベルは、第1のスイッチ素子11が遮断状態になり、ドレイン・ソース間の遮断状態を十分維持できるゲート電圧である。第1のスイッチ素子11として、例えばNMOSを用いた場合、ローレベルは接地電位とすることができる。
ここで、ハイレベルは、第1のスイッチ素子11が導通状態になり、そのオン抵抗が十分小さい値になるゲート電圧である。第1のスイッチ素子11として、例えばNMOSを用いた場合、ハイレベルは電源電圧Vccとすることができる。ローレベルは、第1のスイッチ素子11が遮断状態になり、ドレイン・ソース間の遮断状態を十分維持できるゲート電圧である。第1のスイッチ素子11として、例えばNMOSを用いた場合、ローレベルは接地電位とすることができる。
制御信号Vctlがローレベルのとき、第1のスイッチ素子11は遮断状態になり、第1の抵抗12の接続は切り離され、可変抵抗回路10の両端間の抵抗値は、ほぼ無限大になる。第1のトランジスタ4のコレクタ抵抗は、第2の抵抗7の抵抗値にほぼ等しくなる。
制御信号Vctlがハイレベルのとき、第1のスイッチ素子11は導通状態になり、第1の抵抗12は、第2の抵抗7と並列に接続された状態になる。可変抵抗回路10の両端間の抵抗値は、第1のスイッチ素子11のオン抵抗の値が第1の抵抗12の抵抗値と比較して十分小さければ、第1の抵抗12の抵抗値に等しくなる。第1のトランジスタ4のコレクタ抵抗は、第2の抵抗7と第1の抵抗12との合成抵抗の値に等しくなる。
このように、制御信号Vctlにより、可変抵抗回路10の両端間の抵抗値を変化させて、第1のトランジスタ4のコレクタ抵抗を変化させることができる。
第2の抵抗7の抵抗値をR7、可変抵抗回路10の抵抗値をR10とすると、第2の抵抗7と可変抵抗回路10との合成抵抗の抵抗値R2は、(1)式で表される。
第2の抵抗7の抵抗値をR7、可変抵抗回路10の抵抗値をR10とすると、第2の抵抗7と可変抵抗回路10との合成抵抗の抵抗値R2は、(1)式で表される。
R2=R7×R10/(R7+R10) …(1)
出力端子から出力回路1を見たときの出力インピーダンスZ1は、第2のトランジスタ2の電流増幅率をhfe、抵抗5の抵抗値をR4、第1のトランジスタ4のコレクタのインピーダンスをZcとして、(2)式で表される。
Z1=(R4+R2/hfe)×Zc
/(R4+R2/hfe+Zc) …(2)
ただし、電流増幅率hfeは、周波数依存性を含めた交流電流増幅率である。また、(2)式は、実数部のみで表した近似式である。
(2)式に表したように、制御信号Vctlのレベルにより可変抵抗回路10の抵抗値R10を変化させて、出力回路1の出力インピーダンスZ1を変化させることができる。また、以下に説明するように、可変抵抗回路10の抵抗値R10を変化させた場合でも、第3のトランジスタ3のエミッタ電流I2は変化しない。
第1のトランジスタ4のエミッタ電流I1は、第1のトランジスタ4のベース電圧、ベース・エミッタ間電圧をそれぞれVb、Vbe1、抵抗8の抵抗値をR8として、(3)式のように表される。
I1=(Vb−Vbe1)/R8 …(3)
ただし、第1のトランジスタ4がオンのとき、ベース・エミッタ間電圧Vbe1はほぼ0.7Vである。
第3のトランジスタ3のエミッタ電流I2は、第3のトランジスタ3のベース・エミッタ間電圧をVbe2、抵抗6の抵抗値をR6として、(4)式のように表される。
I2=(Vb−Vbe1−Vbe2)/R6 …(4)
ただし、第3のトランジスタ3がオンのとき、ベース・エミッタ間電圧Vbe2はほぼ0.7Vである。
I2=(Vb−Vbe1−Vbe2)/R6 …(4)
ただし、第3のトランジスタ3がオンのとき、ベース・エミッタ間電圧Vbe2はほぼ0.7Vである。
また、第1のトランジスタ4のコレクタ電圧Vcは、(5)式で表される。
Vc=Vcc−I1×R2 …(5)
Vc=Vcc−I1×R2 …(5)
ここで、第1のトランジスタ4のコレクタ抵抗の抵抗値R2は、(1)式で表されるように、可変抵抗回路10の抵抗値R10の値により変化する。抵抗値R2が変化すると、第1のトランジスタ4のコレクタ電圧Vcも変化する。しかし、第1のトランジスタ4のコレクタ・エミッタ間電圧Vceが、トランジスタの飽和領域よりも絶対値が高い電圧、例えば0.4V以上であれば、コレクタ電圧Vcの変化は、コレクタ・エミッタ間電圧Vceの変化となる。
このとき、第1のトランジスタ4は、コレクタ抵抗の抵抗値R2よりもコレクタ・エミッタ間の出力抵抗が十分大きい状態にバイアスされている。
このとき、第1のトランジスタ4は、コレクタ抵抗の抵抗値R2よりもコレクタ・エミッタ間の出力抵抗が十分大きい状態にバイアスされている。
そのため、第1のトランジスタ4のコレクタ・エミッタ間電圧Vceが上記のように変化する領域であれば、コレクタ抵抗の抵抗値R2を変化させても、第1及び第3のトランジスタ4、3のそれぞれのエミッタ電流I1、I2は、変化しない。すなわち、可変抵抗回路10の抵抗値R10の変化によりコレクタ抵抗の抵抗値R2が変化しても、第1のトランジスタ4のコレクタ電圧Vcのみが変化するため、第3のトランジスタ3のエミッタ電流I2は変化しない。
出力回路1の出力信号Voutのダイナミックレンジは、第2及び第3のトランジスタ2、3を流れる電流と、出力信号Voutが供給される負荷によって決まる。従って、可変抵抗回路10の抵抗値R10を変化させても、第3のトランジスタ3のエミッタ電流I2が変化しなければ、ダイナミックレンジが低下することはない。
コレクタ抵抗の抵抗値R2は、第2の抵抗7の抵抗値R7と可変抵抗回路10の抵抗値R10との合成抵抗であり、R2≦R10である。従って、第1のトランジスタ4のコレクタ・エミッタ間電圧Vceが上記のように変化する領域は、可変抵抗回路10の第1の抵抗12の抵抗値よりも、第1のトランジスタ4の出力抵抗が十分大きい状態にバイアスされた状態ということもできる。
なお、バイポーラトランジスタの場合、コレクタ・エミッタ間電圧は、トランジスタの飽和領域のほぼ0.4Vから最大定格値まで変化可能である。
コレクタ抵抗の抵抗値R2は、第2の抵抗7の抵抗値R7と可変抵抗回路10の抵抗値R10との合成抵抗であり、R2≦R10である。従って、第1のトランジスタ4のコレクタ・エミッタ間電圧Vceが上記のように変化する領域は、可変抵抗回路10の第1の抵抗12の抵抗値よりも、第1のトランジスタ4の出力抵抗が十分大きい状態にバイアスされた状態ということもできる。
なお、バイポーラトランジスタの場合、コレクタ・エミッタ間電圧は、トランジスタの飽和領域のほぼ0.4Vから最大定格値まで変化可能である。
出力回路1は、直流から高周波帯域まで、様々な電子回路の出力段として用いることができ、入力信号Vinを増幅して出力信号Voutとして出力する。
出力回路1においては、出力ダイナミックレンジを低下させることなく出力インピーダンスを変化させることができる。
出力回路1においては、出力ダイナミックレンジを低下させることなく出力インピーダンスを変化させることができる。
図2は、第1の実施形態に係る出力回路の構成を例示する他の回路図である。
出力回路1aは、図1に表した出力回路1の可変抵抗回路10を可変抵抗回路10aに置き換えた構成である。第1のトランジスタ4、プッシュプル回路13については、図1に表した出力回路1と同様である。
出力回路1aは、図1に表した出力回路1の可変抵抗回路10を可変抵抗回路10aに置き換えた構成である。第1のトランジスタ4、プッシュプル回路13については、図1に表した出力回路1と同様である。
可変抵抗回路10aは、第1のスイッチ素子11a、11bと、第1の抵抗12a、12bと、を有する。可変抵抗回路10aは、図1に表した可変抵抗回路10に第1のスイッチ素子11bと第1の抵抗12bとを追加した構成である。
可変抵抗回路10aは、第2の抵抗7と並列に接続され、第1のトランジスタ4のコレクタ抵抗を構成する。
可変抵抗回路10aは、第2の抵抗7と並列に接続され、第1のトランジスタ4のコレクタ抵抗を構成する。
第1のスイッチ素子11a、11bは、FETである。例えば、NMOSやPMOSを用いることができる。第1のスイッチ素子11a、11bのそれぞれのドレインに電源電圧VCCが供給される。第1のスイッチ素子11aのソースには、第1の抵抗12aの一端が接続され、第1の抵抗12aの他端は、第1のトランジスタ4のコレクタに接続される。
第1のスイッチ素子11bのソースには、第1の抵抗12bの一端が接続され、第1の抵抗12bの他端は、第1のトランジスタ4のコレクタに接続される。
第1のスイッチ素子11bのソースには、第1の抵抗12bの一端が接続され、第1の抵抗12bの他端は、第1のトランジスタ4のコレクタに接続される。
第1のスイッチ素子11aのゲートには、ハイレベルまたはローレベルの制御信号Vctl1が入力される。第1のスイッチ素子11bのゲートには、ハイレベルまたはローレベルの制御信号Vctl2が入力される。
ここで、ハイレベルは、第1のスイッチ素子11a、11bがそれぞれ導通状態になり、そのオン抵抗が十分小さい値になるゲート電圧である。第1のスイッチ素子11a、11bとして、例えばNMOSを用いた場合、ハイレベルは電源電圧Vccとすることができる。
ローレベルは、第1のスイッチ素子11a、11bがそれぞれ遮断状態になり、ドレイン・ソース間の遮断状態を十分維持できるゲート電圧である。第1のスイッチ素子11a、11bとして、例えばNMOSを用いた場合、ローレベルは接地電位とすることができる。
制御信号Vctl1、Vctl2として、それぞれローレベル及びハイレベルの4通りの組合せが可能であり、可変抵抗回路10aの抵抗値を4段階に変化させることができる。
出力回路1aは、直流から高周波帯域まで、様々な電子回路の出力段として用いることができ、入力信号Vinを増幅して出力信号Voutとして出力する。
出力回路1aにおいては、出力ダイナミックレンジを低下化させることなく出力インピーダンスを変化させることができる。
出力回路1aは、直流から高周波帯域まで、様々な電子回路の出力段として用いることができ、入力信号Vinを増幅して出力信号Voutとして出力する。
出力回路1aにおいては、出力ダイナミックレンジを低下化させることなく出力インピーダンスを変化させることができる。
なお、図1においては、可変抵抗回路10として、1組の第1のスイッチ素子11、第1の抵抗12を有する構成を例示した。また、図2においては、可変抵抗回路10aとして、2組の第1のスイッチ素子11a、11b、第1の抵抗12a、12bを有する構成を例示した。しかし、任意数の第1のスイッチ素子、第1の抵抗を有する構成としてもよい。
また、図1、図2においては、第1〜第3のトランジスタ2〜4として、バイポーラトランジスタを用いた構成を例示したが、CMOSなどFETを用いてもよい。また、第1のスイッチ素子11としてFETを用いた構成を例示したが、バイポーラトランジスタを用いてもよい。
出力回路1、1aは、上記のとおり、直流から高周波帯域まで、様々な電子回路の出力段として用いることができる。例えば、前置増幅回路とともに用いて、微弱な信号を増幅する増幅回路を構成することができる。この場合、増幅回路の出力インピーダンスは、後段回路の入力インピーダンスに合わせて、出力ダイナミックレンジを低下させることなく変化させることができる。
(第2の実施形態)
図3は、第2の実施形態に係る増幅回路の構成を例示する回路図である。
図3に表したように、増幅回路14においては、出力回路1を出力段として用い、出力回路1の前段に前置増幅回路15を設けている。
増幅回路14は、信号Inを前置増幅回路15及び出力回路1により増幅して、出力信号Voutを出力する回路である。増幅回路14の出力インピーダンスは、出力回路1の出力インピーダンスZ1に等しく、制御信号Vctlのレベルにより変化させることができる。
図3は、第2の実施形態に係る増幅回路の構成を例示する回路図である。
図3に表したように、増幅回路14においては、出力回路1を出力段として用い、出力回路1の前段に前置増幅回路15を設けている。
増幅回路14は、信号Inを前置増幅回路15及び出力回路1により増幅して、出力信号Voutを出力する回路である。増幅回路14の出力インピーダンスは、出力回路1の出力インピーダンスZ1に等しく、制御信号Vctlのレベルにより変化させることができる。
前置増幅回路15は、信号Inを増幅して信号Vinを出力する。信号Inは、例えば、ビデオ帯域の信号である。
出力回路1は、図1に表した出力回路1と同様であり、入力信号Vinを増幅して出力信号Voutを出力する。出力回路1の制御信号Vctlには、抵抗16を介して接地電位がローレベルとして入力されている。従って、出力回路1の出力インピーダンスZ1は、可変抵抗回路10の抵抗値R10は、ほぼ無限大の場合の値になっている。第1のトランジスタ4のコレクタ抵抗が大きい状態、すなわち第2の抵抗7の抵抗値R7と等しい状態であり、出力インピーダンスZ1が大きい状態になっている。
出力回路1は、図1に表した出力回路1と同様であり、入力信号Vinを増幅して出力信号Voutを出力する。出力回路1の制御信号Vctlには、抵抗16を介して接地電位がローレベルとして入力されている。従って、出力回路1の出力インピーダンスZ1は、可変抵抗回路10の抵抗値R10は、ほぼ無限大の場合の値になっている。第1のトランジスタ4のコレクタ抵抗が大きい状態、すなわち第2の抵抗7の抵抗値R7と等しい状態であり、出力インピーダンスZ1が大きい状態になっている。
また、出力信号Voutは、信号ライン17を介して、後段回路18に入力される。ここで、後段回路18は、例えば、パルス波形の信号により駆動されるアクチュエータを有する。後段回路18の入力インピーダンスはZ2である。信号ライン17を介して、出力信号Voutを正確に伝送するためには、増幅回路14の出力インピーダンスZ1と、後段回路18の入力インピーダンスZ2と、を整合させる必要がある。
増幅回路14においては、制御信号Vctlのレベルにより出力インピーダンスZ1を制御信号Vctlのレベルにより変化させることができる。そのため、増幅回路14の出力に負荷回路を追加してインピーダンスを調整する必要がなく、出力ダイナミックレンジを低下化させることがない。
また、上記のように増幅回路14の出力インピーダンスZ1と、後段回路18の入力インピーダンスZ2との整合を取る場合の他に、後段回路18を駆動するのに、最適な出力インピーダンスZ1に設定したい場合もあり得る。
また、上記のように増幅回路14の出力インピーダンスZ1と、後段回路18の入力インピーダンスZ2との整合を取る場合の他に、後段回路18を駆動するのに、最適な出力インピーダンスZ1に設定したい場合もあり得る。
例えば、出力インピーダンスZ1を後段回路18の入力インピーダンスZ2よりも十分小さくして後段回路18を定電圧駆動する場合や、出力インピーダンスZ1を後段回路18の入力インピーダンスZ2よりも十分大きくして後段回路18を定電流駆動する場合もあり得る。
この場合も、出力回路1、増幅回路14を用いることができる。外付け回路を追加する必要がないため、ダイナミックレンジを低下させることなく出力インピーダンスZ1を変化させることができる。例えば、第1の抵抗11の抵抗値を第2の抵抗7の抵抗値よりも十分に小さく設定する。制御信号Vctlがローレベルのときは、第2の抵抗7により定まる大きな出力インピーダンスZ1になる。また、制御信号Vctlがハイレベルのときは、ほぼ第1の抵抗11の抵抗値により定まる小さい出力インピーダンスZ1になる。
このように、出力インピーダンスZ1が小さいものと大きいものと、それぞれ専用の出力回路を有する増幅回路を用いる必要はない。
この場合も、出力回路1、増幅回路14を用いることができる。外付け回路を追加する必要がないため、ダイナミックレンジを低下させることなく出力インピーダンスZ1を変化させることができる。例えば、第1の抵抗11の抵抗値を第2の抵抗7の抵抗値よりも十分に小さく設定する。制御信号Vctlがローレベルのときは、第2の抵抗7により定まる大きな出力インピーダンスZ1になる。また、制御信号Vctlがハイレベルのときは、ほぼ第1の抵抗11の抵抗値により定まる小さい出力インピーダンスZ1になる。
このように、出力インピーダンスZ1が小さいものと大きいものと、それぞれ専用の出力回路を有する増幅回路を用いる必要はない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1、1a 出力回路
2 第2のトランジスタ
3 第3のトランジスタ
4 第1のトランジスタ
5、6、8、9、16 抵抗
7 第2の抵抗
10、10a 可変抵抗回路
11、11a、11b 第1のスイッチ素子
12、12a、12b 第1の抵抗
13 プッシュプル回路
14 増幅回路
15 前置増幅回路
17 信号ライン
18 後段回路
2 第2のトランジスタ
3 第3のトランジスタ
4 第1のトランジスタ
5、6、8、9、16 抵抗
7 第2の抵抗
10、10a 可変抵抗回路
11、11a、11b 第1のスイッチ素子
12、12a、12b 第1の抵抗
13 プッシュプル回路
14 増幅回路
15 前置増幅回路
17 信号ライン
18 後段回路
Claims (5)
- 第1の抵抗と前記第1の抵抗に接続された第1のスイッチ素子とを有する可変抵抗回路と、
前記可変抵抗回路と直列的に接続され、前記第1の抵抗の抵抗値よりも出力抵抗の大きい状態にバイアスされた第1のトランジスタと、
前記第1のトランジスタにより駆動されるプッシュプル回路と、
を備えたことを特徴とする出力回路。 - 前記プッシュプル回路は、
電源電圧が供給される第2のトランジスタと、
前記第2のトランジスタと接地との間に接続された第3のトランジスタと、
を有し、
前記可変抵抗回路は、前記第1のトランジスタに前記電源電圧を供給することを特徴とする請求項1記載の出力回路。 - 前記可変抵抗回路と並列的に接続された第2の抵抗をさらに備えたことを特徴とする請求項1または2に記載の出力回路。
- 前記第1の抵抗の抵抗値は、前記第2の抵抗の抵抗値よりも小さいことを特徴とする請求項3記載の出力回路。
- 請求項1〜4のいずれか1つに記載の出力回路と、
入力信号を増幅して前記出力回路に出力する前置増幅回路と、
を備えたことを特徴とする増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010137067A JP2012004784A (ja) | 2010-06-16 | 2010-06-16 | 出力回路及び増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010137067A JP2012004784A (ja) | 2010-06-16 | 2010-06-16 | 出力回路及び増幅回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012004784A true JP2012004784A (ja) | 2012-01-05 |
Family
ID=45536282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010137067A Pending JP2012004784A (ja) | 2010-06-16 | 2010-06-16 | 出力回路及び増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012004784A (ja) |
-
2010
- 2010-06-16 JP JP2010137067A patent/JP2012004784A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9632519B2 (en) | Class AB inverting driver for PNP bipolar transistor LDO regulator | |
US8604844B2 (en) | Output circuit | |
US10637418B2 (en) | Stacked power amplifiers using core devices | |
JP5743850B2 (ja) | 集積回路 | |
US20130069727A1 (en) | Transimpedance Amplifier and Method Thereof | |
US7852154B2 (en) | High precision follower device with zero power, zero noise slew enhancement circuit | |
US7920026B2 (en) | Amplifier output stage with extended operating range and reduced quiescent current | |
US9419571B2 (en) | Precision, high voltage, low power differential input stage with static and dynamic gate protection | |
US8742849B1 (en) | Linear source follower amplifier | |
KR101974657B1 (ko) | 전압 레귤레이터 | |
US20180188764A1 (en) | Start-up circuits | |
US9864395B1 (en) | Base current compensation for a BJT current mirror | |
JP2017184122A (ja) | 差動増幅器 | |
US10270446B2 (en) | Buffer circuit | |
JP7224387B2 (ja) | 増幅回路 | |
US20070146063A1 (en) | Differential amplifier circuit operable with wide range of input voltages | |
JP2012004784A (ja) | 出力回路及び増幅回路 | |
CN108183704B (zh) | 源极跟随器 | |
US20110285466A1 (en) | Power amplifier circuit | |
JP2012191358A (ja) | 差動信号発生回路および電圧制御ゲイン可変増幅器 | |
JP5841555B2 (ja) | 受光回路 | |
US20170272061A1 (en) | Voltage clamping circuit | |
US11558049B2 (en) | Bias circuit and electronic circuit | |
TWI739215B (zh) | 放大裝置以及電壓電流轉換裝置 | |
JP2003273672A (ja) | 差動増幅回路 |