JP2541543B2 - 定電圧電源装置 - Google Patents
定電圧電源装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、定電圧電源装置に関し、特に絶縁ゲート型
電界効果トランジスタ（Insulated Gate Filed Effect
Transistor以下略してIG・FET）を用いた出力電圧の可
変を可能とした定電圧電源装置に関する。
電界効果トランジスタ（Insulated Gate Filed Effect
Transistor以下略してIG・FET）を用いた出力電圧の可
変を可能とした定電圧電源装置に関する。
小型電子腕時計，電子卓上計算機等に用いられる集積
回路装置の電源回路は集積回路装置の外部から供給され
る電源を一旦、昇圧回路あるいは降圧回路を介して昇圧
もしくは降圧して集積回路内部に電源を供給する方法を
とっている。この電源供給方式の場合、外部の電力供給
装置の電源変動が直接、集積回路装置の内部の電源に影
響し、集積回路の動作を不安定にする。
回路装置の電源回路は集積回路装置の外部から供給され
る電源を一旦、昇圧回路あるいは降圧回路を介して昇圧
もしくは降圧して集積回路内部に電源を供給する方法を
とっている。この電源供給方式の場合、外部の電力供給
装置の電源変動が直接、集積回路装置の内部の電源に影
響し、集積回路の動作を不安定にする。
このため、近年の集積回路装置は、第５図に示すよう
な定電圧電源を内蔵する方式が多く利用される。すなわ
ち、外部の電源VDD,VSSから供給される電圧|VDD−VSS|
（電源VDD,VSSの電圧をVDD,VSSで表わす）により定電流
源11を駆動し、この定電流源11の出力電流を負荷回路13
に流し、電流−電圧変換を行ない、この負荷回路13から
得られる電圧を電圧安定化回路12により安定化して出力
端子に定電圧を得ている。
な定電圧電源を内蔵する方式が多く利用される。すなわ
ち、外部の電源VDD,VSSから供給される電圧|VDD−VSS|
（電源VDD,VSSの電圧をVDD,VSSで表わす）により定電流
源11を駆動し、この定電流源11の出力電流を負荷回路13
に流し、電流−電圧変換を行ない、この負荷回路13から
得られる電圧を電圧安定化回路12により安定化して出力
端子に定電圧を得ている。
しかしながら、このように内蔵された定電圧電源は定
電圧電源を構成するトランジスタ，抵抗，ダイオード等
の素子特性により一義的に出力電圧が決められてしま
い、集積回路装置を製造した後に定電圧電源の出力電圧
を変えることができない。このため、製造上の種々な変
動の影響で、トランジスタ，抵抗，ダイオード等の素子
特性が変化すると、定電圧電源の出力電圧も変動するた
め、多数の集積回路に均一な電源電圧を供給することが
困難になる。
電圧電源を構成するトランジスタ，抵抗，ダイオード等
の素子特性により一義的に出力電圧が決められてしま
い、集積回路装置を製造した後に定電圧電源の出力電圧
を変えることができない。このため、製造上の種々な変
動の影響で、トランジスタ，抵抗，ダイオード等の素子
特性が変化すると、定電圧電源の出力電圧も変動するた
め、多数の集積回路に均一な電源電圧を供給することが
困難になる。
したがって、特に均一な電源電圧を必要とする用途に
対して従来は、集積回路装置の外部に可変抵抗器等を設
けることによって、出力電圧を調節する等の方法がとら
れていたが、これでは外付素子の増加をきたし、小型電
子腕時計，電子卓上計算機等の実装密度が高い装置で
は、極めて不利となる。更に部品コストや製造上調整工
程が必要となりコストアップになる欠点があった。
対して従来は、集積回路装置の外部に可変抵抗器等を設
けることによって、出力電圧を調節する等の方法がとら
れていたが、これでは外付素子の増加をきたし、小型電
子腕時計，電子卓上計算機等の実装密度が高い装置で
は、極めて不利となる。更に部品コストや製造上調整工
程が必要となりコストアップになる欠点があった。
本発明の定電圧電源装置は、一端が第１の電源に接続
された定電流源と、この定電流源の他端と第２の電源の
間に直列に接続された複数個の第１の絶縁ゲート型電界
効果トランジスタと、前記定電流源の他端に接続された
電圧安定化回路と、コントロール信号を受けて前記定電
流源の他端と前記第２の電源の間の抵抗値を変化させる
可変手段とを含んで構成される。
された定電流源と、この定電流源の他端と第２の電源の
間に直列に接続された複数個の第１の絶縁ゲート型電界
効果トランジスタと、前記定電流源の他端に接続された
電圧安定化回路と、コントロール信号を受けて前記定電
流源の他端と前記第２の電源の間の抵抗値を変化させる
可変手段とを含んで構成される。
本発明の定電圧電源装置は、可変手段は第１の絶縁ゲ
ート型電界効果トランジスタの１または２以上のものに
並列して接続されそれぞれが対応するコントロール信号
により導通非導通を制御され導通抵抗が前記第１の絶縁
ゲート型電界効果トランジスタよりも小さい１または２
以上の第２の絶縁ゲート型電界効果トランジスタからな
るように構成されることもできる。
ート型電界効果トランジスタの１または２以上のものに
並列して接続されそれぞれが対応するコントロール信号
により導通非導通を制御され導通抵抗が前記第１の絶縁
ゲート型電界効果トランジスタよりも小さい１または２
以上の第２の絶縁ゲート型電界効果トランジスタからな
るように構成されることもできる。
本発明の定電圧電源装置は、可変手段はそれぞれが第
１の絶縁ゲート型電界効果トランジスタの相互の接続点
と前記第２の電源の間に設けられ対応するコントロール
信号により導通非導通を制御され導通抵抗が前記第１の
絶縁ゲート型電界効果トランジスタよりも小さい１また
は２以上の第３の絶縁ゲート型電界効果トランジスタか
らなるように構成されることもできる。
１の絶縁ゲート型電界効果トランジスタの相互の接続点
と前記第２の電源の間に設けられ対応するコントロール
信号により導通非導通を制御され導通抵抗が前記第１の
絶縁ゲート型電界効果トランジスタよりも小さい１また
は２以上の第３の絶縁ゲート型電界効果トランジスタか
らなるように構成されることもできる。
以下に、図面を参照して本発明をより詳細に説明す
る。
る。
第１図は本発明の第１の実施例の回路図で、以下に説
明する電流−電圧変換回路をＰチャンネルIG・FETで構
成した例である。
明する電流−電圧変換回路をＰチャンネルIG・FETで構
成した例である。
定電流源21の一端を外部から供給される第１の電源V
SSに接続し、他端を安定化回路22の一端及びIG・FET T
10〜IG・FET T1nのゲート及びIG・FET T10のドレイン
に接続する。IG・FET T10のソースはIG・FET T11のド
レインに、IG・FET T11のソースはIG・FET T12のドレ
インにというように、以下、順次同様に接続し、IG・FE
T T1n-1のソースをIG・FET T1nのドレインに接続す
る。IG・FET T11のドレインは、IG・FET T21のドレイ
ンに、IG・FET T12のドレインはIG・FET T22のドレイ
ンにというように、以下、順次同様に接続し、IG・FET
T1nのドレインはIG・FET T2nのドレインに接続す
る。IG・FET T11のソースはIG・FET T21のソースに、
IG・FET T12のソースはIG・FET T22のソースにという
ように、以下、順次同様に接続し、IG・FET T1nのソー
スはIG・FET T2nのソースに接続する。IG・FET T1n及
びIG・FET T2nのソースは第２の電源VDDに接続する。
入力端子I21はIG・FET T21のゲートに、入力端子I22は
IG・FET T22のゲートにというように、以下、順次同様
に接続し、入力端子I2nはIG・FET T2nのゲートに接続
する。
SSに接続し、他端を安定化回路22の一端及びIG・FET T
10〜IG・FET T1nのゲート及びIG・FET T10のドレイン
に接続する。IG・FET T10のソースはIG・FET T11のド
レインに、IG・FET T11のソースはIG・FET T12のドレ
インにというように、以下、順次同様に接続し、IG・FE
T T1n-1のソースをIG・FET T1nのドレインに接続す
る。IG・FET T11のドレインは、IG・FET T21のドレイ
ンに、IG・FET T12のドレインはIG・FET T22のドレイ
ンにというように、以下、順次同様に接続し、IG・FET
T1nのドレインはIG・FET T2nのドレインに接続す
る。IG・FET T11のソースはIG・FET T21のソースに、
IG・FET T12のソースはIG・FET T22のソースにという
ように、以下、順次同様に接続し、IG・FET T1nのソー
スはIG・FET T2nのソースに接続する。IG・FET T1n及
びIG・FET T2nのソースは第２の電源VDDに接続する。
入力端子I21はIG・FET T21のゲートに、入力端子I22は
IG・FET T22のゲートにというように、以下、順次同様
に接続し、入力端子I2nはIG・FET T2nのゲートに接続
する。
本実施例で構成された定電圧電源回路において、IG・
FET T21〜IG・FET T2nの導通抵抗をIG・FET T10〜IG
・FET T1nに対して十分に小さく設定する。入力端子I
21〜I2nが高電位レベル（以下“1"と称す）のとき、IG
・FET T21〜IG・FET T2nは非導通状態（以下OFFと称
す）になり、電圧安定化回路22に入力される電圧V20はI
G・FET T10〜IG・FET T1nの導通抵抗の和と、定電流
源21により設定される電流i1により一義的に決定され
る。
FET T21〜IG・FET T2nの導通抵抗をIG・FET T10〜IG
・FET T1nに対して十分に小さく設定する。入力端子I
21〜I2nが高電位レベル（以下“1"と称す）のとき、IG
・FET T21〜IG・FET T2nは非導通状態（以下OFFと称
す）になり、電圧安定化回路22に入力される電圧V20はI
G・FET T10〜IG・FET T1nの導通抵抗の和と、定電流
源21により設定される電流i1により一義的に決定され
る。
入力端子I2nに低電位レベル（以下“0"と称す）を与
えると、IGFET T2nは導通状態（以下ONと称す）にな
り、電圧安定化回路22に入力される電圧V2nは、IG・FET
T2nの導通抵抗がIG・FET T10〜IG・FET T1nに対し
て十分小さいため、IG・FET T10〜IG・FET T1n-1の導
通抵抗の和と電流i1によって決定される。同様に入力端
子I21〜I2nに“0"を与えると、IG・FET T21〜IG・FET
T2nがON状態になり電圧安定化回路22に入力される電
圧V21はIG・FET T21〜IG・FET T2nの導通抵抗がIG・F
ET T10〜IG・FET T1nに対して十分小さいため、IG・F
ET T10の導通抵抗と電流i1によって決定される。かく
して、入力端子I21〜I2nを任意に選択することにより、
電圧安定化回路22に入力する電圧を任意に可変すること
が可能となり、外部負荷変動に対して安定な出力電圧を
得るものである。
えると、IGFET T2nは導通状態（以下ONと称す）にな
り、電圧安定化回路22に入力される電圧V2nは、IG・FET
T2nの導通抵抗がIG・FET T10〜IG・FET T1nに対し
て十分小さいため、IG・FET T10〜IG・FET T1n-1の導
通抵抗の和と電流i1によって決定される。同様に入力端
子I21〜I2nに“0"を与えると、IG・FET T21〜IG・FET
T2nがON状態になり電圧安定化回路22に入力される電
圧V21はIG・FET T21〜IG・FET T2nの導通抵抗がIG・F
ET T10〜IG・FET T1nに対して十分小さいため、IG・F
ET T10の導通抵抗と電流i1によって決定される。かく
して、入力端子I21〜I2nを任意に選択することにより、
電圧安定化回路22に入力する電圧を任意に可変すること
が可能となり、外部負荷変動に対して安定な出力電圧を
得るものである。
第２図は本発明の第２の実施例の回路図で、第１図で
説明した電流−電圧変換回路をＮチャンネルIG・FETで
構成した例である。
説明した電流−電圧変換回路をＮチャンネルIG・FETで
構成した例である。
定電流源31の一端を外部から供給される第２の電源V
DDに接続し、他端を安定化回路32の一端及びIG・FET T
30〜IG・FET T3nのゲート及びIG・FET T30のソースに
接続する。IG・FET T30のドレインはIG・FET T31のソ
ースに、IG・FET T31のドレインはIG・FET T32のソー
スにというように、以下、順次同様に接続し、IG・FET
T3n-1のドレインをIG・FET T3nのソースに接続す
る。IG・FET T31のソースは、IG・FET T41のソース
に、IG・FET T32のソースはIG・FET T42のソースにと
いうように、以下、順次同様に接続し、IG・FET T3nの
ソースはIG・FET T4nのソースに接続する。IG・FET T
31のドレインはIG・FET T41のドレインに、IG・FET T
32のドレインはIG・FET T42のドレインにというよう
に、以下、順次同様に接続し、IG・FET T3nのドレイン
はIG・FET T4nのドレインに接続する。IG・FET T3n及
びIG・FET T4nのドレインは第１の電源VSSに接続す
る。入力端子I41はIG・FET T41のゲートに、入力端子I
42はIG・FET T42のゲートにというように、以下、順次
同様に接続し、入力端子I4nはIG・FET T4nのゲートに
接続する。
DDに接続し、他端を安定化回路32の一端及びIG・FET T
30〜IG・FET T3nのゲート及びIG・FET T30のソースに
接続する。IG・FET T30のドレインはIG・FET T31のソ
ースに、IG・FET T31のドレインはIG・FET T32のソー
スにというように、以下、順次同様に接続し、IG・FET
T3n-1のドレインをIG・FET T3nのソースに接続す
る。IG・FET T31のソースは、IG・FET T41のソース
に、IG・FET T32のソースはIG・FET T42のソースにと
いうように、以下、順次同様に接続し、IG・FET T3nの
ソースはIG・FET T4nのソースに接続する。IG・FET T
31のドレインはIG・FET T41のドレインに、IG・FET T
32のドレインはIG・FET T42のドレインにというよう
に、以下、順次同様に接続し、IG・FET T3nのドレイン
はIG・FET T4nのドレインに接続する。IG・FET T3n及
びIG・FET T4nのドレインは第１の電源VSSに接続す
る。入力端子I41はIG・FET T41のゲートに、入力端子I
42はIG・FET T42のゲートにというように、以下、順次
同様に接続し、入力端子I4nはIG・FET T4nのゲートに
接続する。
入力端子I41〜I4nが“0"のとき、IG・FET T41〜IG・
FET T4nはOFFになり、電圧安定化回路32にIG・FET T
30〜IG・FET T3nの導通抵抗の和と定電流源31により設
定される電流i2により一義的に決定される電圧V40が入
力される。入力端子I4nに“1"を与えるとIG・FET T4n
がONになり、電圧安定化回路32にIG・FET T30〜IG・FE
T T3n-1の導通抵抗和と電流i2より決定される電圧V4n
が入力される。入力端子I41〜I4nに“1"を与えるとIG・
FET T41〜IG・FET T4nがONになり、電圧安定化回路32
にIG・FET T30の導通抵抗と電流i2より決定される電圧
V41が入力される。つまり、第１図に示す第１の実施例
と同様に、入力端子I41〜I4nを選択することにより電圧
安定化回路32に入力する電圧を可変できるものである。
FET T4nはOFFになり、電圧安定化回路32にIG・FET T
30〜IG・FET T3nの導通抵抗の和と定電流源31により設
定される電流i2により一義的に決定される電圧V40が入
力される。入力端子I4nに“1"を与えるとIG・FET T4n
がONになり、電圧安定化回路32にIG・FET T30〜IG・FE
T T3n-1の導通抵抗和と電流i2より決定される電圧V4n
が入力される。入力端子I41〜I4nに“1"を与えるとIG・
FET T41〜IG・FET T4nがONになり、電圧安定化回路32
にIG・FET T30の導通抵抗と電流i2より決定される電圧
V41が入力される。つまり、第１図に示す第１の実施例
と同様に、入力端子I41〜I4nを選択することにより電圧
安定化回路32に入力する電圧を可変できるものである。
第３図は本発明の第３の実施例の回路図で、第１図で
説明した電流−電圧変換回路の一部が異なったもので、
ＰチャンネルIG・FETで構成した例である。定電流源41
の一端を外部から供給される第１の電源VSSに接続し、
他端を安定化回路42の一端及びIG・FET T50〜IG・FET
T5nのゲート及びIG・FET T50のドレインに接続す
る。IG・FET T50のソースはIG・FET T51のドレイン
に、IG・FET T51のソースはIG・FET T52のドレインに
というように、以下、順次同様に接続し、IG・FET T
5n-1のソースをIG・FET T5nのドレインに接続する。IG
・FET T51のドレインは、IG・FET T61のドレインに、
IG・FET T52のドレインはIG・FET T62のドレインにと
いうように、以下、順次同様に接続し、IG・FET T5nの
ドレインはIG・FET T6nのドレインに接続する。IG・FE
T T61〜IG・FET T6nのソース及びIG・FET T5nのソー
スは第２の電源VDDに接続する。入力端子I61はIG・FET
T61のゲートに、入力端子I62はIG・FET T62のゲート
にというように、以下、順次同様に接続し、入力端子I
6nはIG・FET T6nのゲートに接続する。
説明した電流−電圧変換回路の一部が異なったもので、
ＰチャンネルIG・FETで構成した例である。定電流源41
の一端を外部から供給される第１の電源VSSに接続し、
他端を安定化回路42の一端及びIG・FET T50〜IG・FET
T5nのゲート及びIG・FET T50のドレインに接続す
る。IG・FET T50のソースはIG・FET T51のドレイン
に、IG・FET T51のソースはIG・FET T52のドレインに
というように、以下、順次同様に接続し、IG・FET T
5n-1のソースをIG・FET T5nのドレインに接続する。IG
・FET T51のドレインは、IG・FET T61のドレインに、
IG・FET T52のドレインはIG・FET T62のドレインにと
いうように、以下、順次同様に接続し、IG・FET T5nの
ドレインはIG・FET T6nのドレインに接続する。IG・FE
T T61〜IG・FET T6nのソース及びIG・FET T5nのソー
スは第２の電源VDDに接続する。入力端子I61はIG・FET
T61のゲートに、入力端子I62はIG・FET T62のゲート
にというように、以下、順次同様に接続し、入力端子I
6nはIG・FET T6nのゲートに接続する。
入力端子I61〜I6nが“1"のとき、IG・FET T61〜IG・
FET T6nはOFFになり、電圧安定化回路42にIG・FET T
50〜IG・FET T5nの導通抵抗の和と定電流源41により設
定される電流i3により一義的に決定される電圧V60が入
力される。入力端子I6nに“0"を与えるとIG・FET T6n
がONになり、電圧安定化回路42にIG・FET T50〜IG・FE
T T5n-1の導通抵抗の和と電流i3によって決定される電
圧V6nが入力される。入力端子I61に“0"を与えるとIG・
FET T61がONになり、電圧安定化回路42にIG・FET T50
の導通抵抗と電流i3によって決定される電圧V61が入力
される。つまり、第１図の実施例と同様に、入力端子I
61〜I6nを選択することにより電圧安定化回路42に入力
する電圧を可変できるものである。
FET T6nはOFFになり、電圧安定化回路42にIG・FET T
50〜IG・FET T5nの導通抵抗の和と定電流源41により設
定される電流i3により一義的に決定される電圧V60が入
力される。入力端子I6nに“0"を与えるとIG・FET T6n
がONになり、電圧安定化回路42にIG・FET T50〜IG・FE
T T5n-1の導通抵抗の和と電流i3によって決定される電
圧V6nが入力される。入力端子I61に“0"を与えるとIG・
FET T61がONになり、電圧安定化回路42にIG・FET T50
の導通抵抗と電流i3によって決定される電圧V61が入力
される。つまり、第１図の実施例と同様に、入力端子I
61〜I6nを選択することにより電圧安定化回路42に入力
する電圧を可変できるものである。
第４図は本発明の第４の実施例の一つで、第３図で説
明した電流−電圧変換回路をＮチャンネルIG・FETで構
成した例である。
明した電流−電圧変換回路をＮチャンネルIG・FETで構
成した例である。
定電流源51の一端を外部から供給される第２の電源V
DDに接続し、他端を安定化回路52の一端及びIG・FET T
70〜IG・FET T7nのゲート及びIG・FET T70のソースに
接続する。IG・FET T70のドレインはIG・FET T71のソ
ースに、IG・FET T71のドレインはIG・FET T72のソー
スにというように、以下、順次同様に接続し、IG・FET
T7n-1のドレインをIG・FET T7nのソースに接続す
る。IG・FET T71のソースは、IG・FET T81のソース
に、IG・FET T72のソースはIG・FET T82のソースにと
いうように、以下、順次同様に接続し、IG・FET T7nの
ソースはIG・FET T8nのソースに接続する。IG・FET T
81〜IG・FET T8nのドレイン及びIG・FET T7nのドレイ
ンは第１の電源VSSに接続する。入力端子I81はIG・FET
T81のゲートに、入力端子I82はIG・FET T82のゲート
にというように、以下、順次同様に接続し、入力端子I
8nはIG・FET T8nのゲートに接続する。
DDに接続し、他端を安定化回路52の一端及びIG・FET T
70〜IG・FET T7nのゲート及びIG・FET T70のソースに
接続する。IG・FET T70のドレインはIG・FET T71のソ
ースに、IG・FET T71のドレインはIG・FET T72のソー
スにというように、以下、順次同様に接続し、IG・FET
T7n-1のドレインをIG・FET T7nのソースに接続す
る。IG・FET T71のソースは、IG・FET T81のソース
に、IG・FET T72のソースはIG・FET T82のソースにと
いうように、以下、順次同様に接続し、IG・FET T7nの
ソースはIG・FET T8nのソースに接続する。IG・FET T
81〜IG・FET T8nのドレイン及びIG・FET T7nのドレイ
ンは第１の電源VSSに接続する。入力端子I81はIG・FET
T81のゲートに、入力端子I82はIG・FET T82のゲート
にというように、以下、順次同様に接続し、入力端子I
8nはIG・FET T8nのゲートに接続する。
入力端子I81〜I8nが“0"のとき、IG・FET T81〜IG・
FET T8nはOFFになり、電圧安定化回路52にIG・FET T
70〜IG・FET T7nの導通抵抗の和と定電流源51により設
定される電流i4により一義的に決定される電圧V80が入
力される。入力端子I8nに“1"を与えるとIG・FET T8n
がONになり、電圧安定化回路52にIG・FET T70〜IG・FE
T T7n-1の導通抵抗の和と電流i4によって決定される電
圧V8nが入力される。入力端子I81に“1"を与えるとIG・
FET T81がONになり、電圧安定化回路52にIG・FET T70
の導通抵抗と電流i4によって決定される電圧V81が入力
される。つまり、第１図の実施例と同様に、入力端子I
81〜I8nを選択することにより電圧安定化回路52に入力
する電圧を可変にできるものである。
FET T8nはOFFになり、電圧安定化回路52にIG・FET T
70〜IG・FET T7nの導通抵抗の和と定電流源51により設
定される電流i4により一義的に決定される電圧V80が入
力される。入力端子I8nに“1"を与えるとIG・FET T8n
がONになり、電圧安定化回路52にIG・FET T70〜IG・FE
T T7n-1の導通抵抗の和と電流i4によって決定される電
圧V8nが入力される。入力端子I81に“1"を与えるとIG・
FET T81がONになり、電圧安定化回路52にIG・FET T70
の導通抵抗と電流i4によって決定される電圧V81が入力
される。つまり、第１図の実施例と同様に、入力端子I
81〜I8nを選択することにより電圧安定化回路52に入力
する電圧を可変にできるものである。
上述の第１〜第４の実施例において、集積回路装置の
内部に設けた記憶回路等の論理出力を入力端子I21〜
I2n,I41〜I4n,I61〜I6n,I81〜I8nに接続することにより
記憶回路等の状態に応じた定電圧出力を得ることができ
る。記憶回路の記憶内容は、小型腕時計や電子計算機を
組み立てた後に電気的特性等を検査しながら設定するこ
とにより容易に定電圧源の出力電圧を調節することがで
きる。
内部に設けた記憶回路等の論理出力を入力端子I21〜
I2n,I41〜I4n,I61〜I6n,I81〜I8nに接続することにより
記憶回路等の状態に応じた定電圧出力を得ることができ
る。記憶回路の記憶内容は、小型腕時計や電子計算機を
組み立てた後に電気的特性等を検査しながら設定するこ
とにより容易に定電圧源の出力電圧を調節することがで
きる。
また、入力端子I21〜I2n,I41〜I4n,I61〜I6n,I81〜I
8nの信号を集積回路装置の内部に記憶回路等により与え
る代わりに、集積回路装置に入力端子を設けることによ
り、集積回路装置の外部から信号を加え、入力端子I21
〜I2n,I41〜I4n,I61〜I6n,I81〜I8nに“1"または“0"を
与え、定電圧電源の出力電圧を可変することも可能であ
ることは言うまでもない。
8nの信号を集積回路装置の内部に記憶回路等により与え
る代わりに、集積回路装置に入力端子を設けることによ
り、集積回路装置の外部から信号を加え、入力端子I21
〜I2n,I41〜I4n,I61〜I6n,I81〜I8nに“1"または“0"を
与え、定電圧電源の出力電圧を可変することも可能であ
ることは言うまでもない。
以上説明したように本発明は、出力電圧が可変で、出
力電圧を調節することができるという効果がある。
力電圧を調節することができるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の集積回路装置内に内
蔵される定電圧電源の回路図である。 11,21,31,41,51……定電流源、12,22,32,42,52……電圧
安定化回路、13……負荷回路、T10〜T1n,T21〜T2n,T50
〜T5n,T61〜T6n……ＰチャンネルIG・FET、T30〜T3n,T
41〜T4n,T70〜T7n,T81〜T8n……ＮチャンネルIG・FET、
I21〜I2n,I41〜I4n,I61〜I6n,I81〜I8n……入力端子。
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の集積回路装置内に内
蔵される定電圧電源の回路図である。 11,21,31,41,51……定電流源、12,22,32,42,52……電圧
安定化回路、13……負荷回路、T10〜T1n,T21〜T2n,T50
〜T5n,T61〜T6n……ＰチャンネルIG・FET、T30〜T3n,T
41〜T4n,T70〜T7n,T81〜T8n……ＮチャンネルIG・FET、
I21〜I2n,I41〜I4n,I61〜I6n,I81〜I8n……入力端子。
Claims (3)
- 【請求項１】一端が第１の電源に接続された定電流源
と、この定電流源の他端と第２の電源の間に直列に接続
された複数個の第１の絶縁ゲート型電界効果トランジス
タと、前記定電流源の他端に接続された電圧安定化回路
と、コントロール信号を受けて前記定電流源の他端と前
記第２の電源の間の抵抗値を変化させる可変手段とを含
むことを特徴とする定電圧電源装置。 - 【請求項２】可変手段は第１の絶縁ゲート型電界効果ト
ランジスタの１または２以上のものに並列して接続され
それぞれが対応するコントロール信号により導通非導通
を制御され導通抵抗が前記第１の絶縁ゲート型電界効果
トランジスタよりも小さい１または２以上の第２の絶縁
ゲート型電界効果トランジスタからなる特許請求の範囲
第１項記載の定電圧電源装置。 - 【請求項３】可変手段はそれぞれが第１の絶縁ゲート型
電界効果トランジスタの相互の接続点と前記第２の電源
の間に設けられ対応するコントロール信号により導通非
導通を制御され導通抵抗が前記第１の絶縁ゲート型電界
効果トランジスタよりも小さい１または２以上の第３の
絶縁ゲート型電界効果トランジスタからなる特許請求の
範囲第１項記載の定電圧電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088285A JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088285A JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253421A JPS63253421A (ja) | 1988-10-20 |
| JP2541543B2 true JP2541543B2 (ja) | 1996-10-09 |
Family
ID=13938636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088285A Expired - Lifetime JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3586073B2 (ja) | 1997-07-29 | 2004-11-10 | 株式会社東芝 | 基準電圧発生回路 |
| CN105159375A (zh) * | 2015-09-23 | 2015-12-16 | 湖南工业大学 | 一种恒流电路分压的直流辅助电源 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361044A (en) * | 1976-11-15 | 1978-06-01 | Hitachi Ltd | Circuit for supplying reference voltage |
-
1987
- 1987-04-09 JP JP62088285A patent/JP2541543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253421A (ja) | 1988-10-20 |
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