JPS63253421A - 定電圧電源装置 - Google Patents
定電圧電源装置Info
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- JPS63253421A JPS63253421A JP62088285A JP8828587A JPS63253421A JP S63253421 A JPS63253421 A JP S63253421A JP 62088285 A JP62088285 A JP 62088285A JP 8828587 A JP8828587 A JP 8828587A JP S63253421 A JPS63253421 A JP S63253421A
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- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、定電圧電源装置に関し、特に絶縁ゲート型電
界効果トランジスタ（Ｆｓｕｌａｔｅｄ ＧａｔｅＦｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下略し
てＩＧ−ＦＥＴ）を用いた出力電圧の可変を可能とした
定電圧電源装置に関する。
界効果トランジスタ（Ｆｓｕｌａｔｅｄ ＧａｔｅＦｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ以下略し
てＩＧ−ＦＥＴ）を用いた出力電圧の可変を可能とした
定電圧電源装置に関する。
小型電子腕時計、電子卓上計算機等に用いられる集積回
路装置の電源回路は集積回路装置の外部から供給される
電源を一旦、昇圧回路あるいは降圧回路を介して昇圧も
しくは降圧して集積回路内部に電源を供給する方法をと
っている。この電源供給方式の場合、外部の電力供給装
置の電源変動が直接、集積回路装置の内部の電源に影響
し、集積回路の動作を不安定にする。
路装置の電源回路は集積回路装置の外部から供給される
電源を一旦、昇圧回路あるいは降圧回路を介して昇圧も
しくは降圧して集積回路内部に電源を供給する方法をと
っている。この電源供給方式の場合、外部の電力供給装
置の電源変動が直接、集積回路装置の内部の電源に影響
し、集積回路の動作を不安定にする。
このため、近年の集積回路装置は、第５図に示すような
定電圧電源を内蔵する方式が多く利用される。すなわち
、外部の電源ＶＤ□、Ｖ５５から供給される電圧１ＶＤ
Ｄ−Ｖｓｓｌ（電源Ｖ ＤＤ 、 Ｖ Ｓ！１の電圧を
Ｖ ＤＤ＋ Ｖ ８５で表わす）により定電流源１１を
駆動し、この定電流源１１の出力電流を負荷回路１３に
流し、電流−電圧変換を行ない、この負荷回路１３から
得られる電圧を電圧安定化回路１２により安定化して出
力端子に定電圧を得ている。
定電圧電源を内蔵する方式が多く利用される。すなわち
、外部の電源ＶＤ□、Ｖ５５から供給される電圧１ＶＤ
Ｄ−Ｖｓｓｌ（電源Ｖ ＤＤ 、 Ｖ Ｓ！１の電圧を
Ｖ ＤＤ＋ Ｖ ８５で表わす）により定電流源１１を
駆動し、この定電流源１１の出力電流を負荷回路１３に
流し、電流−電圧変換を行ない、この負荷回路１３から
得られる電圧を電圧安定化回路１２により安定化して出
力端子に定電圧を得ている。
しかしながら、このように内蔵された定電圧電源は定電
圧電源を構成するトランジスタ、抵抗。
圧電源を構成するトランジスタ、抵抗。
ダイオード等の素子特性により一義的に出力電圧が決め
られてしまい、集積回路装置を製造した後に定電圧電源
の出力電圧を変えることができない。
られてしまい、集積回路装置を製造した後に定電圧電源
の出力電圧を変えることができない。
このため、製造上の種々な変動の影響で、トランジスタ
、抵抗、ダイオード等の素子特性が変化すると、定電圧
電源の出力電圧も変動するため、多数の集積回路に均一
な電源電圧を供給することが困難になる。
、抵抗、ダイオード等の素子特性が変化すると、定電圧
電源の出力電圧も変動するため、多数の集積回路に均一
な電源電圧を供給することが困難になる。
したがって、特に均一な電源電圧を必要とする用途に対
して従来は、集積回路装置の外部に可変抵抗器等を設け
ることによって、出力電圧を調節する等の方法がとられ
ていたが、これでは外付素子の増加をきたし、小型電子
腕時計、電子卓上計算機等の実装密度が高い装置では、
極めて不利となる。更に部品コストや製造上調整工程が
必要となりコストアップになる欠点があった。
して従来は、集積回路装置の外部に可変抵抗器等を設け
ることによって、出力電圧を調節する等の方法がとられ
ていたが、これでは外付素子の増加をきたし、小型電子
腕時計、電子卓上計算機等の実装密度が高い装置では、
極めて不利となる。更に部品コストや製造上調整工程が
必要となりコストアップになる欠点があった。
本発明の定電圧電源装置は、一端が第１の電源に接続さ
れた定電流源と、この定電流源の他端と第２の電源の間
に直列に接続された複数個の第１の絶縁ゲート型電界効
果トランジスタと、前記定電流源の他端に接続された電
圧安定化回路と、コントロール信号を受けて前記定電流
源の他端と前記第２の電源の間の抵抗値を変化させる可
変手段とを含んで構成される。
れた定電流源と、この定電流源の他端と第２の電源の間
に直列に接続された複数個の第１の絶縁ゲート型電界効
果トランジスタと、前記定電流源の他端に接続された電
圧安定化回路と、コントロール信号を受けて前記定電流
源の他端と前記第２の電源の間の抵抗値を変化させる可
変手段とを含んで構成される。
本発明の定電圧電源装置は、可変手段は第１の絶縁ゲー
ト型電界効果トランジスタの１または２以上のものに並
列して接続されそれぞれが対応するコントロール信号に
より導通非導通を制御され導通抵抗が前記第１の絶縁ゲ
ート型電界効果トランジスタよりも小さい１または２以
上の第２の絶縁ゲート型電界効果トランジスタからなる
ように構成されることもできる。
ト型電界効果トランジスタの１または２以上のものに並
列して接続されそれぞれが対応するコントロール信号に
より導通非導通を制御され導通抵抗が前記第１の絶縁ゲ
ート型電界効果トランジスタよりも小さい１または２以
上の第２の絶縁ゲート型電界効果トランジスタからなる
ように構成されることもできる。
本発明の定電圧電源装置は、可変手段はそれぞれが第１
の絶縁ゲート型電界効果トランジスタの相互の接続点と
前記第２の電源の間に設けられ対応するコントロール信
号により導通非導通を制御され導通抵抗が前記第１の絶
縁ゲート型電界効果トランジスタよりも小さい１または
２以上の第３の絶縁ゲート型電界効果トランジスタから
なるように構成されることもできる。
の絶縁ゲート型電界効果トランジスタの相互の接続点と
前記第２の電源の間に設けられ対応するコントロール信
号により導通非導通を制御され導通抵抗が前記第１の絶
縁ゲート型電界効果トランジスタよりも小さい１または
２以上の第３の絶縁ゲート型電界効果トランジスタから
なるように構成されることもできる。
以下に、図面を参照して本発明をより詳細に説明する。
第１図は本発明の第１の実施例の回路図で、以下に説明
する電流−電圧変換回路をＰチャンネルＩＧ−ＦＥＴで
構成した例である。
する電流−電圧変換回路をＰチャンネルＩＧ−ＦＥＴで
構成した例である。
定電流源２１の一端を外部から供給される第１の電源Ｖ
ｓｓに接続し、他端を安定化回路２２の一端及びＩ Ｇ
−Ｆ ＥＴ Ｔｔｏ〜Ｉ Ｇ−Ｆ ＥＴ Ｔｔｆｉ
のゲート及びＩ Ｇ−Ｆ ＥＴ Ｔｔｏのドレインに
接続する。ＩＧ−ＦＥＴ ＴＩＯのソースはＩＧ−Ｆ
ＥＴ Ｔ１１のドレインに、ＩＧ−ＦＥＴ Ｔ１．のソ
ースはＩＧ−ＦＥＴＴ１２のドレインにというように、
以下、順次同様に接続し、ＩＧ−ＦＢＴＴ！、、のソー
スをＩ Ｇ−Ｆ Ｅ Ｔ Ｔ ｔｎのドレインに接続
する。Ｉ Ｇ −Ｆ ＥＴ Ｔ １ｔのドレインは、
Ｉ Ｇ−Ｆ ＥＴ Ｔ２□のドレインに、ＩＧ−ＦＥ
Ｔ Ｔ１２のドレインはＩ Ｇ−Ｆ Ｅ Ｔ Ｔ２２
のドレインにというように、以下、順次同様に接続し、
Ｉ Ｇ−Ｆ Ｅ Ｔ Ｔ 、。のドレインはＩＧ−Ｆ
ＥＴ Ｔ２．、のトレインに接続する。ＩＧ−ＦＥＴ下
１□のソースはＩ Ｇ−Ｆ ＥＴ Ｔ２１のソースに
。
ｓｓに接続し、他端を安定化回路２２の一端及びＩ Ｇ
−Ｆ ＥＴ Ｔｔｏ〜Ｉ Ｇ−Ｆ ＥＴ Ｔｔｆｉ
のゲート及びＩ Ｇ−Ｆ ＥＴ Ｔｔｏのドレインに
接続する。ＩＧ−ＦＥＴ ＴＩＯのソースはＩＧ−Ｆ
ＥＴ Ｔ１１のドレインに、ＩＧ−ＦＥＴ Ｔ１．のソ
ースはＩＧ−ＦＥＴＴ１２のドレインにというように、
以下、順次同様に接続し、ＩＧ−ＦＢＴＴ！、、のソー
スをＩ Ｇ−Ｆ Ｅ Ｔ Ｔ ｔｎのドレインに接続
する。Ｉ Ｇ −Ｆ ＥＴ Ｔ １ｔのドレインは、
Ｉ Ｇ−Ｆ ＥＴ Ｔ２□のドレインに、ＩＧ−ＦＥ
Ｔ Ｔ１２のドレインはＩ Ｇ−Ｆ Ｅ Ｔ Ｔ２２
のドレインにというように、以下、順次同様に接続し、
Ｉ Ｇ−Ｆ Ｅ Ｔ Ｔ 、。のドレインはＩＧ−Ｆ
ＥＴ Ｔ２．、のトレインに接続する。ＩＧ−ＦＥＴ下
１□のソースはＩ Ｇ−Ｆ ＥＴ Ｔ２１のソースに
。
Ｉ Ｇ−Ｆ Ｅ Ｔ Ｔ １２のソースはＩＧ−ＦＥ
ＴＴ２２のソースにというように、以下、順次同様に接
続し、ＩＧ−ＦＥＴ Ｔ、ｎのソースはＩＧ−ＦＥＴ
Ｔ２Ｉ、のソースに接続する。ＩＧ−ＦＥＴＴ１゜及
びＩＧ−ＦＥＴ Ｔ２ｆｌのソースは第２の電源Ｖ０
０に接続する。入力端子Ｉ２１はＩＧ−ＦＥＴ下２□の
ゲートに、入力端子Ｉ２２はＩＧ−ＦＥＴ下２□のゲー
トにというように、以下、順次同様に接続し、入力端子
Ｉ２ｎはＩＧ−ＦＥＴ Ｔ２．のゲートに接続する。
ＴＴ２２のソースにというように、以下、順次同様に接
続し、ＩＧ−ＦＥＴ Ｔ、ｎのソースはＩＧ−ＦＥＴ
Ｔ２Ｉ、のソースに接続する。ＩＧ−ＦＥＴＴ１゜及
びＩＧ−ＦＥＴ Ｔ２ｆｌのソースは第２の電源Ｖ０
０に接続する。入力端子Ｉ２１はＩＧ−ＦＥＴ下２□の
ゲートに、入力端子Ｉ２２はＩＧ−ＦＥＴ下２□のゲー
トにというように、以下、順次同様に接続し、入力端子
Ｉ２ｎはＩＧ−ＦＥＴ Ｔ２．のゲートに接続する。
本実施例で構成された定電圧電源回路において、ＩＧ−
ＦＥＴ Ｔ２□〜ＩＧ−ＦＥＴ ’ｒ２．の導通抵
抗をＩＧ−ＦＥＴ Ｔ！ｏ〜ＩＧ−ＦＥＴＴｌｆｉに
対して十分に小さく設定する。入力端子Ｉ２１〜ｌ２ｆ
ｉが高電位レベル（以下“１”と称す）のとき、Ｉ Ｇ
−Ｆ ＥＴ Ｔ ２１〜ＩＧ−ＦＥＴ下２ｆｉは非導
通状態（以下ＯＦＦと称す）になり、電圧安定化回路２
２に入力される電圧Ｖ２ＯはＩＧ’ Ｆ ＥＴ Ｔｏ
ｏ〜Ｉ Ｇ−Ｆ ＥＴ Ｔｌｎの導通抵抗の和と、定
電流源２１により設定される電流１１により一義的に決
定される。
ＦＥＴ Ｔ２□〜ＩＧ−ＦＥＴ ’ｒ２．の導通抵
抗をＩＧ−ＦＥＴ Ｔ！ｏ〜ＩＧ−ＦＥＴＴｌｆｉに
対して十分に小さく設定する。入力端子Ｉ２１〜ｌ２ｆ
ｉが高電位レベル（以下“１”と称す）のとき、Ｉ Ｇ
−Ｆ ＥＴ Ｔ ２１〜ＩＧ−ＦＥＴ下２ｆｉは非導
通状態（以下ＯＦＦと称す）になり、電圧安定化回路２
２に入力される電圧Ｖ２ＯはＩＧ’ Ｆ ＥＴ Ｔｏ
ｏ〜Ｉ Ｇ−Ｆ ＥＴ Ｔｌｎの導通抵抗の和と、定
電流源２１により設定される電流１１により一義的に決
定される。
入力端子１２ｎに低電位レベル（以下”′０″と称す）
を与えると、ＩＧＦＥＴ Ｔ２゜は導通状態（以下Ｏ
Ｎと称す）になり、電圧安定化回路２２に入力される電
圧Ｖ２ｎは、ＩＧ−ＦＥＴ ’ｒ２．の導通抵抗がＩ
Ｇ−ＦＥＴ ＴＸｏ〜ＩＧ−ＦＥＴＴｌｎに対して十
分小さいため、ＩＧ−ＦＥＴＴ’ｔｏ〜ＩＧ−ＦＥＴ
Ｔ、。−１の導通抵抗の和と電流１１によって決定さ
れる。同様に入力端子ｒ２ｔ〜１２ｏに“°０″を与え
ると、Ｉ Ｇ −Ｆ ＥＴ Ｔ２１〜ＩＧ−’ＦＥＴ
Ｔ２ｎがＯＮ状態になり電圧安定化回路２２に入力
される電圧■２１はＩＧ−ＦＥＴ下２１〜ＩＧ−ＦＥＴ
Ｔ２．の導通抵抗がＩＧ−ＦＥＴ Ｔ、。〜工Ｇ−
ＦＥＴ Ｔｌｎに対して十分小さいため、ＩＧ−ＦＥＴ
Ｔ１．の導通抵抗と電流１１によって決定される。
を与えると、ＩＧＦＥＴ Ｔ２゜は導通状態（以下Ｏ
Ｎと称す）になり、電圧安定化回路２２に入力される電
圧Ｖ２ｎは、ＩＧ−ＦＥＴ ’ｒ２．の導通抵抗がＩ
Ｇ−ＦＥＴ ＴＸｏ〜ＩＧ−ＦＥＴＴｌｎに対して十
分小さいため、ＩＧ−ＦＥＴＴ’ｔｏ〜ＩＧ−ＦＥＴ
Ｔ、。−１の導通抵抗の和と電流１１によって決定さ
れる。同様に入力端子ｒ２ｔ〜１２ｏに“°０″を与え
ると、Ｉ Ｇ −Ｆ ＥＴ Ｔ２１〜ＩＧ−’ＦＥＴ
Ｔ２ｎがＯＮ状態になり電圧安定化回路２２に入力
される電圧■２１はＩＧ−ＦＥＴ下２１〜ＩＧ−ＦＥＴ
Ｔ２．の導通抵抗がＩＧ−ＦＥＴ Ｔ、。〜工Ｇ−
ＦＥＴ Ｔｌｎに対して十分小さいため、ＩＧ−ＦＥＴ
Ｔ１．の導通抵抗と電流１１によって決定される。
かくして、入力端子Ｉ２１〜Ｉ２ｎを任意に選択するこ
とにより、電圧安定化回路２２に入力する電圧を任意に
可変することが可能となり、外部負荷変動に対して安定
な出力電圧を得るものセある。 □ 第２図は本発明の第２の実施例の回路図で、第１図で説
明した電流−電圧変換回路をＮチャンネルＩＧ−ＦＥ、
Ｔで構成した例である。
とにより、電圧安定化回路２２に入力する電圧を任意に
可変することが可能となり、外部負荷変動に対して安定
な出力電圧を得るものセある。 □ 第２図は本発明の第２の実施例の回路図で、第１図で説
明した電流−電圧変換回路をＮチャンネルＩＧ−ＦＥ、
Ｔで構成した例である。
定電流源３１の一端を外部から供給される第２の電源■
ＤＤに接続し、他端を安定化回路３２の一端及びＩＧ−
ＦＢＴ Ｔ３０〜ＩＧ−ＦＥＴ ’ｒ、ｎのゲート
及びＩＧ−ＦＥＴ Ｔ３０のソースに接続する。Ｉ
Ｇ−Ｆ ＥＴ Ｔ３０のドレインはＩＧ−ＦＥＴ
Ｔ、、のソースに、ＩＧ−ＦＥＴ Ｔ３１のドレイン
はＩ Ｇ−Ｆ ＥＴ Ｔ３２のソースにというように
、以下、順次同様に接続し、ＩＧ−ＦＥＴＴ５，１のド
レインをＩＧ−ＦＥＴ Ｔ、、のソースに接続する。
ＤＤに接続し、他端を安定化回路３２の一端及びＩＧ−
ＦＢＴ Ｔ３０〜ＩＧ−ＦＥＴ ’ｒ、ｎのゲート
及びＩＧ−ＦＥＴ Ｔ３０のソースに接続する。Ｉ
Ｇ−Ｆ ＥＴ Ｔ３０のドレインはＩＧ−ＦＥＴ
Ｔ、、のソースに、ＩＧ−ＦＥＴ Ｔ３１のドレイン
はＩ Ｇ−Ｆ ＥＴ Ｔ３２のソースにというように
、以下、順次同様に接続し、ＩＧ−ＦＥＴＴ５，１のド
レインをＩＧ−ＦＥＴ Ｔ、、のソースに接続する。
Ｉ Ｇ−Ｆ ＥＴ Ｔ ３１のソースは、Ｉ Ｇ−Ｆ
Ｅ Ｔ Ｔ４ｔのソースに、ＩＧ−ＦＦ、ＴＴ３２
のソースはＩＧ−ＦＥＴ Ｔ４□のソースにというよ
うに、以下、順次同様に接続し、ＩＧ−ＦＥＴ Ｔ３
ｎのソースはＩＧ−ＦＥＴ Ｔ４１．のソースに接続
する。ＩＧ−ＦＥＴ Ｔ’ｓｔのドレインはＩ Ｇ−
Ｆ ＥＴ Ｔ４１のドレインに、ＩＧ−ＦＥＴＴ、２
のドレインはＩＧ−ＦＥＴ Ｔ４□のドレインにとい
うように、以下、順次同様に接続し、ＩＧ・ＦＥＴ Ｔ
３１１のドレインはＩ Ｇ−Ｆ ＥＴ Ｔ４ｎのドレ
インに接続する。ＩＧ−ＦＥＴ Ｔ３ｎ及びＩＧ−Ｆ
ＥＴ ’ｒ、ｒ＋のドレインは第１の電源ＶＳ８に接
続する。入力端子Ｉ４□はＩＧ−ＦＥＴ Ｔ４１のゲ
ートに、入力端子Ｉ４２はＩＧ−ＦＥＴ Ｔ４□のゲ
ートにというように、以下、順次同様に接続し、入力端
子工、ｆｌはＩＧ−ＦＥＴ ’ｒ４ｎのゲートに接続
する。
Ｅ Ｔ Ｔ４ｔのソースに、ＩＧ−ＦＦ、ＴＴ３２
のソースはＩＧ−ＦＥＴ Ｔ４□のソースにというよ
うに、以下、順次同様に接続し、ＩＧ−ＦＥＴ Ｔ３
ｎのソースはＩＧ−ＦＥＴ Ｔ４１．のソースに接続
する。ＩＧ−ＦＥＴ Ｔ’ｓｔのドレインはＩ Ｇ−
Ｆ ＥＴ Ｔ４１のドレインに、ＩＧ−ＦＥＴＴ、２
のドレインはＩＧ−ＦＥＴ Ｔ４□のドレインにとい
うように、以下、順次同様に接続し、ＩＧ・ＦＥＴ Ｔ
３１１のドレインはＩ Ｇ−Ｆ ＥＴ Ｔ４ｎのドレ
インに接続する。ＩＧ−ＦＥＴ Ｔ３ｎ及びＩＧ−Ｆ
ＥＴ ’ｒ、ｒ＋のドレインは第１の電源ＶＳ８に接
続する。入力端子Ｉ４□はＩＧ−ＦＥＴ Ｔ４１のゲ
ートに、入力端子Ｉ４２はＩＧ−ＦＥＴ Ｔ４□のゲ
ートにというように、以下、順次同様に接続し、入力端
子工、ｆｌはＩＧ−ＦＥＴ ’ｒ４ｎのゲートに接続
する。
入力端子Ｉ４１〜Ｉ４ｎが“０”のとき、ＩＧ・ＦＥＴ
Ｔ４１〜ＩＧ−ＦＥＴ Ｔ４ｆｉはＯＦＦになり
、電圧安定化回路３２にＩ Ｇ−Ｆ Ｅ Ｔ Ｔｓｏ
〜ＩＧ−ＦＥＴ Ｔ、イの導通抵抗の和と定電流源３
１により設定される電流１２により一義的に決定される
電圧Ｖ４ｉ）が入力される。入力端子工４゜に′“１″
を与えるとＩＧ−ＦＥＴ Ｔ４．がＯＮになり、電圧
安定化回路３２にＩＧ−ＦＥＴ Ｔ、。〜Ｉ Ｇ−Ｆ
Ｅ Ｔ Ｔｓｆｉ−＋の導通抵抗和と電流１２より
決定される電圧■４．．が入力される。入力端子Ｉ４１
〜Ｉ ４ｎに°°１パを与えるとＩ Ｇ −ＦＥＴＴ４
、〜ＩＧ−ＦＥＴ Ｔ４ｎがＯＮになり、電圧安定化
回路３２にＩ Ｇ−Ｆ ＥＴ Ｔ２Ｏの導通抵抗と電
流１２より決定される電圧Ｖ ４１が入力される。
Ｔ４１〜ＩＧ−ＦＥＴ Ｔ４ｆｉはＯＦＦになり
、電圧安定化回路３２にＩ Ｇ−Ｆ Ｅ Ｔ Ｔｓｏ
〜ＩＧ−ＦＥＴ Ｔ、イの導通抵抗の和と定電流源３
１により設定される電流１２により一義的に決定される
電圧Ｖ４ｉ）が入力される。入力端子工４゜に′“１″
を与えるとＩＧ−ＦＥＴ Ｔ４．がＯＮになり、電圧
安定化回路３２にＩＧ−ＦＥＴ Ｔ、。〜Ｉ Ｇ−Ｆ
Ｅ Ｔ Ｔｓｆｉ−＋の導通抵抗和と電流１２より
決定される電圧■４．．が入力される。入力端子Ｉ４１
〜Ｉ ４ｎに°°１パを与えるとＩ Ｇ −ＦＥＴＴ４
、〜ＩＧ−ＦＥＴ Ｔ４ｎがＯＮになり、電圧安定化
回路３２にＩ Ｇ−Ｆ ＥＴ Ｔ２Ｏの導通抵抗と電
流１２より決定される電圧Ｖ ４１が入力される。
つまり、第１図に示す第１の実施例と同様に、入力端子
Ｉ４１〜Ｉ４ｎを選択することにより電圧安定化回路３
２に入力する電圧を可変できるものである。
Ｉ４１〜Ｉ４ｎを選択することにより電圧安定化回路３
２に入力する電圧を可変できるものである。
第３図は本発明の第３の実施例の回路図で、第１図で説
明した電流−電圧変換回路の一部が異なったもので、Ｐ
チャンネルＩＧ −ＦＥＴで構成した例である。定電流
源４１の一端を外部から供給される第１の電源ＶＳＳに
接続し、他端を安定化回路４２の一端及びＩＧ−ＦＥＴ
Ｔ５ｏ〜ＩＧ−ＦＥＴ ’ｒ６．のゲート及びＩ
Ｇ−ＦＥＴ Ｔ２Ｏのドレインに接続する。ＩＧ−Ｆ
ＥＴ Ｔ２ＯのソースはＩ Ｇ−Ｆ ＥＴ Ｔｓｔ
のドレインに、ＩＧ−ＦＥＴ Ｔ５．のソースは！Ｇ
−ＦＥＴ Ｔ５２のドレインにというように、以下、
順次同様に接続し、ＩＧ−Ｆ Ｅ Ｔ Ｔ ５ｎ −
ｔのソースをＩＧ−ＦＥＴ下５ｎのドレインに接続する
。Ｉ Ｇ −Ｆ ＥＴ Ｔ５１のドレインは、Ｉ Ｇ
−Ｆ ＥＴ Ｔ６１のドレインに、Ｉ Ｇ−Ｆ ＥＴ
Ｔ５２のドレインはＩＧ−ＦＥＴＴ６２のドレイン
にというように、以下、順次同様に接続し、ＩＧ−ＦＥ
Ｔ ’ｒ５ｆｉのドレインはＩＧ・ＦＥＴ Ｔ６ｆ
ｉのドレインに接続する。ＩＧ−ＦＥＴ Ｔ６□〜ＩＧ
−ＦＥＴ ’ｒ６Ｉ、のソース及びＩＧ・ＦＥＴ
’ｒ、ｎのソースは第２の電源ＶＤＤに接続する。入力
端子Ｉ６１はＩ Ｇ −Ｆ ＥＴ Ｔ６１のゲートに
、入力端子Ｉ６２はＩＧ−ＦＥＴ Ｔ６□のゲートに
というように、以下、順次同様に接続し、入力端子Ｉ６
ｎはＩＧ−ＦＥＴ ’ｒ６ｎのゲートに接続する。
明した電流−電圧変換回路の一部が異なったもので、Ｐ
チャンネルＩＧ −ＦＥＴで構成した例である。定電流
源４１の一端を外部から供給される第１の電源ＶＳＳに
接続し、他端を安定化回路４２の一端及びＩＧ−ＦＥＴ
Ｔ５ｏ〜ＩＧ−ＦＥＴ ’ｒ６．のゲート及びＩ
Ｇ−ＦＥＴ Ｔ２Ｏのドレインに接続する。ＩＧ−Ｆ
ＥＴ Ｔ２ＯのソースはＩ Ｇ−Ｆ ＥＴ Ｔｓｔ
のドレインに、ＩＧ−ＦＥＴ Ｔ５．のソースは！Ｇ
−ＦＥＴ Ｔ５２のドレインにというように、以下、
順次同様に接続し、ＩＧ−Ｆ Ｅ Ｔ Ｔ ５ｎ −
ｔのソースをＩＧ−ＦＥＴ下５ｎのドレインに接続する
。Ｉ Ｇ −Ｆ ＥＴ Ｔ５１のドレインは、Ｉ Ｇ
−Ｆ ＥＴ Ｔ６１のドレインに、Ｉ Ｇ−Ｆ ＥＴ
Ｔ５２のドレインはＩＧ−ＦＥＴＴ６２のドレイン
にというように、以下、順次同様に接続し、ＩＧ−ＦＥ
Ｔ ’ｒ５ｆｉのドレインはＩＧ・ＦＥＴ Ｔ６ｆ
ｉのドレインに接続する。ＩＧ−ＦＥＴ Ｔ６□〜ＩＧ
−ＦＥＴ ’ｒ６Ｉ、のソース及びＩＧ・ＦＥＴ
’ｒ、ｎのソースは第２の電源ＶＤＤに接続する。入力
端子Ｉ６１はＩ Ｇ −Ｆ ＥＴ Ｔ６１のゲートに
、入力端子Ｉ６２はＩＧ−ＦＥＴ Ｔ６□のゲートに
というように、以下、順次同様に接続し、入力端子Ｉ６
ｎはＩＧ−ＦＥＴ ’ｒ６ｎのゲートに接続する。
入力端子Ｉ６１〜工６゜が“１′′のとき、ＩＧ−ＦＥ
Ｔ Ｔ６１〜Ｉ Ｇ−Ｆ Ｅ Ｔ Ｔ ６ｎはＯ
ＦＦになり、電圧安定化回路４２にＩＧ−ＦＥＴ Ｔ
３．〜ＩＧ−ＦＥＴ ’ｒ、。の導通抵抗の和と定電
流源４１により設定される電流ｉ３により一義的に決定
される電圧Ｖ６０が入力される。入力端子Ｉ６＋に°゛
０′”を与えるとＩＧ−ＦＥＴ Ｔ６ｆｉがＯＮになり
、電圧安定化回路４２にＩＧ−ＦＥＴ ’ｒ、。〜Ｉ
Ｇ−ＦＥＴ ’ｒ、ゎ−１の導通抵抗の和と電流ｉ３
゛によって決定される電圧■６Ｉ、が入力される。入力
端子Ｉ６１に“０′°を与えるとＩ Ｇ−Ｆ Ｅ Ｔ
Ｔ６１がＯＮになり、電圧安定化回路４２にＩＧ−Ｆ
ＥＴ Ｔ’ｓｏの導通抵抗と電流ｉ３によって決定さ
れる電圧■６、が入力される。つまり、第１図の実施例
と同様に、入力端子Ｉ６１〜Ｉ６ｎを選択することによ
り電圧安定化回路４２に入力する電圧を可変できるもの
である。
Ｔ Ｔ６１〜Ｉ Ｇ−Ｆ Ｅ Ｔ Ｔ ６ｎはＯ
ＦＦになり、電圧安定化回路４２にＩＧ−ＦＥＴ Ｔ
３．〜ＩＧ−ＦＥＴ ’ｒ、。の導通抵抗の和と定電
流源４１により設定される電流ｉ３により一義的に決定
される電圧Ｖ６０が入力される。入力端子Ｉ６＋に°゛
０′”を与えるとＩＧ−ＦＥＴ Ｔ６ｆｉがＯＮになり
、電圧安定化回路４２にＩＧ−ＦＥＴ ’ｒ、。〜Ｉ
Ｇ−ＦＥＴ ’ｒ、ゎ−１の導通抵抗の和と電流ｉ３
゛によって決定される電圧■６Ｉ、が入力される。入力
端子Ｉ６１に“０′°を与えるとＩ Ｇ−Ｆ Ｅ Ｔ
Ｔ６１がＯＮになり、電圧安定化回路４２にＩＧ−Ｆ
ＥＴ Ｔ’ｓｏの導通抵抗と電流ｉ３によって決定さ
れる電圧■６、が入力される。つまり、第１図の実施例
と同様に、入力端子Ｉ６１〜Ｉ６ｎを選択することによ
り電圧安定化回路４２に入力する電圧を可変できるもの
である。
第４図は本発明の第４の実施例の一つで、第３図で説明
した電流−電圧変換回路をＮチャンネルＩＧ−ＦＥＴで
構成した例である。
した電流−電圧変換回路をＮチャンネルＩＧ−ＦＥＴで
構成した例である。
定電流源５１の一端を外部から供給される第２の電源Ｖ
ＤＤに接続し、他端を安定化回路５２の一端及びＩＧ−
ＦＥＴ Ｔ７．〜ＩＧ−ＦＥＴ ’ｒ、ｔｔのゲー
ト及びＩＧ−ＦＥＴ Ｔ２Ｏのソースに接続する。Ｉ
Ｇ−Ｆ Ｅ Ｔ Ｔ ７０のドレインはＩＧ−ＦＥ
Ｔ Ｔフ１のソースに、ＩＧ−ＦＥＴ ７月のドレ
インはＩＧ−ＦＥＴ Ｔ７２のソースにというように、
以下、順次同様に接続し、ＩＧ−ＦＥＴＴ、、、のドレ
インをＩＧ−ＦＥＴ Ｔ７ｎのソースに接続する。Ｉ
Ｇ−ＦＥＴ Ｔ７１のソースは、Ｉ Ｇ−Ｆ Ｅ Ｔ
Ｔａｔのソースに、ＩＧ−ＦＥＴＴ、２のソースは
ＩＧ−ＦＥＴＴ８２のソースにというように、以下、順
次同様に接続し、ＩＧ−ＦＥＴ Ｔ７１１のソースは
ＩＧ−ＦＥＴ Ｔ、ｆｌのソースに接続する。Ｉ Ｇ
−Ｆ ＥＴ Ｔｇｔ〜ＩＧ−ＦＥＴ Ｔ８ｆｉのドレ
イン及びＩ Ｇ−Ｆ Ｅ Ｔ Ｔ ７ｎのドレインは
第１の電源ＶＳＳに接続する。入力端子Ｉ８１はＩ Ｇ
−Ｆ Ｅ Ｔ Ｔａｔのゲートに、入力端子Ｉ８□は
ＩＧ−ＦＥＴ ’ｒ、□のゲートにというように、以
下、順次同様に接続し、入力端子Ｉ８．．はＩＧ、ＦＥ
Ｔ Ｔ、１１のゲートに接続する。
ＤＤに接続し、他端を安定化回路５２の一端及びＩＧ−
ＦＥＴ Ｔ７．〜ＩＧ−ＦＥＴ ’ｒ、ｔｔのゲー
ト及びＩＧ−ＦＥＴ Ｔ２Ｏのソースに接続する。Ｉ
Ｇ−Ｆ Ｅ Ｔ Ｔ ７０のドレインはＩＧ−ＦＥ
Ｔ Ｔフ１のソースに、ＩＧ−ＦＥＴ ７月のドレ
インはＩＧ−ＦＥＴ Ｔ７２のソースにというように、
以下、順次同様に接続し、ＩＧ−ＦＥＴＴ、、、のドレ
インをＩＧ−ＦＥＴ Ｔ７ｎのソースに接続する。Ｉ
Ｇ−ＦＥＴ Ｔ７１のソースは、Ｉ Ｇ−Ｆ Ｅ Ｔ
Ｔａｔのソースに、ＩＧ−ＦＥＴＴ、２のソースは
ＩＧ−ＦＥＴＴ８２のソースにというように、以下、順
次同様に接続し、ＩＧ−ＦＥＴ Ｔ７１１のソースは
ＩＧ−ＦＥＴ Ｔ、ｆｌのソースに接続する。Ｉ Ｇ
−Ｆ ＥＴ Ｔｇｔ〜ＩＧ−ＦＥＴ Ｔ８ｆｉのドレ
イン及びＩ Ｇ−Ｆ Ｅ Ｔ Ｔ ７ｎのドレインは
第１の電源ＶＳＳに接続する。入力端子Ｉ８１はＩ Ｇ
−Ｆ Ｅ Ｔ Ｔａｔのゲートに、入力端子Ｉ８□は
ＩＧ−ＦＥＴ ’ｒ、□のゲートにというように、以
下、順次同様に接続し、入力端子Ｉ８．．はＩＧ、ＦＥ
Ｔ Ｔ、１１のゲートに接続する。
入力端子Ｉ８１〜Ｉ８ｎが“°０”のとき、ＩＧ−ＦＥ
Ｔ Ｔ８１〜工Ｇ−ＦＥＴ Ｔ８ｆｉはＯＦＦになり、
電圧安定化回路５２にＩＧ−ＦＥＴ Ｔ７ｏ〜ＩＧ−Ｆ
ＥＴ ７７ｍの導通抵抗の和と定電流源５１により設
定される電流ｉ４により一義的に決定される電圧Ｖ８０
が入力される。入力端子Ｉ８ｎにＩＩ Ｉ ＩＩを与え
るとＩＧ−ＦＥＴ Ｔ８ｎがＯＮになり、電圧安定化
回路５２にＩ Ｇ−Ｆ Ｅ Ｔ Ｔ７ｏ〜ＩＧ−ＦＥ
Ｔ Ｉ７．、の導通抵抗の和と電流ｉ４によって決定
される電圧■８ゎが入力される。入力端子■８□に“１
″を与えるとＩＧ−ＦＥＴ Ｉ８゜がＯＮになり、電
圧安定化回路５２にＩＧ−ＦＥＴ Ｉ７０の導通抵抗
と電流ｉ４によって決定される電圧Ｖ８１が入力される
。つまり、第１図の実施例と同様に、入力端子ｒｓ＋〜
Ｉ８ｎを選択することにより電圧安定化回路５２に入力
する電圧を可変にできるものである。
Ｔ Ｔ８１〜工Ｇ−ＦＥＴ Ｔ８ｆｉはＯＦＦになり、
電圧安定化回路５２にＩＧ−ＦＥＴ Ｔ７ｏ〜ＩＧ−Ｆ
ＥＴ ７７ｍの導通抵抗の和と定電流源５１により設
定される電流ｉ４により一義的に決定される電圧Ｖ８０
が入力される。入力端子Ｉ８ｎにＩＩ Ｉ ＩＩを与え
るとＩＧ−ＦＥＴ Ｔ８ｎがＯＮになり、電圧安定化
回路５２にＩ Ｇ−Ｆ Ｅ Ｔ Ｔ７ｏ〜ＩＧ−ＦＥ
Ｔ Ｉ７．、の導通抵抗の和と電流ｉ４によって決定
される電圧■８ゎが入力される。入力端子■８□に“１
″を与えるとＩＧ−ＦＥＴ Ｉ８゜がＯＮになり、電
圧安定化回路５２にＩＧ−ＦＥＴ Ｉ７０の導通抵抗
と電流ｉ４によって決定される電圧Ｖ８１が入力される
。つまり、第１図の実施例と同様に、入力端子ｒｓ＋〜
Ｉ８ｎを選択することにより電圧安定化回路５２に入力
する電圧を可変にできるものである。
上述の第１〜第４の実施例において、集積回路装置の内
部に設けた記憶回路等の論理出力を入力端子Ｉ２１〜Ｉ
２ｎ＋ Ｉ４１〜Ｉ４ｎ＋Ｉａｔ〜Ｉ６ｎ＋Ｉ８１
〜Ｉ８ａに接続することにより記憶回路等の状態に応じ
た定電圧出力を得ることができる。記憶回路の記憶内容
は、小型腕時計や電子計算機を組み立てた後に電気的特
性等を検査しながら設定することにより容易に定電圧源
の出力電圧を調節することができる。
部に設けた記憶回路等の論理出力を入力端子Ｉ２１〜Ｉ
２ｎ＋ Ｉ４１〜Ｉ４ｎ＋Ｉａｔ〜Ｉ６ｎ＋Ｉ８１
〜Ｉ８ａに接続することにより記憶回路等の状態に応じ
た定電圧出力を得ることができる。記憶回路の記憶内容
は、小型腕時計や電子計算機を組み立てた後に電気的特
性等を検査しながら設定することにより容易に定電圧源
の出力電圧を調節することができる。
また、入力端子Ｉ ２、〜Ｉ ２ｎ、 Ｉ ４、〜Ｉ
４ｎ＋ Ｉ ６１〜工。ｎ＋１８１〜Ｉ８．、の信
号を集積回路装置の内部に記憶回路等により与える代わ
りに、集積回路装置に入力端子を設けることにより、集
積回路装置の外部から信号を加え、入力端子工２□〜工
２□。
４ｎ＋ Ｉ ６１〜工。ｎ＋１８１〜Ｉ８．、の信
号を集積回路装置の内部に記憶回路等により与える代わ
りに、集積回路装置に入力端子を設けることにより、集
積回路装置の外部から信号を加え、入力端子工２□〜工
２□。
Ｉ４１″−Ｉ ４ｎ、 Ｉ ６１＝ Ｉ ６１１１
Ｉ ８１〜Ｉ８ｎに“°１”または″０°′を与え、
定電圧電源の出力電圧を可変することも可能であること
は言うまでもない。
Ｉ ８１〜Ｉ８ｎに“°１”または″０°′を与え、
定電圧電源の出力電圧を可変することも可能であること
は言うまでもない。
以上説明したように本発明は、出力電圧が可変で、出力
電圧を調節することができるという効果がある。
電圧を調節することができるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の集積回路装置内に内
蔵される定電圧電源の回路図である。 １１．２１，３１，４１．５１・・・定電流源、１２．
２２，３２，４２．５２・・・電圧安定化回路、１３
・・・負荷回路、Ｔｌｏ％Ｔ１ｎ、 ７’２１〜Ｔ２．
、Ｔ、。 〜’ｒ５ｎ、 Ｉ６．〜Ｔ６．・ｐチャンネルＩＧ−Ｆ
ＥＴ、Ｔ３０〜Ｔ３ＩＩ・Ｔ ４１％ Ｔ ４ｎ・Ｔ７
０〜Ｔ７１Ｔ８１〜Ｔ８ｎ・・・ＮチャンネルＩ Ｇ−
Ｆ Ｅ Ｔ 、 Ｉ ２１〜Ｉ ２１１１１４１〜Ｉ４
ｃ＋、Ｉ６１〜ｌ６１１＋Ｉ８１〜１８ｎ・・・入力端
子。 ｔ″ 代理人 弁理士 内 原 晋く 第 １１！ｒ 第 ２ 町 ＃ ３ 回
本発明の第２の実施例を示す回路図、第３図は本発明の
第３の実施例を示す回路図、第４図は本発明の第４の実
施例を示す回路図、第５図は従来の集積回路装置内に内
蔵される定電圧電源の回路図である。 １１．２１，３１，４１．５１・・・定電流源、１２．
２２，３２，４２．５２・・・電圧安定化回路、１３
・・・負荷回路、Ｔｌｏ％Ｔ１ｎ、 ７’２１〜Ｔ２．
、Ｔ、。 〜’ｒ５ｎ、 Ｉ６．〜Ｔ６．・ｐチャンネルＩＧ−Ｆ
ＥＴ、Ｔ３０〜Ｔ３ＩＩ・Ｔ ４１％ Ｔ ４ｎ・Ｔ７
０〜Ｔ７１Ｔ８１〜Ｔ８ｎ・・・ＮチャンネルＩ Ｇ−
Ｆ Ｅ Ｔ 、 Ｉ ２１〜Ｉ ２１１１１４１〜Ｉ４
ｃ＋、Ｉ６１〜ｌ６１１＋Ｉ８１〜１８ｎ・・・入力端
子。 ｔ″ 代理人 弁理士 内 原 晋く 第 １１！ｒ 第 ２ 町 ＃ ３ 回
Claims (3)
- （１）一端が第１の電源に接続された定電流源と、この
定電流源の他端と第２の電源の間に直列に接続された複
数個の第１の絶縁ゲート型電界効果トランジスタと、前
記定電流源の他端に接続された電圧安定化回路と、コン
トロール信号を受けて前記定電流源の他端と前記第２の
電源の間の抵抗値を変化させる可変手段とを含むことを
特徴とする定電圧電源装置。 - （２）可変手段は第１の絶縁ゲート型電界効果トランジ
スタの１または２以上のものに並列して接続されそれぞ
れが対応するコントロール信号により導通非導通を制御
され導通抵抗が前記第１の絶縁ゲート型電界効果トラン
ジスタよりも小さい１または２以上の第２の絶縁ゲート
型電界効果トランジスタからなる特許請求の範囲第１項
記載の定電圧電源装置。 - （３）可変手段はそれぞれが第１の絶縁ゲート型電界効
果トランジスタの相互の接続点と前記第２の電源の間に
設けられ対応するコントロール信号により導通非導通を
制御され導通抵抗が前記第１の絶縁ゲート型電界効果ト
ランジスタよりも小さい１または２以上の第３の絶縁ゲ
ート型電界効果トランジスタからなる特許請求の範囲第
１項記載の定電圧電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088285A JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088285A JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253421A true JPS63253421A (ja) | 1988-10-20 |
| JP2541543B2 JP2541543B2 (ja) | 1996-10-09 |
Family
ID=13938636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088285A Expired - Lifetime JP2541543B2 (ja) | 1987-04-09 | 1987-04-09 | 定電圧電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541543B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323630B1 (en) | 1997-07-29 | 2001-11-27 | Hironori Banba | Reference voltage generation circuit and reference current generation circuit |
| CN105159375A (zh) * | 2015-09-23 | 2015-12-16 | 湖南工业大学 | 一种恒流电路分压的直流辅助电源 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361044A (en) * | 1976-11-15 | 1978-06-01 | Hitachi Ltd | Circuit for supplying reference voltage |
-
1987
- 1987-04-09 JP JP62088285A patent/JP2541543B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5361044A (en) * | 1976-11-15 | 1978-06-01 | Hitachi Ltd | Circuit for supplying reference voltage |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323630B1 (en) | 1997-07-29 | 2001-11-27 | Hironori Banba | Reference voltage generation circuit and reference current generation circuit |
| CN105159375A (zh) * | 2015-09-23 | 2015-12-16 | 湖南工业大学 | 一种恒流电路分压的直流辅助电源 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541543B2 (ja) | 1996-10-09 |
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