JPH09181540A - 高対称性の双方向電流源 - Google Patents
高対称性の双方向電流源Info
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- JPH09181540A JPH09181540A JP8298533A JP29853396A JPH09181540A JP H09181540 A JPH09181540 A JP H09181540A JP 8298533 A JP8298533 A JP 8298533A JP 29853396 A JP29853396 A JP 29853396A JP H09181540 A JPH09181540 A JP H09181540A
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
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Abstract
(57)【要約】
【課題】 全出力電圧レンジに渡って正確に等しいソー
ス電流およびシンク電流を発生する多方向電流源を提供
する。 【解決手段】 ＭＯＳＦＥＴ技術で、第１と第２の電源
電圧（Ｖｄｄ，Ｇｎｄ）の間にバイアスされる高対称性
の双方向電流源（１８）は、新規な回路（１９）と、一
般的なスイッチング回路（１２）とを備えている。スイ
ッチング回路は、並列な２つのコンプリメンタルＦＥＴ
デバイス対よりなり、それらの共通ノード間に、単位利
得演算増幅器が接続される。前記新規な回路は、演算増
幅器をベースにした回路（ＯＰ２，Ｒ）を有し、その正
の入力端子は中間ノード（２０）に接続され、負の入力
端子は共通ノードの１つ（１５）に接続され、出力は、
第２のミラーデバイス（Ｔ１２）のゲートと、出力デバ
イス（Ｔ５）のゲートとによって形成されたノード（２
１）に接続され、ノード１４，１５，２０間に電位差が
ないようにする。
ス電流およびシンク電流を発生する多方向電流源を提供
する。 【解決手段】 ＭＯＳＦＥＴ技術で、第１と第２の電源
電圧（Ｖｄｄ，Ｇｎｄ）の間にバイアスされる高対称性
の双方向電流源（１８）は、新規な回路（１９）と、一
般的なスイッチング回路（１２）とを備えている。スイ
ッチング回路は、並列な２つのコンプリメンタルＦＥＴ
デバイス対よりなり、それらの共通ノード間に、単位利
得演算増幅器が接続される。前記新規な回路は、演算増
幅器をベースにした回路（ＯＰ２，Ｒ）を有し、その正
の入力端子は中間ノード（２０）に接続され、負の入力
端子は共通ノードの１つ（１５）に接続され、出力は、
第２のミラーデバイス（Ｔ１２）のゲートと、出力デバ
イス（Ｔ５）のゲートとによって形成されたノード（２
１）に接続され、ノード１４，１５，２０間に電位差が
ないようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には電流
源、具体的には高対称性の双方向電流源に関するもので
ある。正確に同一の値（所定の基準電流にほぼ等しい）
を有するソース電流およびシンク電流が、従来の双方向
電流源の電流発生部において実施された回路の改良によ
って、出力電圧の大きな範囲（レンジ）にわたって得ら
れる。
源、具体的には高対称性の双方向電流源に関するもので
ある。正確に同一の値（所定の基準電流にほぼ等しい）
を有するソース電流およびシンク電流が、従来の双方向
電流源の電流発生部において実施された回路の改良によ
って、出力電圧の大きな範囲（レンジ）にわたって得ら
れる。
【０００２】
【従来の技術】図１は、第１の電源電圧と第２の電源電
圧と（以下、それぞれＶｄｄおよびグランドＧｎｄと言
う）の間でバイアスされた従来の双方向電流源の代表的
な例を示す。図１において、双方向電流源１０は、基本
的に、２つの基本回路、すなわち双方向電流発生器１１
とスイッチング回路１２とから構成されている。スイッ
チング回路は、文献“Ａ ＰＬＬ Ｃｌｏｃｋ Ｇｅｎ
ｅｒａｔｏｒ ｗｉｔｈ５ ｔｏ １１０ ＭＨｚ ｏ
ｆ Ｌｏｃｋ Ｒａｎｇｅ ｆｏｒ Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒｓ”，ＩＥＥＥ ＩＳＣＣ，ｖｏｌ．２
７，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ９２（図６参照）
に記載されている。双方向電流発生器１１は、基準電流
Ｉｒｅｆを発生する電流源１３と、５個のＦＥＴデバイ
スＴ１〜Ｔ５とから構成されている。基準電流Ｉｒｅｆ
は、バンドギャップ基準、ＭＯＳしきい値電圧、または
外部抵抗を含むような既知の回路手段によって発生され
る。ＰＦＥＴデバイスＴ１，Ｔ２よりなる第１の電流ミ
ラー回路は、基準電流Ｉｒｅｆをミラーし、ＰＦＥＴデ
バイスＴ２のソース電流Ｉ+ をＩ+ ＝Ｉｒｅｆのように
決定する。ＦＥＴデバイスＴ１，Ｔ３，Ｔ４，Ｔ５より
なる第２の電流ミラー回路は、基準電流Ｉｒｅｆをミラ
ーし、ＮＦＥＴデバイスＴ５のシンク電流Ｉ-をＩ- ＝
Ｉｒｅｆのように決定する。ダイオード接続ＰＦＥＴデ
バイスＴ１は、基準電流Ｉｒｅｆを、ＰＦＥＴデバイス
Ｔ２のゲートをバイアスする基準電圧Ｖｒｅｆｐに変換
することに留意すべきである。ＰＦＥＴデバイスＴ３お
よびダイオード接続ＮＦＥＴデバイスＴ４は、ＮＦＥＴ
デバイスＴ５のゲートをバイアスする基準電圧Ｖｒｅｆ
ｎを発生する。両方の電流ミラーに共通のＰＦＥＴ１
は、基本デバイスと称する。ＦＥＴデバイスＴ３および
Ｔ４は、それぞれ、第１のミラーデバイスおよび第２の
ミラーデバイスと称する。
圧と（以下、それぞれＶｄｄおよびグランドＧｎｄと言
う）の間でバイアスされた従来の双方向電流源の代表的
な例を示す。図１において、双方向電流源１０は、基本
的に、２つの基本回路、すなわち双方向電流発生器１１
とスイッチング回路１２とから構成されている。スイッ
チング回路は、文献“Ａ ＰＬＬ Ｃｌｏｃｋ Ｇｅｎ
ｅｒａｔｏｒ ｗｉｔｈ５ ｔｏ １１０ ＭＨｚ ｏ
ｆ Ｌｏｃｋ Ｒａｎｇｅ ｆｏｒ Ｍｉｃｒｏｐｒｏ
ｃｅｓｓｏｒｓ”，ＩＥＥＥ ＩＳＣＣ，ｖｏｌ．２
７，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ９２（図６参照）
に記載されている。双方向電流発生器１１は、基準電流
Ｉｒｅｆを発生する電流源１３と、５個のＦＥＴデバイ
スＴ１〜Ｔ５とから構成されている。基準電流Ｉｒｅｆ
は、バンドギャップ基準、ＭＯＳしきい値電圧、または
外部抵抗を含むような既知の回路手段によって発生され
る。ＰＦＥＴデバイスＴ１，Ｔ２よりなる第１の電流ミ
ラー回路は、基準電流Ｉｒｅｆをミラーし、ＰＦＥＴデ
バイスＴ２のソース電流Ｉ+ をＩ+ ＝Ｉｒｅｆのように
決定する。ＦＥＴデバイスＴ１，Ｔ３，Ｔ４，Ｔ５より
なる第２の電流ミラー回路は、基準電流Ｉｒｅｆをミラ
ーし、ＮＦＥＴデバイスＴ５のシンク電流Ｉ-をＩ- ＝
Ｉｒｅｆのように決定する。ダイオード接続ＰＦＥＴデ
バイスＴ１は、基準電流Ｉｒｅｆを、ＰＦＥＴデバイス
Ｔ２のゲートをバイアスする基準電圧Ｖｒｅｆｐに変換
することに留意すべきである。ＰＦＥＴデバイスＴ３お
よびダイオード接続ＮＦＥＴデバイスＴ４は、ＮＦＥＴ
デバイスＴ５のゲートをバイアスする基準電圧Ｖｒｅｆ
ｎを発生する。両方の電流ミラーに共通のＰＦＥＴ１
は、基本デバイスと称する。ＦＥＴデバイスＴ３および
Ｔ４は、それぞれ、第１のミラーデバイスおよび第２の
ミラーデバイスと称する。
【０００３】スイッチング回路１２は、２個のコンプリ
メンタリＦＥＴデバイスＴ６，Ｔ７と２個のコンプリメ
ンタリＦＥＴデバイスＴ８，Ｔ９とよりなる。ＦＥＴデ
バイスＴ６，Ｔ７は、これらの間に接続された第１のノ
ード１４を有する第１のサブ・ブランチに直列に接続さ
れており、ＦＥＴデバイスＴ８，Ｔ９は、これらの間に
接続された第２のノード１５を有する第２のサブ・ブラ
ンチに直列に接続されている。これら２対のコンプリメ
ンタリＦＥＴデバイスは、並列に接続され、それぞれ、
第３および第４のノード１６，１７で、ＰＦＥＴデバイ
スＴ２およびＮＦＥＴデバイスＴ５のドレインに接続さ
れている。演算増幅器（オペアンプ）ＯＰ１は、一方で
はＦＥＴデバイスＴ６，Ｔ７のドレインによって形成さ
れた第１のノード１４と、他方ではＦＥＴデバイスＴ
８，Ｔ９のドレインによって形成された第２のノード１
５との間に接続されている。オペアンプＯＰ１（その利
得は１に等しい）の目的は、ノード１４（以降、出力ノ
ードと称する）およびノード１５に、同一の電位を保持
することにある。２つの制御信号ＶｕｐおよびＶｄｎを
用いて、出力ノード１４での出力電流Ｉｏｕｔとして、
ソース電流Ｉ+ またはシンク電流Ｉ- のいずれかに切り
換える。これらの信号ＶｕｐおよびＶｄｎは、図１に示
すようにスイッチング回路１２を形成する２対のコンプ
リメンタルＦＥＴデバイスの適切なゲートに供給され
る。例えば、信号Ｖｕｐ+ がローで、信号Ｖｄｎ+ がハ
イのとき、Ｉｏｕｔ＝Ｉ- である。信号ＶｕｐおよびＶ
ｄｎは、同時にハイになることはできないことに注意す
べきである。出力電圧Ｖｏｕｔは、出力ノード１４とグ
ランドＧｎｄとの間の電位差である。一方では電流源１
３およびＰＦＥＴデバイスＴ１が、他方ではＦＥＴデバ
イスＴ３およびＴ４とが、それぞれ、電流源１０の第１
および第２のブランチを形成する。電流発生器１１の出
力ＦＥＴデバイスＴ２およびＴ５と、スイッチング回路
１２の並列のＦＥＴデバイスＴ６／Ｔ７およびＴ８／Ｔ
９とは、出力ブランチと称せられる電流源１０の第３の
ブランチを形成する。
メンタリＦＥＴデバイスＴ６，Ｔ７と２個のコンプリメ
ンタリＦＥＴデバイスＴ８，Ｔ９とよりなる。ＦＥＴデ
バイスＴ６，Ｔ７は、これらの間に接続された第１のノ
ード１４を有する第１のサブ・ブランチに直列に接続さ
れており、ＦＥＴデバイスＴ８，Ｔ９は、これらの間に
接続された第２のノード１５を有する第２のサブ・ブラ
ンチに直列に接続されている。これら２対のコンプリメ
ンタリＦＥＴデバイスは、並列に接続され、それぞれ、
第３および第４のノード１６，１７で、ＰＦＥＴデバイ
スＴ２およびＮＦＥＴデバイスＴ５のドレインに接続さ
れている。演算増幅器（オペアンプ）ＯＰ１は、一方で
はＦＥＴデバイスＴ６，Ｔ７のドレインによって形成さ
れた第１のノード１４と、他方ではＦＥＴデバイスＴ
８，Ｔ９のドレインによって形成された第２のノード１
５との間に接続されている。オペアンプＯＰ１（その利
得は１に等しい）の目的は、ノード１４（以降、出力ノ
ードと称する）およびノード１５に、同一の電位を保持
することにある。２つの制御信号ＶｕｐおよびＶｄｎを
用いて、出力ノード１４での出力電流Ｉｏｕｔとして、
ソース電流Ｉ+ またはシンク電流Ｉ- のいずれかに切り
換える。これらの信号ＶｕｐおよびＶｄｎは、図１に示
すようにスイッチング回路１２を形成する２対のコンプ
リメンタルＦＥＴデバイスの適切なゲートに供給され
る。例えば、信号Ｖｕｐ+ がローで、信号Ｖｄｎ+ がハ
イのとき、Ｉｏｕｔ＝Ｉ- である。信号ＶｕｐおよびＶ
ｄｎは、同時にハイになることはできないことに注意す
べきである。出力電圧Ｖｏｕｔは、出力ノード１４とグ
ランドＧｎｄとの間の電位差である。一方では電流源１
３およびＰＦＥＴデバイスＴ１が、他方ではＦＥＴデバ
イスＴ３およびＴ４とが、それぞれ、電流源１０の第１
および第２のブランチを形成する。電流発生器１１の出
力ＦＥＴデバイスＴ２およびＴ５と、スイッチング回路
１２の並列のＦＥＴデバイスＴ６／Ｔ７およびＴ８／Ｔ
９とは、出力ブランチと称せられる電流源１０の第３の
ブランチを形成する。
【０００４】図１に示される双方向電流源１０は、いく
つかの欠点を有している。本質的に、電流源１０によっ
て出力ノード１４から発生されるソース電流およびシン
ク電流は、基準電流Ｉｒｅｆに等しくなく、さらには出
力電圧Ｖｏｕｔの全動作レンジにわたって異なる値を有
している。製造プロセスに固有のＦＥＴデバイスＴ１〜
Ｔ５の間に存在するミスマッチを、簡単にするために無
視するならば、これらの不一致に対する主な理由は以下
のように説明される。ダイオード接続ＰＦＥＴデバイス
Ｔ１およびＰＦＥＴデバイスＴ２は、同じドレイン電位
を有さないので、ソース電流Ｉ+ は、Ｉｒｅｆとは異な
っている。ＰＦＥＴデバイスＴ１は、Ｖｄｄに近いドレ
イン電位を有し、ＰＦＥＴデバイスＴ２は、Ｇｎｄに近
いドレイン電位を有している。さらに、この効果は、第
１の電源電圧Ｖｄｄにかなり依存している。同様に、こ
の電流は、出力電圧Ｖｏｕｔに依存している。他方、Ｎ
ＦＥＴデバイスＴ７を流れるシンク電流Ｉ-1は、ＮＦＥ
ＴデバイスＴ４を流れる電流（すでにＩｒｅｆとは異な
っている）とは異なっている。というのは、これらデバ
イス間にドレイン電位差が存在するからである。同様
に、この電流は、出力電圧Ｖｏｕｔに依存している。す
べてのこれらの電位差が、なぜソース電流およびシンク
電流が互いに異なり、基準電流Ｉｒｅｆとは異なり、お
よびなぜこの効果が出力電圧Ｖｏｕｔに強く依存するの
かを、主に説明している。
つかの欠点を有している。本質的に、電流源１０によっ
て出力ノード１４から発生されるソース電流およびシン
ク電流は、基準電流Ｉｒｅｆに等しくなく、さらには出
力電圧Ｖｏｕｔの全動作レンジにわたって異なる値を有
している。製造プロセスに固有のＦＥＴデバイスＴ１〜
Ｔ５の間に存在するミスマッチを、簡単にするために無
視するならば、これらの不一致に対する主な理由は以下
のように説明される。ダイオード接続ＰＦＥＴデバイス
Ｔ１およびＰＦＥＴデバイスＴ２は、同じドレイン電位
を有さないので、ソース電流Ｉ+ は、Ｉｒｅｆとは異な
っている。ＰＦＥＴデバイスＴ１は、Ｖｄｄに近いドレ
イン電位を有し、ＰＦＥＴデバイスＴ２は、Ｇｎｄに近
いドレイン電位を有している。さらに、この効果は、第
１の電源電圧Ｖｄｄにかなり依存している。同様に、こ
の電流は、出力電圧Ｖｏｕｔに依存している。他方、Ｎ
ＦＥＴデバイスＴ７を流れるシンク電流Ｉ-1は、ＮＦＥ
ＴデバイスＴ４を流れる電流（すでにＩｒｅｆとは異な
っている）とは異なっている。というのは、これらデバ
イス間にドレイン電位差が存在するからである。同様
に、この電流は、出力電圧Ｖｏｕｔに依存している。す
べてのこれらの電位差が、なぜソース電流およびシンク
電流が互いに異なり、基準電流Ｉｒｅｆとは異なり、お
よびなぜこの効果が出力電圧Ｖｏｕｔに強く依存するの
かを、主に説明している。
【０００５】図２は、Ｖｄｄ＝３．３Ｖ，Ｉｒｅｆ＝５
０μＡの場合に、出力電圧Ｖｏｕｔ（ボルト）に対し、
双方向電流源１０の出力ノード１４でのソース電流Ｉ+
およびシンク電流Ｉ- （μＡ）のプロットを示す。図２
から明らかなように、これらの電流は、１．２Ｖにほぼ
等しい１つの出力電圧Ｖｏｕｔの１つのみに対して同じ
であり、この値に対してのみＩ+ ＝Ｉ- ＝Ｉｒｅｆとな
る。さらに、これらのソース電流およびシンク電流は、
高い非対称性を示す。例えば、領域III においては、電
流Ｉ+ は、非常に速く０に減少し、シンク電流Ｉ- はむ
しろ一定になる。これは、領域III においては、ＰＦＥ
ＴデバイスＴ２，Ｔ６がそれらの線形領域に入り、ＮＦ
ＥＴデバイスＴ５，Ｔ７はそれらの飽和領域にあるとい
う事実による。
０μＡの場合に、出力電圧Ｖｏｕｔ（ボルト）に対し、
双方向電流源１０の出力ノード１４でのソース電流Ｉ+
およびシンク電流Ｉ- （μＡ）のプロットを示す。図２
から明らかなように、これらの電流は、１．２Ｖにほぼ
等しい１つの出力電圧Ｖｏｕｔの１つのみに対して同じ
であり、この値に対してのみＩ+ ＝Ｉ- ＝Ｉｒｅｆとな
る。さらに、これらのソース電流およびシンク電流は、
高い非対称性を示す。例えば、領域III においては、電
流Ｉ+ は、非常に速く０に減少し、シンク電流Ｉ- はむ
しろ一定になる。これは、領域III においては、ＰＦＥ
ＴデバイスＴ２，Ｔ６がそれらの線形領域に入り、ＮＦ
ＥＴデバイスＴ５，Ｔ７はそれらの飽和領域にあるとい
う事実による。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
主な目的は、高対称性の双方向電流源であって、等しい
ソース電流およびシンク電流、およびほぼ全出力電圧レ
ンジにわたって正確に等しいソース電流およびシンク電
流を発生する双方向電流源を提供することにある。
主な目的は、高対称性の双方向電流源であって、等しい
ソース電流およびシンク電流、およびほぼ全出力電圧レ
ンジにわたって正確に等しいソース電流およびシンク電
流を発生する双方向電流源を提供することにある。
【０００７】本発明の他の目的は、高対称性の双方向電
流源であって、ＦＥＴデバイス間の電位差、および従来
の双方向電流源に存在する強い出力電圧依存性を排除で
きる双方向電流源を提供することにある。
流源であって、ＦＥＴデバイス間の電位差、および従来
の双方向電流源に存在する強い出力電圧依存性を排除で
きる双方向電流源を提供することにある。
【０００８】本発明のさらに他の目的は、高対称性の双
方向電流源であって、第１の電源電圧と第２の電源電圧
との間のすべての経路のすべてのインピーダンスが、そ
れらの間の良好なインピーダンス・マッチングのため
に、ブランチに関係なく等しい双方向電流源を提供する
ことにある。
方向電流源であって、第１の電源電圧と第２の電源電圧
との間のすべての経路のすべてのインピーダンスが、そ
れらの間の良好なインピーダンス・マッチングのため
に、ブランチに関係なく等しい双方向電流源を提供する
ことにある。
【０００９】
【課題を解決するための手段】したがって本発明によれ
ば、ほぼ全出力電圧レンジにわたって、ソース電流とシ
ンク電流とを同一にする高対称性の双方向電流源が提供
される。さらに、これらソース電流およびシンク電流
は、高精度で基準電流と同一にされる。基本的には、第
１の電源電圧と第２の電源電圧との間にバイアスされた
３つのブランチよりなる従来の双方向電流源の電流発生
器部分に、改良された回路手段が与えられる。第１のブ
ランチは、直列に接続された、ダイオード接続基本ＰＦ
ＥＴデバイスと、基準電流を発生する電流源とからな
る。本発明の第１の特徴によれば、第２のブランチは、
前記基本ＰＦＥＴデバイスのゲートにゲートが接続され
た第１のミラーＰＦＥＴデバイスと、間に中間ノードが
接続された、第１および第２の抵抗接続コンプリメンタ
ルＦＥＴデバイスと、第２のミラーＮＦＥＴデバイスと
が直列に接続されて形成される。第３のブランチすなわ
ち出力ブランチは、第１および第２の出力デバイスと、
これらデバイス間に接続されたスイッチング回路とから
形成されている。第１の出力デバイスのソースは、前記
第１の電源電圧に接続され、ゲートは、前記基本ＰＦＥ
Ｔデバイスのゲートに接続されて、ソース電流を発生す
るドレインに、基準電流に等しい電流を流す。第２の出
力デバイスのソースは、前記第２の電源電圧に接続さ
れ、ゲートは前記第２ミラーデバイスのゲートに接続さ
れて、シンク電流を発生するドレインに、基準電流に等
しい電流を流す。典型的には、スイッチング回路は、２
つの並列のコンプリメンタルＦＥＴデバイス対よりな
り、それらの共通ノードの電位平衡のために、共通ノー
ド間に単位利得演算増幅器が接続されている。このスイ
ッチング回路は、前記第１の出力デバイスのドレイン
と、前記第２の出力デバイスのドレインとの間に接続さ
れ、ソース電流またはシンク電流を選択して、出力電流
として、電流源の出力ノードに出力する。同じ数のＦＥ
Ｔデバイスを有する第２のブランチおよび出力ブランチ
よりなるＦＥＴデバイスのサイズを適切に構成すること
によって、これらブランチの間に、良好なインピーダン
ス・マッチングを得ることができる。さらに、本発明の
第２の特徴によれば、演算増幅器をベースとした回路を
接続し、その第１の入力端子を、前記並列のＦＥＴデバ
イス対によって形成される前記共通ノードの１つ（出力
ノードではない）に接続し、第２の入力を、前記中間ノ
ードに接続し、出力を、前記第２の出力デバイスのゲー
トと前記第２のミラーデバイスのゲートとによって形成
される共通ノードに接続して、入力端子間に電位差がな
いようにする。
ば、ほぼ全出力電圧レンジにわたって、ソース電流とシ
ンク電流とを同一にする高対称性の双方向電流源が提供
される。さらに、これらソース電流およびシンク電流
は、高精度で基準電流と同一にされる。基本的には、第
１の電源電圧と第２の電源電圧との間にバイアスされた
３つのブランチよりなる従来の双方向電流源の電流発生
器部分に、改良された回路手段が与えられる。第１のブ
ランチは、直列に接続された、ダイオード接続基本ＰＦ
ＥＴデバイスと、基準電流を発生する電流源とからな
る。本発明の第１の特徴によれば、第２のブランチは、
前記基本ＰＦＥＴデバイスのゲートにゲートが接続され
た第１のミラーＰＦＥＴデバイスと、間に中間ノードが
接続された、第１および第２の抵抗接続コンプリメンタ
ルＦＥＴデバイスと、第２のミラーＮＦＥＴデバイスと
が直列に接続されて形成される。第３のブランチすなわ
ち出力ブランチは、第１および第２の出力デバイスと、
これらデバイス間に接続されたスイッチング回路とから
形成されている。第１の出力デバイスのソースは、前記
第１の電源電圧に接続され、ゲートは、前記基本ＰＦＥ
Ｔデバイスのゲートに接続されて、ソース電流を発生す
るドレインに、基準電流に等しい電流を流す。第２の出
力デバイスのソースは、前記第２の電源電圧に接続さ
れ、ゲートは前記第２ミラーデバイスのゲートに接続さ
れて、シンク電流を発生するドレインに、基準電流に等
しい電流を流す。典型的には、スイッチング回路は、２
つの並列のコンプリメンタルＦＥＴデバイス対よりな
り、それらの共通ノードの電位平衡のために、共通ノー
ド間に単位利得演算増幅器が接続されている。このスイ
ッチング回路は、前記第１の出力デバイスのドレイン
と、前記第２の出力デバイスのドレインとの間に接続さ
れ、ソース電流またはシンク電流を選択して、出力電流
として、電流源の出力ノードに出力する。同じ数のＦＥ
Ｔデバイスを有する第２のブランチおよび出力ブランチ
よりなるＦＥＴデバイスのサイズを適切に構成すること
によって、これらブランチの間に、良好なインピーダン
ス・マッチングを得ることができる。さらに、本発明の
第２の特徴によれば、演算増幅器をベースとした回路を
接続し、その第１の入力端子を、前記並列のＦＥＴデバ
イス対によって形成される前記共通ノードの１つ（出力
ノードではない）に接続し、第２の入力を、前記中間ノ
ードに接続し、出力を、前記第２の出力デバイスのゲー
トと前記第２のミラーデバイスのゲートとによって形成
される共通ノードに接続して、入力端子間に電位差がな
いようにする。
【００１０】本発明自体および発明の他の目的と利点
は、図面に基づいて説明する好適な実施例によって最も
理解できるであろう。
は、図面に基づいて説明する好適な実施例によって最も
理解できるであろう。
【００１１】
【発明の実施の形態】図３は、本発明の新規な双方向電
流源１８におけるソース電流の値とシンク電流の値との
間の十分に高い対称性をもたらす第１の改良回路を示
す。図１の電流源１０に対する主な変更は、電流発生器
１１′内に回路１９を設けたことである。基本的に、回
路１９の役割は、２つある。第１に、第２のブランチと
出力ブランチ（サブ・ブランチとは関係なく）との間の
完全なインピーダンス・マッチングを保証するように構
成される。すなわち、ブランチには関係なく、第１の電
源電圧と第２の電源電圧との間のインピーダンスが同じ
である。第２に、電位平衡のために、演算増幅器（オペ
アンプ）をベースとした回路を有している。図３におい
て、図１において示した要素には、同じ参照番号を付し
てある。
流源１８におけるソース電流の値とシンク電流の値との
間の十分に高い対称性をもたらす第１の改良回路を示
す。図１の電流源１０に対する主な変更は、電流発生器
１１′内に回路１９を設けたことである。基本的に、回
路１９の役割は、２つある。第１に、第２のブランチと
出力ブランチ（サブ・ブランチとは関係なく）との間の
完全なインピーダンス・マッチングを保証するように構
成される。すなわち、ブランチには関係なく、第１の電
源電圧と第２の電源電圧との間のインピーダンスが同じ
である。第２に、電位平衡のために、演算増幅器（オペ
アンプ）をベースとした回路を有している。図３におい
て、図１において示した要素には、同じ参照番号を付し
てある。
【００１２】図３において、ＮＦＥＴデバイスＴ４が除
去された第２のブランチには、ＦＥＴデバイスＴ１０，
Ｔ１１，Ｔ１２が、第１のミラーＰＦＥＴデバイスＴ３
のドレインとグランドＧｎｄとの間に直列に設けられて
いる。ＦＥＴデバイスＴ１０，Ｔ１１は、抵抗接続コン
プリメンタル・デバイスである。ＮＦＥＴデバイスＴ１
２は、ＮＦＥＴデバイスＴ４の役割を部分的にはたす。
というのは、第２の出力デバイスＴ５をバイアスするこ
とは、ミラー回路の役割であるからである（しかし、そ
れはＮＦＥＴデバイスＴ４のようにダイオード接続され
たデバイスではないことに注意すべきである。）この理
由により、ＮＦＥＴデバイスＴ１２は、以降、第２のミ
ラーデバイスと称する。上述のインピーダンス・マッチ
ングの必要性を完全に満たすためには、ＦＥＴデバイス
Ｔ３，Ｔ１０／Ｔ１１およびＴ１２は、それぞれ、対応
するＦＥＴデバイスＴ２，Ｔ６／Ｔ８またはＴ７／Ｔ９
およびＴ５と同じサイズを有している。この構造は、ま
た、これらＦＥＴデバイスが導通するときに、同じバイ
アス電圧を有することを可能にする。というのは、これ
らＦＥＴデバイスは抵抗接続であり、すなわち、グラン
ドＧｎｄがＰＦＥＴデバイスＴ１０のゲートに常時与え
られ、および電源電圧ＶｄｄがＮＦＥＴデバイスＴ１１
のゲートに常時与えられるからである。その結果、Ｖｄ
ｄからＧｎｄへのインピーダンスは、ＦＥＴデバイスＴ
３，Ｔ１０，Ｔ１１およびＴ１２よりなる第２のブラン
チに沿って、あるいはＦＥＴデバイスＴ２，Ｔ６／Ｔ８
またはＴ７／Ｔ９およびＴ５よりなる出力ブランチに沿
って、同じである。
去された第２のブランチには、ＦＥＴデバイスＴ１０，
Ｔ１１，Ｔ１２が、第１のミラーＰＦＥＴデバイスＴ３
のドレインとグランドＧｎｄとの間に直列に設けられて
いる。ＦＥＴデバイスＴ１０，Ｔ１１は、抵抗接続コン
プリメンタル・デバイスである。ＮＦＥＴデバイスＴ１
２は、ＮＦＥＴデバイスＴ４の役割を部分的にはたす。
というのは、第２の出力デバイスＴ５をバイアスするこ
とは、ミラー回路の役割であるからである（しかし、そ
れはＮＦＥＴデバイスＴ４のようにダイオード接続され
たデバイスではないことに注意すべきである。）この理
由により、ＮＦＥＴデバイスＴ１２は、以降、第２のミ
ラーデバイスと称する。上述のインピーダンス・マッチ
ングの必要性を完全に満たすためには、ＦＥＴデバイス
Ｔ３，Ｔ１０／Ｔ１１およびＴ１２は、それぞれ、対応
するＦＥＴデバイスＴ２，Ｔ６／Ｔ８またはＴ７／Ｔ９
およびＴ５と同じサイズを有している。この構造は、ま
た、これらＦＥＴデバイスが導通するときに、同じバイ
アス電圧を有することを可能にする。というのは、これ
らＦＥＴデバイスは抵抗接続であり、すなわち、グラン
ドＧｎｄがＰＦＥＴデバイスＴ１０のゲートに常時与え
られ、および電源電圧ＶｄｄがＮＦＥＴデバイスＴ１１
のゲートに常時与えられるからである。その結果、Ｖｄ
ｄからＧｎｄへのインピーダンスは、ＦＥＴデバイスＴ
３，Ｔ１０，Ｔ１１およびＴ１２よりなる第２のブラン
チに沿って、あるいはＦＥＴデバイスＴ２，Ｔ６／Ｔ８
またはＴ７／Ｔ９およびＴ５よりなる出力ブランチに沿
って、同じである。
【００１３】他の改良は、いくつかのノード電位を最適
化することにある。このためには、図３に示される回路
１９は、第２のオペアンプＯＰ２と、その正の入力端子
と負の入力端子との間に接続された抵抗Ｒとを有してい
る。抵抗Ｒの一端によって形成された共通ノードと、オ
ペアンプＯＰ２の正の入力端子との間に形成された短い
接続部は、ＦＥＴデバイスＴ１０，Ｔ１１のドレインに
よって形成された共通ノード２０に接続される。第２の
ブランチのこの共通ノード２０（中間ノードと称する）
は、選択されて、出力ブランチの出力ノード１４（およ
び同様にノード１５）に対して、最大の対称性を与え
る。さらに、オペアンプＯＰ２の出力端子は、ＮＦＥＴ
デバイスＴ５，Ｔ１２のゲートによって形成された共通
ノード２１に接続される。最後に、オペアンプＯＰ２の
負の入力端子に接続された抵抗Ｒの他端によって形成さ
れた共通ノードと、第２のノード１５との間に短い接続
部が存在する。オペアンプＯＰ２および抵抗Ｒの役割
は、ＦＥＴデバイスＴ１０，Ｔ１１の共通ドレインに、
ＦＥＴデバイスＴ８，Ｔ９の共通ドレインに、したがっ
て出力電圧Ｖｏｕｔに等しいＦＥＴデバイスＴ６，Ｔ７
の共通ドレインに、同一の電位を与えることである。こ
のためには、オペアンプＯＰ２の出力端子は、ＮＦＥＴ
デバイスＴ１２，Ｔ５のゲートによって形成される共通
ノードに接続される。その結果、ＦＥＴデバイスＴ１
０，Ｔ１１に流れる電流の差（抵抗Ｒによって検出され
る）が消滅する。ノード１４，１５，２０の電位は、抵
抗Ｒの電流が０に等しいときに同じになる。すなわち、
ＰＦＥＴデバイスＴ１０に流れる電流は、ＮＦＥＴデバ
イスＴ１１に流れる電流に等しい。さらに、ＮＦＥＴデ
バイスＴ１２，Ｔ５のバイアス電圧Ｖｒｅｆｎは、もは
や、図１のダイオード接続ＮＦＥＴデバイスＴ４（その
ドレイン電位に対しては極めてセンシティブである）に
よってではなく、ＮＦＥＴデバイスＴ１２とオペアンプ
ＯＰ２との組合せによって発生される。オペアンプＯＰ
２のフィードバック・ループは、シンク電流のダイナミ
ック・レンジを拡げる、より大きな制御レンジを可能に
する。最終的な結果、すべてのノード１４，１５，２０
は、４つのＦＥＴデバイスよりなるブランチの中間にあ
り、同一電位である。
化することにある。このためには、図３に示される回路
１９は、第２のオペアンプＯＰ２と、その正の入力端子
と負の入力端子との間に接続された抵抗Ｒとを有してい
る。抵抗Ｒの一端によって形成された共通ノードと、オ
ペアンプＯＰ２の正の入力端子との間に形成された短い
接続部は、ＦＥＴデバイスＴ１０，Ｔ１１のドレインに
よって形成された共通ノード２０に接続される。第２の
ブランチのこの共通ノード２０（中間ノードと称する）
は、選択されて、出力ブランチの出力ノード１４（およ
び同様にノード１５）に対して、最大の対称性を与え
る。さらに、オペアンプＯＰ２の出力端子は、ＮＦＥＴ
デバイスＴ５，Ｔ１２のゲートによって形成された共通
ノード２１に接続される。最後に、オペアンプＯＰ２の
負の入力端子に接続された抵抗Ｒの他端によって形成さ
れた共通ノードと、第２のノード１５との間に短い接続
部が存在する。オペアンプＯＰ２および抵抗Ｒの役割
は、ＦＥＴデバイスＴ１０，Ｔ１１の共通ドレインに、
ＦＥＴデバイスＴ８，Ｔ９の共通ドレインに、したがっ
て出力電圧Ｖｏｕｔに等しいＦＥＴデバイスＴ６，Ｔ７
の共通ドレインに、同一の電位を与えることである。こ
のためには、オペアンプＯＰ２の出力端子は、ＮＦＥＴ
デバイスＴ１２，Ｔ５のゲートによって形成される共通
ノードに接続される。その結果、ＦＥＴデバイスＴ１
０，Ｔ１１に流れる電流の差（抵抗Ｒによって検出され
る）が消滅する。ノード１４，１５，２０の電位は、抵
抗Ｒの電流が０に等しいときに同じになる。すなわち、
ＰＦＥＴデバイスＴ１０に流れる電流は、ＮＦＥＴデバ
イスＴ１１に流れる電流に等しい。さらに、ＮＦＥＴデ
バイスＴ１２，Ｔ５のバイアス電圧Ｖｒｅｆｎは、もは
や、図１のダイオード接続ＮＦＥＴデバイスＴ４（その
ドレイン電位に対しては極めてセンシティブである）に
よってではなく、ＮＦＥＴデバイスＴ１２とオペアンプ
ＯＰ２との組合せによって発生される。オペアンプＯＰ
２のフィードバック・ループは、シンク電流のダイナミ
ック・レンジを拡げる、より大きな制御レンジを可能に
する。最終的な結果、すべてのノード１４，１５，２０
は、４つのＦＥＴデバイスよりなるブランチの中間にあ
り、同一電位である。
【００１４】検出抵抗Ｒは、コンプリメンタルＦＥＴデ
バイス対によって最適に形成することができるが、標準
的なＣＭＯＳプロセスで実現できる高い精度を必要とし
ない。オペアンプＯＰ２には、以下の点を除いて、厳し
い要求はない。すなわち、その入力共通ノード・レンジ
は、出力電圧Ｖｏｕｔレンジに等しくなければならず、
および高い入力インピーダンスを有さなければならな
い。このことは、いかなるアナログまたはデジタルＣＭ
ＯＳ技術でも容易に実現できる。オペアンプＯＰ２によ
って発生されるオフセット電流は非常に小さくなけれな
ならず、コンプリメンタル対のＦＥＴデバイスにより形
成された１０ｋΩの抵抗による１０ｍＶのオフセット電
圧は、ＦＥＴデバイスＴ１０，Ｔ１１のドレイン電流間
に０．１μＡのオフセット電流を生じることに注意すべ
きである。
バイス対によって最適に形成することができるが、標準
的なＣＭＯＳプロセスで実現できる高い精度を必要とし
ない。オペアンプＯＰ２には、以下の点を除いて、厳し
い要求はない。すなわち、その入力共通ノード・レンジ
は、出力電圧Ｖｏｕｔレンジに等しくなければならず、
および高い入力インピーダンスを有さなければならな
い。このことは、いかなるアナログまたはデジタルＣＭ
ＯＳ技術でも容易に実現できる。オペアンプＯＰ２によ
って発生されるオフセット電流は非常に小さくなけれな
ならず、コンプリメンタル対のＦＥＴデバイスにより形
成された１０ｋΩの抵抗による１０ｍＶのオフセット電
圧は、ＦＥＴデバイスＴ１０，Ｔ１１のドレイン電流間
に０．１μＡのオフセット電流を生じることに注意すべ
きである。
【００１５】電流源１８は、電流源１０よりも一層対称
性があるが、ソース電流およびシンク電流は、出力電圧
Ｖｏｕｔの全動作レンジにわたってＩｒｅｆに正確に等
しくならない。というのは、ＰＦＥＴデバイスＴ１，Ｔ
２のドレイン電位は、図４によりさらに明らかになるよ
うに、同一ではないからである。図４には、図２の曲線
に対して用いられた条件と同じ等価な条件で、図３の電
流源１８によって発生される出力電流Ｉｏｕｔについて
のシミュレーションの結果を示している。ソース電流お
よびシンク電流は、ほぼすべての出力電圧Ｖｏｕｔレン
ジに対して等しくなる。シンク電流Ｉ- に対しては、そ
のダイナミック・レンジは、低い電圧（約０．１Ｖ）ま
で拡がることに注意すべきである。というのは、ＯＰ２
アンプは、ＮＦＥＴ基準電圧Ｖｒｅｆｎを、図１の電流
源１０に対するよりも高い電圧に上げることができるか
らである。図４に示された曲線から明らかなように、ソ
ース電流およびシンク電流は、等しくなり、さらには、
約０．１Ｖの前記値より大きいレンジでＩｒｅｆに等し
くなり、対称性によってかなりの改善が達成されたこと
を示す。
性があるが、ソース電流およびシンク電流は、出力電圧
Ｖｏｕｔの全動作レンジにわたってＩｒｅｆに正確に等
しくならない。というのは、ＰＦＥＴデバイスＴ１，Ｔ
２のドレイン電位は、図４によりさらに明らかになるよ
うに、同一ではないからである。図４には、図２の曲線
に対して用いられた条件と同じ等価な条件で、図３の電
流源１８によって発生される出力電流Ｉｏｕｔについて
のシミュレーションの結果を示している。ソース電流お
よびシンク電流は、ほぼすべての出力電圧Ｖｏｕｔレン
ジに対して等しくなる。シンク電流Ｉ- に対しては、そ
のダイナミック・レンジは、低い電圧（約０．１Ｖ）ま
で拡がることに注意すべきである。というのは、ＯＰ２
アンプは、ＮＦＥＴ基準電圧Ｖｒｅｆｎを、図１の電流
源１０に対するよりも高い電圧に上げることができるか
らである。図４に示された曲線から明らかなように、ソ
ース電流およびシンク電流は、等しくなり、さらには、
約０．１Ｖの前記値より大きいレンジでＩｒｅｆに等し
くなり、対称性によってかなりの改善が達成されたこと
を示す。
【００１６】出力電圧Ｖｏｕｔレンジのほぼ全体にわた
って、すなわち実際には、図３の電流源１８の電流発生
器１１′における第２の回路改良により、０Ｖ〜Ｖｄｄ
にわたって、ソース電流およびシンク電流を、基準電流
Ｉｒｅｆに等しくすることができる。さらに改良された
電流源およびその電流発生器は、それぞれ図５に２２，
１１′で示されている。図５から明らかなように、新規
な回路２３は、第３のオペアンプＯＰ３と、同じサイズ
のＦＥＴデバイスＴ１３，Ｔ１４，Ｔ１５とから構成さ
れている。ＰＦＥＴデバイスＴ１３は、ノード２４での
ダイオード接続基本ＰＦＥＴデバイスＴ１のドレイン
と、電流源１３との間に、直列に接続されている。ＰＦ
ＥＴデバイスＴ１３のドレインと電流源１３との間の共
通ノードは、２５で示されている。オペアンプＯＰ３の
正の入力端子は、ＦＥＴデバイスＴ１，Ｔ２，Ｔ３のゲ
ートに共通ノード２６で接続されている。オペアンプＯ
Ｐ３の出力端子は、ＰＦＥＴデバイスＴ１３，Ｔ１４，
Ｔ１５のゲートに共通ノード２７で接続されている。Ｐ
ＦＥＴデバイス１４は、ＰＦＥＴデバイスＴ３とＰＦＥ
ＴデバイスＴ１０との間に直列に挿入されている。オペ
アンプＯＰ３の負の入力端子は、ＰＦＥＴデバイスＴ３
のドレインおよびＰＦＥＴデバイスＴ１４のソースにノ
ード２８で接続されている。ＰＦＥＴデバイスＴ１４の
ドレインと、ＦＥＴデバイスＴ１０のソースとによって
形成された共通ノードは、２９で示されている。最後
に、ＰＦＥＴデバイスＴ１５は、ノード３０でのＰＦＥ
ＴデバイスＴ２のドレインと、第３のノード１６との間
に直列に接続されている。ＰＦＥＴデバイスＴ１３，Ｔ
１４，Ｔ１５のゲートは、オペアンプＯＰ３によって発
生されるＶｒｅｆｐ′電圧によって、バイアスされる。
基本的には、回路２３の役割は、ＰＦＥＴデバイスＴ
２，Ｔ３のドレイン電位を、ＰＦＥＴデバイスＴ１のド
レイン電位と正確に同一にすることである。このため
に、オペアンプＯＰ３のフィードバック・ループは、図
５に示されるように、ＰＦＥＴデバイスＴ１３，Ｔ１
４，Ｔ１５のゲート電位を制御する。その結果、一方の
ノード２４，２８，３０と、他方のノード２５，２９，
１６は、同一電位になる。さらに、ブランチとは関係な
く、ＶｄｄからＧｎｄへの異なる経路の間に完全なイン
ピーダンス・マッチングが存在する。というのは、いず
れのブランチも、同一種類および同一サイズの５つのＦ
ＥＴデバイスを含むからである。
って、すなわち実際には、図３の電流源１８の電流発生
器１１′における第２の回路改良により、０Ｖ〜Ｖｄｄ
にわたって、ソース電流およびシンク電流を、基準電流
Ｉｒｅｆに等しくすることができる。さらに改良された
電流源およびその電流発生器は、それぞれ図５に２２，
１１′で示されている。図５から明らかなように、新規
な回路２３は、第３のオペアンプＯＰ３と、同じサイズ
のＦＥＴデバイスＴ１３，Ｔ１４，Ｔ１５とから構成さ
れている。ＰＦＥＴデバイスＴ１３は、ノード２４での
ダイオード接続基本ＰＦＥＴデバイスＴ１のドレイン
と、電流源１３との間に、直列に接続されている。ＰＦ
ＥＴデバイスＴ１３のドレインと電流源１３との間の共
通ノードは、２５で示されている。オペアンプＯＰ３の
正の入力端子は、ＦＥＴデバイスＴ１，Ｔ２，Ｔ３のゲ
ートに共通ノード２６で接続されている。オペアンプＯ
Ｐ３の出力端子は、ＰＦＥＴデバイスＴ１３，Ｔ１４，
Ｔ１５のゲートに共通ノード２７で接続されている。Ｐ
ＦＥＴデバイス１４は、ＰＦＥＴデバイスＴ３とＰＦＥ
ＴデバイスＴ１０との間に直列に挿入されている。オペ
アンプＯＰ３の負の入力端子は、ＰＦＥＴデバイスＴ３
のドレインおよびＰＦＥＴデバイスＴ１４のソースにノ
ード２８で接続されている。ＰＦＥＴデバイスＴ１４の
ドレインと、ＦＥＴデバイスＴ１０のソースとによって
形成された共通ノードは、２９で示されている。最後
に、ＰＦＥＴデバイスＴ１５は、ノード３０でのＰＦＥ
ＴデバイスＴ２のドレインと、第３のノード１６との間
に直列に接続されている。ＰＦＥＴデバイスＴ１３，Ｔ
１４，Ｔ１５のゲートは、オペアンプＯＰ３によって発
生されるＶｒｅｆｐ′電圧によって、バイアスされる。
基本的には、回路２３の役割は、ＰＦＥＴデバイスＴ
２，Ｔ３のドレイン電位を、ＰＦＥＴデバイスＴ１のド
レイン電位と正確に同一にすることである。このため
に、オペアンプＯＰ３のフィードバック・ループは、図
５に示されるように、ＰＦＥＴデバイスＴ１３，Ｔ１
４，Ｔ１５のゲート電位を制御する。その結果、一方の
ノード２４，２８，３０と、他方のノード２５，２９，
１６は、同一電位になる。さらに、ブランチとは関係な
く、ＶｄｄからＧｎｄへの異なる経路の間に完全なイン
ピーダンス・マッチングが存在する。というのは、いず
れのブランチも、同一種類および同一サイズの５つのＦ
ＥＴデバイスを含むからである。
【００１７】図６は、図５の改良された電流源が用いら
れたときの（依然として、Ｖｄｄ＝３．３Ｖ）、出力電
圧Ｖｏｕｔに対する、ソース電流およびシンク電流をプ
ロットして示す。出力電流Ｉｏｕｔは、０〜３Ｖのレン
ジにわたって全く一定であり、Ｉｒｅｆ＝５０μＡに等
しい。他方、ソース電流とシンク電流との間の完全な対
称性を、理解することができる。
れたときの（依然として、Ｖｄｄ＝３．３Ｖ）、出力電
圧Ｖｏｕｔに対する、ソース電流およびシンク電流をプ
ロットして示す。出力電流Ｉｏｕｔは、０〜３Ｖのレン
ジにわたって全く一定であり、Ｉｒｅｆ＝５０μＡに等
しい。他方、ソース電流とシンク電流との間の完全な対
称性を、理解することができる。
【００１８】次の表は、図１の電流源１０と、図５の電
流源２２との間のシミュレートされた比較から得られる
出力電圧Ｉｏｕｔの変動（％で）を示している。数字
は、通常のサブミクロン的ＣＭＯＳ製造プロセスについ
て与えられている（依然として、Ｖｄｄ＝３．３Ｖ）。
電源電圧Ｖｄｄは、３〜３．６Ｖのレンジで変動し、温
度は２０〜１００℃の範囲で変動する（出力電圧Ｖｏｕ
ｔは、１．６５Ｖに等しい）。
流源２２との間のシミュレートされた比較から得られる
出力電圧Ｉｏｕｔの変動（％で）を示している。数字
は、通常のサブミクロン的ＣＭＯＳ製造プロセスについ
て与えられている（依然として、Ｖｄｄ＝３．３Ｖ）。
電源電圧Ｖｄｄは、３〜３．６Ｖのレンジで変動し、温
度は２０〜１００℃の範囲で変動する（出力電圧Ｖｏｕ
ｔは、１．６５Ｖに等しい）。
【００１９】
【表１】
【００２０】本発明の双方向電流源は、いくつかの明確
な利点を有している。出力電流は、高い対称性で、およ
び全出力電圧レンジにわたって、基準電流に正確に等し
くなる。図３および図５によって説明された新規な高対
称性の双方向電流源は、次のような特定の種類の電流源
である。例えば、チャージポンプ位相ロックループ・オ
シレータ（ＰＬＬ）に広く用いられるが、デジタル／ア
ナログ・コンバータ，演算増幅器などのように、対称性
のあるソース電流およびシンク電流が必要とされる他の
回路と共に動作する電流源である。
な利点を有している。出力電流は、高い対称性で、およ
び全出力電圧レンジにわたって、基準電流に正確に等し
くなる。図３および図５によって説明された新規な高対
称性の双方向電流源は、次のような特定の種類の電流源
である。例えば、チャージポンプ位相ロックループ・オ
シレータ（ＰＬＬ）に広く用いられるが、デジタル／ア
ナログ・コンバータ，演算増幅器などのように、対称性
のあるソース電流およびシンク電流が必要とされる他の
回路と共に動作する電流源である。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）コンプリメンタルＭＯＳＦＥＴ技術で、第１の電
源電圧（Ｖｄｄ）と第２の電源電圧（Ｇｎｄ）との間に
バイアスされる高対称性の双方向電流源において、前記
第１の電源電圧と第２の電源電圧との間に接続された双
方向電流発生器（１１′）を備え、該電流発生器は、ダ
イオード接続基本ＰＦＥＴデバイス（Ｔ１）と基準電流
（Ｉｒｅｆ）を発生する電流源（１３）とが直列に接続
されて形成される第１のブランチと、前記基本ＰＦＥＴ
デバイスのゲートにゲートが接続された第１のミラーＰ
ＦＥＴデバイス（Ｔ３）と間に中間ノード（２０）を備
える第１および第２の抵抗接続コンプリメンタルＦＥＴ
デバイス（Ｔ１０，Ｔ１１）と第２のミラーＮＦＥＴデ
バイス（Ｔ１２）とが直列に接続されて形成される第２
のブランチと、前記第１の電源電圧にソースが接続され
前記基本ＰＦＥＴデバイスのゲートにゲートが接続され
て第１の共通ノード（１６）にソース電流（Ｉ+ ）を発
生するドレインに前記基準電流に等しい電流を流す第１
の出力ＰＦＥＴデバイス（Ｔ２）と、前記第２の電源電
圧にソースが接続され前記第２ミラーデバイス（Ｔ１
２）のゲートにゲートが接続されて第２の共通ノード
（１７）にシンク電流（Ｉ-）を発生するドレインに前
記基準電流に等しい電流を流す第２の出力ＮＦＥＴデバ
イス（Ｔ５）とによって形成される第３のブランチとを
有し、スイッチング回路（１２）を備え、該スイッチン
グ回路は、第３のノード（１４）を間に備え第１のサブ
・ブランチを形成する第１のコンプリメンタルＦＥＴデ
バイス対（Ｔ６，Ｔ７）と、第４のノード（１５）を間
に備え第２のサブ・ブランチを形成する第２のコンプリ
メンタルＦＥＴデバイス対（Ｔ８，Ｔ９）とを有し、こ
れら第１および第２のデバイス対は並列であり、前記第
１および第２の共通ノード（１６，１７）に接続されて
おり、制御信号（Ｖｕｐ，Ｖｄｎ）により制御されて、
前記電流源によって前記第３のノード（１４）に出力さ
れる前記ソース電流またはシンク電流のいずれかを選択
し、前記スイッチング回路はさらに前記第３のノードと
前記第４のノードとの間に接続されこれらノードを同一
電位にする第１の単位利得演算増幅器（ＯＰ１）を有
し、演算増幅器（ＯＰ２）を備え、その入力端子間には
抵抗を有し、正の入力端子は前記中間ノード（２０）に
接続され、負の入力端子は前記第４のノード（１５）に
接続され、出力端子は前記第２のミラーデバイスのゲー
トと前記第２の出力ＮＦＥＴデバイスのゲートとによっ
て形成される共通ノードに接続され、前記第２ブランチ
（Ｔ３，Ｔ１０，Ｔ１１およびＴ１２）および前記第３
ブランチ（Ｔ２，Ｔ６／Ｔ７またはＴ８／Ｔ９およびＴ
５）の対応するデバイスの数、タイプ、サイズは実質的
に同一に構成され、その結果、ブランチとは関係無く前
記第１の電源電圧と前記第２の電源電圧との間に良好な
インピーダンス・マッチングが存在する、ことを特徴と
する高対称性の双方向電流源。 （２）前記第１ブランチの前記ダイオード接続基本ＰＦ
ＥＴデバイス（Ｔ１）と前記電流源（１３）との間に接
続された第１のＰＦＥＴデバイス（Ｔ１３）と、前記第
２ブランチの前記第１のミラーＰＦＥＴデバイス（Ｔ
３）のドレインと前記抵抗接続の第１のＦＥＴデバイス
（Ｔ１０）のソースとの間に接続された第２のＰＦＥＴ
デバイス（Ｔ１４）と、前記第３ブランチの前記第１の
出力ＰＦＥＴデバイス（Ｔ２）のドレインと前記第１の
ノード（１６）との間に接続された第３のＰＦＥＴデバ
イス（Ｔ１５）とを備え、前記第１，第２，第３のＰＦ
ＥＴデバイスは、同一のサイズを有し、演算増幅器（Ｏ
Ｐ３）を備え、その出力端子は前記第１，第２，第３の
ＰＦＥＴデバイスのゲートによって形成された共通ノー
ド（２７）に接続され、その負の入力端子は、前記第１
のミラーＰＦＥＴデバイス（Ｔ３）のドレインと前記第
２のＰＦＥＴデバイス（Ｔ１４）のソースとの間に形成
された共通ノード（２８）に接続され、その正の入力端
子は前記基本ＰＦＥＴデバイスのゲートと前記第１のミ
ラーＰＦＥＴデバイスのゲートと前記第１の出力ＰＦＥ
Ｔデバイスのゲートとによって形成された共通ノード
（２６）に接続され、その結果、前記第１，第２，第３
のＰＦＥＴデバイスのソース間に電位差はなく、第２ブ
ランチおよび第３ブランチのいずれにおいてもインピー
ダンスは同一に保持される、ことを特徴とする上記
（１）に記載の高対称性の双方向電流源。
の事項を開示する。 （１）コンプリメンタルＭＯＳＦＥＴ技術で、第１の電
源電圧（Ｖｄｄ）と第２の電源電圧（Ｇｎｄ）との間に
バイアスされる高対称性の双方向電流源において、前記
第１の電源電圧と第２の電源電圧との間に接続された双
方向電流発生器（１１′）を備え、該電流発生器は、ダ
イオード接続基本ＰＦＥＴデバイス（Ｔ１）と基準電流
（Ｉｒｅｆ）を発生する電流源（１３）とが直列に接続
されて形成される第１のブランチと、前記基本ＰＦＥＴ
デバイスのゲートにゲートが接続された第１のミラーＰ
ＦＥＴデバイス（Ｔ３）と間に中間ノード（２０）を備
える第１および第２の抵抗接続コンプリメンタルＦＥＴ
デバイス（Ｔ１０，Ｔ１１）と第２のミラーＮＦＥＴデ
バイス（Ｔ１２）とが直列に接続されて形成される第２
のブランチと、前記第１の電源電圧にソースが接続され
前記基本ＰＦＥＴデバイスのゲートにゲートが接続され
て第１の共通ノード（１６）にソース電流（Ｉ+ ）を発
生するドレインに前記基準電流に等しい電流を流す第１
の出力ＰＦＥＴデバイス（Ｔ２）と、前記第２の電源電
圧にソースが接続され前記第２ミラーデバイス（Ｔ１
２）のゲートにゲートが接続されて第２の共通ノード
（１７）にシンク電流（Ｉ-）を発生するドレインに前
記基準電流に等しい電流を流す第２の出力ＮＦＥＴデバ
イス（Ｔ５）とによって形成される第３のブランチとを
有し、スイッチング回路（１２）を備え、該スイッチン
グ回路は、第３のノード（１４）を間に備え第１のサブ
・ブランチを形成する第１のコンプリメンタルＦＥＴデ
バイス対（Ｔ６，Ｔ７）と、第４のノード（１５）を間
に備え第２のサブ・ブランチを形成する第２のコンプリ
メンタルＦＥＴデバイス対（Ｔ８，Ｔ９）とを有し、こ
れら第１および第２のデバイス対は並列であり、前記第
１および第２の共通ノード（１６，１７）に接続されて
おり、制御信号（Ｖｕｐ，Ｖｄｎ）により制御されて、
前記電流源によって前記第３のノード（１４）に出力さ
れる前記ソース電流またはシンク電流のいずれかを選択
し、前記スイッチング回路はさらに前記第３のノードと
前記第４のノードとの間に接続されこれらノードを同一
電位にする第１の単位利得演算増幅器（ＯＰ１）を有
し、演算増幅器（ＯＰ２）を備え、その入力端子間には
抵抗を有し、正の入力端子は前記中間ノード（２０）に
接続され、負の入力端子は前記第４のノード（１５）に
接続され、出力端子は前記第２のミラーデバイスのゲー
トと前記第２の出力ＮＦＥＴデバイスのゲートとによっ
て形成される共通ノードに接続され、前記第２ブランチ
（Ｔ３，Ｔ１０，Ｔ１１およびＴ１２）および前記第３
ブランチ（Ｔ２，Ｔ６／Ｔ７またはＴ８／Ｔ９およびＴ
５）の対応するデバイスの数、タイプ、サイズは実質的
に同一に構成され、その結果、ブランチとは関係無く前
記第１の電源電圧と前記第２の電源電圧との間に良好な
インピーダンス・マッチングが存在する、ことを特徴と
する高対称性の双方向電流源。 （２）前記第１ブランチの前記ダイオード接続基本ＰＦ
ＥＴデバイス（Ｔ１）と前記電流源（１３）との間に接
続された第１のＰＦＥＴデバイス（Ｔ１３）と、前記第
２ブランチの前記第１のミラーＰＦＥＴデバイス（Ｔ
３）のドレインと前記抵抗接続の第１のＦＥＴデバイス
（Ｔ１０）のソースとの間に接続された第２のＰＦＥＴ
デバイス（Ｔ１４）と、前記第３ブランチの前記第１の
出力ＰＦＥＴデバイス（Ｔ２）のドレインと前記第１の
ノード（１６）との間に接続された第３のＰＦＥＴデバ
イス（Ｔ１５）とを備え、前記第１，第２，第３のＰＦ
ＥＴデバイスは、同一のサイズを有し、演算増幅器（Ｏ
Ｐ３）を備え、その出力端子は前記第１，第２，第３の
ＰＦＥＴデバイスのゲートによって形成された共通ノー
ド（２７）に接続され、その負の入力端子は、前記第１
のミラーＰＦＥＴデバイス（Ｔ３）のドレインと前記第
２のＰＦＥＴデバイス（Ｔ１４）のソースとの間に形成
された共通ノード（２８）に接続され、その正の入力端
子は前記基本ＰＦＥＴデバイスのゲートと前記第１のミ
ラーＰＦＥＴデバイスのゲートと前記第１の出力ＰＦＥ
Ｔデバイスのゲートとによって形成された共通ノード
（２６）に接続され、その結果、前記第１，第２，第３
のＰＦＥＴデバイスのソース間に電位差はなく、第２ブ
ランチおよび第３ブランチのいずれにおいてもインピー
ダンスは同一に保持される、ことを特徴とする上記
（１）に記載の高対称性の双方向電流源。
【図１】互いに等しくなく、かつ、基準電流に等しくな
い、ソース電流およびシンク電流を供給する従来の双方
向電流源を示す図である。
い、ソース電流およびシンク電流を供給する従来の双方
向電流源を示す図である。
【図２】図１の電流源を用いた場合の、ソース電流とシ
ンク電流との間の非対称性を表すシミュレーション曲線
を示し、それらの出力電圧に対する強い依存性を示す図
である。
ンク電流との間の非対称性を表すシミュレーション曲線
を示し、それらの出力電圧に対する強い依存性を示す図
である。
【図３】本発明の教示に従う、図１の従来の双方向電流
源の電流発生器部分における第１の回路改良を示す図で
ある。
源の電流発生器部分における第１の回路改良を示す図で
ある。
【図４】図３の新規な双方向電流源を用いた場合の、ソ
ース電流とシンク電流との間の高い対称性を表すシミュ
レーション曲線を示す図である。
ース電流とシンク電流との間の高い対称性を表すシミュ
レーション曲線を示す図である。
【図５】出力電圧に対するソース電流およびシンク電流
の依存性をさらに軽減するために、図３の新規な双方向
電流源の電流発生器部分において実施することもできる
第２の回路改良を示す図である。
の依存性をさらに軽減するために、図３の新規な双方向
電流源の電流発生器部分において実施することもできる
第２の回路改良を示す図である。
【図６】図５の高対称性の双方向電流源を用いた場合
の、全出力電圧レンジにわたって、ソース電流およびシ
ンク電流が互いに等しく、基準電流に等しいことを表す
シミュレーション曲線を示す図である。
の、全出力電圧レンジにわたって、ソース電流およびシ
ンク電流が互いに等しく、基準電流に等しいことを表す
シミュレーション曲線を示す図である。
１１′ 電流発生器 １２ スイッチング回路 １４ 第１のノード １５ 第２のノード １６ 第３のノード １８ 電流源 １９，２３ 回路 １７，２０，２１，２５，２６，２７ 共通ノード ２４，３０ ノード
フロントページの続き (72)発明者 パトリック・モネ フランス ポンシェリー エスティー フ ァルゴウ 77310 ルウ デュ シャトウ ティリー 331
Claims (2)
- 【請求項１】コンプリメンタルＭＯＳＦＥＴ技術で、第
１の電源電圧（Ｖｄｄ）と第２の電源電圧（Ｇｎｄ）と
の間にバイアスされる高対称性の双方向電流源におい
て、 前記第１の電源電圧と第２の電源電圧との間に接続され
た双方向電流発生器（１１′）を備え、該電流発生器
は、 ダイオード接続基本ＰＦＥＴデバイス（Ｔ１）と基準電
流（Ｉｒｅｆ）を発生する電流源（１３）とが直列に接
続されて形成される第１のブランチと、 前記基本ＰＦＥＴデバイスのゲートにゲートが接続され
た第１のミラーＰＦＥＴデバイス（Ｔ３）と間に中間ノ
ード（２０）を備える第１および第２の抵抗接続コンプ
リメンタルＦＥＴデバイス（Ｔ１０，Ｔ１１）と第２の
ミラーＮＦＥＴデバイス（Ｔ１２）とが直列に接続され
て形成される第２のブランチと、 前記第１の電源電圧にソースが接続され前記基本ＰＦＥ
Ｔデバイスのゲートにゲートが接続されて第１の共通ノ
ード（１６）にソース電流（Ｉ+ ）を発生するドレイン
に前記基準電流に等しい電流を流す第１の出力ＰＦＥＴ
デバイス（Ｔ２）と、前記第２の電源電圧にソースが接
続され前記第２ミラーデバイス（Ｔ１２）のゲートにゲ
ートが接続されて第２の共通ノード（１７）にシンク電
流（Ｉ-）を発生するドレインに前記基準電流に等しい
電流を流す第２の出力ＮＦＥＴデバイス（Ｔ５）とによ
って形成される第３のブランチとを有し、 スイッチング回路（１２）を備え、該スイッチング回路
は、 第３のノード（１４）を間に備え第１のサブ・ブランチ
を形成する第１のコンプリメンタルＦＥＴデバイス対
（Ｔ６，Ｔ７）と、第４のノード（１５）を間に備え第
２のサブ・ブランチを形成する第２のコンプリメンタル
ＦＥＴデバイス対（Ｔ８，Ｔ９）とを有し、これら第１
および第２のデバイス対は並列であり、前記第１および
第２の共通ノード（１６，１７）に接続されており、制
御信号（Ｖｕｐ，Ｖｄｎ）により制御されて、前記電流
源によって前記第３のノード（１４）に出力される前記
ソース電流またはシンク電流のいずれかを選択し、 前記スイッチング回路はさらに前記第３のノードと前記
第４のノードとの間に接続されこれらノードを同一電位
にする第１の単位利得演算増幅器（ＯＰ１）を有し、 演算増幅器（ＯＰ２）を備え、その入力端子間には抵抗
を有し、正の入力端子は前記中間ノード（２０）に接続
され、負の入力端子は前記第４のノード（１５）に接続
され、出力端子は前記第２のミラーデバイスのゲートと
前記第２の出力ＮＦＥＴデバイスのゲートとによって形
成される共通ノードに接続され、 前記第２ブランチ（Ｔ３，Ｔ１０，Ｔ１１およびＴ１
２）および前記第３ブランチ（Ｔ２，Ｔ６／Ｔ７または
Ｔ８／Ｔ９およびＴ５）の対応するデバイスの数、タイ
プ、サイズは実質的に同一に構成され、その結果、ブラ
ンチとは関係無く前記第１の電源電圧と前記第２の電源
電圧との間に良好なインピーダンス・マッチングが存在
する、ことを特徴とする高対称性の双方向電流源。 - 【請求項２】前記第１ブランチの前記ダイオード接続基
本ＰＦＥＴデバイス（Ｔ１）と前記電流源（１３）との
間に接続された第１のＰＦＥＴデバイス（Ｔ１３）と、 前記第２ブランチの前記第１のミラーＰＦＥＴデバイス
（Ｔ３）のドレインと前記抵抗接続の第１のＦＥＴデバ
イス（Ｔ１０）のソースとの間に接続された第２のＰＦ
ＥＴデバイス（Ｔ１４）と、 前記第３ブランチの前記第１の出力ＰＦＥＴデバイス
（Ｔ２）のドレインと前記第１のノード（１６）との間
に接続された第３のＰＦＥＴデバイス（Ｔ１５）とを備
え、 前記第１，第２，第３のＰＦＥＴデバイスは、同一のサ
イズを有し、 演算増幅器（ＯＰ３）を備え、その出力端子は前記第
１，第２，第３のＰＦＥＴデバイスのゲートによって形
成された共通ノード（２７）に接続され、その負の入力
端子は前記第１のミラーＰＦＥＴデバイス（Ｔ３）のド
レインと前記第２のＰＦＥＴデバイス（Ｔ１４）のソー
スとの間に形成された共通ノード（２８）に接続され、
その正の入力端子は前記基本ＰＦＥＴデバイスのゲート
と前記第１のミラーＰＦＥＴデバイスのゲートと前記第
１の出力ＰＦＥＴデバイスのゲートとによって形成され
た共通ノード（２６）に接続され、その結果、前記第
１，第２，第３のＰＦＥＴデバイスのソース間に電位差
はなく、第２ブランチおよび第３ブランチのいずれにお
いてもインピーダンスは同一に保持される、ことを特徴
とする請求項１記載の高対称性の双方向電流源。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| EP95480171A EP0778510B1 (en) | 1995-12-06 | 1995-12-06 | Highly symmetrical bi-directional current sources |
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| Publication Number | Publication Date |
|---|---|
| JPH09181540A true JPH09181540A (ja) | 1997-07-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8298533A Pending JPH09181540A (ja) | 1995-12-06 | 1996-11-11 | 高対称性の双方向電流源 |
Country Status (4)
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|---|---|
| US (1) | US5760640A (ja) |
| EP (1) | EP0778510B1 (ja) |
| JP (1) | JPH09181540A (ja) |
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