KR100188622B1

KR100188622B1 - 고tcr 저항기를 갖는 온도 보상 기준전류 발생기

Info

Publication number: KR100188622B1
Application number: KR1019960044511A
Authority: KR
Inventors: 기라드 필리뻬; 몬느 파뜨릭
Original assignee: 포만 제프리 엘; 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 1995-12-06
Filing date: 1996-10-08
Publication date: 1999-06-01
Also published as: US5783936A; IL118755A; JPH09179644A; EP0778509B1; KR970049218A; EP0778509A1; IL118755A0; DE69526585D1

Abstract

본 발명은 고온 계수를 갖는 저항기(순수한 디지털 CMOS 기술에서 찾을 수 있는 것과 같은 것)가 사용될 때 온도가 보상되는 기준전류 발생기에 관한 것이다. 기본적으로, 제1 및 제2 공급 전압(Vdd, Gnd)간에 바이어스된 신규한 기준전류 발생기(15)는 이와 같은 저항기를 일체로 하기 때문에 그 온도 계수(TC1, TC2)가 음인 각각의 제1(I1) 및 제2(I2) 전류를 발생하는 두 개의 전류원(11,12)주변에 구성된다. 상기 제2전류는 미러된 후, 노드(17)에서 제1 전류로 감산되어 1차 전류(즉, TC = I1-I2)를 발생한다. 전류원 파라메타를 적절히 설계함으로써, 1차 전류(즉 TC = dI/dT)의 온도 계수가 소거될 수 있다. 이 1차 전류는 그 소스가 상기 제2 공급 전압(Gnd)에 접속된 다이오드-접속 FET 소자(T11)의 드레인에 인가된다. 그 공통 드레인/게이트에서 이용할 수 있는 기준 전압(Vref)은 그 소스가 역시 상기 제2 공급 전압에 접속된 출력 NFET 소자(T12)의 게이트에 인가된다. (비례 인수만큼) 상기 1차 전류로부터 직접 유도된 기준전류(Iref)는 상기 출력 NFET 소자의 드레인(14)에서 출력된다. 결국, 완전한 온도 보상 기준전류(dIref/dT=0)가 달성될 수 있다.

Description

고TCR 저항기를 갖는 온도 보상 기준전류 발생기

본 발명은 총체적으로 전류 기준 발생 회로(current reference generation circuits)에 관한 것이고, 더 상세하게는 (순수한 디지털 CMOS 기술에서 찾을 수 있는 것과 같은) 고온 계수를 갖는 저항기가 사용될 때 온도가 보상되는 기준전류 발생기에 관한 것이다.

모든 아날로그 집적회로는 그 동작을 위해 DC 바이어스 전류를 공급하는 기준전류 발생기를 필요로 한다. 이와 같은 전류 발생기를 설계할 때, 오늘날의 응용에 있어 필수적인 파라메타인 전력 소비와 같은 회로 특성의 양호한 제어를 확실히 하기 위해, 이하 기준전류 Iref라고 하는 이와 같은 DC 바이어스 전류의 허용값을 양호하게 제어하는 것이 매우 힘들다. 상기 목적을 위해, 현재의 기술 추이는 기준전류 Iref를 전력 공급, 온도 편차 및 어느 정도의 공정 파라메타에 무관하게 하는 것이다. 온도 편차로부터의 독립성은 특히 중요하다. 기술이 잘 적응된 장치에 보다 많은 메뉴를 부여할 때 기준전류 Iref를 다소 양호하게 제어할 수 있게 하는 기술은 공지되어 있다. 불행히도, 이는 아날로그 CMOS 기술에서만 찾을 수 있다.

아날로그 CMOS 기술에서, 온도 보상 기준전류 발생기를 구현하는 전통적인 방법은 서로 다른 두 개의 전류원에 의해 발생된 두 개의 전류 I1과 I2를 더한 결과인 1차 전류 I를 발생하는 것이다. 이들 전류원은 흔히 TCR이라고 하는 저항기의 온도 계수를 본래 갖는 저항기를 사용하여 구성된다. 또한, 전류 I1과 I2는 각각 TC1과 TC2라고 하는 본래의 온도 계수를 갖는다. 다른 말로 표현하면, 합 I1+I2와 같은 1차 전류 I, 1차 전류의 온도 의존성을 측정하는 파라메타 dI/dT 즉, 그 온도 계수 TC는 다음과 같을 수 있다.

(여기서, T는 절대 온도, K도이다)

만일 전류원이 반대 극성의 온도 계수를 갖도록 설계되면, 식(1)은 다음과 같이 될 수 있다(TC2는 음이라고 가정) :

따라서, 식(2)로부터 파라메타 dI/dT는 제로와 같게 될 수 있다.

제1도는 이와 같은 원리에 근거하여 이하에 Vdd라고 하는 제1 및 제2 공급전압과 접지 Gnd 사이에 바이어스된 참조번호 10 의 종래의 기준전류 발생기를 도시한다. I1전류원은 흔히 그 온도 계수 TC1가 양(+)인 전류 I1을 공급하는 dVbe유형이다. 이와는 반대로, 12는 흔히 그 온도 계수 TC2가 음(-)인 Vbe 유형이다.

지금부터 제1도를 참조하면, 각각 참조번호 11과 12라고 하는 I1과 I2 전류원은 물리적으로 전통적인 방법으로 구현된다. 전류원(11)은 우선 Vdd와 접지 Gnd 간에 직렬로 접속된 PFET 소자 T1, 다이오드-접속 NFET 소자 T2 및 제1 다이오드 D1으로 구성된다. 이와 유사하게, 이는 Vdd와 접지 Gnd 간에 직렬로 접속된 다이오드-접속 PFET 소자 T3, NFET 소자 T4, 저항기 R1 및 제2 다이오드 D2로 더 구성된다. NFET 소자 T2의 게이트는 NFET 소자 T4의 게이트에 접속된다. PFET 소자 T5는 그 소스가 Vdd에 접속되고 그 게이트가 PFET 소자 T1과 T3의 게이트에 접속된다. PFET 소자 T5의 역할은 저항기 R1을 통해 흐르는 전류 I1를 표준으로 미러(mirror)하는 것이다.

이와 같은 종류의 전류원으로서, PFET 소자 T5의 드레인에 출력되는 전류 I1는 다음 식과 같이 주어진다 :

여기서, k는 볼트만 상수이고, q는 전자 전하이고, T는 K도인 절대온도이고, m은 다이오드 D1과 D2의 크기 비율이다.

전류원(12)는 먼저 예시된 바와 같이 Vdd와 접지 Gnd 간에 직렬로 접속된 PFET 출력 소자 T6, 다이오드-접속 NFET 소자 T7 및 다이오드 D3로 구성된다. 이는 Vdd와 접지 Gnd 간에 여전히 직렬로 접속된 다이오드-접속 PFET 소자 T8, NFET 소자 T9 및 저항기 R2로 더 구성된다. NFET 소자 T7의 게이트는 NFET 소자 T9의 게이트에 접속된다. PFET 소자 T10은 그 소스가 Vdd에 접속되고 그 게이트가 PFET 소자 T6과 T8의 게이트에 접속된다. PFET 소자 T10의 역할은 저항기 R2를 통해 흐르는 전류 I2를 표준으로서 미러하는 것이다.

이와 같은 종류의 전류원으로서, PFET 소자 T10의 드레인에 출력되는 전류 I2는 다음 식과 같이 주어진다 :

여기서, Vbe는 다이오드 D3의 순방향 바이어스이다.

미러하는(mirroring) 각각의 PFET 소자 T5와 T10를 통해 흐르는 전류 I1과 I2는 각각 노드(13)에서 더해져 상기 1차 전류 I를 발생한다. 이 1차 전류 I는 다이오드-접속된 NFET 소자 T11의 게이트에 인가되어, 그 소스가 Gnd 전위에 접속된(적어도 하나의) NFET 소자 T12의 게이트를 바이어스하는데 사용되는 기준전압 Vref를 발생한다. 기준전류 Iref는 출력 노드(14)의 NFET 소자 T12의 드레인에서 이용할 수 있다. 기준전류 Iref는 비례인수 n만큼 1차 전류 I로부터 유도된다. 다른 말로 표현하면, Iref = n*1 = n*(I1 + I2)이고, 여기서 n은 기술분야의 숙련자에 공지된 바와 같이 NFET 소자 T11과 T12의 각 크기 비율에 의해 결정된다. 제1도에 예시된 방법으로 구현될 때, 식(1)에 주어진 1차 전류 I의 온도 의존성을 측정하는 파라메타 dI/dT는 다음과 같이 주어진다.

식(5)에서, 첫 번째 항은 아날로그 CMOS 기술에서 (TCR1의 값에 따른) 양 또는 음 중 어느 하나로 될 수 있고, 두 번째 항은 I2 전류원(12) (dVbe/dT는 음)을 구성하는데 사용되는 특수 기술 때문에 항상 음이다. 결국, 이와 같이 보상이 가능할 수 있다. 주변 온도에서, T는 식(5)의 첫째 변이 양(positive)을 갖는 약 300ik와 같기 때문에, 회로 사양에 따라 0,33 %/℃(또는 0.0033 /℃)와 같은 임계값 미만인 TCR1에 대한 값(TCR에 대한 표준 단위는 %/℃로 주어진다)을 선택하고, 전체적 또는 부분적일 수 있는 소정의 보상을 달성하기 위해 식(5)의 다른 파라메타를 적절히 조절하는데 충분하다. 중간 저항(400 내지 2000/sq)을 갖는 내장된 저항기를 제공하는 종래의 바이폴라 또는 아날로그 CMOS 기술에서, 소정의 온도 보상을 가져올 수 있는 0.001 내지 0.002 /℃ 범위의 TCR1 값을 얻는데 어떠한 문제도 없다. 불행하게도, 아무런 온도 보상도 예상될 수 없도록, 모든 TCR이 0.003 /℃ 이상, 전형적으로 약 0.005 /℃인 순수한 디지털 CMOS 기술의 경우에는 해당되지 않는다. 사실, 디지털 CMOS 기술이 아날로그 회로를 구성하는데 갈수록 많이 사용되기 때문에, 현재 디지털 CMOS 기술로 아날로그 집적회로를 제조하기 위한 많은 요구가 존재한다.

따라서, 본 발명의 주요한 목적은 (순수한 디지털 CMOS 기술에서 찾을 수 있는 것과 같은) 고온 계수를 갖는 저항기가 사용될지라도 그 온도 계수가 제로와 같게 만들어질 수 있는 기준전류를 발생하는 온도 보상 기준전류 발생기를 제공하는 것이다.

본 발명의 다른 목적은 그 온도 계수가 동일한 극성을 갖는 전류원에 의해 발생된 두 전류의 감산에 근거한 온도 보상 기준전류 발생기를 제공하는 것이다.

본 발명의 다른 목적은 그 온도 계수가 음(-)인 전류원에 의해 발생된 두 전류의 감산에 근거한 온도 보상 기준전류 발생기를 제공하는 것이다.

본 발명은 순수한 디지털 CMOS 기술, 즉 고온 계수(TCR)를 갖는 저항기만을 제공하는 반도체 칩에 집적된 온도 보상 기준전류 발생기에 관한 것이다. 전류 발생기는 : 제1 음(negative) 온도 계수(TC1)를 갖는 제1전류(I1)를 발생하기 위해 적어도 하나의 저항기를 포함하는 제1전류원 : 제2 음(negative) 온도 계수(TC2)를 갖는 제2전류(I2)를 발생하기 위해 적어도 하나의 저항기를 포함하는 제2전류원 : 및 마지막으로 그 온도 계수 TC = dI/dT가 총 온도 보상에 대해 제로와 같게 될 수 있는 것과 같은 그 차이(즉, I = I1 - I2)와 같은 1차 전류(I)를 발생하기 위한 회로 수단으로 구성된다. 전류 발생기에 의해 출력된 기준전류(Iref)는 비례 인수(즉, Iref = n*I)만큼 상기 1차 전류로부터 간단히 유도된다.

바람직한 실시예에서, 상기 회로 수단은 다른 전류(즉, 제1전류)가 인가되는 노드에서 감산되도록 전류(즉, 제2전류 I2)를 싱크(sinks)하는 미러 회로(a mirroring means)로 구성된다.

본 발명의 특징으로 간주되는 신규한 특성은 첨부된 특허청구의 범위에 개시된다. 그러나, 본 발명의 다른 목적 및 다른 장점은 물론 본 발명 그 자체는 첨부하는 도면을 참조로 읽을 때 예시적인 바람직한 실시예에 대한 다음의 상세한 설명을 참조하면 잘 이해할 수 있다.

제1도는 반대 극성의 온도 계수를 갖는 두 전류가 더해져 기준전류 Iref가 유도되는 온도 보상 1차 전류를 발생하는, 종래의 아날로그 CMOS 기술로 구현된 기준 전류 발생기의 종래 회로 구현을 도시하는 도면.

제2도는 음(negative)의 온도 계수를 갖는 두 전류가 감산되어 기준전류 Iref가 유도되는 온도 보상 1차 전류를 발생하는, 임의의 종래 디지털 CMOS 기술로 구현되도록 적응된 본 발명의 신규한 기준전류 발생기의 회로 구현을 도시하는 도면.

* 도면의 주요부분에 대한 부호의 설명

10, 15 : 전류발생기 11, 12 : 전류원

13, 17 : 노드 16 : 미러 회로

저항기가 반드시 고TCR을 갖는 디지털 CMOS 기술과 부합하기 위해, 제1도에 도시된 종래 발생기의 기간에 있는 원리에서 크게 벗어나는, 온도 보상 기준전류 발생기의 혁신적인 설계 방법이 이하 제시된다. 사실, 이는 그 온도 계수가 항상 음인 전류를 발생하는 전류원에 따라 동작하도록 되어 있다. 필연적으로, 이와 같은 신규한 접근방법에 따르면, 그들 각각의 전류원에 의해 발생된 전류 I1과 I2는, 그들을 더하는 대신에 1차 전류 I를 발생하기 위해 감산 즉, I = I1 -I2되고, 그 온도 의존성을 측정하는 파라메타 dI/dT = TC 는 이제 다음과 같이 된다 :

따라서, 널(null)은 온도 계수를 갖는 1차 전류 I로부터 유도된 기준전류 Iref를 얻을 수 있다. 이와 같은 차이를 수행하는 신규한 온도 보상 기준전류 발생기는 제1도에 참조번호 15가 부여된다. 제1도의 전류 발생기(10)와 관련하여, 동일한 구송요소에는 동일한 부호가 부여된다. 전류원 I1과 I2는 동일한 구성을 갖는다는 것에 유의한다. 그러나, I1 전류의 온도 계수 TC1은 음(이미 TC2도 음이듯이)이다.

지금부터 제2도를 참조하면, 미러 회로(16)와 도팅 노드(dotting node)(17)에 의해 감산이 수행될 것이다. 미러 회로(16)는 두 개의 NFET 소자 T13과 T14로 구성된다. 도2로부터 명확하듯이, PFET T10을 통해 흐르는 전류 I2는 노드(17)에서 싱크 전류(sink current)로서 다이오드-접속 NFET 소자 T13과 NFET 소자 T14에 의해 미러된다. NFET 소자 T13과 T14의 소스는 접지 Gnd에 접속된다. 후자의 드레인은 단락되어 있는 PFET 소자 T5와 NFET 소자 T11의 드레인으로서 형성된 노드(17)에 접속된다. 제2도에 도시된 구성의 최종 결과로서, NFET 소자 T11의 드레인에 인가되기 전에 이 노드(17)에서 소스 전류 I1으로부터 소스 전류 I2가 감산된다. 즉, T11을 통해 흐르는 1차 전류는 I1 - I2이다. 파라메타 dI/dT = TC는 식(6)에 따라 I1, I2, TC1 및 TC2 값을 적절히 선택함으로써 제로 (또는 필요하다면 임의의 양 또는 음의 값)와 같게 될 수 있다. 현실적으로, 이는 제2전류 I2 즉, 저항기 R2를 적절히 선택함으로써 달성된다. 마지막으로 Iref = n*I = n*(I1 - I2)와 같은 기준전류 Iref는 최소로 되거나 또는 제로와 같이 될 수 있는 온도 계수에 따라 노드(14)에서 NFET 소자 T12의 드레인에서 이용가능하게 된다. 파라메타 n은 상술한 바와 같이 NFET 소자 T11와 T12의 각 크기에 의존하는 비례 인수이다.

실제 회로는 그 최저 TCR 값이 0.0045 /℃(따라서 상술한 0.0033 /℃의 임계값보다 높은)인 0.5㎛ 디지털 CMOS 기술로 구현되고 있다. 전류 발생기(15)는 약 100μA의 1차 전류 I에 대해 제로 온도 계수를 얻도록 설계되고 있다. 이하의 표는 온도(섭씨 온도)의 차이값과 저항기 R2의 세가지 값에 대한 1차 전류 I의 온도 계수 TC(ppm/℃)의 값을 제시한다.

I의 온도 계수 TC의 값이 극히 작기 때문에, R2 = 34k은 본 발명의 기준전류 발생기(15)에 대한 적합한 값을 표현한다는 것을 알 수 있다. 실제로, -10 ppm/℃ TC 10 ppm/℃와 같은 임의의 온도 계수값이 적절할 수 있다. 이론적으로, 34.3 k의 저항기 값은 정확히 총 온도 보상 (즉, TC=0)에 이르게 되고, 그 온도 계수도 역시 널(null)일 기준전류 Iref에 이르게 될 것이다.

따라서, 기술이 첨단 디지털 CMOS 공정에 의해 제조된 것과 같은 고TCR 저항기만을 제공할 때에도 총체적으로 온도 보상 기준전류 Iref를 발생할 수 있게 하는 온도 보상 기준전류 발생기가 상기 서술되고 있다. 그러나, 본 발명의 근간에 있는 원리는 또한 아날로그 CMOS 기술로 구현될 수 있다. 이로서 회로 성능 대 온도 편차(이는 오늘날 보다 낮고 보다 높은 범위 모두로 확장된다)를 안정화시키는데 도움이 되고, 실제로 중요한 파라메타(즉, 배터리 백-업 회로에서)인 전력 소비를 보다 양호하게 제어할 수 있을 것이다. 본 발명의 기준전류 발생기는 또한 필요하다면 양 또는 음의 온도 계수중 어느 하나를 갖는 기준전류를 발생할 수 있다. 이로서 임의의 아날로그 회로 대 온도의 성능 편차를 보상하는 데 도움이 될 것이다. 예를 들면, 온도에 따른 VCO 중심 주파수의 감소는 양의 온도 계수 기준전류로서 보상될 수 있다. 마지막으로, 제2도를 참조로 서술된 기준전류 발생기(15)는 개시된 독창적인 개념의 기본적인 회로 구현이지만, 이 둘레에 또는 그로부터 유도되어 많은 다른 회로들이 구성될 수 있다는 것을 알 수 있을 것이다.

Claims

고온 계수 (TCR)를 갖는 저항기만을 제공하는 순수한 디지털 CMOS 기술에 따라 반도체 칩에 집적된 온도 보상 기준전류 발생기(15)에 있어서, 음(negative) 온도 계수(TC1)를 갖는 제1전류 (I1)를 발생하기 위한 저항기(R1)와 같은 적어도 하나의 저항기를 포함하는 제1전류원 : 음(negative) 온도 계수(TC2)를 갖는 제2전류(I2)를 발생하기 위한 저항기(R2)와 같은 적어도 하나의 저항기를 포함하는 제2전류원(I2) : 다른 전류에서 한 전류를 감산하여 얻어진 1차 전류 (I)를 발생하는 수단(16, 17) : 및 비례 인수만큼 상기 1차 전류로부터 기준전류(Iref)를 유도하는 수단 (T11, T12)을 구비하는 온도 보상 기준전류 발생기.
제1항에 있어서, 상기 1차 전류를 발생하는 수단은 반대 극성 (-I2)의 전류를 발생하기 위해 상기 제2전류를 반전시키는 미러회로 (a mirroring circuit)(16) : 및 상기 1차 전류를 발생하기 위해 상기 반전된 제2전류와 상기 제1전류의 덧셈을 연산하는 덧셈 회로(17)를 구비하는 온도 보상 기준전류 발생기.
제2항에 있어서, 상기 덧셈 회로는 상기 제1전류가 소스 전류로 인가되고 제2전류가 싱크 전류(a sink current)로 인가되는 도팅 노드(a dotting node)로 구성되는 온도 보상 기준전류 발생기.
상기 어느 한 항에 있어서, 상기 1차 전류의 온도 의존성을 측정하는 파라메타 TC=dI/dT는 제로와 같은 온도 보상 기준전류 발생기.
제1항 내지 제3항중 어느 한 항에 있어서, 상기 1차 전류의 온도 의존성을 측정하는 파라메타 TC = dI/dT는 양(positive) 또는 음(negative) 중 어느 하나로 되는 온도 보상 기준전류 발생기.