KR20110019064A

KR20110019064A - 전류 기준 회로

Info

Publication number: KR20110019064A
Application number: KR1020090076635A
Authority: KR
Inventors: 김형래
Original assignee: 삼성전자주식회사
Priority date: 2009-08-19
Filing date: 2009-08-19
Publication date: 2011-02-25
Also published as: JP5788649B2; US20110043185A1; CN101995901B; KR101645449B1; CN101995901A; US8358119B2; JP2011044142A

Abstract

낮은 온도 의존성을 갖는 전류 기준 회로가 개시된다. 전류 기준 회로는 절대온도 비례 전류 발생기, 밴드 갭 기준 회로 및 전류 복제 회로를 포함한다. 절대온도 비례 전류 발생기는 절대온도 비례전류(IPTAT)를 발생한다. 밴드 갭 기준 회로는 상기 절대온도 비례전류에 기초하여 기준전압을 발생하고, 상기 절대온도 비례 전류에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생한다. 전류 복제 회로는 절대온도 비례전류와 상기 제 2 전류(IPTC)에 기초하여 상기 제 1 전류(IZTC)를 복제한다. 따라서, 전류 기준 회로는 웨이퍼 상에서 적은 면적을 차지하고 소비전력이 적으며 낮은 온도 의존성과 낮은 전원전압 의존성을 갖는다.

Description

전류 기준 회로{CURRENT REFERENCE CIRCUIT}

본 발명은 전류 기준 회로에 관한 것으로, 특히 낮은 온도 의존성을 갖는 전류 기준 회로에 관한 것이다.

집적회로에 사용되는 아날로그 회로들은 회로의 동작점을 설정하기 위해 바이어스 회로가 사용된다. 특히, 연산증폭기의 직류(DC) 및 교류(AC) 동작 특성을 결정하기 위해 정전류원인 전류 기준 회로가 필요하다. 일반적으로 사용되는 바이어스 회로는 온도, 전원전압 및 제조공정의 변화에 영향을 많이 받는다.

따라서, 집적회로의 설계에서, 온도, 전원전압 및 제조공정의 변화에 영향을 덜 받는 바이어스 회로가 필요하다.

종래의 전류 기준 회로는 온도 의존성을 낮추기 위해 추가되는 회로가 복잡하고 반도체 칩 상에서 차지하는 면적이 넓었으며 전력소비가 많았다.

본 발명의 목적은 반도체 웨이퍼 상에서 적은 면적을 차지하고 소비전력이 적으면서도 온도 의존성이 낮은 전류 기준 회로를 제공하는 것이다.

본 발명의 다른 목적은 반도체 웨이퍼 상에서 적은 면적을 차지하고 소비전력이 적으면서도 전원전압 의존성이 낮은 전류 기준 회로를 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 전류 기준 회로는 절대온도 비례 전류 발생기, 밴드 갭 기준 회로 및 전류 복제 회로를 포함한다.

절대온도 비례 전류 발생기는 절대온도 비례전류(IPTAT)를 발생한다. 밴드 갭 기준 회로는 상기 절대온도 비례전류에 기초하여 기준전압을 발생하고, 상기 절대온도 비례 전류에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생한다. 전류 복제 회로는 상기 절대온도 비례전류와 상기 제 2 전류(IPTC)에 기초하여 상기 제 1 전류(IZTC)를 복제한다.

본 발명의 하나의 실시예에 의하면, 상기 전류 복제 회로는 상기 절대온도 비례전류(IPTAT)에서 상기 제 2 전류(IPTC)를 감산하여 상기 제 1 전류(IZTC)를 복제할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 절대온도 비례 전류 발생기는 제 1 PMOS 트랜지스터, 제 2 PMOS 트랜지스터, 제 1 NMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 제 1 저항을 포함할 수 있다.

제 1 PMOS 트랜지스터는 전원전압이 인가되는 소스, 및 제 1 노드에 전기적으로 공통 연결된 게이트 및 드레인을 갖는다. 제 2 PMOS 트랜지스터는 상기 전원 전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 , 및 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는다. 제 1 NMOS 트랜지스터는 상기 제 1 노드에 전기적으로 연결된 드레인, 제 2 노드에 전기적으로 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터는 상기 제 2 PMOS 트랜지스터의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는다. 제 1 저항은 상기 제 1 NMOS 트랜지스터의 소스와 상기 접지 사이에 연결된다.

본 발명의 하나의 실시예에 의하면, 상기 밴드 갭 기준 회로는 제 3 PMOS 트랜지스터, 제 2 저항, 제 3 저항 및 제 3 NMOS 트랜지스터를 포함할 수 있다.

제 3 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터에 전류 미러 형태로 연결되고, 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 및 제 3 노드에 전기적으로 연결되고 상기 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는다. 제 2 저항은 상기 제 3 노드와 상기 접지 사이에 연결되고, 제 3 저항은 상기 제 3 노드에 연결된 제 1 단자를 갖는다. 제 3 NMOS 트랜지스터는 상기 제 3 저항의 제 2 단자에 전기적으로 공통 연결된 드레인과 게이트, 및 상기 접지에 전기적으로 연결된 소스를 갖는다.

본 발명의 하나의 실시예에 의하면, 상기 전류 복제 회로는 제 4 PMOS 트랜지스터, 제 4 NMOS 트랜지스터, 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터를 포함할 수 있다.

제 4 PMOS 트랜지스터는 상기 제 1 PMOS 트랜지스터에 전류 미러 형태로 연결되고, 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 및 상기 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는다. 제 4 NMOS 트랜지스터는 상기 제 4 PMOS 트랜지스터의 드레인에 전기적으로 연결된 드레인, 상기 제 3 NMOS 트랜지스터의 게이트에 전기적으로 연결된 게이트, 및 상기 접지에 전기적으로 연결된 소스를 갖는다. 제 5 NMOS 트랜지스터는 상기 제 4 PMOS 트랜지스터의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는다. 제 6 NMOS 트랜지스터는 상기 제 5 NMOS 트랜지스터의 게이트에 전기적으로 연결된 게이트, 상기 접지에 전기적으로 연결된 소스, 및 상기 제 1 전류(IZTC)가 흐르는 드레인을 갖는다.

본 발명의 하나의 실시예에 의하면, 상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로는 각각 캐스코드 구조로 배치된 MOS 트랜지스터들을 포함할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 전류 기준 회로는 상기 절대온도 비례 전류 발생기에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스하기 위한 제 1 바이어스 회로, 및 상기 밴드 갭 기준 회로와 상기 전류 복제 회로에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스하기 위한 제 2 바이어스 회로를 독립적으로 가질 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 전류 기준 회로는 하나의 바이어스 회로를 공통으로 사용하여 상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로는 바이어스를 위한 추가적인 회로가지를 사용하지 않고 셀프 바이어스를 수행할 수 있다.

본 발명의 하나의 실시예에 의하면, 상기 전류 기준 회로는 상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로를 시동(start-up)하는 시동 회로를 더 포함할 수 있다.

본 발명의 실시예에 따른 전류 기준 회로는 절대온도 비례 전류 발생기, 밴드 갭 기준 회로 및 전류 복제 회로를 사용하여, 절대온도 비례전류(IPTAT)를 발생하고, 절대온도 비례전류에 기초하여 기준전압을 발생하고, 절대온도 비례 전류에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생하며, 절대온도 비례전류와 상기 제 2 전류(IPTC)에 기초하여 상기 제 1 전류(IZTC)를 복제한다.

따라서, 본 발명의 실시예에 따른 전류 기준 회로는 반도체 웨이퍼 상에서 적은 면적을 차지하고 소비전력이 적으면서도 온도 의존성이 낮다. 또한, 본 발명의 실시예에 따른 전류 기준 회로는 반도체 웨이퍼 상에서 적은 면적을 차지하고 소비전력이 적으면서도 전원전압 의존성이 낮다.

따라서, 본 발명의 실시예에 따른 전류 기준 회로를 포함하는 연산증폭기 등 아날로그 회로들은 주위 온도의 변화에 상관없이 안정적인 동작을 할 수 있으며, 웨이퍼 상에서 적은 면적을 차지하며, 소비전력이 적고 제품의 단가가 낮으며 친환 경적으로 설계를 수행할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접 속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동 작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 하나의 실시예에 따른 전류 기준 회로를 나타내는 블록도이다.

도 1을 참조하면, 전류 기준 회로(100)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110), 밴드 갭 기준 회로(BAND-GAP REFERENCE CIRCUIT)(130) 및 전류 복제 회로(CURRENT REPLICATION CIRCUIT)(150)를 포함한다.

절대온도 비례 전류 발생기(110)는 절대온도 비례전류(IPTAT)를 발생한다. 밴드 갭 기준 회로(130)는 절대온도 비례전류(IPTAT)에 기초하여 기준전압을 발생하고, 절대온도 비례 전류(IPTAT)에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생한다. 전류 복제 회로(150)는 절대온도 비례전류(IPTAT)와 제 2 전류(IPTC)에 기초하여 제 1 전류(IZTC)를 복제한다.

전류 복제 회로(150)는 절대온도 비례전류(IPTAT)에서 제 2 전류(IPTC)를 감산하여 제 1 전류(IZTC)를 복제할 수 있다.

후술하는 바와 같이, 전류 기준 회로(100)에 포함된 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130) 및 전류 복제 회로(150)는 서로 전류 미러 형태로 연결되어 있다.

도 2는 도 1의 전류 기준 회로(100)에 포함된 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130), 및 전류 복제 회로(150)의 하나의 예를 나타내 는 회로도이다.

도 2를 참조하면, 전류 기준 회로(100a)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110a), 밴드 갭 기준 회로(130a) 및 전류 복제 회로(150a)를 포함한다.

비례 전류 발생기(110a)는 제 1 PMOS 트랜지스터(MP1), 제 2 PMOS 트랜지스터(MP2), 제 1 NMOS 트랜지스터(MN1), 제 2 NMOS 트랜지스터(MN2) 및 제 1 저항(R1)을 포함한다.

제 1 PMOS 트랜지스터(MP1)는 전원전압(VDD)이 인가되는 소스, 및 제 1 노드(N1)에 전기적으로 공통 연결된 게이트 및 드레인을 갖는다. 제 2 PMOS 트랜지스터(MP2)는 전원전압(VDD)이 인가되는 소스, 제 1 노드(N1)에 전기적으로 연결된 게이트 , 및 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는다. 제 1 NMOS 트랜지스터(MN1)는 제 1 노드(N1)에 전기적으로 연결된 드레인, 제 2 노드(N2)에 전기적으로 연결된 게이트를 갖는다. 제 2 NMOS 트랜지스터(MN2)는 제 2 PMOS 트랜지스터(MP2)의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는다. 제 1 저항(R1)은 제 1 NMOS 트랜지스터(MN1)의 소스와 접지 사이에 연결된다.

밴드 갭 기준 회로(130a)는 제 3 PMOS 트랜지스터(MP3), 제 2 저항(R2), 제 3 저항(R3) 및 제 3 NMOS 트랜지스터(MN3)를 포함한다.

제 3 PMOS 트랜지스터(MP3)는 상기 제 1 PMOS 트랜지스터에 전류 미러 형태로 연결되고, 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 및 제 3 노드에 전기적으로 연결되고 상기 절대온도 비례전류(IPTAT)가 흐르 는 드레인을 갖는다. 제 2 저항(R2)은 제 3 노드(N3)와 접지 사이에 연결된다. 제 3 저항(R3)은 제 3 노드(N3)에 연결된 제 1 단자를 갖는다. 제 3 NMOS 트랜지스터(MN3)는 제 3 저항(R3)의 제 2 단자에 전기적으로 공통 연결된 드레인과 게이트, 및 접지에 전기적으로 연결된 소스를 갖는다.

전류 복제 회로(150a)는 제 4 PMOS 트랜지스터(MP4), 제 4 NMOS 트랜지스터(MN4), 제 5 NMOS 트랜지스터(MN5) 및 제 6 NMOS 트랜지스터(MN6)를 포함한다.

제 4 PMOS 트랜지스터(MP4)는 제 1 PMOS 트랜지스터(MP1)에 전류 미러 형태로 연결되고, 전원전압(VDD)이 인가되는 소스, 제 1 노드(N1)에 전기적으로 연결된 게이트 및 제 4 노드(N4)에 전기적으로 연결되고 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는다. 제 4 NMOS 트랜지스터(MN4)는 제 4 PMOS 트랜지스터(MP4)의 드레인에 전기적으로 연결된 드레인, 제 3 NMOS 트랜지스터(MN3)의 게이트에 전기적으로 연결된 게이트, 및 접지에 전기적으로 연결된 소스를 갖는다. 제 5 NMOS 트랜지스터(MN5)는 제 4 PMOS 트랜지스터(MP4)의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는다. 제 6 NMOS 트랜지스터(MN6)는 제 5 NMOS 트랜지스터(MN5)의 게이트에 전기적으로 연결된 게이트, 접지에 전기적으로 연결된 소스, 및 제 1 전류(IZTC)가 흐르는 드레인을 갖는다.

도 3a는 도 2의 전류 기준 회로에 포함된 밴드 갭 기준 회로의 등가 회로를 나타내는 회로도이고, 도 3b는 종래의 밴드 갭 기준 회로의 등가 회로를 나타내는 회로도이고, 도 3c는 밴드 갭 기준 회로의 동작 원리를 설명하기 위한 개념도이다. 도 4는 절대온도 비례전류가 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)와 정(+) 의 온도계수를 갖는 제 2 전류(IPTC)로 구성되어 있음을 설명하기 위한 그래프이다.

이하, 도 1 내지 도 4를 참조하여, 도 1에 도시된 본 발명의 실시예에 따른 전류 기준 회로의 동작을 설명한다.

MOS 트랜지스터의 공간 전하 영역(space-charge region)에서 발생되는 전류의 양이 무시할 수 있고, MOS 트랜지스터의 채널 길이가 충분히 길고, MOS 트랜지스터의 표면 상태 밀도와 표면 위치 에너지 변화를 무시할 수 있고, MOS 트랜지스터의 드레인-소스 간 전압이 실온에서의 열 전압(thermal voltage)보다 충분히 큰 조건에서, 약한 반전 영역(weak inversion region)에서 n 채널 MOS 트랜지스터의 전류-전압(I/V) 특성은 바이폴라 접합 트랜지스터의 I-V 특성과 유사하며, 수학식 1과 같이 표현할 수 있다.

수학식 1에서, ID0은 발생전류를, S는 MOS 트랜지스터의 기하학적 형태 요소로서 채널의 유효길이에 대한 유효 폭(width)을, q는 전자 한 개의 전하를, n은 기울기 요소를, k는 볼쯔만 상수를, T는 절대 온도를, VGS는 게이트-소스 전압을, Vth는 MOS 트랜지스터의 문턱전압(threshold voltage)을 각각 나타낸다.

수학식 1로부터, 주어진 전류에 대해 MOS 트랜지스터의 게이트-소스 전압은 수학식 2와 같이 나타낼 수 있다.

수학식 2에서, VT는 열 전압(thermal voltage)으로서, kT/q와 같은 값을 갖는다. MOS 트랜지스터의 게이트-소스 전압(VGS)의 온도 계수(=∂VGS/∂T)는 음의 값을 갖는다. 예를 들면, VGS의 온도 계수는 -1,061 ppm/℃일 수 있다. 따라서, 약한 반전 영역(weak inversion region)에서 n 채널 MOS 트랜지스터의 VGS는 온도의 일차 함수이다.

수학식 2에 보는 바와 같이, 약한 반전 영역에서 n 채널 MOS 트랜지스터의 게이트-소스 전압(VGS)은 대략 온도에 선형적으로 감소하므로, 밴드 갭 기준전압(VREF)은 도 3c에 보인 바와 같이 게이트-소스 전압(VGS)에 VT의 1차 함수를 갖는 양을 합하여 얻을 수 있다. 이 개념에 기초한 종래의 밴드 갭 기준 회로가 도 3b에 나타나 있다. 도 3에서, 다이오드 형태로 연결된(diode-connected) NMOS 트랜지스터(MN3)의 VGS는 수학식 3과 같이 나타낼 수 있다.

기준전압(VREF)은 수학식 4에 보인 바와 같이, 절대온도 비례전류(proportional-to-absolute-temperature current; IPTAT)와 저항(R3)을 곱한 값에 VGS를 더하여 얻을 수 있다. 도 3b에 도시된 회로에 의해 얻을 수 있는 기준 전압은 실리콘의 에너지 밴드 갭인 약 1.2V이다. 따라서, 도 3b에 도시된 바와 같은 종래의 밴드 갭 기준 회로는 1V 이하의 전원 전압에서는 동작하지 못한다.

도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 전류 기준 회로의 절대온도 비례전류(IPTAT)는 관심 범위(range of interest)에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)와 정(+)의 온도계수를 갖는 제 2 전류(IPTC)로 구성되어 있다.

도 3b에 도시된 종래의 밴드 갭 기준 회로의 동작전압 제한을 극복하기 위한 본 발명의 실시예에 따른 회로가 도 3a에 도시되어 있으며, 도 3a는 도 2의 밴드 갭 기준 회로(130a)에 대응하는 회로이다. 도 3a의 밴드 갭 기준 회로는 도 3b의 밴드 갭 기준 회로에 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 발생하는 전류원 가지(branch)가 추가된 회로이다.

도 3a의 밴드 갭 기준 회로에서, NMOS 트랜지스터(MN3)의 게이트-소스 전압(VGSP)은 수학식 5와 같이 나타낼 수 있다.

IPTC=IPTAT-IZTC이므로, 수학식 5는 수학식 6과 같이 나타낼 수 있다. 도 3에 도시된 본 발명의 실시예에 따른 밴드 갭 기준 회로에 있는 NMOS 트랜지스터(MN3)의 게이트-소스 전압(VGSP)은 도 3b에 도시된 종래의 밴드 갭 기준 회로에 있는 NMOS 트랜지스터(MN3)의 게이트-소스 전압(VGS)보다 작아진다.

도 3a의 밴드 갭 기준 회로의 기준전압(VREFP)은 수학식 7과 같이 나타낼 수 있다.

따라서, 도 3a의 구조를 갖는 밴드 갭 기준 회로는 1V 보다 작은 기준 전압도 발생할 수 있는 저전압 밴드 갭 기준 회로이다.

도 1 및 도 2에 도시된 전류 기준 회로(100, 100a)는 도 3 a에 도시된 밴드 갭 기준 회로의 개념을 포함한다.

도 2를 참조하면, 전류 기준 회로(100a)는 절대온도 비례 전류 발생기(110a), 밴드 갭 기준 회로(130a), 및 전류 복제 회로(150a)를 포함한다.

절대온도 비례 전류 발생기(110a)는 절대온도에 비례하여 변화하는 절대온도 비례전류(IPTAT)를 발생한다. 제 1 NMOS 트랜지스터(MN1)와 제 2 NMOS 트랜지스터(MN2)의 사이즈 비(size ratio)가 K일 때, 절대온도 비례전류(IPTAT)는 수학식 8과 같이 나타낼 수 있다.

도 2에 도시된 밴드 갭 기준 회로(130a)를 참조하면, 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)는 수학식 9와 같이 나타낼 수 있다.

수학식 9를 수학식 7에 대입하면, 본 발명의 실시예에 따른 밴드 갭 기준 회로(130a)의 기준전압(VREFP)은 수학식 10과 같이 나타낼 수 있다.

수학식 10을 수학식 4와 비교하면, 본 발명의 실시예에 따른 밴드 갭 기준 회로(130a)는 제 2 저항(R2)과 제 3 저항(R3)의 값을 조절함으로써, 종래의 밴드 갭 기준 회로의 기준전압보다 낮은 기준전압을 발생할 수 있다.

수학식 9와 수학식 10으로부터, 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)는 수학식 11과 같이 나타낼 수 있다.

제 1 전류(IZTC)를 출력하여 사용하기 위해, 전류 복제 회로(150a)가 사용된다. 전류 복제 회로(150a)는 밴드 갭 기준 회로(130a)에 전류 미러 형태로 연결되고, 절대온도 비례전류(IPTAT)에서 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 감 산하므로써, 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 발생한다. 제 1 전류(IZTC)는 제 5 NMOS 트랜지스터(MN5)와 전류 미러 형태로 연결된 제 6 NMOS 트랜지스터(MN6)를 통해 출력된다.

도 5, 도 6 및 도 7은 도 1의 전류 기준 회로(100)에 포함된 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130), 및 전류 복제 회로(150)의 다른 실시예를 나타내는 회로도들이다. 도 5, 도 6 및 도 7은 기준전류의 전원전압(VDD) 의존성을 줄이기 위해 캐스코드 형태로 배열된 MOS 트랜지스터들을 포함한다.

도 5를 참조하면, 전류 기준 회로(100b)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110b), 밴드 갭 기준 회로(130b), 전류 복제 회로(150b) 및 출력 회로(160b)를 포함한다. 도 5의 전류 기준 회로(100b)는 절대온도 비례 전류 발생기(110b)의 안정된 바이어스를 위한 바이어스 회로(112), 밴드 갭 기준 회로(130b) 및 전류 복제 회로(150b)의 안정된 바이어스를 위한 바이어스 회로(152)를 포함한다.

도 5에 도시된 전류 기준 회로(100b)는 도 2에 도시된 전류 기준 회로(100a)와 유사하므로, 전류 기준 회로(100b)의 동작 설명은 생략한다.

도 6을 참조하면, 전류 기준 회로(100c)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110c), 밴드 갭 기준 회로(130c), 전류 복제 회로(150c) 및 출력 회로(160c)를 포함한다. 도 6의 전류 기준 회로(100c)는 절대온도 비례 전류 발생기(110c), 밴드 갭 기준 회로(130c) 및 전류 복제 회로(150c)의 안정된 바이어스를 위한 바이어스 회로(112)를 포함한다. 도 6의 전류 기준 회로(100c)는 바이어스 회 로(112) 하나를 사용하여 절대온도 비례 전류 발생기(110c), 밴드 갭 기준 회로(130c) 및 전류 복제 회로(150c)를 바이어스하기 때문에 회로가 간단하다.

도 6에 도시된 전류 기준 회로(100c)는 도 2에 도시된 전류 기준 회로(100a)와 유사하므로, 전류 기준 회로(100c)의 동작 설명은 생략한다.

도 7을 참조하면, 전류 기준 회로(100d)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110d), 밴드 갭 기준 회로(130d), 전류 복제 회로(150d) 및 출력 회로(160d)를 포함한다. 도 7의 전류 기준 회로(100d)는 절대온도 비례 전류 발생기(110d), 밴드 갭 기준 회로(130d) 및 전류 복제 회로(150d)의 바이어스를 위한 바이어스 회로를 따로 두지 않고 셀프 바이어스를 한다. 절대온도 비례 전류 발생기(110d)는 다이오드 형태로 연결된 PMOS 트랜지스터(111)와 NMOS 트랜지스터(112)를 사용하여 셀프 바이어스를 수행하고, 밴드 갭 기준 회로(130d) 및 전류 복제 회로(150d)는 다이오드 형태로 연결된 NMOS 트랜지스터(151)를 사용하여 셀프 바이어스를 수행한다. 또한, 도 7의 전류 기준 회로(100d)는 출력 회로(160d)의 바이어스를 위해 다이오드 형태로 연결된 PMOS 트랜지스터(161)를 포함한다. 도 7의 전류 기준 회로(100c)는 절대온도 비례 전류 발생기(110d), 밴드 갭 기준 회로(130d) 및 전류 복제 회로(150d)를 바이어스하기 위한 바이어스 회로를 부가적으로 사용하지 않고, 셀프 바이어스를 수행하기 때문에 회로가 간단하다.

도 7에 도시된 전류 기준 회로(100d)는 도 2에 도시된 전류 기준 회로(100a)와 유사하므로, 전류 기준 회로(100d)의 동작 설명은 생략한다.

도 5, 도 6, 도 7에 도시된 캐스코드 구조를 갖는 전류 기준 회로들(100b, 100c, 100d)은 전원전압 의존도가 적은 기준 전류를 출력할 수 있다.

도 8은 본 발명의 다른 하나의 실시예에 따른 전류 기준 회로를 나타내는 블록도이다.

도 8을 참조하면, 전류 기준 회로(200)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110), 밴드 갭 기준 회로(BAND-GAP REFERENCE CIRCUIT)(130), 전류 복제 회로(CURRENT REPLICATION CIRCUIT)(150) 및 시동 회로(start-up circuit)(210)를 포함한다.

절대온도 비례 전류 발생기(110)는 절대온도 비례전류(IPTAT)를 발생한다. 밴드 갭 기준 회로(130)는 절대온도 비례전류(IPTAT)에 기초하여 기준전압을 발생하고, 절대온도 비례 전류(IPTAT)에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생한다. 전류 복제 회로(150)는 절대온도 비례전류(IPTAT)와 제 2 전류(IPTC)에 기초하여 제 1 전류(IZTC)를 복제한다. 시동 회로(start-up circuit)(210)는 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130) 및 전류 복제 회로(150)를 시동(start-up)한다.

후술하는 바와 같이, 전류 기준 회로(200)에 포함된 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130) 및 전류 복제 회로(150)는 서로 전류 미러 형태로 연결되어 있다.

도 9는 도 8의 전류 기준 회로의 구체적인 회로를 나타내는 회로도이다.

도 9를 참조하면, 전류 기준 회로(200a)는 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110a), 밴드 갭 기준 회로(130a), 전류 복제 회로(150a) 및 시동 회로(210)를 포함한다.

도 9에 도시된 절대온도 비례 전류 발생기(IPTAT GENERATOR)(110a), 밴드 갭 기준 회로(130a) 및 전류 복제 회로(150a)는 도 2에 도시된 비례 전류 발생기(IPTAT GENERATOR)(110a), 밴드 갭 기준 회로(130a) 및 전류 복제 회로(150a)와 동일한 회로 구성을 가진다.

시동 회로(210)는 제 5 PMOS 트랜지스터(MP5), 제 7 NMOS 트랜지스터(MN7) 및 제 8 NMOS 트랜지스터(MN8)를 포함한다.

제 5 PMOS 트랜지스터(MP5)는 전원전압(VDD)이 인가되는 소스, 접지에 연결된 게이트, 및 제 5 노드(N5)에 연결된 드레인을 갖는다. 제 7 NMOS 트랜지스터(MN7)는 제 1 노드에 연결된 드레인, 제 5 노드(N5)에 연결된 게이트, 및 접지에 연결된 소스를 갖는다. 제 8 NMOS 트랜지스터(MN8)는 제 5 노드(N5)에 연결된 드레인, 제 2 노드(N2)에 연결된 게이트, 및 접지에 연결된 소스를 갖는다.

회로 동작의 초기에, 전원전압(VDD)의 크기가 충분히 증가되면, 제 5 PMOS 트랜지스터(MP5)가 턴온되고, 제 5 노드(N5)의 전압이 증가하여 제 1 노드(N1)의 전압의 크기가 증가하여 서로 미러 형태로 연결된 트랜지스터들(MP1, MP2, MP3, MP4)이 턴온된다. 따라서, 절대온도 비례 전류 발생기(110), 밴드 갭 기준 회로(130) 및 전류 복제 회로(150)는 시동(start-up) 된다.

도 9의 전류 기준 회로(200a)에 포함된 절대온도 비례 전류 발생기(110a), 밴드 갭 기준 회로(130a) 및 전류 복제 회로(150a)의 동작은 도 2에 도시된 비례 전류 발생기, 밴드 갭 기준 회로 및 전류 복제 회로(150a)의 동작과 동일하다. 따라서, 도 9의 전류 기준 회로(200a)의 동작 설명은 생략한다.

도 10a는 도 2에 도시된 저 전압 형태의 전류 기준 회로의 온도 변화에 따른 출력전류의 변화를 나타내는 시뮬레이션도이고, 도 10b는 도 6에 도시된 캐스코드 형태의 전류 기준 회로의 온도 변화에 따른 출력전류의 변화를 나타내는 시뮬레이션도이다. 도 10a 및 도 10b는 온도가 -25℃에서 75℃까지 변화할 때, 도 2 및 도 6의 전류 기준 회로의 출력전류(IOUT=IZTC)의 변화를 나타내는 그래프이다.

도 10a를 참조하면, 출력전류(IOUT)는 23℃에서 941nA를 가지며, -25℃에서 75℃까지의 온도 범위에서 약 2.76nA의 편차(drift)를 가진다. 이것은 29.3ppm/℃의 온도 편차를 의미한다.

도 10b를 참조하면, 출력전류(IOUT)는 20℃에서 991nA를 가지며, -25℃에서 75℃까지의 온도 범위에서 약 3nA의 편차(drift)를 가진다. 이것은 30ppm/℃의 온도 편차를 의미한다.

도 10a 및 도 10b를 참조하면, 도 2에 도시된 저 전압 형태의 전류 기준 회로와 도 6에 도시된 캐스코드 형태의 전류 기준 회로는 낮은 온도 편차를 갖는 출력전류를 발생한다.

도 11은 저 전압 형태의 전류 기준 회로와 캐스코드 형태의 전류 기준 회로에 대해 전원전압의 변화에 대한 출력전류의 변화를 나타내는 시뮬레이션도이다.

도 11을 참조하면, 저 전압 형태의 전류 기준 회로(RESULT1)에 대해, 최소 전원전압은 0.7V이고 전원전압 의존도(supply dependency)는 26116ppm/V이다. 캐스코드 형태의 전류 기준 회로(RESULT2)에 대해, 최소 전원전압은 0.85V이고 전원전압 의존도(supply dependency)는 1856ppm/V이다.

따라서, 저 전압 형태의 전류 기준 회로가 캐스코드 형태의 전류 기준 회로에 비해 최소 전원전압이 낮고, 캐스코드 형태의 전류 기준 회로가 저 전압 형태의 전류 기준 회로에 비해 전원전압 의존도가 낮다.

본 발명은 집적회로에 적용이 가능하며, 특히 전류 기준 회로를 사용하는 아날로그 집적회로에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 2는 도 1의 전류 기준 회로에 포함된 절대온도 비례 전류 발생기, 밴드 갭 기준 회로, 및 전류 복제 회로의 하나의 예를 나타내는 회로도이다.

도 3a는 도 2의 전류 기준 회로에 포함된 밴드 갭 기준 회로의 등가 회로를 나타내는 회로도이다.

도 3b는 종래의 밴드 갭 기준 회로의 등가 회로를 나타내는 회로도이다.

도 3c는 밴드 갭 기준 회로의 동작 원리를 설명하기 위한 개념도이다.

도 4는 절대온도 비례전류가 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)와 정(+)의 온도계수를 갖는 제 2 전류(IPTC)로 구성되어 있음을 설명하기 위한 그래프이다.

도 5는 도 1의 전류 기준 회로에 포함된 절대온도 비례 전류 발생기, 밴드 갭 기준 회로, 및 전류 복제 회로의 다른 하나의 예를 나타내는 회로도이다.

도 6은 도 1의 전류 기준 회로에 포함된 절대온도 비례 전류 발생기, 밴드 갭 기준 회로, 및 전류 복제 회로의 또 다른 하나의 예를 나타내는 회로도이다.

도 7은 도 1의 전류 기준 회로에 포함된 절대온도 비례 전류 발생기, 밴드 갭 기준 회로, 및 전류 복제 회로의 또 다른 하나의 예를 나타내는 회로도이다.

도 10a는 도 2에 도시된 저 전압 형태의 전류 기준 회로의 온도 변화에 따른 출력전류의 변화를 나타내는 시뮬레이션도이다.

도 10b는 도 6에 도시된 캐스코드 형태의 전류 기준 회로의 온도 변화에 따른 출력전류의 변화를 나타내는 시뮬레이션도이다.

<도면의 주요부분에 대한 부호의 설명>

100, 100a, 100b, 100c, 100d, 200, 200a : 전류 기준 회로

110, 110a, 110b, 110c, 110d : 절대온도 비례 전류 발생기

130, 130a, 130b, 130c, 130d : 밴드 갭 기준 회로

150, 150a, 150b, 150c, 150d : 전류 복제 회로

210 : 시동 회로

Claims

절대온도 비례전류(IPTAT)를 발생하는 절대온도 비례 전류 발생기;

상기 절대온도 비례전류에 기초하여 기준전압을 발생하고, 상기 절대온도 비례 전류에서 제로(0)인 온도계수를 갖는 제 1 전류(IZTC)를 제거하고 정(+)의 온도계수를 갖는 제 2 전류(IPTC)를 발생하는 밴드 갭 기준 회로; 및

상기 절대온도 비례전류와 상기 제 2 전류(IPTC)에 기초하여 상기 제 1 전류(IZTC)를 복제하는 전류 복제 회로를 포함하는 전류 기준 회로.
제 1 항에 있어서, 상기 전류 복제 회로는

상기 절대온도 비례전류(IPTAT)에서 상기 제 2 전류(IPTC)를 감산하여 상기 제 1 전류(IZTC)를 복제하는 것을 특징으로 하는 전류 기준 회로.
제 1 항에 있어서, 상기 절대온도 비례 전류 발생기는

전원전압이 인가되는 소스, 및 제 1 노드에 전기적으로 공통 연결된 게이트 및 드레인을 갖는 제 1 PMOS 트랜지스터;

상기 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 , 및 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는 제 2 PMOS 트랜지스터;

상기 제 1 노드에 전기적으로 연결된 드레인, 제 2 노드에 전기적으로 연결된 게이트를 갖는 제 1 NMOS 트랜지스터;

상기 제 2 PMOS 트랜지스터의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는 제 2 NMOS 트랜지스터; 및

상기 제 1 NMOS 트랜지스터의 소스와 상기 접지 사이에 연결된 제 1 저항을 포함하는 것을 특징으로 하는 전류 기준 회로.
제 3 항에 있어서, 상기 밴드 갭 기준 회로는

상기 제 1 PMOS 트랜지스터에 전류 미러 형태로 연결되고, 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 및 제 3 노드에 전기적으로 연결되고 상기 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는 제 3 PMOS 트랜지스터;

상기 제 3 노드와 상기 접지 사이에 연결된 제 2 저항;

상기 제 3 노드에 연결된 제 1 단자를 갖는 제 3 저항; 및

상기 제 3 저항의 제 2 단자에 전기적으로 공통 연결된 드레인과 게이트, 및 상기 접지에 전기적으로 연결된 소스를 갖는 제 3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전류 기준 회로.
제 4 항에 있어서, 상기 전류 복제 회로는

상기 제 1 PMOS 트랜지스터에 전류 미러 형태로 연결되고, 전원전압이 인가되는 소스, 상기 제 1 노드에 전기적으로 연결된 게이트 및 상기 절대온도 비례전류(IPTAT)가 흐르는 드레인을 갖는 제 4 PMOS 트랜지스터;

상기 제 4 PMOS 트랜지스터의 드레인에 전기적으로 연결된 드레인, 상기 제 3 NMOS 트랜지스터의 게이트에 전기적으로 연결된 게이트, 및 상기 접지에 전기적으로 연결된 소스를 갖는 제 4 NMOS 트랜지스터;

상기 제 4 PMOS 트랜지스터의 드레인에 전기적으로 공통 연결된 게이트와 드레인, 및 접지에 전기적으로 연결된 소스를 갖는 제 5 NMOS 트랜지스터; 및

상기 제 5 NMOS 트랜지스터의 게이트에 전기적으로 연결된 게이트, 상기 접지에 전기적으로 연결된 소스, 및 상기 제 1 전류(IZTC)가 흐르는 드레인을 갖는 제 6 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전류 기준 회로.
제 1 항에 있어서,

상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로는 각각 캐스코드 구조로 배치된 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 전류 기준 회로.
제 6 항에 있어서, 상기 전류 기준 회로는

상기 절대온도 비례 전류 발생기에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스하기 위한 제 1 바이어스 회로, 및 상기 밴드 갭 기준 회로와 상기 전류 복제 회로에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스하기 위한 제 2 바이어스 회로를 독립적으로 가지는 것을 특징으로 하는 전류 기준 회로.
제 6 항에 있어서, 상기 전류 기준 회로는

하나의 바이어스 회로를 공통으로 사용하여 상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로에 포함된 캐스코드 구조의 MOS 트랜지스터들을 바이어스하는 것을 특징으로 하는 전류 기준 회로.
제 6 항에 있어서,

상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로는 바이어스를 위한 추가적인 회로가지를 사용하지 않고 셀프 바이어스를 수행하는 것을 특징으로 하는 전류 기준 회로.
제 1 항에 있어서, 상기 전류 기준 회로는

상기 절대온도 비례 전류 발생기, 상기 밴드 갭 기준 회로 및 상기 전류 복제 회로를 시동(start-up)하는 시동 회로를 더 포함하는 것을 특징으로 하는 전류 기준 회로.