KR102310810B1 - 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치 - Google Patents

전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치 Download PDF

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Abstract

본 발명은 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치에 관한 것으로서, 더욱 상세하게는 절대 값 변환회로, 대수 변환회로, 조정회로, 가산기, 역대수 변환기, 반전 증폭기 회로로 제곱기 장치를 구성함으로써, 서로 다른 두 개의 입력신호를 대수 값으로 변환시켜 이들을 더하면 대수변환의 대상인 두 양수의 곱을 얻을 수 있다는 성질과, 그 곱셈결과를 역대수 변환하면 최종적으로 두 입력의 곱을 얻을 수 있다는 성질을 이용하여 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상되므로 회로의 선형성과 정확성을 입증할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 제곱연산을 수행함으로써, 연산의 정확도를 향상시킴은 물론 광범위에 걸친 제곱 연산을 수행하더라도 결과 값이 이론값과 매우 근사하게 출력된다는 것을 시뮬레이션 방법을 통하여 검증하였다.

Description

전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치{A square device for the multiple operation of two input signals on electronic control board}
본 발명은 절대 값 변환회로, 대수 변환회로, 조정회로, 가산기, 역대수 변환기, 반전 증폭기 회로로 제곱기 장치를 구성함으로써, 서로 다른 두 개의 입력신호를 대수 값으로 변환시켜 이들을 더하면 대수변환의 대상인 두 양수의 곱을 얻을 수 있다는 성질과, 그 곱셈결과를 역대수 변환하면 최종적으로 두 입력의 곱을 얻을 수 있다는 성질을 이용하여 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상되므로 회로의 선형성과 정확성을 입증할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 제곱연산을 수행함으로써, 연산의 정확도를 향상시킴은 물론 광범위에 걸친 제곱 연산을 수행하더라도 결과 값이 이론값과 매우 근사하게 나타나게 되는 것을 시뮬레이션 방법을 통하여 검증한 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치에 관한 기술이다.
원자력발전소에서 원자로의 출력감시와 관련된 제어봉 제어계통, 노외중성자속 감시계통, 발전소 보호계통에 사용되는 전자카드 제어회로에는 여러 입력신호의 선별을 위해 다양한 회로들이 사용된다. 이 때 제어시스템의 전자카드에 입력되는 원자로 출력신호 중에서 조건에 맞는 신호를 선별하는 과정에서 곱셈기가 필요한데 이 곱셈기를 설계하기 위해서는 필수적으로 제곱 장치가 필요하다.
곱셈기 회로나 제곱 장치회로에서 중요한 것은 곱셈이 정확해야 된다는 것과 곱셈의 선형성이 우수해야 된다는 것이다. 그런데 이극접합 트랜지스터, FET, MOSFET, CMOS 등의 반도체는 비선형적인 특성을 가지고 있고 주위의 온도 영향을 받아 값이 변하기도 하며, 또한, 원자로의 출력은 총 출력의 2×10-8%에서부터 시작하여 200%에 이르기까지의 광범위한 영역인데, 이러한 광범위 값을 대수(log)함수나 지수(exponential)함수로 구현할 때 그 특성에 맞는 범위가 극히 좁아 출력이 극히 작거나 극히 큰 경우에 제곱 처리한 결과 값이 정확하지 않다는 단점이 있다.
예를 들어, ln 2 + ln 3 = ln 6의 관계에서 각종 문헌에서 제시하는 회로의 시뮬레이션에 의하면 ln 2의 값과 ln 3의 값을 각각 구하여 더한 값과 ln 6을 계산한 결과가 다르다는 것이다. 곱셈의 범위를 넓히면 이에 따라 어느 범위에서는 오차가 작지만, 어느 범위에서는 매우 커져서 제곱 장치의 역할에 큰 제약이 생기게 된다. 그러므로 구성된 회로를 이용하여 광범위에 걸친 영역에서 정확한 연산 결과 값을 얻기가 어려워진다.
이와 같이 어려운 제곱문제를 해결하기 위한 여러 전문가들의 연구가 다음과 같이 많이 진행되어 왔다.
차동증폭기와 연산증폭기를 이용하여 입력신호를 절대 값으로 바꾸는 방법에 대한 연구, NMOS와 PMOS를 이용하여 제곱회로를 만드는 연구를 하였으나, 이론상으로는 합리적인데 실제로는 비선형성 때문에 정상범위를 벗어난 양극단에서는 오차가 커져 완전하지 못하였다. 극히 제한된 범위에서만 제곱셈이 가능한 것이다.
4상한 곱셈기를 개발하기 위해 CMOS를 이용한 전류모드 제곱 장치회로가 제안되었으나, 이 또한 제곱하는 숫자가 커질 경우 비선형성이 강해진다. 유사한 경우로서 CMOS를 이용한 4상한 곱셈기 및 제곱 장치를 만드는 이론을 제시한 연구가 있었으나, 이는 어디까지나 이론적인 것일 뿐, 구현에는 오차가 발생하는 등 어려움이 따른다. CMOS를 사용하여 입력신호로서 전압과 전류를 입력하여 제곱회로를 구하는 방법에 대한 연구도 진행되었으나 이 또한 실제 구현이 쉽지 않다.
한편, 연산증폭기를 이용하게 되면 좀 더 참값에 근사한 값을 구할 수 있으나, 증폭기 자체의 민감성 때문에 동작범위가 좁아지거나 옵셋 전압이 큰 영향을 미치게 되어 이 또한 정확성을 구현하기 어렵다.
또한, 연산증폭기를 이용하여 곱셈기를 구성한 경우에는 우수한 성능을 나타내지만, 입력신호가 양의 직류 값일 경우에만 적용된다는 단점이 있다. 이처럼 이론상으로는 곱셈 연산이 간단하게 여겨지나 실제로는 비선형성에 의해 정확한 값을 구하기가 쉽지 않다.
그러므로 서로 다른 두 개의 입력신호를 대수 값으로 변환시켜 이들을 더하면 대수변환의 대상인 두 양수의 곱을 얻을 수 있다는 성질과, 그 곱셈결과를 역대수 변환하면 최종적으로 두 입력의 곱을 얻을 수 있다는 성질을 이용하여 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상되므로 회로의 선형성과 정확성을 입증할 수 있고, 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 제곱연산을 수행하여 연산의 정확도를 향상시킴은 물론 광범위에 걸친 제곱 연산을 수행하더라도 결과 값이 이론값과 매우 근사하게 출력되는 장치의 개발이 절실히 요구되고 있는 실정이다.
KR 10-2013-0161076(2013. 12. 23)
본 발명은 상기와 같은 문제점을 해결하기 위하여 착상된 것으로서, 절대 값 변환회로, 대수 변환회로, 조정회로, 가산기, 역대수 변환기, 반전 증폭기 회로로 제곱기 장치를 구성함으로써, 서로 다른 두 개의 입력신호를 대수 값으로 변환시켜 이들을 더하면 대수변환의 대상인 두 양수의 곱을 얻을 수 있다는 성질과, 그 곱셈결과를 역대수 변환하면 최종적으로 두 입력의 곱을 얻을 수 있다는 성질을 이용하여 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상되므로 회로의 선형성과 정확성을 입증할 수 있는 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 제곱연산을 수행함으로써, 연산의 정확도를 향상시킴은 물론 광범위에 걸친 제곱 연산을 수행하더라도 결과 값이 이론값과 매우 근사하게 출력되는 제곱기 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치는 연산증폭기 U1, U2, 저항 R1, R2, R3, R4, R5, 다이오드 D1, D2로 이루어진 회로로서, 연산증폭기 U1,다이오드 D1, D2는 반파정류기로 작용하고, 연산증폭기 U2는 반전증폭기이면서 가산기로 작용하며, 입력신호 중에서 음의 값을 갖는 신호는 반파정류기를 그대로 통과하도록 하고, 양의 값을 갖는 신호는 반파정류기에서 신호가 음의 값으로 반전되도록 하며, 반파정류기를 지나는 모든 파형은 음의 값이 되므로 후단의 반전증폭기의 의하여 양의 값으로 반전되므로 최종신호는 입력신호의 부호에 관계없이 절대 값인 양의 값이 되는 것으로, 양(+)의 값이나 음(-)의 값의 입력신호가 들어오면 곱셈을 수행하기 위해 음의 값의 입력신호를 양의 값으로 변환시켜 주는 절대 값 변환회로와; 연산증폭기 U3, 다이오드 D3, 저항 R6, 저항 R8로 이루어진 회로로서, 상기 절대 값 변환회로를 거친 서로 다른 두 입력 신호의 곱셈 값이나 변조신호를 직접 구하기 어려우므로 이 곱셈 값을 구하기 위해 연산증폭기를 이용한 대수변환용 가산기를 이용하여 덧셈연산을 수행하고, 덧셈으로 곱셈 값을 구하기 위해 구하고자 하는 신호를 대수 값으로 변환시켜 더하여 선형대수(linear algebra)의 곱으로 표현되는 대수 값을 구하며, 두 회로에서의 출력 값 vo3
Figure 112021077313783-pat00036
인 두 개의 대수변환회로와; 연산증폭기 U5, 저항 R10, 다이오드 D5, 조정전압 VR, 저항 R11로 이루어진 회로로서, 조정전압 VR이 -1V인 것이며, 상기 두개의 대수변환회로의 연산 수행과정에서 필연적으로 나타나게 되는 누설 전류 값을 처리하기 위한 연산하는 조정회로와; 상기 대수 변환된 값들을 대수적으로 합하여 선형대수의 제곱 값을 얻기 위한 회로로 ln 값으로 변환된 두 변환 값을 더하는 것이며, 대수 변환회로 및 조정회로의 출력을 합해주는 반전 가산기인 가산기와; 두 신호의 곱을 대수변환을 거쳐서 합으로 만들어준 결과를 다시 선형수식으로 변환시키기 위한 회로로서, 연산증폭기 U7, 다이오드 D6, 저항 R13으로 이루어지는 것이며, 역대수 변환회로의 출력전압은 입력신호의 제곱의 형태에 음의 부호가 붙은 값이고, 상기 가산기에서의 자연대수(ln) 값을 선형 대수 값으로 변환시켜 주는 회로로 지수함수 회로인 역대수 변환기와; 연산증폭기 U8, 저항 R14, R15로 이루어진 반전증폭기로서, 역대수 변환기에서 음으로 표현된 값을 양의 값으로 변환하기 위한 이득이 1인 반전증폭기이며, 출력이 완전한 입력의 제곱 값이 되는 것으로, 상기 가산기에서 구한 값이 음의 값이므로 입력되는 신호를 반전시키며, 본래의 제곱 셈에 맞는 선형대수의 값을 얻기 위해 조정하는 반전 증폭기; 을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 절대 값 변환회로는 연산증폭기 U1, U2, 저항 R1, R2, R3, R4, R5, 다이오드 D1, D2로 이루어진 회로로서, 연산증폭기 U1,다이오드 D1, D2는 반파정류기로 작용하고, 연산증폭기 U2는 반전증폭기이면서 가산기로 작용하며, 입력신호 중에서 음의 값을 갖는 신호는 반파정류기를 그대로 통과하도록 하고, 양의 값을 갖는 신호는 반파정류기에서 신호가 음의 값으로 반전되도록 하며, 반파정류기를 지나는 모든 파형은 음의 값이 되므로 후단의 반전증폭기의 의하여 양의 값으로 반전되므로 최종신호는 입력신호의 부호에 관계없이 절대 값인 양의 값이 되는 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 대수변환회로는 연산증폭기 U3, 다이오드 D3, 저항 R6, 저항 R8로 이루어진 회로로서, 두 회로에서의 출력 값 vo3
Figure 112021056941440-pat00001
인 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 조정회로는 연산증폭기 U5, 저항 R10, 다이오드 D5, 조정전압 VR, 저항 R11로 이루어진 회로로서, 조정전압 VR이 -1V인 것을 포함함을 특징으로 한다.
상기 본 발명에 있어서, 상기 가산기는 대수 변환회로 및 조정회로의 출력을 합해주는 반전 가산기인 것을 포함함을 특징으로 한다.
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상술한 바와 같이, 본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치는 다음과 같은 효과를 가진다.
첫째, 본 발명은 절대 값 변환회로, 대수 변환회로, 조정회로, 가산기, 역대수 변환기, 반전 증폭기 회로로 제곱기 장치를 구성함으로써, 서로 다른 두 개의 입력신호를 대수 값으로 변환시켜 이들을 더하면 대수변환의 대상인 두 양수의 곱을 얻을 수 있다는 성질과, 그 곱셈결과를 역대수 변환하면 최종적으로 두 입력의 곱을 얻을 수 있다는 성질을 이용하여 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상되므로 회로의 선형성과 정확성을 입증할 수 있다.
둘째, 본 발명은 연산증폭기를 이용하되 입력신호를 대수함수나 지수함수의 성격을 가진 극히 좁고 안정된 범위에 적합하도록 신호를 처리하여 제곱연산을 수행함으로써, 연산의 정확도를 향상시킴은 물론 광범위에 걸친 제곱 연산을 수행하더라도 결과 값이 이론값과 매우 근사하게 출력되는 것을 시뮬레이션 방법을 통하여 검증할 수 있다.
도 1은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성을 나타낸 블록도.
도 2는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성을 회로로 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 절대 값 변환회로를 나타낸 도면.
도 4는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 대수변환회로를 나타낸 도면.
도 5는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 조정회로를 나타낸 도면.
도 6은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 가산기를 나타낸 도면.
도 7은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 역대수 변환기를 나타낸 도면.
도 8은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 반전 증폭기를 나타낸 도면.
도 9는 본 발명의 일실시예에 따른 음-양 DC 신호에 대한 절대 값 변환회로의 출력신호를 나타낸 도면.
도 10은 본 발명의 일실시예에 따른 절대 값으로 변환된 DC 입력신호의 대수 변환 값을 나타낸 도면.
도 11은 본 발명의 일실시예에 따른 DC 입력신호의 가산기 출력을 나타낸 도면.
도 12는 본 발명의 일실시예에 따른 음-양 DC 입력신호의 최종 출력파형을 나타낸 도면.
도 13은 본 발명의 일실시예에 따른 AC 입력신호의 절대 값 변환회로 출력 파형을 나타낸 도면.
도 14는 본 발명의 일실시예에 따른 AC 입력신호의 대수 변환회로 출력 값을 나타낸 도면.
도 15는 본 발명의 일실시예에 따른 AC 입력신호의 가산기 출력파형을 나타낸 도면.
도 16은 본 발명의 일실시예에 따른 AC 입력신호의 최종 출력파형을 나타낸 도면.
이하 첨부된 도면과 함께 본 발명의 바람직한 실시 예를 살펴보면 다음과 같은데, 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이며, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있으므로, 그 정의는 본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치를 설명하는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치를 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성을 나타낸 블록도이고, 도 2는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성을 회로로 나타낸 도면이며, 도 3은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 절대 값 변환회로를 나타낸 도면이고, 도 4는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 대수변환회로를 나타낸 도면이며, 도 5는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 조정회로를 나타낸 도면이고, 도 6은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 가산기를 나타낸 도면이며, 도 7은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 역대수 변환기를 나타낸 도면이고, 도 8은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 반전 증폭기를 나타낸 도면이다.
도 1 내지 도 8에 도시한 바와 같이, 본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치는 양(+)의 값이나 음(-)의 값의 입력신호가 들어오면 곱셈을 수행하기 위해 음의 값의 입력신호를 양의 값으로 변환시켜 주는 절대 값 변환회로(10)와; 상기 절대 값 변환회로(10)를 거친 서로 다른 두 입력 신호의 곱셈 값이나 변조신호를 직접 구하기 어려우므로 이 곱셈 값을 구하기 위해 연산증폭기를 이용한 대수변환용 가산기를 이용하여 덧셈연산을 수행하고, 덧셈으로 곱셈 값을 구하기 위해 구하고자 하는 신호를 대수 값으로 변환시켜 더하여 선형대수(linear algebra)의 곱으로 표현되는 대수 값을 구하는 두 개의 대수변환회로(20)와; 상기 두개의 대수변환회로(20)의 연산 수행과정에서 필연적으로 나타나게 되는 누설 전류 값을 처리하기 위한 연산하는 조정회로(30)와; 상기 대수 변환된 값들을 대수적으로 합하여 선형대수의 제곱 값을 얻기 위한 회로로 ln 값으로 변환된 두 변환 값을 더하는 가산기(40)와; 상기 가산기(40)에서의 자연대수(ln) 값을 선형 대수 값으로 변환시켜 주는 회로로 지수함수 회로인 역대수 변환기(50)와; 상기 가산기(40)에서 구한 값이 음의 값이므로 입력되는 신호를 반전시키며, 본래의 제곱 셈에 맞는 선형대수의 값을 얻기 위해 조정하는 반전 증폭기(60); 을 구비한다.
상기 본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치를 구성하는 각 기술적 수단들의 기능을 설명하면 다음과 같다.
상기 절대 값 변환회로(10)는 양(+)의 값이나 음(-)의 값의 입력신호가 들어오면 곱셈을 수행하기 위해 음의 값의 입력신호를 양의 값으로 변환시켜 주는 것이다.
여기서, 상기 절대 값 변환회로(10)는 연산증폭기 U1, U2, 저항 R1, R2, R3, R4, R5, 다이오드 D1, D2로 이루어진 회로로서, 연산증폭기 U1,다이오드 D1, D2는 반파정류기로 작용하고, 연산증폭기 U2는 반전증폭기이면서 가산기로 작용하며, 입력신호 중에서 음의 값을 갖는 신호는 반파정류기를 그대로 통과하도록 하고, 양의 값을 갖는 신호는 반파정류기에서 신호가 음의 값으로 반전되도록 하며, 반파정류기를 지나는 모든 파형은 음의 값이 되므로 후단의 반전증폭기의 의하여 양의 값으로 반전되므로 최종신호는 입력신호의 부호에 관계없이 절대 값인 양의 값이 되는 것이다.
상기 대수변환회로(20)는 두 개이며, 상기 절대 값 변환회로(10)를 거친 서로 다른 두 입력 신호의 곱셈 값이나 변조신호를 직접 구하기 어려우므로 이 곱셈 값을 구하기 위해 연산증폭기를 이용한 대수변환용 가산기를 이용하여 덧셈연산을 수행하며, 덧셈으로 곱셈 값을 구하려면 대수(log)의 성질을 이용한다.
Figure 112021056941440-pat00002
(1)
즉, 구하고자 하는 신호를 대수 값으로 변환시켜 이들을 더하게 되면 그 결과로서 선형대수(linear algebra)의 곱으로 표현되는 대수 값을 구할 수 있는 것이다.
상기 조정회로(30)는 상기 두개의 대수변환회로(20)의 연산 수행과정에서 필연적으로 나타나게 되는 누설 전류 값을 처리하기 위해 연산하는 것이다.
상기 가산기(40)는 상기 대수 변환된 값들을 대수적으로 합하여 선형대수의 제곱 값을 얻기 위한 회로로 ln 값으로 변환된 두 변환 값을 더하는 것이다. 따라서 이것은 ln으로 변환된 값을 더한 것이므로 선형대수를 곱한 값에 대수 값을 적용한 것과 같다.
상기 역대수 변환기(50)는 상기 가산기(40)에서의 자연대수(ln) 값을 선형 대수 값으로 변환시켜 주는 회로로 지수함수 회로인 것이다. 상기 회로는 다이오드의 지수함수적인 특성을 나타내는 순방향 전압(실리콘 다이오드인 경우 실온에서 약 0.7V) 이내의 전압을 필요로 하는 방법을 채택하므로 입력신호를 선형적으로 변환시켜주기 위한 전압의 범위가 좁아야 한다는 단점이 있고, 범위가 넓어지면 선형성을 상실하게 되므로 주의를 요하는 회로인 것이다.
상기 반전 증폭기(60)는 상기 가산기(40)에서 구한 값이 음의 값이므로 입력되는 신호를 반전시키며, 본래의 제곱 셈에 맞는 선형대수의 값을 얻기 위해 조정하는 것이다.
본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성과 각 회로별 기능을 기술하면 다음과 같다.
도 1과 도 2는 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성을 나타낸 블록도와 전체적인 회로이며, 도 3 내지 도 8은 상기 블록도와 전체적인 회로를 별도로 분리하여 구체적으로 기술한 것이다.
본 발명인 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성과 각 회로별 기능을 기술하면 다음과 같다.
도 3은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 절대 값 변환회로를 나타낸 도면이다.
도 3에 도시한 바와 같이, 상기 절대 값 변환회로(10)는 연산증폭기 U1, U2, 저항 R1, R2, R3, R4, R5, 다이오드 D1, D2로 이루어진 회로이다. 연산증폭기 U1,다이오드 D1, D2는 반파정류기로 작용하고 연산증폭기 U2는 반전증폭기이면서 가산기로 작용한다. 입력신호가 음의 값이면 U1의 출력이 양의 값이 되려고 하므로 D1이 on 되어 접지전압 대비 다이오드전압 VD가 되고 따라서 D2는 off 되어 0V를 유지한다. 결국 연산증폭기 U1은 음의 신호에 대해서는 아무런 역할을 하지 않는다. 한편 음의 값인 이 입력신호는 반전증폭기 U2를 통하여 반전되어 양으로 값으로 반전된다. R3=R5로 하면 U2의 출력신호 Vo1은
Figure 112021056941440-pat00003
(2a)
이다. 여기서, Vs는 입력신호이다.
입력신호가 양의 값을 가지게 되면 연산증폭기 U1의 출력이 음의 값을 가지게 되므로 다이오드 D1이 off 되고 D2가 on 되어 입력신호를 이득이 1(-R2/R1)인 음의 값으로 반전시킨다. 이 때 연산증폭기 U2는 가산기로 동작한다. 따라서 R2=R4=1/2R5로 하면 출력신호 Vo1은
Figure 112021056941440-pat00004
(2b)
가 되어 입력신호 Vs가 양의 값이든, 음의 값이든 출력전압은 양의 값이 된다.
도 4는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 대수변환회로를 나타낸 도면이다.
도 4에 도시한 바와 같이, 상기 대수변환회로(20)는 연산증폭기 U3, 다이오드 D3, 저항 R6으로 대수 변환회로를 구성하였으며, 입력전압을 인가하면 다이오드에 흐르는 전류 iD의 관계식은 다음과 같다.
Figure 112021056941440-pat00005
(3)
여기서, Is는 다이오드의 누설전류로서 매우 작은 값이며, q는 전자 하나당의 전하량으로서
Figure 112021056941440-pat00006
이고 k는 볼쯔만 상수로서
Figure 112021056941440-pat00007
이다. 그리고 T는 절대온도로서 통상 T=300K로 적용하였다. 이 값들을 적용하면
Figure 112021056941440-pat00008
이다. 이 관계에서 대수 변환기의 출력전압 vo2를 구하면
Figure 112021056941440-pat00009
(4)
이다. 여기서, Vo1은 절대 값 변환회로의 출력 값이다. 이러한 관계는 연산증폭기 U4를 이용한 동일한 회로에 입력되는 전압에 대한 대수 회로의 출력전압의 경우에도 동일하게 적용된다. 따라서 이 두 회로에서의 출력 값 vo3는 아래와 같다.
Figure 112021056941440-pat00010
Figure 112021056941440-pat00011
Figure 112021056941440-pat00012
Figure 112021056941440-pat00013
(5)
도 5는 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 조정회로를 나타낸 도면이다.
도 5에 도시한 바와 같이, 상기 조정회로(30)는 대수 변환회로에서 변환된 파형을 방정식(5)의 형태로 취하므로 누설전류 Is의 처리가 문제가 된다. 이 문제를 해결하고 이후의 역대수 변환회로에서 필요로 하는 값을 감안하여 연산증폭기 U5, 저항 R10, 다이오드 D5, 조정전압 VR로 이루어진 조정회로를 추가하였으며, 여기서 VR=-1V이다.
도 6은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 가산기를 나타낸 도면이다.
도 6에 도시한 바와 같이, 상기 가산기(40)는 대수 변환회로 및 조정회로의 출력을 합해주는 반전 가산기이다. 그 합 va는
Figure 112021056941440-pat00014
Figure 112021056941440-pat00015
(6)
로 되는데, VR=-1V이므로 상기 식은
Figure 112021056941440-pat00016
(7)
와 같이 표현된다.
도 7은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 역대수 변환기를 나타낸 도면이다.
도 7에 도시한 바와 같이, 상기 역대수 변환기(50)는 두 신호의 곱을 대수변환을 거쳐서 합으로 만들어준 결과를 다시 선형수식으로 변환시키기 위한 회로로 지수 변환회로라고도 한다. 연산증폭기 U7, 다이오드 D6, 저항 R13으로 이루어진 지수함수 회로이다. 따라서 역대수 변환회로의 출력전압 ve는
Figure 112021056941440-pat00017
Figure 112021056941440-pat00018
(8)
와 같다. 즉 입력신호의 제곱의 형태에 음의 부호가 붙은 값이다. 그리고 다이오드의 지수 함수적 특성을 나타내는 신호전압의 크기는 다이오드의 순방향 전압 이내이어야 한다.
도 8은 본 발명의 일실시예에 따른 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치의 구성 중 반전 증폭기를 나타낸 도면이다.
도 8에 도시한 바와 같이, 상기 반전 증폭기(60)는 연산증폭기 U8, 저항 R14, R15로 이루어진 반전증폭기로서 역대수 변환기에서 음으로 표현된 값을 양의 값으로 변환하기 위한 이득이 1인 반전증폭기이며, 이 출력이 완전한 입력의 제곱 값이 되는 것이다.
상기 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치를 적용하여 성능 평가한 결과들을 기술하면 다음과 같다.
본 발명인 개발 회로의 성능을 시뮬레이션하기 위해 회로의 각 소자에 다음 표 1의 값들을 적용하였다.
표 1. 부품의 회로 적용 값
components values components values
VCC +15V D6 1N4001
VEE -15V R1 1K
VR -1V R2 1K
U1 AD828 R3 2K
U2 AD828 R4 1K
U3 LM324 R5 2K
U4 LM324 R6 1K
U5 LM324 R7 1K
U6 LM324 R8 10K
U7 LM324 R9 10K
U8 LM324 R10 1K
D1 1N4001 R11 10K
D2 1N4001 R12 10K
D3 1N4001 R13 1K
D4 1N4001 R14 1K
D5 1N4001 R15 1K
본 발명인 개발 회로에서 중점적으로 점검한 부분은 입력된 서로 다른 두 신호의 제곱 값이 출력에서 제대로 곱해진 선형대수의 값으로 출력되는가와 그 제곱 연산의 선형성이 완벽한가이다. 신호의 입력인 Vs를 직류(DC)인 경우와 교류(AC)인 경우인 경우로 나누어 인가한 후 결과를 관찰하였다.
도 9는 본 발명의 일실시예에 따른 음-양 DC 신호에 대한 절대 값 변환회로의 출력신호를 나타낸 도면이고, 도 10은 본 발명의 일실시예에 따른 절대 값으로 변환된 DC 입력신호의 대수 변환 값을 나타낸 도면이며, 도 11은 본 발명의 일실시예에 따른 DC 입력신호의 가산기 출력을 나타낸 도면이고, 도 12는 본 발명의 일실시예에 따른 음-양 DC 입력신호의 최종 출력파형을 나타낸 도면이다.
도 9 내지 도 12에서 DC 입력과 관련하여 살펴보면, 입력의 인가범위는 -3V에서 +3V까지이며 1mV씩 증가시키면서 관찰하였다. 절대 값 출력인 U2에서의 출력파형은 도 9와 같다. 입력신호가 음의 값이면 출력신호가 반전되어 양의 값이 되고, 입력신호가 양의 값인 경우는 부호의 변화 없이 그대로 양의 값을 유지하는 것을 확인할 수 있다. 즉 출력파형이 y 축에 대하여 대칭으로 나타난다.
또한, 대수 변환기인 U3, U4의 출력파형은 도 10과 같다. x축은 대수축이다. 대수 값으로 변환되었으며, 음의 값을 나타낸다. 완전한 선형성을 나타내었다.
또한, 가산기 U6의 출력파형은 도 11과 같으며, 입력 값이 반전되어 양의 값을 나타내고 있다. 이 파형도 y 축을 중심으로 좌우대칭을 이룬다.
그리고 역대수 변환기 U7을 통하여 지수함수화 된 반전기 U8의 최종 출력파형은 그림 12와 같다. 처음 입력신호 대비 완전히 제곱을 나타내는 파형을 보여주는 것이다.
도 13은 본 발명의 일실시예에 따른 AC 입력신호의 절대 값 변환회로 출력 파형을 나타낸 도면이고, 도 14는 본 발명의 일실시예에 따른 AC 입력신호의 대수 변환회로 출력 값을 나타낸 도면이며, 도 15는 본 발명의 일실시예에 따른 AC 입력신호의 가산기 출력파형을 나타낸 도면이고, 도 16은 본 발명의 일실시예에 따른 AC 입력신호의 최종 출력파형을 나타낸 도면이다.
도 13 내지 도 16에서 AC 입력과 관련하여 살펴보면, 진폭 3V, 주파수 1㎑인 여현파(cosine)를 입력시켜 결과를 관찰하였다. 절대 값 출력인 U2에서의 출력파형은 도 13과 같다. 입력신호가 음의 값이면 출력신호가 반전되어 양의 값이 되고, 입력신호가 양의 값인 경우는 부호의 변화 없이 그대로 양의 값을 유지하는 것을 확인할 수 있다. 즉, 입력 값이 전압의 손실 없이 완전하게 정류된 것을 알 수 있다.
또한, 대수 변환기인 U3, U4의 출력파형은 도 14와 같다. 대수 값으로 변환되었으며 음의 값을 나타낸다.
또한, 가산기 U6의 출력파형은 도 15와 같으며, 입력 값이 반전되어 양의 값을 나타낸다. 따라서 역대수 변환기의 다이오드 D6가 on이 되어 회로가 역할을 하게 된다.
그리고 역대수 변환기 U7을 통하여 지수함수화 된 반전기 U8의 최종 출력파형은 그림 16과 같다. 처음 입력신호 대비 완전히 제곱을 나타내는 파형을 보여준다. 입력 값이 최대치인 3V나 최소치인 -3V일 때는 출력전압이 9V, 입력 값이 0V일 때는 출력도 0V로서 최소치를 나타냄을 확인할 수 있는 것이다.
따라서 본원 발명은 개발된 회로의 선형성과 정확성을 입증하기 위해 실제 회로의 구성 부품에 적합한 값들을 부여하여 성능을 확인한 결과, 목적에 부합함을 확인하였다. 즉, 개발된 이 회로 방법에 의해 처리된 본래 신호의 제곱 값이 정확하고 선형성도 우수하게 향상된 것을 시뮬레이션 방법을 통해 검증할 수 있었다.
상술한 바와 같은, 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치는 원자로의 출력신호를 감시하는 노외중성자속 감시계통이나 제어봉제어계통, 발전소 제어계통 등의 전자카드 제어회로에는 여러 입력신호의 선별을 위한 다양한 회로 중에서 곱셈기 회로에 적용할 수 있으므로 그 적용대상이 광범위하다.
본 발명은 상기 실시 예에 한정되지 않고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 수정 및 변경 실시할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자라면 누구나 이해할 수 있을 것이다.
10 : 절대값 변환회로 20 : 대수(log)변환회로
30 : 조정회로 40 : 가산기
50 : 역대수 변환기 60 : 반전 증폭기

Claims (7)

  1. 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치에 있어서,
    연산증폭기 U1, U2, 저항 R1, R2, R3, R4, R5, 다이오드 D1, D2로 이루어진 회로로서, 연산증폭기 U1,다이오드 D1, D2는 반파정류기로 작용하고, 연산증폭기 U2는 반전증폭기이면서 가산기로 작용하며, 입력신호 중에서 음의 값을 갖는 신호는 반파정류기를 그대로 통과하도록 하고, 양의 값을 갖는 신호는 반파정류기에서 신호가 음의 값으로 반전되도록 하며, 반파정류기를 지나는 모든 파형은 음의 값이 되므로 후단의 반전증폭기의 의하여 양의 값으로 반전되므로 최종신호는 입력신호의 부호에 관계없이 절대 값인 양의 값이 되는 것으로, 양(+)의 값이나 음(-)의 값의 입력신호가 들어오면 곱셈을 수행하기 위해 음의 값의 입력신호를 양의 값으로 변환시켜 주는 절대 값 변환회로와;
    연산증폭기 U3, 다이오드 D3, 저항 R6, 저항 R8로 이루어진 회로로서, 상기 절대 값 변환회로를 거친 서로 다른 두 입력 신호의 곱셈 값이나 변조신호를 직접 구하기 어려우므로 이 곱셈 값을 구하기 위해 연산증폭기를 이용한 대수변환용 가산기를 이용하여 덧셈연산을 수행하고, 덧셈으로 곱셈 값을 구하기 위해 구하고자 하는 신호를 대수 값으로 변환시켜 더하여 선형대수(linear algebra)의 곱으로 표현되는 대수 값을 구하며, 두 회로에서의 출력 값 vo3
    Figure 112021077313783-pat00037
    인 두 개의 대수변환회로와;
    연산증폭기 U5, 저항 R10, 다이오드 D5, 조정전압 VR, 저항 R11로 이루어진 회로로서, 조정전압 VR이 -1V인 것이며, 상기 두개의 대수변환회로의 연산 수행과정에서 필연적으로 나타나게 되는 누설 전류 값을 처리하기 위한 연산하는 조정회로와;
    상기 대수 변환된 값들을 대수적으로 합하여 선형대수의 제곱 값을 얻기 위한 회로로 ln 값으로 변환된 두 변환 값을 더하는 것이며, 대수 변환회로 및 조정회로의 출력을 합해주는 반전 가산기인 가산기와;
    두 신호의 곱을 대수변환을 거쳐서 합으로 만들어준 결과를 다시 선형수식으로 변환시키기 위한 회로로서, 연산증폭기 U7, 다이오드 D6, 저항 R13으로 이루어지는 것이며, 역대수 변환회로의 출력전압은 입력신호의 제곱의 형태에 음의 부호가 붙은 값이고, 상기 가산기에서의 자연대수(ln) 값을 선형 대수 값으로 변환시켜 주는 회로로 지수함수 회로인 역대수 변환기와;
    연산증폭기 U8, 저항 R14, R15로 이루어진 반전증폭기로서, 역대수 변환기에서 음으로 표현된 값을 양의 값으로 변환하기 위한 이득이 1인 반전증폭기이며, 출력이 완전한 입력의 제곱 값이 되는 것으로, 상기 가산기에서 구한 값이 음의 값이므로 입력되는 신호를 반전시키며, 본래의 제곱 셈에 맞는 선형대수의 값을 얻기 위해 조정하는 반전 증폭기; 을 포함함을 특징으로 하는 전자제어카드에서 두 입력신호의 곱셈연산을 위한 제곱기 장치.
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JP2005528034A (ja) * 2002-05-28 2005-09-15 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｐｌｌ回路
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