KR930007327B1 - 나눗셈 연산회로 - Google Patents

Abstract

내용 없음.

Description

나눗셈 연산회로

제1도는 종래 나눗셈 연산회로의 회로도.

제2도는 본 발명 나눗셈 연산회로의 개략적인 블록구성도.

제3도는 본 발명 나눗셈 연산회로의 상세회로도.

제4도는 제3도에 도시한 나눗셈 연산회로의 입출력 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

1,2 : 전압/전류변환기 3 : 로그/지수변환기

4 : 전류출력변환기 A₁~A₄: 연산증폭기

Q₁~Q₁₅, Q_A, Q_B: 트랜지스터 Z_L: 부하

본 발명은 나눗셈 연산회로에 관한 것으로, 특히 로그/지수변환기(logarithmic/exponential converter)를 이용 2상한 동작이 가능하며 회로구성이 간단한 나눗셈 연산회로에 관한 것이다.

일반적으로 종래의 나눗셈 연산회로는 제1에 도시한 바와같이 4개의 연산증폭기(A₁-A₄)와 트랜지스터(Q₁~Q₄)를 구비한 구성을 갖게되어 그 구성은 간단하나, 연산증폭기(A₁-A₄)로 인하여 회로전체의 크기가 커지게 된다고하는 결점이 있었다. 뿐만아니라 트랜지스터연(Q₁~Q₄)에 흐르는 전류는 항상 양의 값을 가져야 하므로 입력전압신호(V_X, V_Z)와 이득제어전압(V_R)이 항상 양의 값이 되어야 한다. 따라서 입력전압신호(V_X, V_Z)에 별도의 직류동작전압을 가하지않는한 회로의 동작이 1상한 동작만으로 제한된다고 하는 결점도 있었다.

본 발명은 상기한 종래 나눗셈 연산회로가 갖는 결점을 제거하고자 발명된 것으로서, 로그/지수변환기의 사용으로 2상한 동작이 가능하면서 전체회로의 구성이 간단한 나눗셈 연산회로를 제공함에 그 목적이 있다.

이하, 본 발명의 구성 및 작용, 효과를 첨부도면을 참조하여 상세하게 설명한다.

상기한 목적을 달성하기 위한 본 발명 나눗셈 연산회로는 입력전압신호(V_X, V_Z)를 각각 입력하여 전류신호로 변환하는 전압/전류변환기(1,2)와 qus환된 전류신호를 로그전압으로 변환하여 지수전류로 변환하는 트랜지스터(Q_A, Q_B, Q₃, Q₄)로 이루어진 로그/지수변환기(3) 및 변환된 지수전류를 일정한 이득으로 증폭하여 출력하는 전류출력변환기(4)로 구성된다.

미설명부호 I_E는 전류원, Z_L은 부하를 각각 나타낸다.

제2도는 본 발명 나눗셈 연산회로의 블록구성도, 제3도는 본 발명 나눗셈 연산회로의 상세회로도, 제4도는 본 발명 나눗셈 연산회로의 입출력파형도로서, 먼저 제1도에 도시한 종래 나눗셈 연산회로의 나눗셈 연산동작을 보면, 입력신호(V_X, V_Z)는 저항(R₁, R₄)을 통해 연산증폭기(A₁, A₄)의 반전단자(1)로 각각 인가되어 로그출력전압으로 변환되고, 트랜지스터(Q₁~Q₄)에서 전류(I₂)에 따라 지수출력전류로 변환된다.

그러므로 트랜지스터(Q₁~Q₄)가 모두 동일한 것이라고 할때 전류(I₁~I₄) 사이에는 다음 관계식이 성립한다. 즉,

이므로로 된다.

여기서이다.

그러므로 전원(V_R)을 이득조절전압으로 선택하고 일정하다고 하면, K는 상수로 되므로 두입력신호(V_X, V_Z)에 대한 나눗셈 연산결과를 얻게 된다.

한편 제2도에 도시한 본 발명에서는 입력신호(V_Z)가 전압/전류변환기(2)를 거쳐서 전류로 변환되어 전압/전류변환기(1)의 동작전류를 조절하게 되며, 입력신호(V_X)는 동작전류(I_B)의 량을 조절하여 지수/로그 변환기(3)의 트랜지스터(Q_A, Q_B)에 흐르는 전류(I_B1, I_B2)를 조절하게 되는바, 트랜지스터(Q_A, Q_B)에서는 전류(I_B1, I_B2)의 변화를 로그전압으로 변환하고, 트랜지스터(Q₃, Q₄)에서 다시 로그전압변화를 지수 전류변화로 변환하여 전류출력변환기(4)를 거쳐 출력(V₀)에 전압변화로 나타나게 된다.

예컨대 트랜지스터(Q_A, Q_B, Q₃, Q₄)가 모두 동일한 것이라고 하면, 로그/지수변환기에서,

로 되고, 또 전압/전류변환기(1,2)에서,

으로 되므로 (3), (4), (5)식에서,

으로 된다. 또한 I₀= K₁(I₂-I₁)의 관계가 존재한다.

그러므로

여기서이다.

따라서 I_E를 이득조절전류로 선택하고 일정하다고 하면, 두입력신호(V_X, V_Z)에 대한 나눗셈 연산결과를 얻게 된다.

제3도는 본 발명 나눗셈 연산회로의 일실시예를 상세하게 도시한 회로도로서, 전압/전류변환기(1)가 저항(R_X)과 트랜지스터(Q₁, Q₂)로 구성되고, 전압/전류변환기(2)는 저항(R_Z)과 트랜지스터(Q₁₁, Q₁₅, Q₁₆)로 구성되며, 전류출력변환기(4)가 트랜지스터(Q₅, Q₁₀)로 구성되어 있다. 그리고 부하(Z_L)는 저항(R_L) 두개로 구성되어 있다.

따라서 제4도에 도시한 Cos2ㆍf₁t의 입력신호(V_X)와 주파수 f₂인 입력신호(V_Z)가 제3도에 도시한 회로로 인가되면, K₁=1,로 되고,,로 되며,,로 되어 상기 제(7)식에 의해 제4도에 도시한 바와같은 출력(V₀)을 얻게 된다.

Claims (2)

1. 에미터에 저항(R_X)이 연결된 트랜지스터(Q₁, Q₂)가 저항(R_X)을 통해 서로 접속되어 입력전압신호(V_X)를 입력하여 전류신호로 변환하는 전압/전류변환기(1)와, 에미터에 저항(R_X)이 접속된 트랜지스터(Q₁₁)의 컬렉터에다 베이스에 트랜지스터(Q₁₆)의 베이스가 연결된 트랜지스터(Q₁₅)의 켈렉터가 접속되어 입력전압신호(V_Z)를 입력하여 전류신호로 변환하는 전압/전류변환기(2), 트랜지스터(Q_A)의 에미터에 트랜지스터(Q₃)의 베이스가 연결되고 트랜지스터(Q_B)의 에미터에 트랜지스터(Q₄)의 베이스가 접속되어 변환된 전류신호를 로그전압으로 변환하여 지수전류로 변환하는 로그/지수변환기(3).
2. 베이스에 트랜지스터(Q₅)의 베이스가 연결된 트랜지스터(Q₆)의 컬렉터에 트랜지스터(Q₉)의 컬렉터가 접속되고 베이스에 트랜지스터(Q₇)의 베이스가 연결된 트랜지스터(Q₈)의 컬렉터에 트랜지스터(Q₁₀)의 컬렉터가 접속되며 트랜지스터(Q₉, Q₁₀)의 베이스가 서로 연결되어 변환된 지수전류를 일정한 이득으로 증폭하여 줄력하는 전류출력변환기(4)로 구성되고, 상기 전압/전류변환기(1)에 있는 저항(R_X)에 전압/전류변환기(2)에 있는 트랜지스터(Q₁₆)의 컬렉터가, 트랜지스터(Q₁, Q₂)의 컬렉터에 로그/지수변환기(3)에 있는 트랜지스터(Q_A, Q_B)의 에미터가 각각 접속되며, 로그/지수변환기(3)에 있는 트랜지스터(Q₃, Q₄)의 컬렉터에 전류출력변환기(4)에 있는 트랜지스터(Q₅, Q₇)의 컬렉터가 각각 연결되어 구성된 나눗셈 연산회로.