JPS604331A - 信号レベル変換回路 - Google Patents
信号レベル変換回路Info
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- JPS604331A JPS604331A JP58112511A JP11251183A JPS604331A JP S604331 A JPS604331 A JP S604331A JP 58112511 A JP58112511 A JP 58112511A JP 11251183 A JP11251183 A JP 11251183A JP S604331 A JPS604331 A JP S604331A
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- signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の第１」用分野〕
本発明は信号レベル変換回路に関し、特にトランジスタ
論理回路相互間の信号レベルを変換しようとするもので
ある。
論理回路相互間の信号レベルを変換しようとするもので
ある。
スイッチング速度が速いトランジスタ論理回路として第
１図に示す構成のＴＴＬ回路（トランジスタートランジ
スタ論理回路）１がよく用いられている。ＴＴＬはエミ
ッタ接地トランジスタＱ１でなる駆動ゲート回路の論理
入力をマルチエミッタにそれぞれ受ける結合トランジス
タＱ２ ′？：有しそのコレクタを負荷ゲート用トラン
ジスタ。３０ペースに接続し、ベースＺベース抵抗ＲＢ
を通じて電６ｖ。ｏＫ接続している。ここで結合トラン
ジスタＱ２のエミッタに与えられる論理信号のレベルは
論理「Ｌ」のとき接地電位（丁なゎち０（Ｖｌ）かつ旨
埋ｒＨＪのとき５〔Ｖ〕程度の信号レベルが渇賛で、換
言す九ばピーク・ピーク電圧よして５〔ｖＰＰ〕程度が
必要である。この程度の信号レベルか得られない場合に
は結合トランジスタＱ２を通じて負荷ゲート用トランジ
スタＱ３のベースから引抜か扛ろベース蓄積電荷は充分
ではなくなり、その結果スイッチング速度が低くなるこ
とを避は得ない。因みに結合トランジスタＱ２のコレク
タ接合は常に順バイアスされており、したがって結合ト
ランジスタＱ２のキャリア蓄軸幼果乞はとんど受けずＶ
Ｃ）ランジスタＱ３のベース蓄積電荷を結合トランジス
タＱ２ ”ａｊ通じて駆動ゲートトランジスタＱ１に加
、てことができる。
１図に示す構成のＴＴＬ回路（トランジスタートランジ
スタ論理回路）１がよく用いられている。ＴＴＬはエミ
ッタ接地トランジスタＱ１でなる駆動ゲート回路の論理
入力をマルチエミッタにそれぞれ受ける結合トランジス
タＱ２ ′？：有しそのコレクタを負荷ゲート用トラン
ジスタ。３０ペースに接続し、ベースＺベース抵抗ＲＢ
を通じて電６ｖ。ｏＫ接続している。ここで結合トラン
ジスタＱ２のエミッタに与えられる論理信号のレベルは
論理「Ｌ」のとき接地電位（丁なゎち０（Ｖｌ）かつ旨
埋ｒＨＪのとき５〔Ｖ〕程度の信号レベルが渇賛で、換
言す九ばピーク・ピーク電圧よして５〔ｖＰＰ〕程度が
必要である。この程度の信号レベルか得られない場合に
は結合トランジスタＱ２を通じて負荷ゲート用トランジ
スタＱ３のベースから引抜か扛ろベース蓄積電荷は充分
ではなくなり、その結果スイッチング速度が低くなるこ
とを避は得ない。因みに結合トランジスタＱ２のコレク
タ接合は常に順バイアスされており、したがって結合ト
ランジスタＱ２のキャリア蓄軸幼果乞はとんど受けずＶ
Ｃ）ランジスタＱ３のベース蓄積電荷を結合トランジス
タＱ２ ”ａｊ通じて駆動ゲートトランジスタＱ１に加
、てことができる。
第１図はＴＴＬの原理回路構成乞示したものであるが、
実際上は第２図に示すオフバッファ回路２を有するＴ
’ｌ’ Ｌ回路１が用いられている。この回路は立上り
時間を改暑しようとするもので、第１図との対応部分に
同一符号を附して示すように、負荷ゲートトランジスタ
Ｑ３のコレクタにオフバッファトランジスタＱ５ Ｙ設
けたものである。トランジスタＱ３のエミッタには出力
用トランジスタ（４０ペースか接続され、トランジスタ
Ｑ４がオフのときトランジスタＱ５ Ｙ通じさらにダイ
オードＤ１ を通じてストレー容葉Ｃｓｔ乞電肺Ｖ。。
実際上は第２図に示すオフバッファ回路２を有するＴ
’ｌ’ Ｌ回路１が用いられている。この回路は立上り
時間を改暑しようとするもので、第１図との対応部分に
同一符号を附して示すように、負荷ゲートトランジスタ
Ｑ３のコレクタにオフバッファトランジスタＱ５ Ｙ設
けたものである。トランジスタＱ３のエミッタには出力
用トランジスタ（４０ペースか接続され、トランジスタ
Ｑ４がオフのときトランジスタＱ５ Ｙ通じさらにダイ
オードＤ１ を通じてストレー容葉Ｃｓｔ乞電肺Ｖ。。
で充電して１理「Ｈ」の出力を得、またトランジスタＱ
４がオン動作したときトランジスタＱ４ ’Ｙ通じて０
〔ｖ〕の晒埋「Ｌ」出力乞送出するようになさｎている
。このようｆオフバッファトランジスタＱ５ ｉ設けて
トランジスタＱ４がオフのときトランジスタＱ５乞通じ
てストレー′８倉を充電するようにしたことにより立上
り時間が小さい１’ Ｔ Ｌ回路が得られる。
４がオン動作したときトランジスタＱ４ ’Ｙ通じて０
〔ｖ〕の晒埋「Ｌ」出力乞送出するようになさｎている
。このようｆオフバッファトランジスタＱ５ ｉ設けて
トランジスタＱ４がオフのときトランジスタＱ５乞通じ
てストレー′８倉を充電するようにしたことにより立上
り時間が小さい１’ Ｔ Ｌ回路が得られる。
このようＫＴＴＬ回路１は５ ［ＶＰＰ） Ｎ １隻１
７） 入力（ｇ号しベル（これＺＴ′ｒＬレベル３．と
言う）カ必要であり、ＴＴＬレベルより低い信号レベル
しか得ら扛ない場合は負荷ゲートトランジスタＱ３のタ
ーンオフ時間に瑞しい時間遅れン任じる結果になる。
７） 入力（ｇ号しベル（これＺＴ′ｒＬレベル３．と
言う）カ必要であり、ＴＴＬレベルより低い信号レベル
しか得ら扛ない場合は負荷ゲートトランジスタＱ３のタ
ーンオフ時間に瑞しい時間遅れン任じる結果になる。
ところが実際上’ｆ’ Ｔ Ｌｌ路の駆動回路としては
エミッタ接地トランジスタで構成されたＥＣＬ （エミ
ッタカップル型帥坤回路）が用いら扛でいる例か多く、
この場合にはＥＣＬゲート回路からは１〔ＶＰＰ）程度
の信号レベル（これをＥＣＬレベルと百５）しか得られ
ない。
エミッタ接地トランジスタで構成されたＥＣＬ （エミ
ッタカップル型帥坤回路）が用いら扛でいる例か多く、
この場合にはＥＣＬゲート回路からは１〔ＶＰＰ）程度
の信号レベル（これをＥＣＬレベルと百５）しか得られ
ない。
この問題をｊＩｙ４−沃するため従来第３図に示すごと
く、ＥＣＬ駆動ゲート回路３と’ｌ” Ｔ Ｌ回路１と
の間にイＪ号レベル変換回路４を設け、これによりＥＣ
Ｌレベルの論理信号をＴＴＬレベルに変換するようにな
されている。第３図のＥＣＬ駆動ゲート回路３は入カー
理仙号を差動トランジスタＱｌｌ及びＱｌ２と、′電流
ｍｉＩ］ と、出力用抵抗Ｒ１とを含んで栴成さｎる差
動増幅回路によって２〔ｖＰＰ〕程度に増幅し、トラン
ジスタＱ１２及び抵抗Ｒ１の接新中点から得られる論理
信号を信号レベル変換回ｗ、４０レベルシフト用抵抗Ｒ
３及びＲ４に直列に接続されたトランジスタＱ１３のベ
ースに与える。
く、ＥＣＬ駆動ゲート回路３と’ｌ” Ｔ Ｌ回路１と
の間にイＪ号レベル変換回路４を設け、これによりＥＣ
Ｌレベルの論理信号をＴＴＬレベルに変換するようにな
されている。第３図のＥＣＬ駆動ゲート回路３は入カー
理仙号を差動トランジスタＱｌｌ及びＱｌ２と、′電流
ｍｉＩ］ と、出力用抵抗Ｒ１とを含んで栴成さｎる差
動増幅回路によって２〔ｖＰＰ〕程度に増幅し、トラン
ジスタＱ１２及び抵抗Ｒ１の接新中点から得られる論理
信号を信号レベル変換回ｗ、４０レベルシフト用抵抗Ｒ
３及びＲ４に直列に接続されたトランジスタＱ１３のベ
ースに与える。
かくして抵抗Ｒ３及びＲ４の接続中点に得られる信号は
ＴＴＬ回路１の入力′回路６のトランジスタＱ、１４０
ペースに与えられる。この入力口Ｎ６部６はトランジス
タＱ１５、タイオードＤ２及びトランジスタＱ１６によ
って第２図について上述したと同様のオンバッファ回路
７を不する構成となされている。この入力回路部６の出
力は第２図について上述したように結合トランジスタＱ
２ ’Ｙ含んでなるＴＴＬ本体部８のトランジスタＱ２
のエミッタに接続さオする。
ＴＴＬ回路１の入力′回路６のトランジスタＱ、１４０
ペースに与えられる。この入力口Ｎ６部６はトランジス
タＱ１５、タイオードＤ２及びトランジスタＱ１６によ
って第２図について上述したと同様のオンバッファ回路
７を不する構成となされている。この入力回路部６の出
力は第２図について上述したように結合トランジスタＱ
２ ’Ｙ含んでなるＴＴＬ本体部８のトランジスタＱ２
のエミッタに接続さオする。
トランジスタＱ１４に与えられる論理信号のレベルはト
ランジスタＱｉ４のエミッタ・ベース電圧ｖＢＦ、ｌて
近い向流１／ペルを持つようになされ、これにより論理
ｒＨＪの入力信号が到来したときトランジスタＱ１４か
オン動作し、かつ論ＥＵ ｒ Ｌ Ｊレベルの信号か到
来したときトランジスタＱ１４がオフ動作するようにな
されている。トランジスタＱ１５及びＱｌ（〕はトラン
ジスタＱ１４がオン又はオフ動作丁扛ばこれに応動して
オン又はオフ動作ンし、かくしてｔｔＡＤ Ｊｐ４！
ｒ Ｌ Ｊ又は「１１」レベルの一理出力ンＴ Ｔ Ｌ
１＋！Ｊ路から送出しイ朴る。
ランジスタＱｉ４のエミッタ・ベース電圧ｖＢＦ、ｌて
近い向流１／ペルを持つようになされ、これにより論理
ｒＨＪの入力信号が到来したときトランジスタＱ１４か
オン動作し、かつ論ＥＵ ｒ Ｌ Ｊレベルの信号か到
来したときトランジスタＱ１４がオフ動作するようにな
されている。トランジスタＱ１５及びＱｌ（〕はトラン
ジスタＱ１４がオン又はオフ動作丁扛ばこれに応動して
オン又はオフ動作ンし、かくしてｔｔＡＤ Ｊｐ４！
ｒ Ｌ Ｊ又は「１１」レベルの一理出力ンＴ Ｔ Ｌ
１＋！Ｊ路から送出しイ朴る。
このように第３図の従来の構成によハばＥＣＬ駆動ゲー
ト回路３のｈ１市埋出力を信号レベル変侯回ｍ ４１／
Ｃよってレベルシフトさせて’ｆ’ Ｔ Ｌ回路部のト
ランジスタＱ１４’ｒＴＴＬｌ／ベルで制御できること
になるが、この構成は次のような問題Ｚ持っている。
ト回路３のｈ１市埋出力を信号レベル変侯回ｍ ４１／
Ｃよってレベルシフトさせて’ｆ’ Ｔ Ｌ回路部のト
ランジスタＱ１４’ｒＴＴＬｌ／ベルで制御できること
になるが、この構成は次のような問題Ｚ持っている。
すなわちＴＴＬ回路１のトランジスタＱ１４及びＱｌｆ
ｉはオフ動作するときベース蓄積電荷をそれぞれ抵抗Ｒ
４及び抵抗Ｒ６を介して接地ラインに放電される。した
かつて’ｒＴＬｌ！ｌ！ｌ路】のスイッチング速度を筒
めるためには抵抗Ｒ４及びＲ６の値を充分に小さい値に
しなければ第１図及び第２図に示すように納会トランジ
スタＱ２によって放電路を形成する場合と比較して大幅
な時間遅れｔ生じさせる結果になる。ここで特に問題な
のはトランジスター１４のベースに接続される抵抗１
”ｋ小さくすることである。
ｉはオフ動作するときベース蓄積電荷をそれぞれ抵抗Ｒ
４及び抵抗Ｒ６を介して接地ラインに放電される。した
かつて’ｒＴＬｌ！ｌ！ｌ路】のスイッチング速度を筒
めるためには抵抗Ｒ４及びＲ６の値を充分に小さい値に
しなければ第１図及び第２図に示すように納会トランジ
スタＱ２によって放電路を形成する場合と比較して大幅
な時間遅れｔ生じさせる結果になる。ここで特に問題な
のはトランジスター１４のベースに接続される抵抗１
”ｋ小さくすることである。
ヒニうパ゛信号レベル変換回路４はトランジスタＱ１４
Ｙオン動作させたときトランジスタＱ１４に充分な駆動
電流を茄すために抵抗Ｒ３の値を比較的小さい値に選定
する。その□上にトランジスタＱ１４のオフ時にそのベ
ース蓄積電＃を放■させるために抵抗Ｒ４の値を小さい
値にすればトランジスタＱｌａを通じて担゛仇Ｒ３及び
Ｒ４ン（Ａｔ、れる電流はかなり大きくなり、したがっ
て信号レベル変換回路４の消費′電力は大きくなること
’Ｙｌけえない。このことは駆動ゲート回路３、信号レ
ベル゛変換回路４及びＴＴＬ回路１をＩＣ上に形成しよ
うとする場合、信号レベル変換回路４における消費電力
がかなり大きくなることヲ意味し、従ってＩＣを構５７
する回路要素としては禾だ適応性が不十分である。
Ｙオン動作させたときトランジスタＱ１４に充分な駆動
電流を茄すために抵抗Ｒ３の値を比較的小さい値に選定
する。その□上にトランジスタＱ１４のオフ時にそのベ
ース蓄積電＃を放■させるために抵抗Ｒ４の値を小さい
値にすればトランジスタＱｌａを通じて担゛仇Ｒ３及び
Ｒ４ン（Ａｔ、れる電流はかなり大きくなり、したがっ
て信号レベル変換回路４の消費′電力は大きくなること
’Ｙｌけえない。このことは駆動ゲート回路３、信号レ
ベル゛変換回路４及びＴＴＬ回路１をＩＣ上に形成しよ
うとする場合、信号レベル変換回路４における消費電力
がかなり大きくなることヲ意味し、従ってＩＣを構５７
する回路要素としては禾だ適応性が不十分である。
さらに第３図の構成においては駆動ゲート回路３におい
てＥＣＬ入力信号を大振幅の信号しＸルに増幅するよう
になされているので小電力かつ低電圧動作が望捷しいＩ
Ｃ回路に適した構成であるとは言い得ない。
てＥＣＬ入力信号を大振幅の信号しＸルに増幅するよう
になされているので小電力かつ低電圧動作が望捷しいＩ
Ｃ回路に適した構成であるとは言い得ない。
本発明は以上の小暑考慮してなされたものでＥＣＬレベ
ルの＠埋入力信号’ＹＴＴＬレベルの一坤伯号に繁俟す
るにつき、変換速度が大きくかつ消費電力が小さい回路
構成を提案しようとするもので、かぐするにつき一般に
Ｔ Ｔ Ｌ回路で用いられているようなショッＦ″子プ
ロセスや・金拡散プロセスなどの特殊なプロセスを必要
とせす・かつ素子叡が少なく、ばらつきゃ温度特性など
の点が優ｎた回Ｍ’＆提案しようとするものである。
ルの＠埋入力信号’ＹＴＴＬレベルの一坤伯号に繁俟す
るにつき、変換速度が大きくかつ消費電力が小さい回路
構成を提案しようとするもので、かぐするにつき一般に
Ｔ Ｔ Ｌ回路で用いられているようなショッＦ″子プ
ロセスや・金拡散プロセスなどの特殊なプロセスを必要
とせす・かつ素子叡が少なく、ばらつきゃ温度特性など
の点が優ｎた回Ｍ’＆提案しようとするものである。
かかる目的を速成するため本発明においては、前段の瞬
埋回路からの入力信号を受ける２つのトランジスタの電
流ラインにカーレントミラー回路を接続すると共に、一
方のトランジスタの重加ラインＹｉ＆段のＡ１ｌ１埋回
路の入力トランジスタのベースに接続するようにする。
埋回路からの入力信号を受ける２つのトランジスタの電
流ラインにカーレントミラー回路を接続すると共に、一
方のトランジスタの重加ラインＹｉ＆段のＡ１ｌ１埋回
路の入力トランジスタのベースに接続するようにする。
〔実施例〕
以下図面について本発明の一実施例を評述しよう。第３
図との対応部分に同一符号な隋して示す第４図１１Ｃお
いて信号レベル変換回路４はＥＣＬ駆動ゲート回路３の
トランジスタＱｌｌ及びＱ１０の出力を受ける１対のト
ランジスタＱ２］及びＱ２２７弔。
図との対応部分に同一符号な隋して示す第４図１１Ｃお
いて信号レベル変換回路４はＥＣＬ駆動ゲート回路３の
トランジスタＱｌｌ及びＱ１０の出力を受ける１対のト
ランジスタＱ２］及びＱ２２７弔。
し、一方のトランジスタＱ２１のエミッタはコンデンサ
ＣＩ及び抵抗Ｒ２１の並列回路を通じてカーレントミラ
ー回路１１の駆動−トランジスタＱ２３及びＱ２４ｖｃ
ｈｐｇされている。これに対して他方のトランジスタＱ
２２のエミッタは抵抗１ζ２２及びコンデンサＣ２の並
列回路を通じてカーレントミラー回路１１の１ｔｌＪ
（正１１１１川トランジスタＱ２Ｓに接番介されている
。
ＣＩ及び抵抗Ｒ２１の並列回路を通じてカーレントミラ
ー回路１１の駆動−トランジスタＱ２３及びＱ２４ｖｃ
ｈｐｇされている。これに対して他方のトランジスタＱ
２２のエミッタは抵抗１ζ２２及びコンデンサＣ２の並
列回路を通じてカーレントミラー回路１１の１ｔｌＪ
（正１１１１川トランジスタＱ２Ｓに接番介されている
。
トランジスタＱ２＋及びＱ２２のコレクタは電ひｆｉ”
ｃａに接続されかつカーレントミラー回路１１を構成す
るトランジスタＱ２３及びＱ ２５．ＩＶ抗Ｒ２３が接
地ラインに桜絖され、かくして信号レベル変侯回路４は
カーレントミラー回路４！ｉＩ′！成のプツシプル増幅
器としての動作？する。抵抗Ｒ２２及びコンデンサｃ２
とトランジスタＱ２．５との接続中点には、ＥＣＬ駆動
ゲート［す回路３がら与えられる入力信号の２倍の据幅
を七し、かつトランジスタＱ１４を適切に駆動できるレ
ベルにシフトされたレベル変換′市圧出カＶ、、４Ｖ送
出し、これ乞トランジスタＱ１４のベースに与える。
ｃａに接続されかつカーレントミラー回路１１を構成す
るトランジスタＱ２３及びＱ ２５．ＩＶ抗Ｒ２３が接
地ラインに桜絖され、かくして信号レベル変侯回路４は
カーレントミラー回路４！ｉＩ′！成のプツシプル増幅
器としての動作？する。抵抗Ｒ２２及びコンデンサｃ２
とトランジスタＱ２．５との接続中点には、ＥＣＬ駆動
ゲート［す回路３がら与えられる入力信号の２倍の据幅
を七し、かつトランジスタＱ１４を適切に駆動できるレ
ベルにシフトされたレベル変換′市圧出カＶ、、４Ｖ送
出し、これ乞トランジスタＱ１４のベースに与える。
丑た抵抗１Ｒ２１及びＲ２２に並夕１１に接続されたコ
ンデンサＣ１及びＣ２は入力信号の６ｍｌ坤レベルが変
化したとぎの応動速成ヲｉ％めるようになされている。
ンデンサＣ１及びＣ２は入力信号の６ｍｌ坤レベルが変
化したとぎの応動速成ヲｉ％めるようになされている。
以上の構成においてＥＣＬ駆動ケート回路３から信号レ
ベル変侯回路４のトランジスタＱ２１及びＱ２２に与え
られる調理信号のレベルがｒＨＪレベルのときの電圧ヲ
ｖＨ１「Ｌ」レベルの電圧ヲｖＬとすると、トランジス
タＱ２１のベースが論ｑ ｒ”ＪかつトランジスタＱ２
２のベースが論理［ＬＪＫなっているときトランジスタ
Ｑ２１、抵抗Ｒ２１）ｋ通じてトランジスタＱ２３のコ
レクタに流れる電流エアは になる。そしてこの電流■、２３と同じ値の電流がカー
レントミラー回路１１ヲ介してトランジスタＱ２５に流
れるから、 ■９□５−ＩＱ２３ ・・・・・・・・・・・・・・・
・・・ （２）になる。したがってＴＴＬ入力入力１賂
スタＱ１４のベース電圧”Ｑ１４は ”Ｑ１４ ＝ ｖＬ−ｖＩ３Ｅ ”２２ ×ｒｔ４２５
＝ＶＬ−ｖＨ＋２Ｖゆ ・・・・・・・・・・・ （３
）になる。ここで抵抗Ｒ２］及びＲ２２の値Ｒ２□及び
Ｒ２□は等しく Ｒ２、＝ｌ勉 ・・・・・・・・・・・・・・・ （４
）に遠足されているものとする。
ベル変侯回路４のトランジスタＱ２１及びＱ２２に与え
られる調理信号のレベルがｒＨＪレベルのときの電圧ヲ
ｖＨ１「Ｌ」レベルの電圧ヲｖＬとすると、トランジス
タＱ２１のベースが論ｑ ｒ”ＪかつトランジスタＱ２
２のベースが論理［ＬＪＫなっているときトランジスタ
Ｑ２１、抵抗Ｒ２１）ｋ通じてトランジスタＱ２３のコ
レクタに流れる電流エアは になる。そしてこの電流■、２３と同じ値の電流がカー
レントミラー回路１１ヲ介してトランジスタＱ２５に流
れるから、 ■９□５−ＩＱ２３ ・・・・・・・・・・・・・・・
・・・ （２）になる。したがってＴＴＬ入力入力１賂
スタＱ１４のベース電圧”Ｑ１４は ”Ｑ１４ ＝ ｖＬ−ｖＩ３Ｅ ”２２ ×ｒｔ４２５
＝ＶＬ−ｖＨ＋２Ｖゆ ・・・・・・・・・・・ （３
）になる。ここで抵抗Ｒ２］及びＲ２２の値Ｒ２□及び
Ｒ２□は等しく Ｒ２、＝ｌ勉 ・・・・・・・・・・・・・・・ （４
）に遠足されているものとする。
以上はトランジスタＱ２］が「Ｈ」、かつＱ２’ｌがｒ
ＬＪＯ酸理信号か与えられているときの動作条件である
が、逆にトランジスタＱ２］が「Ｌ」、かつトランジス
タＱ２２が「ＨＪのｇＭ＋ ’Ｂｌ信号が与えられてい
るときは、カーレントミラー回路１１の駆動トランジス
タＱ乙のコレクタを流れる電流Ｉ４２３は匠なる。この
ときもカーレントミラー回路１１のトランジスタＱ２５
のｖＭｊＩ≦２５ハトランジスタＱＺ４のＩＭＩ５Ｍ
ＩＱ２３と等しく ■４□５ーＩＣ：２３ ・・・・・・・・・・・・・・
・ （６）であるから、このときのトランジスタＱ１４
のベース電圧鴎．は ｖ，Ｑ，４＝ ｖヨー−［Ｒ２□×（２５＝ ＶＨ−Ｖ
Ｌ＋ ２Ｖ，、 ・・・・・・・・・・・・ （７）に
なる。したかつて（３）式および（７）式よりトランジ
スタＱ１４のペース電圧の振幅ｖ，１４はＥＱ＋４−＜
１４”ＱＪ４ ＝２（ｖＨ−ｖＬ） ・・・・・・・・・・・・・・・
（８）になる。
ＬＪＯ酸理信号か与えられているときの動作条件である
が、逆にトランジスタＱ２］が「Ｌ」、かつトランジス
タＱ２２が「ＨＪのｇＭ＋ ’Ｂｌ信号が与えられてい
るときは、カーレントミラー回路１１の駆動トランジス
タＱ乙のコレクタを流れる電流Ｉ４２３は匠なる。この
ときもカーレントミラー回路１１のトランジスタＱ２５
のｖＭｊＩ≦２５ハトランジスタＱＺ４のＩＭＩ５Ｍ
ＩＱ２３と等しく ■４□５ーＩＣ：２３ ・・・・・・・・・・・・・・
・ （６）であるから、このときのトランジスタＱ１４
のベース電圧鴎．は ｖ，Ｑ，４＝ ｖヨー−［Ｒ２□×（２５＝ ＶＨ−Ｖ
Ｌ＋ ２Ｖ，、 ・・・・・・・・・・・・ （７）に
なる。したかつて（３）式および（７）式よりトランジ
スタＱ１４のペース電圧の振幅ｖ，１４はＥＱ＋４−＜
１４”ＱＪ４ ＝２（ｖＨ−ｖＬ） ・・・・・・・・・・・・・・・
（８）になる。
（８）式から明らかなようにトランジスタＱ１４のベー
スに与えられる電圧は、ＥＣＬ駆動ゲート回路３から入
力された信号の振幅の２倍に増幅され、かつレベルシフ
トか行なわれていることがわかる。
スに与えられる電圧は、ＥＣＬ駆動ゲート回路３から入
力された信号の振幅の２倍に増幅され、かつレベルシフ
トか行なわれていることがわかる。
医にトランジスタＱ２５のｔｔｆｔｔｃ． Ｋ Ｎ目す
ると、トランジスタＱ１４がオンのとき（すなわちトラ
ンジスタＱ１４のベースに論理「Ｈ」の（ｇ号か与えら
れているとき）はトランジスタＱ２５のコレクタ電流Ｉ
ムは（６）式及び（５）式より ＶＣなる。こ扛に対してトランジスタＱＩ４かオフのと
き（−［なわちトランジスタＱ２２のベースＶｃ醋埋り
の信号か与えられているとき）、トランジスタＱ２５の
コレクタ電流ＩゆはＣ）式及び（１）式よりになる。そ
こで（９）式及び（１（１）式を比較してみれば、トラ
ンジスタＱ１４かオンのときトランジスタＱ２５に流れ
る電流は小さく、かつトランジスタＱ１４がオフのとき
トランジスタＱ５に渾ｆる’Ｅｆｔ ｔｔｉｔ ｋ工大
きくなる。ここで注意すべきはこの電流の変化はトラン
ジスタＱ１４がオン動作又はオフ動作する開に必要な消
費軍刀の条件と整合していることである。
ると、トランジスタＱ１４がオンのとき（すなわちトラ
ンジスタＱ１４のベースに論理「Ｈ」の（ｇ号か与えら
れているとき）はトランジスタＱ２５のコレクタ電流Ｉ
ムは（６）式及び（５）式より ＶＣなる。こ扛に対してトランジスタＱＩ４かオフのと
き（−［なわちトランジスタＱ２２のベースＶｃ醋埋り
の信号か与えられているとき）、トランジスタＱ２５の
コレクタ電流ＩゆはＣ）式及び（１）式よりになる。そ
こで（９）式及び（１（１）式を比較してみれば、トラ
ンジスタＱ１４かオンのときトランジスタＱ２５に流れ
る電流は小さく、かつトランジスタＱ１４がオフのとき
トランジスタＱ５に渾ｆる’Ｅｆｔ ｔｔｉｔ ｋ工大
きくなる。ここで注意すべきはこの電流の変化はトラン
ジスタＱ１４がオン動作又はオフ動作する開に必要な消
費軍刀の条件と整合していることである。
すなわちトランジスタＱ１４はオン動作しているトキそ
のベースのインピーダンスは低いのでトランジスタＱ２
５Ｙ流れる重加は小さくてよく、これに対してトランジ
スタＱ１４かオフ動作して（・るときトランジスタＱ１
４のベース蓄積電荷を放電するためにトランジスタＱ２
５ンｆＡすれる電，流は大きくなる必快がある。このこ
とはトランジスタＱ ２５ ”ａｊ流扛る電流価はトラ
ンジスタＱ１４を高速動作させるにつき必要最小限の大
きさに変化することン意味し、したかつて信号レベル変
換回路の消費電力は必要最小限の大きさになることを意
味している。
のベースのインピーダンスは低いのでトランジスタＱ２
５Ｙ流れる重加は小さくてよく、これに対してトランジ
スタＱ１４かオフ動作して（・るときトランジスタＱ１
４のベース蓄積電荷を放電するためにトランジスタＱ２
５ンｆＡすれる電，流は大きくなる必快がある。このこ
とはトランジスタＱ ２５ ”ａｊ流扛る電流価はトラ
ンジスタＱ１４を高速動作させるにつき必要最小限の大
きさに変化することン意味し、したかつて信号レベル変
換回路の消費電力は必要最小限の大きさになることを意
味している。
こｎＫ加えてトランジスタＱ２１及びＱ２２に与えられ
ている論理信号のレベルが反転したときの過激時におい
て、トランジスタＱ２１及びＱ２２を流れる電流の変化
はそれぞれコンデンサＣ１及び０２を通じてＩｌｌ路さ
れて瞬時にカーレントミラー回路ｌ】のトランジスタＱ
ｂ及びＱ ２５１／Ｃ伝達され、したかつて入力信号の
変化に対応するトランジスタＱ１４の変ｆじは迅速に行
なわれる。因みにトランジスタＱ１４かオンのときは抵
抗Ｒ２２及びコンデンサＣ２の時足数回路で決まる初期
の時間のみ抵抗Ｒ２２が短絡された形となるから、トラ
ンジスタＱ１４は低電、圧励振に近い状態になり、これ
により立上り時間が改善される。これに対してトランジ
スタＱ１４かオフのときｒＣはコンデンサＣ１によって
抵抗Ｒ２１か短絡された形となり、男−レントミラー回
路１１のトランジスタＱＺ３及びＱ２りは過渡的に大電
流が帽れ、これによりトランジスタＱ１４のベース蓄積
電荷は急速に引出さｎることになり、これにより立下り
時間か改善される。
ている論理信号のレベルが反転したときの過激時におい
て、トランジスタＱ２１及びＱ２２を流れる電流の変化
はそれぞれコンデンサＣ１及び０２を通じてＩｌｌ路さ
れて瞬時にカーレントミラー回路ｌ】のトランジスタＱ
ｂ及びＱ ２５１／Ｃ伝達され、したかつて入力信号の
変化に対応するトランジスタＱ１４の変ｆじは迅速に行
なわれる。因みにトランジスタＱ１４かオンのときは抵
抗Ｒ２２及びコンデンサＣ２の時足数回路で決まる初期
の時間のみ抵抗Ｒ２２が短絡された形となるから、トラ
ンジスタＱ１４は低電、圧励振に近い状態になり、これ
により立上り時間が改善される。これに対してトランジ
スタＱ１４かオフのときｒＣはコンデンサＣ１によって
抵抗Ｒ２１か短絡された形となり、男−レントミラー回
路１１のトランジスタＱＺ３及びＱ２りは過渡的に大電
流が帽れ、これによりトランジスタＱ１４のベース蓄積
電荷は急速に引出さｎることになり、これにより立下り
時間か改善される。
さらに＠ （８）式を見れば明らかなように、ＴＴＬ入
力回路に与えられる論理信号丁なわちトランジスタＱ１
４のベース電圧の振幅には温度特性はない。
力回路に与えられる論理信号丁なわちトランジスタＱ１
４のベース電圧の振幅には温度特性はない。
又信号レベル変換回路の構成は差動回路構成であるから
ＩＣ化に通した構成であるといえる。
ＩＣ化に通した構成であるといえる。
以上のように本発明によれば論理入力信号によって差動
動作乞する２つのトランジスタＱ２１＆びＱ２２の餉゛
流ラインにカーレントミラー回路１１に接紐し、一方の
トランジスタＱ２１の電流の変化に応じて他方のトラン
ジスタＱ２２のＮｋラインの電流を制御Ｉするようにし
たことにより、ＴＴＬ入力回路の入力トランジスタＱ１
４かオンオフ動作するときその動作状態に適応した大き
さのベース電流ントランジスタＱ２’２のｔ ｂｉｉ′
−ラインからトランジスタＱ１４のベースに引込み又は
引出すようにしたことにより、必要最小限の消費電力に
よって入力トランジスタＱ１４’ｋｉ％速動作させるこ
とができる。
動作乞する２つのトランジスタＱ２１＆びＱ２２の餉゛
流ラインにカーレントミラー回路１１に接紐し、一方の
トランジスタＱ２１の電流の変化に応じて他方のトラン
ジスタＱ２２のＮｋラインの電流を制御Ｉするようにし
たことにより、ＴＴＬ入力回路の入力トランジスタＱ１
４かオンオフ動作するときその動作状態に適応した大き
さのベース電流ントランジスタＱ２’２のｔ ｂｉｉ′
−ラインからトランジスタＱ１４のベースに引込み又は
引出すようにしたことにより、必要最小限の消費電力に
よって入力トランジスタＱ１４’ｋｉ％速動作させるこ
とができる。
第１図は’１’ Ｔ Ｌｌ路の涼埋徊成Ｚ示す接続図、
＠２図はその実際回路７示す接続図、第３図は従来の変
換回路を示す接続図、第４図は本発明による信号レベル
変換回路の一実施例を示す接続図である。 １・・・ＴＴＬ回路、２．７・・・オフバッファ回路、
３・・・ＥＣＬ駆ＭＤＩゲート回路、４・・・信号レベ
ル変換ｌｊ＝１Ｍ、６・ＴＴＬ入力ｔＬ！ｌ ’ｄｌｒ
ｔｆｌｉ、８−１’ Ｔ Ｌ本体部。 出願人代町人 １）辺 息 基
＠２図はその実際回路７示す接続図、第３図は従来の変
換回路を示す接続図、第４図は本発明による信号レベル
変換回路の一実施例を示す接続図である。 １・・・ＴＴＬ回路、２．７・・・オフバッファ回路、
３・・・ＥＣＬ駆ＭＤＩゲート回路、４・・・信号レベ
ル変換ｌｊ＝１Ｍ、６・ＴＴＬ入力ｔＬ！ｌ ’ｄｌｒ
ｔｆｌｉ、８−１’ Ｔ Ｌ本体部。 出願人代町人 １）辺 息 基
Claims (1)
- 第１の晒埋回路から送出される第１の信号レベルの晒坤
入力信号ケ、第２の信号レベルの論理出力信号に変換し
て第２の論理回路に与えろ信号レベル変換回路において
、上記第１の論理入力信号の信号レベルが変化したとき
これに応じて差動動作する第１及び第２のトランジスタ
と、上記第１及び第２のトランジスタの電流ラインにそ
れぞれ接続されかつ上記第一１のトランジスタの電流ラ
インに流れる電流の値に基づいて上記第２のトランジス
タの電流ラインの電流値ン制御するカーレントミラー回
路とを共え、上記第２のトランジスタ及び上記カーレン
トミラー回路間の電流ラインを上記第２０騎埋回路の入
力トランジスタのベースに接続したことを特徴とする信
号レベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112511A JPS604331A (ja) | 1983-06-21 | 1983-06-21 | 信号レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112511A JPS604331A (ja) | 1983-06-21 | 1983-06-21 | 信号レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604331A true JPS604331A (ja) | 1985-01-10 |
Family
ID=14588476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112511A Pending JPS604331A (ja) | 1983-06-21 | 1983-06-21 | 信号レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604331A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4654549A (en) * | 1985-06-04 | 1987-03-31 | Fairchild Semiconductor Corporation | Transistor-transistor logic to emitter coupled logic translator |
| US4797583A (en) * | 1983-12-20 | 1989-01-10 | Hitachi, Ltd. | Level converting circuit for converting voltage levels, including a current amplifying arrangement |
| JPH03220816A (ja) * | 1990-01-26 | 1991-09-30 | Mitsubishi Electric Corp | Ｅｃｌ―ｔｔｌ変換回路 |
| JPH04228023A (ja) * | 1991-05-17 | 1992-08-18 | Fumihiro Goto | 魚の鱗取り機 |
| US6028468A (en) * | 1994-04-15 | 2000-02-22 | Stmicroelectronics S.R. L. | Voltage-level shifter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102234A (ja) * | 1974-01-10 | 1975-08-13 | ||
| JPS5279742A (en) * | 1975-12-26 | 1977-07-05 | Fujitsu Ltd | Electronic circuit |
| JPS5649146U (ja) * | 1979-09-20 | 1981-05-01 |
-
1983
- 1983-06-21 JP JP58112511A patent/JPS604331A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102234A (ja) * | 1974-01-10 | 1975-08-13 | ||
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| US6028468A (en) * | 1994-04-15 | 2000-02-22 | Stmicroelectronics S.R. L. | Voltage-level shifter |
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