JPH03220816A - Ｅｃｌ―ｔｔｌ変換回路 - Google Patents
Ｅｃｌ―ｔｔｌ変換回路Info
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- JPH03220816A JPH03220816A JP2014871A JP1487190A JPH03220816A JP H03220816 A JPH03220816 A JP H03220816A JP 2014871 A JP2014871 A JP 2014871A JP 1487190 A JP1487190 A JP 1487190A JP H03220816 A JPH03220816 A JP H03220816A
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- 238000006243 chemical reaction Methods 0.000 title claims description 19
- 239000000284 extract Substances 0.000 claims 1
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＥＣＬ−ＴＴＬ変換回路、特に、スタンバ
イ時の低消費電流化を行ったＥＣＬ−ＴＴＬ変換回路に
関するものである。
イ時の低消費電流化を行ったＥＣＬ−ＴＴＬ変換回路に
関するものである。
第２図は従来のＥＣＬ−ＴＴＬ変換回路を示す回路図で
あり、図において（１） 、 （２）は差動増幅器を構
成する一対の第１及び第２のトランジスタであって、ト
ランジスタ（１） 、 （２）の各コレクタは夫々抵抗
器（３） 、 （４）を介して正の電源端子ｖｃｃ１に
接続される。トランジスタ（１）のベースはＥＣＬ入力
端子（５）に接続され、トランジスタ（２）のベースは
ＥＣＬ入力端子（６）に接続される。
あり、図において（１） 、 （２）は差動増幅器を構
成する一対の第１及び第２のトランジスタであって、ト
ランジスタ（１） 、 （２）の各コレクタは夫々抵抗
器（３） 、 （４）を介して正の電源端子ｖｃｃ１に
接続される。トランジスタ（１）のベースはＥＣＬ入力
端子（５）に接続され、トランジスタ（２）のベースは
ＥＣＬ入力端子（６）に接続される。
トランジスタ＜１＞ 、 （２）の各エミッタは共通接
続された後第１の定電流源り７）を介して接地される。
続された後第１の定電流源り７）を介して接地される。
（８）はスタンバイ信号が供給されるスタ〉・パイ信号
入力端子てあって、定’Ｍ−１ｆＬ源（７）はこの入力
端子（８）からのスタンバイ信号により、オン、オフ制
御される。そして、（１）〜（８）がＥＣＬ入力部を構
成している。
入力端子てあって、定’Ｍ−１ｆＬ源（７）はこの入力
端子（８）からのスタンバイ信号により、オン、オフ制
御される。そして、（１）〜（８）がＥＣＬ入力部を構
成している。
（９） 、 （１０）は差動増幅器を構成する一対の第
３及び°第４のトランジスタであって、トランジスタ（
９） 、 （１０）の各コレクタは正の電源端子Ｖｃｃ
２に接続される。トランジスタ（９）のベースはトラン
ジスタ（１）のコレクタに接続され、トランジスタ（１
０）のベースはトランジスタ（２）のコレクタに接続さ
れる。トランジスタ（９）のエミッタは抵抗器（１１）
を介して第５のトランジスタ〈１２）のコレクタに接続
され、トランジスタ（１０）のエミッタは抵抗器（１３
）を介して第６のトランジスタ（１４）のコレクタに接
続される。トランジスタ（１２）、 （１４）の各ベー
スは相互接続され、各エミッタは接地される。
３及び°第４のトランジスタであって、トランジスタ（
９） 、 （１０）の各コレクタは正の電源端子Ｖｃｃ
２に接続される。トランジスタ（９）のベースはトラン
ジスタ（１）のコレクタに接続され、トランジスタ（１
０）のベースはトランジスタ（２）のコレクタに接続さ
れる。トランジスタ（９）のエミッタは抵抗器（１１）
を介して第５のトランジスタ〈１２）のコレクタに接続
され、トランジスタ（１０）のエミッタは抵抗器（１３
）を介して第６のトランジスタ（１４）のコレクタに接
続される。トランジスタ（１２）、 （１４）の各ベー
スは相互接続され、各エミッタは接地される。
トランジスタ（１２）はそのコレクタとベースが相互接
続され、ダイオード接続構成とされている。
続され、ダイオード接続構成とされている。
（１５）は出力用の第７のトランジスタであって、その
コレクタはＴＴＬ出力襠子（１６）に接続され、そのエ
ミッタは接地され、そのベースはトランジスタ（１４）
のコレクタに接続される。そして、（９）〜（１６）が
ＴＴＬ出力部を構成している。
コレクタはＴＴＬ出力襠子（１６）に接続され、そのエ
ミッタは接地され、そのベースはトランジスタ（１４）
のコレクタに接続される。そして、（９）〜（１６）が
ＴＴＬ出力部を構成している。
従来のＥＣＬ−ＴＴＬ変換回路は上述のように構成され
ており、以下にその動作を詳しく説明する１通常動作状
態においてＥＣＬ入力端子（６）に“Ｈ”レベルのＥＣ
Ｌ信号が、ＥＣＬ入力端子（５）に°゛Ｌ”レベルのＥ
ＣＬ信号が入力された場合、ＥＣＬ入力部及びＴＴＬ出
力部を経てＴＴＬ出力端子（１６）に゛Ｈ″レベルのＴ
ＴＬ信号が出力される。入力端子（６） 、 （５）の
ＥＣＬレベルが反転した時は、ＴＴＬ出力端子（１６）
のＴＴＬレベルも反転されて“Ｌ”となる。
ており、以下にその動作を詳しく説明する１通常動作状
態においてＥＣＬ入力端子（６）に“Ｈ”レベルのＥＣ
Ｌ信号が、ＥＣＬ入力端子（５）に°゛Ｌ”レベルのＥ
ＣＬ信号が入力された場合、ＥＣＬ入力部及びＴＴＬ出
力部を経てＴＴＬ出力端子（１６）に゛Ｈ″レベルのＴ
ＴＬ信号が出力される。入力端子（６） 、 （５）の
ＥＣＬレベルが反転した時は、ＴＴＬ出力端子（１６）
のＴＴＬレベルも反転されて“Ｌ”となる。
また、スタンバイ時（ＥＣＬ入力がない時〉はＥＣＬ入
力部の定電流源（７）をスタンバイ信号により０ＦＦＬ
、ＥＣＬ入力部に流れる電流を遮断している。
力部の定電流源（７）をスタンバイ信号により０ＦＦＬ
、ＥＣＬ入力部に流れる電流を遮断している。
上記のような従来のＥＣＬ−ＴＴＬ変換回路では、スタ
ンバイ時において、第３図に点線で示した様に、抵抗器
（１３）−）ランジスタ（９）−抵抗器（１１）−１う
〉・ジスタ（１２）、 （１４）の経路及び抵抗器（４
） −トランジスタ（１０）→抵抗器（１３）−）ラン
シスタ（１５）の経路により漏れ電流が流れてしまうと
いう問題点があった。
ンバイ時において、第３図に点線で示した様に、抵抗器
（１３）−）ランジスタ（９）−抵抗器（１１）−１う
〉・ジスタ（１２）、 （１４）の経路及び抵抗器（４
） −トランジスタ（１０）→抵抗器（１３）−）ラン
シスタ（１５）の経路により漏れ電流が流れてしまうと
いう問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、ＥＣＬ−ＴＴＬ変換の通常の動作状態に影響を与
えることなく、スタンバイ時に流れる漏れ電流をなくし
て低消費電流化を図るようにしたＥＣＬ−ＴＴＬ変換回
路を得ることを目的とする。
ので、ＥＣＬ−ＴＴＬ変換の通常の動作状態に影響を与
えることなく、スタンバイ時に流れる漏れ電流をなくし
て低消費電流化を図るようにしたＥＣＬ−ＴＴＬ変換回
路を得ることを目的とする。
この発明に係るＥＣＬ−ＴＴＬ変換回路は、ＴＴＬ出力
部を構成する第３及び第４のトランジスタと第５及び第
６のトランジスタ間に第８及び第９のトランジスタを設
けると共にこれ等の第８及び第９のトランジスタのベー
スに夫々第２及び第３の定電流源を接続し、ＥＣＬ入力
部の第１の定電流源と連動して上記第２及び第３の定電
流源をスタンバイ電流によりオン、オフ制御するように
したものである。
部を構成する第３及び第４のトランジスタと第５及び第
６のトランジスタ間に第８及び第９のトランジスタを設
けると共にこれ等の第８及び第９のトランジスタのベー
スに夫々第２及び第３の定電流源を接続し、ＥＣＬ入力
部の第１の定電流源と連動して上記第２及び第３の定電
流源をスタンバイ電流によりオン、オフ制御するように
したものである。
この発明においては、スタンバイ時において、第３図に
点線で示すような漏れ電流が遮断され、流れる電流が零
となる。
点線で示すような漏れ電流が遮断され、流れる電流が零
となる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明に係るＥＣＬ−ＴＴＬ変換回路の一実施例
を示す回路図であり、（１）〜（１６）は上述の従来装
置と全く同一のものである。
図はこの発明に係るＥＣＬ−ＴＴＬ変換回路の一実施例
を示す回路図であり、（１）〜（１６）は上述の従来装
置と全く同一のものである。
本実施例ではスタンバイ時漏れ電流遮断用の第８及び第
９のトランジスタ（２０）、 （２１）をＴＴＬ出力部
に設け、トランジスタ（２０）、 （２１）の各エミッ
タを夫々抵抗器（１１）、 （１３）の各一端に接続し
、その各ベースを夫々スタンバイ時漏れ電流遮断トラン
ジスタ用の第２及び第３の定電流源（２２）、 （２３
）を介して正の電源端子Ｖｃｃ２に接続し、その各コレ
クタを夫々トランジスタ（９） 、 （１０）の各エミ
ッタに接続する。定電流源（２２）、 （２３）はスタ
ンバイ信号入力端子〈８）からのスタンバイ信号により
定電源（７）と連動してオン、オフ制御されるようにな
されている。
９のトランジスタ（２０）、 （２１）をＴＴＬ出力部
に設け、トランジスタ（２０）、 （２１）の各エミッ
タを夫々抵抗器（１１）、 （１３）の各一端に接続し
、その各ベースを夫々スタンバイ時漏れ電流遮断トラン
ジスタ用の第２及び第３の定電流源（２２）、 （２３
）を介して正の電源端子Ｖｃｃ２に接続し、その各コレ
クタを夫々トランジスタ（９） 、 （１０）の各エミ
ッタに接続する。定電流源（２２）、 （２３）はスタ
ンバイ信号入力端子〈８）からのスタンバイ信号により
定電源（７）と連動してオン、オフ制御されるようにな
されている。
次に、以上の様な構成のＥＣＬ−ＴＴＬ変換回路の動作
について説明する。
について説明する。
スタンバイ時においてはスタンバイ信号入力端子（８）
にオフ信号が入力される。それにより、ＥＣＬ入力部の
定電流源（７）がオフ状態となり、ＥＣＬ入力部のトラ
ンジスタ（１） 、 （２）に流れる電流は零となる。
にオフ信号が入力される。それにより、ＥＣＬ入力部の
定電流源（７）がオフ状態となり、ＥＣＬ入力部のトラ
ンジスタ（１） 、 （２）に流れる電流は零となる。
また、スタンバイ時漏れ電流遮断トランジスタ用の定電
流源（２２）、 （２３）もオフ状態となり、それによ
りトランジスタ（２０）、 （２１）がオフ状態となり
、スタンバイ時における漏れ＄流を遮断する。
流源（２２）、 （２３）もオフ状態となり、それによ
りトランジスタ（２０）、 （２１）がオフ状態となり
、スタンバイ時における漏れ＄流を遮断する。
通常の動作状態においては、スタンバイ信号入力端子（
８〉にオン信号が入力され、ＥＣＬ入力部の定電流源（
７）及びスタンバイ時漏れ電流遮断トランジスタ用の定
電流源（２２）、 （２３）はオン状態となる。トラン
ジスタ（２０）、 （２１）はオン状態であり、ベース
電流１．は一定で、エミッターコレクタ間電圧Ｖｃｔも
一定となり、ＴＴＬ出力部への影響はない、つまり、ト
ランジスタ（２０）、 （２１）を夫々定電流源（２２
）、 ＜２３＞にて制御しているため、ＴＴＬ出力部へ
の影響はない。
８〉にオン信号が入力され、ＥＣＬ入力部の定電流源（
７）及びスタンバイ時漏れ電流遮断トランジスタ用の定
電流源（２２）、 （２３）はオン状態となる。トラン
ジスタ（２０）、 （２１）はオン状態であり、ベース
電流１．は一定で、エミッターコレクタ間電圧Ｖｃｔも
一定となり、ＴＴＬ出力部への影響はない、つまり、ト
ランジスタ（２０）、 （２１）を夫々定電流源（２２
）、 ＜２３＞にて制御しているため、ＴＴＬ出力部へ
の影響はない。
なお、上記実施例では、ＮＰＮ）ランジスタを用いたＥ
ＣＬ−ＴＴＬ変換回路について述べたが、ＰＮＰ トラ
ンジスタを用いてもよい。
ＣＬ−ＴＴＬ変換回路について述べたが、ＰＮＰ トラ
ンジスタを用いてもよい。
以上詳述したように、この発明は、第３及び第４のトラ
ンジスタの一方の各主電極と第５及び第６のトランジス
タの他方の容土を極の間に夫々第８及び第９のトランジ
スタの主電極路を接続すると共にこれ等の第８及び第９
のトランジスタの制御ｌ電極に夫々第２及び第３の定電
流源を接続し、これ等の第２及び第３の定電流源を第１
の定電流源と連動してスタンバイ電流によりオン、オフ
制御するようにしたので、スタンバイ時における漏れ電
流を零にてき、また通常の動作状態においてもＥＣＬ−
ＴＴＬ変換には影響を与えない、という効果を奏する。
ンジスタの一方の各主電極と第５及び第６のトランジス
タの他方の容土を極の間に夫々第８及び第９のトランジ
スタの主電極路を接続すると共にこれ等の第８及び第９
のトランジスタの制御ｌ電極に夫々第２及び第３の定電
流源を接続し、これ等の第２及び第３の定電流源を第１
の定電流源と連動してスタンバイ電流によりオン、オフ
制御するようにしたので、スタンバイ時における漏れ電
流を零にてき、また通常の動作状態においてもＥＣＬ−
ＴＴＬ変換には影響を与えない、という効果を奏する。
第１［２１はこの発明に係るＥＣＬ−ＴＴＬ変換回路の
一実施例を示す回路図、第２図は従来のＥＣＬ−ＴＴＬ
変換回路を示す回路図、第３図はスタンバイ時に流れる
漏れ電流を示した従来のＥＣＬ−ＴＴＬ変換回路を示す
回路図である。 図において、（１）は第１のトランジスタ、（２）は第
２のトランジスタ、（７）は第１の定′Ｘ流源、〈９〉
は第３のトランジスタ、（１０）は第４のトランジスタ
、（１２）は第５のトランジスタ、（１４〉は第６のト
ランジスタ、（１５）は第７のトランジスタ、（２０）
は第８のトランジスタ、（２１）は第９のトランジスタ
、（２２）は第２の定電流源、（２３）は第３の定′Ｓ
流源である。 なお、図中、同一符号は同一、又は相当部分を示す。 死１図 ６ ＴＴＬ比力端子
一実施例を示す回路図、第２図は従来のＥＣＬ−ＴＴＬ
変換回路を示す回路図、第３図はスタンバイ時に流れる
漏れ電流を示した従来のＥＣＬ−ＴＴＬ変換回路を示す
回路図である。 図において、（１）は第１のトランジスタ、（２）は第
２のトランジスタ、（７）は第１の定′Ｘ流源、〈９〉
は第３のトランジスタ、（１０）は第４のトランジスタ
、（１２）は第５のトランジスタ、（１４〉は第６のト
ランジスタ、（１５）は第７のトランジスタ、（２０）
は第８のトランジスタ、（２１）は第９のトランジスタ
、（２２）は第２の定電流源、（２３）は第３の定′Ｓ
流源である。 なお、図中、同一符号は同一、又は相当部分を示す。 死１図 ６ ＴＴＬ比力端子
Claims (1)
- 【特許請求の範囲】 ＥＣＬ入力信号が夫々制御電極に供給される第１及び第
２のトランジスタ、該第１及び第２のトランジスタの一
方の各主電極に接続された第１の定電流源を有するＥＣ
Ｌ入力部と、 上記第１及び第２のトランジスタの他方の主電極に夫々
制御電極が接続された第３及び第４のトランジスタ、該
第３及び第４のトランジスタの一方の各主電極に夫々他
方の各主電極が接続された第５及び第６のトランジスタ
、該第６のトランジスタの他方の主電極に制御電極が接
続され、他方の主電極よりＴＴＬ出力信号を取り出す第
７のトランジスタを有するＴＴＬ出力部と、 を備え、上記第１の定電流源をスタンバイ信号によりオ
ン、オフ制御するようにしたＥＣＬ−ＴＴＬ変換回路に
おいて、 上記第３及び第４のトランジスタの一方の各主電極と上
記第５及び第６のトランジスタの他方の各主電極との間
に夫々第８及び第９のトランジスタの主電極路を接続す
ると共に該第８及び第９のトランジスタの各制御電極に
夫々第２及び第３の定電流源を接続し、該第２及び第３
の定電流源を上記第１の定電流源と連動して上記スタン
バイ信号によりオン、オフ制御するようにしたことを特
徴とするＥＣＬ−ＴＴＬ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014871A JP2664263B2 (ja) | 1990-01-26 | 1990-01-26 | Ｅｃｌ―ｔｔｌ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014871A JP2664263B2 (ja) | 1990-01-26 | 1990-01-26 | Ｅｃｌ―ｔｔｌ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03220816A true JPH03220816A (ja) | 1991-09-30 |
| JP2664263B2 JP2664263B2 (ja) | 1997-10-15 |
Family
ID=11873083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014871A Expired - Lifetime JP2664263B2 (ja) | 1990-01-26 | 1990-01-26 | Ｅｃｌ―ｔｔｌ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664263B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304869A (en) * | 1992-04-17 | 1994-04-19 | Intel Corporation | BiCMOS digital amplifier |
| US5459411A (en) * | 1992-03-26 | 1995-10-17 | Nec Corporation | Wired-OR logic circuits each having a constant current source |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604331A (ja) * | 1983-06-21 | 1985-01-10 | Sony Corp | 信号レベル変換回路 |
| JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6418313A (en) * | 1987-07-14 | 1989-01-23 | Toshiba Corp | Level shift circuit |
-
1990
- 1990-01-26 JP JP2014871A patent/JP2664263B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604331A (ja) * | 1983-06-21 | 1985-01-10 | Sony Corp | 信号レベル変換回路 |
| JPS63126316A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459411A (en) * | 1992-03-26 | 1995-10-17 | Nec Corporation | Wired-OR logic circuits each having a constant current source |
| US5304869A (en) * | 1992-04-17 | 1994-04-19 | Intel Corporation | BiCMOS digital amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664263B2 (ja) | 1997-10-15 |
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|---|---|---|---|
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