JPS5885604A - Ｍｏｓアナログ集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ＭＯＳアナログ集積回路に９ｋＦ）、轡に差
動対を構成するＭＯＳ）ランジスタの索子ノ（ラツキに
起因するオフセット電圧を解消しようとするものである
。

近年、ＭＯＳの演算増幅ｗｉ（オペアンプ）が、ＭＯＳ
アナログ回路の進歩と共にディジタルＶＬ８　Ｉの技術
管用いて急速く進歩してき友。ところがＭＯＳオペアン
プにはバイポーラに比ベオフセット電圧が大きいという
欠点がある。オペアンプは、積分回路、差動増幅器、比
較器、ゲイン１のボルテージフォロワ等に用いられるが
、前２者ではオフセット電圧の大小が直接機能に影響す
る。これに対し、ボルテージ７オロワとして用いる場合
には出力への影響は小さくなるが、それで４該ボルテー
ジ７オｐワｔＤ／ム変換器、或いはＡ／’Ｄ変換器に用
いる場合に：Ｆｉオフセ、ト電圧の影響を無視できない
、即ちボルテージフォロワとすると綜合利得ははソ１に
なる反面オフセット電圧はｔｌぼオペアンプの利得分の
１になるが、それでも例えばディジタル入力は１０ビ、
ト、フルレンジ１ｖのＤ／ム変換器（ＤＡＣ）ではＬＳ
Ｂは１ｍＶなるからオフセット電圧は１ｍＶ以下である
必要があシ、これは相当に厳しい。

従来このオフセットを解消する方法として、差動段を容
量で接続し、差動段の数だけ位相及びノくルス幅の異な
るクロック信号を用いる手法があるが、これは動作がダ
イナミックとなる点で不利である。この他に、オペアン
プにオフセット補正用のバイアス可変端子を設け、そし
て外部回路からこの端子に電圧又は電流を供給してオフ
セット電圧を解消する方法もあるが、この場合は外部回
路を使用する点が大きな欠点であシ、又ＬＳＩ化も困難
である。

本発明は、オペアンプにおけるかかるオフセット電圧の
生皮る発生源である２人力差動段のデバイスパラメータ
の相異を、クロ、り信号を用いて入力信号を一定周期で
切り換えることにょシ時間的に平均化し、これによシ初
段のオフセット電圧を見かけ上なくして出力に＃オフセ
ット電圧の影醤が現われないようＫする本のである。本
発明は、ＭＯＳトランジスタで構成される差動段を入力
段とするＭＯＳアナログ集積囮路において、該集積回路
の動作帯域の最高周波数の２倍以上の周波数を持つクロ
、りで開閉するＭＯＳ）ランジスタ利用スイ、チング回
路ｔ、前記差動段を、前記差動段の入力側と出力側に設
け、ＷＫ、該スイッチング回路による切換えで前記クロ
ックに同期し次組形波信号とされた前記差動段が発生す
るオフセット電圧を平滑、除去するｒ波手段を設けてな
ること１％徴とするが、以下図面を参照しながらこれを
詳細に説明する。

第１図はＭＯ８オペアンプＯＰの概略構成図で、ＤＩＰ
は２人力２出力の差動段、ＬＥｖけ２人力１出力のレベ
ル変換段、ＧＡＩＮは位相補償用の容量Ｃｅ　ｔ−備え
た利得段、ＯＵＴは出力段である。差動段ＤＩＦでは正
負２人力Ｖ＋　ｅ　Ｖ−の差を増幅し、その差電圧Ｙ１
−　Ｖｚ　（正、負の出力）ｖｉ−出力する。

Ｖ　ヘＪＬ／　変換段ＬＥＶは２人力Ｖｔ　＋　Ｖｚ　
ｔｌ−１出力Ｖ、に変換する。利得段ＧＡＩＮは電圧Ｖ
ｓｋ位相補償し、ｔｘ増幅する。出力段ＯＵＴは出力イ
ンピーダンスの低下用である。ＩＣオペアンプにも種々
の回路構成のものがあるが、プロ、り化すれば殆んどが
＠１図の如くなる。第２図は第１図の具体例で、ｎチャ
ネルＭＯＳを用いた回路図である。各段の利得は、差動
段ＤＩＦで２０〜４０ｄＢ、利得段ＧＡＩＮで２５〜５
５ｄＢで、全体としては４０〜８０ｄＢとなるのが一般
的である。

前述したようにオペアンプｏＰの利用法Ｋｕ各種あるが
、第１図にボルテージ７オロワとじ１ての使用例を示す
。オペアンプｏｐＨ高い入力インピーダンスと低い出力
インピーダンスを有するが、１００襲負帰還で利得はｔ
景ソ１となる反面、低い出力インピーダンスとなる。即
ち、このインピーダンス変換器で、反転入力端子（ハ）
の電圧２ｖ−１非反転入力端子（＋）の電圧をＶ＋、開
放時の利得んとすれば Ｖｏｕｔ　＝　Ａ＠　（Ｖ＋−Ｖ−）　＋　ＶＯＦＦ　
　　　　−−−＝（１）の関係にあり、Ｖｏｕｔ　＝：
　Ｖ−であるからとなる。ム〉１であるからＡｓ／（Ａ
ｓ＋１　）ζ１、モして１／（ＡＩ＋１）＃１／ＡＩで
ある。通常ＶＱＦＦ／（１＋Ａ・）は数１０ｍＶ以下で
あ）、利得ム・を大きくするほど小さくなる。このＶＯ
ＦＦ／（１＋　Ａｓ　）は、ボルテージ７オロワの入力
換算のオフセット電圧であシ、またＶＯＦＦは出力換算
のオフセット電圧である。

この場合オペアンプｏＰけ入力Ｖ＋　（Ｖｎｒ　）と同
一の出力Ｖｏｕｔが期待されるため、オフセット電圧は
零であることが望まれる。入力換算のオフセット電圧ｔ
　ＶＯＦＦＢとすると（１）式は Ｖｏｕｔ　＝　Ａ＠　（Ｖ＋　−Ｖ−＋　Ｖｏｒｒｓ　
）　　　　・−・・・・・（３）となシ、オフセットな
しの差動増幅器とするＫけ入力の反転端子（→と非反転
端子（＋）間にＶＯＦＦＩ分の電位を逆極性で加える等
の処置が必要である。

前述のようにオフセット電圧は零であることが望まれ、
％に高精度なり／Ａ　、　Ａ／Ｄ変換器に用いられるオ
ペアンプＦｉ６Ｖ、１０ビ、ト精度のとき、最小電圧変
化は６ｍＶとなるため、オフセット電圧はこの値以下で
なくてはならない。オフセット電圧の原因は、■差動段
ＤＩＰなど対の信号を扱う回路の素子対の製造バラツキ
、■各段のバイアス電位のズレ（これも製造バラツキ）
、の２種類に大別できる。第１図に示す如く、出力に近
いところのオフセットは以降の利得が小さいため、入力
段に近いところのオフセットよす、出力に及ぼす影響は
小さい。従って入力段である差動段ＤＩＦ　ｉ改善し、
この回路に起因するオフセット電圧くことにより、オペ
アンプＯＰ全体のオフセット電圧を小さくすることがで
きる。

第４図は差動段ＤＩＦの具体例で、（ａ）は第２図もエ
ンハンスメント型である。この回路は負荷トランジスタ
もドライバトランジスタも共に同じエンハンスメント型
で同穐のものである几めオフセ、ト電圧が小さいが、利
得本ロードとドライバのＷ／Ｌ比で決まるため大きくと
れない。（ｂ）の差動段ＤＩＦは利得金玉げる目的でロ
ードトランジスタＴ２　ｅ　Ｔａ　ｋディブレ、シ、ン
型としたもので、この場合は（、）よりオフセット電圧
が大となる。以下では（ｂ）の回路を対象とする。トラ
ンジスタＴｌのゲートに印加するバイアス電圧■ムは基
本的に定電圧であるが、ここに出力ＶＩａ　Ｖ雪ｔ”帰
還して電源電圧除去比（ＰＳＲＲ）、同相電圧除去比（
ＣＭＲＲ）を改善することもある。この差動対ＤＩＦの
オフセット電圧は、トランジスタＴｌ　＊　Ｔ２の非対
称性とトランジスタＴｌ　＃　７４の非対称性が原因に
なる。

本発明け、上述し友オフセット電圧をスイッチング回路
を用いた時間的平均法で解消しようとするものである。

第５図はスイッチング回路ＳＷの一例で、（ａ）は回路
図、（ｂ）はプロ、り図である。本例のスイッチング回
路ＳＷはクロ、りφで駆動されるＭＯＳ）ランジスタＴ
ム、Ｔｍ’ｉそれぞれ端子１゜０問および端子す、ｄｌ
Ｖｌ［接続し、且つφの逆相のクロ、りφで駆動される
ＭＯＳ　）ランジスタＴｅａＴｏ　１１−それぞれ端子
ｗｅｄ問および端子す、ｅ間に接続したものである。こ
の様な構成のスイッチング回路ＳＷであると、Ａｓｔｌ
ｋ入力端子、ｗｅｄｔ出力端子として、クロックφでト
ランジスタＴム。

Ｔｍがオンする期間（＠７図のＴｔ　）は端子１，６問
および端子す、ｄ間が短絡される。この状態はスイッチ
ング回路を介在させないことと等価である。

これに対しクロ、りφでトランジスタ’ｒｃ　ｅ　’ｒ
Ｄがオンする期間（第７図のＴ、　）は端子ａ、ｄ問お
よびす、ｅ間が短絡されるので、端子畠の入力は端子ｄ
Ｋ出力し、逆に端子すの入力は端子ｃＫ出力する。これ
をクロックφ、Ｖで交互に繰り返すと、端一’ｆ−１、
ｂの入力は端子ｅ＋ｄＫ交互に出力する。

＠６図はレベル変換段ＬＥＶの構成例であるが、第２図
のそれと同じである。第８図に示す本発明の一実施例で
は第５図のスイッチング回路ＳＷを、差動段ＤＩＦの前
段および後段（Ｖペル変換段Ｉ、ＥＶの前段）Ｋそれぞ
れ挿入する。スイッチング回路ＳＷで入力を切換えると
出力の位相又は極性も切換わってしまうから、後段のス
イッチング回路はこれを切換えて元に戻す機能を持つ、
差動段ＤＩＦ’の前段に挿入されるスイッチング回路Ｓ
Ｗの入力端子ａ、ｂには非反転および反転入力Ｖ◆。

■−が導びかれ、且つその出力端子ｅ、ｄはトランジス
タＴｌ　ｅ　Ｔｌの各ゲートに接続される（第４図参照
）。一方、差動段ＤＩＦの後段に挿入されるスイッチン
グ回路ＳＷの入力端子ａ、ｂには正負の出力ｖｔ　ｌ　
Ｖｌが導びから、且つその出力端子ｅｎｄはトランジス
タ’ｒ６．　Ｔ−の各ゲートに接続される（８４図、第
６図参照）。この様な構成のオペアンプＯＰにおいて、
直流バイアス電圧を無視すると、クロックφにより各ス
イッチング回路ＳＷのＭＯＳトランジスタＴムｒ　Ｔｍ
がオンしている時■＋は非反転入力端子十ＫＶ−は反転
入力端子−に印加され、差動段ＤＩＦの利得ｔＡ１とす
ればその出力電圧ｖｌ。

ｖ３は となる。そしてこの出力は次段のノベル変換段ＬＥＶＫ
入力されるので、この回路の利得ｔ〜とすれば出力Ｖｌ
は Ｖｓ＝　　Ａｓ　　（Ｖｔ　　　　Ｖｔ　　）　　＝　
　Ａ４　　・　Ａｔ（２（Ｖ＋　−Ｖ−）　＋　ＶＯＦ
ＦＩ　ｌ　　　・・−＝　（５）となる０次にクロ、り
？によりスイッチング回路ＳＷＯＭＯＢ　）ランジスタ
Ｔｃ　＊　ＴＤがオンすると差動段ＤＩＦでは となる。そして、ノベル変換段の出力ｖ３はＶｓ＝Ａｓ
（Ｖｌ　Ｖｌ）＝Ａ１−４（２（Ｖ４−ｖ−）　Ｖｏｙ
ｒｔｌ＝（７）となる。これを周期でで繰シ返すと第７
図に示すように、クロックφに同期して出力Ｖ＝には（
５）式と（７）式の差電圧かり、プルとして現われる。

この平均値■３は、Ｔ　＝　ＴＩ　＋　Ｔ雪としてＴｔ
　　Ｔ雪 Ｖｓ＝４　　・　Ａｘ　　（２（Ｖ＋−Ｖ−）＋ＶＯＦ
Ｆｌ　□であるから、Ｔ１＝Ｔ、であれは差動段のオフ
セット電圧ＶＯＦ町は消去され ｖ＠　＝　２Ａ１　・Ａ４　（Ｖ＋　　Ｖ−）となる。

この結果、オペアンプＯＰの最終出力Ｖｏｕｔ　は Ｖｏｕｔ　＝　Ａｓ　（Ｖ＋　　Ｖ−）となシ、オフセ
ット電圧の影響は現われない。

以上では、レベル変換段ＬｇＶにはオフ七ｙ）はないと
仮定したが、実際にはレベル変換段ＬＫＶを構成する素
子にバラつきがあシ、入力Ｖｌ　ｅ　ｖ＝が等しくても
出力ＶＳがある。つまシオフセット電圧が発生する。第
９図（ａ）　Ｋ示すレベル変換段Ｉ、ＥＶ’はＭＯＳ）
ランジスタ’ｒｍ、’ｒ冨′〜Ｔｏ　＊　Ｔｏ’郷から
なるスイッチング回路ＳＷ′によって上記非対称性【も
除去しようとする本ので、（ｂ［そのプロ、り図を示す
、第６図のレベル変換段ＬＥＶではノードＮ２が出力側
、ノードＮ！け入力側であるが第９図ではこれｔ交互に
切換える。即ちクロックφがハイレベルのときけトラン
ジスタＴｌ　ｅ　ＴＦ　＊　Ｔｏがオンとなるから第６
図と同じＫなシ、これに対してクロ、り￥がハイレベル
のときはトランジスタＴｍ’　＊ＴＦ’　、　Ｔｏ’が
オンとなってノーμＮ１が出力端となり、回路は左、右
入れ換り次状態となる。この回路入れ換に同期して入力
Ｖｌ　ｍ　ＶＭも切換える。従って前述したようにクロ
、りφ、？のパルス幅Ｔ＠　ｅ　Ｔ鵞が等しければトラ
ンジスタＴ−ｅ　ＴｙとＴｓ　ｅ　Ｔ−の非対称性によ
るオフセット電圧発生は解消される。第１０図祉か＼る
Ｖペル変換段ＬｇＶ”ｉ用いた本発明のＩＩ２の実施例
で、第５図のスイッチング回路ＳＷは差動段ＤＩＦの前
段にのみ配設される。

ところで第７図に示す信号ｖｓのす、プル成分は平滑回
路を用いて除去できるが、独立し九平滑回路を設けなく
ても後段における位相補償回路の積分回路の帯域幅ｔク
ロ、り周波数の１７２以下にすることＫより簡単に除く
ことができる。さらに精度を上げる友めにけ、たとえば
１０ＭＨｚのクロック周波数に対し、１００ＫＨｚの帯
域を選んでやれば数１０　ｄＢす、プル成分は低下する
ため数１０ｍＶのオフセット電圧によるり、プル成分け
μＶ程度に低下する０通常ｒｓ−ＭＯ８のオペアンプは
入力オフ七、ト、電圧が５ｍＶ〜２０ｍＶある。従って
本発明を適用しない場合、利得Ａ・’ｉ　３０００とす
ると出力■・ｕｔのオフ七ｙ）電圧は１５〜６０Ｖに達
する。これに対し本発明によれば、少なくとも差動段Ｄ
ＩＦのオフセットを除去できるため、利得段ＧＡＩＮ以
降に同穆度のオフセットがあ）、且つ利得段ａｉｒＮ以
降の利得ｔ−２００として４出力Ｖｏｕｔのオフ七。

ト電圧は１ｖ〜４ＶＫ低下する。このため本発明を適用
したオペアンプ利用のボルテージ７オロワ回路では、出
力オフセット電圧はａ３ｍＶ〜１ｒｎＶＫ低下する。こ
の値は６　Ｖｔ−フルスイングとするオペアンプにおい
て１４　ｂｉｔ〜１２　ｂｉｔの精度に′ｊｆ＠当する
。

以上は、差動段を入力段とするオペアンプを対象として
、差動段の前、後段にスイッチング回路を挿入する構成
と、差動段の前段およびレベル変換段内にスイッチング
回路を挿入してオフセットを除く構成につき説明したが
、次の様な応用例も考えられる。即ち＠１１図に示す例
は差動増幅器（差動増幅回路）ＤＩＦを多段に接続する
系の各段間に％総計が偶数となる（極性反転がない）数
のスイッチング回路５Ｗｔ−挿入した４のである。この
場合は各差動増幅器の動作電圧範囲においてオフセット
電圧を解消し、信号の増幅のみが行なえる利点がある。

第１２図に示す例はほぼ同一特性のオペアンプＯＰｔ＊
ＯＰ＊２個を用いて２つの入力信号Ｉ　Ｎｓ　＊　Ｉ　
Ｎ鵞を処理する際入力側及び出力９１１１にスイッチン
グ回路８Ｗｆ付加し、２つのオペアンプの特性の相異を
、２つの入出力信号関係において補正し、特性の揃りｔ
演算を可能とするものである。これらの例でも帯域に対
してクロ、り周波数は充分早い必要性がある。

以上述べたように本実＃ＩＫよれば、ＭＯＳアナログ集
積回路における差動段等の素子バラツキに起因するオフ
七ット電圧を解消することができるので、オペアンプ全
体のオフセット電正金著しく低下でき、従来のように外
部端子を用いて補正するなどの構成をとらずとも、高精
度な特性が得られる利点がある。

【図面の簡単な説明】

第１図および第２図はＭＯ８オペアンプの概略構成図お
よび回路図、ｔａＳ図はオペアンプ利用のボルテージ７
オロワの構成図、第４図はオペアンプにおける差動段の
回路図、１Ｍ５図はスイ、チｙグ回路の一例を示す説明
図、第６図はオペアンプにおけるレベル変換段の回路図
、第７−図はスイ。 す構成図、第９図はスイッチング回路内蔵のレベル変換
段を示す説明図、第１０図は本発明の第２の実施例を示
す構成図、第１１図および第１２図は本発明の応用例を
示す構成図である。 図中、ＤＩＦは差動段、ｓｗ、ｓｗ’はスイッチング回
路である。 第１２図

Claims (1)

【特許請求の範囲】
1. ＭＯＳ）ランジスタで構成される差動段を入力段とする
   ＭＯＳアナログ集積回路において、該集積回路の動作帯
   域の最高周波数の２倍以上の周波数を持つクロ、りで開
   閉するＭＯＳ）ランジスタ利用スイ、チング回路を、前
   記差動段の入力側と出力側に設け、更に１皺スイ、チン
   グ回路による切換えで前記りｐ、りに同期した矩形波信
   号とされた前記差動段が発生するオフセット電圧を平滑
   、除去するｒ挟手段を設けてｉることｔ−特徴とするＭ
   ＯＳアナログ集積回路。