JP2004023576A - 誤動作防止回路及びそれを用いた集積回路装置 - Google Patents
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Abstract
【解決手段】ICの入力端子1への入力信号Aに重畳された正、負のパルスを検出回路2,3で検出し、これ等検出出力をオアゲート4へ入力し、このオア出力をパルス引延ばし回路5で所定時間だけパルス幅を引延ばし、レベル保持回路7の制御信号Eとする。一方、入力信号Aを遅延回路6で必要な時間遅延させた後、レベル保持回路7を介してIC内部の論理回路へ供給する。ノイズが検出された時には、制御信号Eがハイレベルとなり、その間は、レベル保持回路7で直前の入力信号レベルが保持されつつ出力されるので、IC内部回路へのノイズが完全に除去された信号が供給される。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は誤動作防止回路及びそれを用いた集積回路装置に関し、特に集積回路の入力端子と内部回路との間に設けられて静電気やサージ電圧等の影響による誤動作を防止する誤動作防止回路に関するものである。
【0002】
【従来の技術】
ディジタル論理回路をIC化した集積回路装置は、TTL(Transistor transistor Logic )やC−MOS(Complementary−MOS )タイプの論理回路構成とされ、各種電子装置に広く利用されている。このような集積回路装置の入力端子のインピーダンスは、一般的に非常に高く、そのために、静電気やサージ電圧等の影響を受け易いことが知られている。
【0003】
この様な回路のうち、特にクロックやストローブ等に使用される信号線に、静電気やサージが重畳されると、それがたとえ一瞬のノイズ状のものであっても、回路が誤動作することになる。そこで、従来においては、該当する信号線に、RC(抵抗、コンデンサ)による平滑回路を挿入し、その時定数を、信号パルスに悪影響を与えないぎりぎりの大きさに設定する。こうすることにより、信号は通過し、静電気やサージはこのRC平滑回路により平滑化されて、IC内部の論理回路のスレッシュホールド(論理変化点)を超えないようにすることができ、よって静電気やサージによる誤作動が防止可能となるのである。
【0004】
【発明が解決しようとする課題】
この様に、集積回路装置の誤作動防止回路として、RC平滑回路を用いると、信号として高速なものを用いることができず、よって論理回路の動作速度の低下を招来する。また、静電耐量を増やすためには、RC平滑回路の時定数を大きくする以外に方法がなく、その結果、必然的に信号の低速化をもたらすことになる。更に、ICの内部論理回路の入力に、信号の立ち上りや立下り特性が劣化した過度応答を有する波形が印加されることになるので、回路内での貫通電流(特に、C−MOS回路では、相補的な導電型のMOSトランジスタが同時にオンすることがなく、貫通電流が少いという利点があるにもかかわらず)が増大するという欠点もある。
【0005】
本発明の目的は、信号の低速化や貫通電流の増大をなくして、静電気やサージ等による誤動作を有効に防止可能な誤動作防止回路及びそれを用いた集積回路装置を提供することである。
【0006】
【課題を解決するめたの手段】
本発明による誤動作防止回路は、集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、前記引延ばし手段の出力の非存在期間は前記遅延手段の出力をそのまま導出し、存在期間はその直前の前記遅延手段の出力レベルを保持して導出するレベル保持手段とを含むこと特徴とする。そして、前記レベル保持手段は、前記検出出力に応答して直前の入力信号レベルをラッチするレベルラッチ手段であることを特徴とする。
【0007】
また、本発明による誤動作防止回路は、集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、前記引延ばし手段の出力に応じて前記遅延手段の出力をオンオフ制御するゲート手段とを含むこと特徴とする。そして、前記ゲート手段は、前記遅延手段の出力と前記検出出力との論理積をなす論理積回路であることを特徴とする。
【0008】
また、前記パルス検出手段は、正及び負の前記重畳パルスを検出する正及び負パルス検出手段と、これ等正及び負パルス検出手段の検出出力を論理和合成する論理和手段とを有し、この論理和出力を前記検出出力としたことを特徴とする。
【0009】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。図1は本発明の一実施例のブロック図である。図1を参照すると、入力信号Aは論理ICの入力端子1から正パルス検出回路2、負パルス検出回路3及び遅延回路6へ供給される。正パルス検出回路2は電源電圧を超えるような大きな正電圧パルスを検出する。また、負パルス検出回路3はグランド電位を下回るような、負の大きなパルスを検出する。
【0010】
これ等両パルス検出回路2,3の検出出力である検出パルスB,Cは論理和回路4へ入力される。この論理和出力Dはパルス引延ばし回路5により、パルス幅が引延ばされてレベル保持回路7の制御信号Eとなる。遅延回路6により遅延された入力信号Fは所定時間だけ遅延されて(G)、レベル保持回路7を介してIC内部の図示せぬ論理回路へ供給される。
【0011】
このレベル保持回路7はパルス引延ばし回路5の出力パルスEの非存在期間は、入力された信号Fをそのまま通し、出力パルスEの存在期間は、その直前のレベルを保持して出力する機能を有しており、後述するがラッチ回路を用いることができる。
【0012】
図2は図1の回路の動作を示す各部波形の例であり、図2のA〜Gは図1のA〜Gの各信号の波形に対応しているものとする。入力端子1に図2Aに示す入力信号が印加されたとする。
【0013】
図中のXで示す静電気等のノイズが重畳されるまでは、正及び負パルス検出回路2,3からは検出パルスが出力されないので、パルス引延ばし回路5からの制御信号Eも出力されない。よって、レベル保持回路7はその入力Fをそのまま導出することになる。
【0014】
次のXで示す正パルスが入力されると、正パルス検出回路2により電源電圧より高いこのパルスXが検出され、その区間はハイの検出パルスBが出力される。また、Yの部分では、負パルス検出回路3によりグランド電位より低いパルスが検出され、その区間はハイの検出パルスCが出力される。これ等両検出パルスの論理和が演算され、静電気等による重畳パルスの印加タイミングを示す信号Dが論理和回路4から出力されることになる。
【0015】
このタイミングでの入力信号を確実に遮断するために、パルス引延ばし回路5において、この信号Dに遅延を施すなどして、パルス幅の引延ばしが行われ、制御信号Eとしてレベル保持回路7へ入力される。ここで、入力信号Aそのものは、正負パルス検出回路、論理和回路、パルス引延ばし回路等での信号遅延を考慮して、適切な遅延が、遅延回路6により施され、レベル保持回路7へ入力される。
【0016】
レベル保持回路7では、前述した如く、制御信号Eの非存在期間(ローレベル期間)は、入力信号がそのまま通り、存在期間(ハイレベル期間)は、その直前のレベルを保持しつつ導出する。こうすることにより、IC内部の論理回路へは、図2Gの波形の信号が供給され、静電気等の重畳パルスが除去される。よって、誤動作防止が可能となるのである。
【0017】
次に、静電気等が印加された瞬間の波形と各部信号波形のタイミングとの関係を、図3を用いて説明する。図3においては図2の100で示す部分を拡大したものであり、A〜Dの符号は図2のそれと同一である。
【0018】
図3において、aは原信号Aのハイから、ローへの遷移に要する遷移時間を示し、bは正パルス検出回路2の遅延時間を示し、cは論理和回路4の遅延時間を示し、dはパルス引延ばし回路5での引延ばし時間を示し、eは遅延回路6の遅延時間を示している。また、x,yはタイミングマージンを表わしている。
【0019】
このとき、適切なタイミングマージンx,y(回路の信号速度、周囲回路、想定される静電気等のふるまい等で変化するパラメータ)に対して、a+b+c+x>eでかつd>e+yになるように、遅延時間d,eを設定すれば、図3のGに示すように、入力信号Aかつ静電気等の影響を完全に除去することができる。
【0020】
図4は図1の回路の具体例を示す図であり、正パルス検出回路2は入力信号が正電源Vccを大きく超えると、トランジスタQ1とダイオードD1とが導通して、トランジスタQ1にコレクタ電流が流れ、よってコレクタ抵抗R1及びバッファG1を介してハイパルスが出力される。負パルス検出回路3においても、入力信号がグランド電位を大きく超えると、トランジスタQ2とダイオードD2とが導通して、同様に抵抗R2及びインバータI1を介してハイパルスが出力される。
【0021】
パルス引延ばし回路5は、抵抗R3とコンデンサC1とによる遅延パルスと入力パルスとのオアをオアゲート51によりとることで、容易に実現できる。遅延回路6は信号伝達を遅らせるためのものであるから、ゲート(True Gates)G1〜G5を複数段直列に設けることで実現できる。
【0022】
図5は図1,4におけるレベル保持回路7の例を示しており、制御信号Eを反転するインバータ72とこのインバータ72の出力によりレベルラッチ制御がなされるレベルラッチ回路71とを有している。制御信号Eがローレベルのとき、入力Fがそのまま出力Gとなり、ハイレベルのとき直前の入力Fのレベルをラッチしつつ出力するものである。
【0023】
図6はパルス引延ばし回路5の他の例を示しており、RCの遅延回路(図4参照)の代わりに、ゲート(True Gates)52〜55を複数段直列に接続したものを用いる。
【0024】
図7は本発明の他の実施例のブロック図であり、図1と同等部分は同一符号により示している。本例では、図1のレベル保持回路7の代わりに、ゲート回路9を用いたものであり、他の構成は図1のそれと同一である。すなわち、パルス引延ばし回路5の出力パルスEが存在している間(パルスEがハイレベルの間)は、ゲート回路9により入力信号Fを完全に遮断し、それ以外の期間は、入力信号Fをそのまま通すものであり、図8にそのゲート回路9の一例を示している。
【0025】
すなわち、制御信号(ゲート信号)Eの反転信号と入力信号Fとの論理積を、アンドゲート91により演算して出力Gとするようになっている。この例では、図1の例と異なり、ゲート信号Eが存在している間は、完全に入力信号を遮断しているために、図2の100で示した部分、すなわち、入力信号Aがハイパルス2の期間に、ノイズが重畳すると、その間は、出力Gはローレベルとなるが、この信号Aの用途によっては、そうなっても差しつかえない場合があり、その様な場合に用いられることになる。その例としては、信号Aがクロック信号やストローブ信号等が考えられる。
【0026】
【発明の効果】
以上述べた如く、本発明によれば、信号波形に大きく影響する平滑回路等の時定数回路を用いる必要がないので、信号の低速度化や貫通電流の増大なく、誤動作防止が可能になるという効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例のブロック図である。
【図2】図1のブロックの動作を示す各部のタイミングチャートである。
【図3】図2の100で示す部分を時間的に拡大して示したタイミングチャートである。
【図4】図1のブロックの具体例を示す図である。
【図5】図1,4におけるレベル保持回路の例を示す図である。
【図6】パルス引延ばし回路の他の例を示す図である。
【図7】本発明の他の実施例のブロック図である
【図8】図7のゲート回路9の例を示す図である。
【符号の説明】
1 入力端子
2 正パルス検出回路
3 負パルス検出回路
4 論理和回路
5 パルス引延ばし回路
6 遅延回路
7 レベル保持回路
9 ゲート回路
Claims (6)
- 集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、
前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、
少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、
遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、
前記引延ばし手段の出力の非存在期間は前記遅延手段の出力をそのまま導出し、存在期間はその直前の前記遅延手段の出力レベルを保持して導出するレベル保持手段とを含むこと特徴とする誤動作防止回路。 - 前記レベル保持手段は、前記検出出力に応答して直前の入力信号レベルをラッチするレベルラッチ手段であることを特徴とする請求項1記載の誤動作防止回路。
- 集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、
前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、
少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、
遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、
前記引延ばし手段の出力に応じて前記遅延手段の出力をオンオフ制御するゲート手段とを含むこと特徴とする誤動作防止回路。 - 前記ゲート手段は、前記遅延手段の出力と前記検出出力との論理積をなす論理積回路であることを特徴とする請求項3記載の誤動作防止回路。
- 前記パルス検出手段は、正及び負の前記重畳パルスを検出する正及び負パルス検出手段と、これ等正及び負パルス検出手段の検出出力を論理和合成する論理和手段とを有し、この論理和出力を前記検出出力としたことを特徴とする請求項1〜4いずれか記載の誤動作防止回路。
- 請求項1〜5いずれか記載の誤動作防止回路を含むことを特徴とする集積回路装置。
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JP2002177844A JP3994802B2 (ja) | 2002-06-19 | 2002-06-19 | 誤動作防止回路及びそれを用いた集積回路装置 |
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US7554784B2 (en) | 2006-02-08 | 2009-06-30 | Fujitsu Microelectronics Limited | Surge detection circuit |
JP2015033248A (ja) * | 2013-08-05 | 2015-02-16 | 三菱電機株式会社 | 半導体駆動装置及び半導体装置 |
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