JP2850825B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はシングルチップマイ
クロコンピュータ等の半導体集積装置に関する。
クロコンピュータ等の半導体集積装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ＣＰ
Ｕ，ＲＯＭ，ＲＡＭ等を同一チップ上に有するシングル
チップマイクロコンピュータにおいて、そのマイクロコ
ンピュータの機能テストを行う場合、ＲＯＭからの命令
の供給だけではなく、ＲＯＭ以外からの命令を供給する
必要がある。このため、シングルチップマイクロコンピ
ュータは、ＲＯＭより命令を供給するユーザモードの外
に、外部端子からＣＰＵに命令を供給するテストモード
を有する。
Ｕ，ＲＯＭ，ＲＡＭ等を同一チップ上に有するシングル
チップマイクロコンピュータにおいて、そのマイクロコ
ンピュータの機能テストを行う場合、ＲＯＭからの命令
の供給だけではなく、ＲＯＭ以外からの命令を供給する
必要がある。このため、シングルチップマイクロコンピ
ュータは、ＲＯＭより命令を供給するユーザモードの外
に、外部端子からＣＰＵに命令を供給するテストモード
を有する。
【０００３】図３は従来のシングルチップマイクロコン
ピュータを示す回路図である。図３において、１はＣＰ
Ｕ、２はプログラムカウンタ（ＰＣ）、３はＲＯＭ、４
はＲＡＭであって、これらは内部バス５によって相互に
接続されている。図３において、外部端子３０１、３０
２は通常動作及びテスト動作兼用端子である。従って、
外部端子３０１はインバータ３０３を介して内部バス５
に接続されると共に、テスト動作のために高電圧検出回
路３０４に接続されている。他方、外部端子３０２はイ
ンバータ３０５を介して内部バス５に接続されると共
に、テスト動作のために低電圧検出回路３０６に接続さ
れている。
ピュータを示す回路図である。図３において、１はＣＰ
Ｕ、２はプログラムカウンタ（ＰＣ）、３はＲＯＭ、４
はＲＡＭであって、これらは内部バス５によって相互に
接続されている。図３において、外部端子３０１、３０
２は通常動作及びテスト動作兼用端子である。従って、
外部端子３０１はインバータ３０３を介して内部バス５
に接続されると共に、テスト動作のために高電圧検出回
路３０４に接続されている。他方、外部端子３０２はイ
ンバータ３０５を介して内部バス５に接続されると共
に、テスト動作のために低電圧検出回路３０６に接続さ
れている。
【０００４】高電圧検出回路３０４は、ＰチャネルＭＯ
Ｓトランジスタ３０４１、ＮチャネルＭＯＳトランシス
タ３０４２、インバータ３０４３、３０４４により構成
されており、この場合、ＰチャネルＭＯＳトランジスタ
３０４１のオン抵抗はＮチャネルＭＯＳトランシスタ３
０４２のオン抵抗より小さい。従って、外部端子３０１
の電圧Ｖ1が電源電圧ＶDDより高くなると（正確には、
ＰチャネルＭＯＳトランジスタ３０４１のしきい値電圧
｜Ｖthp｜分以上高くなると）、高電圧検出回路３０４
の出力Ｓ1はハイレベルとなる。
Ｓトランジスタ３０４１、ＮチャネルＭＯＳトランシス
タ３０４２、インバータ３０４３、３０４４により構成
されており、この場合、ＰチャネルＭＯＳトランジスタ
３０４１のオン抵抗はＮチャネルＭＯＳトランシスタ３
０４２のオン抵抗より小さい。従って、外部端子３０１
の電圧Ｖ1が電源電圧ＶDDより高くなると（正確には、
ＰチャネルＭＯＳトランジスタ３０４１のしきい値電圧
｜Ｖthp｜分以上高くなると）、高電圧検出回路３０４
の出力Ｓ1はハイレベルとなる。
【０００５】低電圧検出回路３０６は、ＮチャネルＭＯ
Ｓトランジスタ３０６１、ＰチャネルＭＯＳトランシス
タ３０６２、インバータ３０６３により構成されてお
り、この場合、ＮチャネルＭＯＳトランジスタ３０６１
のオン抵抗はＰチャネルＭＯＳトランシスタ３０６２の
オン抵抗より小さい。従って、外部端子３０２の電圧Ｖ
2が接地電圧ＧＮＤより低くなると（正確には、Ｎチャ
ネルＭＯＳトランジスタ３０６１のしきい値電圧Ｖthn
分以上低くなると）、低電圧検出回路３０６の出力Ｓ2
はハイレベルとなる。
Ｓトランジスタ３０６１、ＰチャネルＭＯＳトランシス
タ３０６２、インバータ３０６３により構成されてお
り、この場合、ＮチャネルＭＯＳトランジスタ３０６１
のオン抵抗はＰチャネルＭＯＳトランシスタ３０６２の
オン抵抗より小さい。従って、外部端子３０２の電圧Ｖ
2が接地電圧ＧＮＤより低くなると（正確には、Ｎチャ
ネルＭＯＳトランジスタ３０６１のしきい値電圧Ｖthn
分以上低くなると）、低電圧検出回路３０６の出力Ｓ2
はハイレベルとなる。
【０００６】高電圧検出回路３０４及び低電圧検出回路
３０６はナンド回路３０７及びインバータ３０８に接続
され、テストモード信号Ｔが発生されることになる。
３０６はナンド回路３０７及びインバータ３０８に接続
され、テストモード信号Ｔが発生されることになる。
【０００７】まず、図３において、通常動作時には、外
部端子３０１、３０２の電圧Ｖ1，Ｖ2が通常動作電圧範
囲（０〜ＶDD）である。従って、高電圧検出回路３０４
では、ＰチャネルＭＯＳトランジスタ３０４１のオフ状
態、ＮチャネルＭＯＳトランジスタ３０４２のオン状態
により、出力Ｓ1はローレベルとなり、また、低電圧検
出回路３０６では、ＮチャネルＭＯＳトランジスタ３０
６１のオフ状態、ＰチャネルＭＯＳトランジスタ３０６
２のオン状態により、出力Ｓ2はローレベルとなる。従
って、テストモード信号Ｔはローレベルを維持する。
部端子３０１、３０２の電圧Ｖ1，Ｖ2が通常動作電圧範
囲（０〜ＶDD）である。従って、高電圧検出回路３０４
では、ＰチャネルＭＯＳトランジスタ３０４１のオフ状
態、ＮチャネルＭＯＳトランジスタ３０４２のオン状態
により、出力Ｓ1はローレベルとなり、また、低電圧検
出回路３０６では、ＮチャネルＭＯＳトランジスタ３０
６１のオフ状態、ＰチャネルＭＯＳトランジスタ３０６
２のオン状態により、出力Ｓ2はローレベルとなる。従
って、テストモード信号Ｔはローレベルを維持する。
【０００８】次に、通常動作からテストモードに移行さ
せるために、外部端子３０１の電圧Ｖ1を異常な高電圧
（＞ＶDD＋｜Ｖthp｜）とし、かつ外部端子３０２の電
圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。この結果、
高電圧検出回路３０４においては、ＰチャネルＭＯＳト
ランジスタ３０４１がオン状態となり、この場合、Ｐチ
ャネルＭＯＳトランジスタ３０４１のオン抵抗はＮチャ
ネルＭＯＳトランジスタ３０４２のオン抵抗より小さく
されているので、出力Ｓ1はハイレベルとなる。他方、
低電圧検出回路３０６においては、ＮチャネルＭＯＳト
ランジスタ３０６１がオン状態となり、この場合、Ｎチ
ャネルＭＯＳトランジスタ３０６１のオン抵抗はＰチャ
ネルＭＯＳトランジスタ３０６２のオン抵抗より小さく
されているので、出力Ｓ2はハイレベルとなる。従っ
て、テストモード信号Ｔはハイレベルとなる。
せるために、外部端子３０１の電圧Ｖ1を異常な高電圧
（＞ＶDD＋｜Ｖthp｜）とし、かつ外部端子３０２の電
圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。この結果、
高電圧検出回路３０４においては、ＰチャネルＭＯＳト
ランジスタ３０４１がオン状態となり、この場合、Ｐチ
ャネルＭＯＳトランジスタ３０４１のオン抵抗はＮチャ
ネルＭＯＳトランジスタ３０４２のオン抵抗より小さく
されているので、出力Ｓ1はハイレベルとなる。他方、
低電圧検出回路３０６においては、ＮチャネルＭＯＳト
ランジスタ３０６１がオン状態となり、この場合、Ｎチ
ャネルＭＯＳトランジスタ３０６１のオン抵抗はＰチャ
ネルＭＯＳトランジスタ３０６２のオン抵抗より小さく
されているので、出力Ｓ2はハイレベルとなる。従っ
て、テストモード信号Ｔはハイレベルとなる。
【０００９】図３のシングルチップマイクロコンピュー
タにおいては、同相のノイズが外部端子３０１、３０２
に同時に印加されても、高電圧検出回路３０４の出力Ｓ
1及び低電圧検出回路３０５の出力Ｓ2の両方が同時ハイ
レベルとなることはなく、従って、テストモード信号Ｔ
の誤発生は防止できる。しかしながら、図３のシングル
チップマイクロコンピュータにおいては、テストモード
信号Ｔのハイレベルを維持するには、外部端子３０１の
電圧Ｖ1を異常な高電圧にかつ外部端子３０２の電圧Ｖ2
を異常な低電圧に維持し続けなければならない。この結
果、テストモード時に、外部端子３０１、３０２を通常
電圧範囲とすることができず、従って、外部端子３０
１、３０２の通常動作時の機能テストが不可能となり、
テストが限定されているという課題があった。
タにおいては、同相のノイズが外部端子３０１、３０２
に同時に印加されても、高電圧検出回路３０４の出力Ｓ
1及び低電圧検出回路３０５の出力Ｓ2の両方が同時ハイ
レベルとなることはなく、従って、テストモード信号Ｔ
の誤発生は防止できる。しかしながら、図３のシングル
チップマイクロコンピュータにおいては、テストモード
信号Ｔのハイレベルを維持するには、外部端子３０１の
電圧Ｖ1を異常な高電圧にかつ外部端子３０２の電圧Ｖ2
を異常な低電圧に維持し続けなければならない。この結
果、テストモード時に、外部端子３０１、３０２を通常
電圧範囲とすることができず、従って、外部端子３０
１、３０２の通常動作時の機能テストが不可能となり、
テストが限定されているという課題があった。
【００１０】図４は他の従来のシングルチップマイクロ
コンピュータを示す回路図である。図４においても、外
部端子４０１、４０２は通常動作及びテスト動作兼用端
子であり、従って、インバータ４０３、４０４を介して
内部バス５に接続されている。また、アンド回路４０５
は外部端子４０１、４０２の電圧Ｖ1、Ｖ2が共に通常電
圧範囲外（たとえば共に異常な高電圧）を検出して出力
Ｓ1を発生し、この結果、フリップフロップ４０６はセ
ットされてテストモード信号Ｔをハイレベルとする。こ
のフリップフロップ４０６のセット状態は、外部端子４
０７からのリセット信号が入力されない限り、維持され
る。従って、図４においては、テストモード時において
も、外部端子４０１、４０２を通常電圧範囲とすること
ができ、従って、外部端子４０１、４０２の通常動作時
の機能テストが可能となる。
コンピュータを示す回路図である。図４においても、外
部端子４０１、４０２は通常動作及びテスト動作兼用端
子であり、従って、インバータ４０３、４０４を介して
内部バス５に接続されている。また、アンド回路４０５
は外部端子４０１、４０２の電圧Ｖ1、Ｖ2が共に通常電
圧範囲外（たとえば共に異常な高電圧）を検出して出力
Ｓ1を発生し、この結果、フリップフロップ４０６はセ
ットされてテストモード信号Ｔをハイレベルとする。こ
のフリップフロップ４０６のセット状態は、外部端子４
０７からのリセット信号が入力されない限り、維持され
る。従って、図４においては、テストモード時において
も、外部端子４０１、４０２を通常電圧範囲とすること
ができ、従って、外部端子４０１、４０２の通常動作時
の機能テストが可能となる。
【００１１】しかしながら、図４のシングルチップマイ
クロコンピュータにおいては、同相のノイズが外部端子
４０１、４０２に同時に印加されると、テストモード信
号Ｔが誤発生するという課題がある。
クロコンピュータにおいては、同相のノイズが外部端子
４０１、４０２に同時に印加されると、テストモード信
号Ｔが誤発生するという課題がある。
【００１２】従って、本発明の目的は、テストモード信
号の誤発生及び誤停止を防止でき、しかも通常動作／テ
スト動作兼用外部端子をテストモード時にも通常電圧範
囲とすることができる半導体集積装置を提供することで
ある。
号の誤発生及び誤停止を防止でき、しかも通常動作／テ
スト動作兼用外部端子をテストモード時にも通常電圧範
囲とすることができる半導体集積装置を提供することで
ある。
【００１３】
【課題を解決するための手段】上述の課題を解決するた
めに本発明においては、第１の外部端子に接続された第
１の高電圧検出回路は第１の外部端子の電圧が第１の所
定値より高いことを検出する。第１の外部端子に接続さ
れた第１の低電圧検出回路は第１の外部端子の電圧が第
１の所定値より低い第２の所定値より低いことを検出す
る。第２の外部端子に接続された第２の高電圧検出回路
は第２の外部端子の電圧が第１の所定値より高いことを
検出する。第２の外部端子に接続された第２の低電圧検
出回路は第２の外部端子の電圧が第１の所定値より低い
第２の所定値より低いことを検出する。テストモード信
号発生回路は第１、第２の高電圧検出回路及び第１、第
２の低電圧検出回路に接続され、第１の外部端子の電圧
が第１の所定値より高くかつ第２の外部端子の電圧が第
２の所定値より低いときにテストモード信号を発生し、
第１の外部端子の電圧が第２の所定値より低くかつ第２
の外部端子の電圧が第１の所定値より高いときにテスト
モード信号の発生を停止する。すなわち、第１、第２の
外部端子に異常な高電圧及び異常な低電圧を印加するこ
とによりテストモード信号を発生し、第１、第２の外部
端子に異常な低電圧及び異常な高電圧を印加することに
よりテストモード信号の発生を停止するものである。 ま
た、第１の外部端子を２つの外部端子にし、それぞれを
第１の高電圧検出回路、第１の低電圧検出回路用にする
こともでき、また、第２の外部端子を２つの外部端子に
し、それぞれを第２の高電圧検出回路、第２の低電圧検
出回路用にすることもできる。
めに本発明においては、第１の外部端子に接続された第
１の高電圧検出回路は第１の外部端子の電圧が第１の所
定値より高いことを検出する。第１の外部端子に接続さ
れた第１の低電圧検出回路は第１の外部端子の電圧が第
１の所定値より低い第２の所定値より低いことを検出す
る。第２の外部端子に接続された第２の高電圧検出回路
は第２の外部端子の電圧が第１の所定値より高いことを
検出する。第２の外部端子に接続された第２の低電圧検
出回路は第２の外部端子の電圧が第１の所定値より低い
第２の所定値より低いことを検出する。テストモード信
号発生回路は第１、第２の高電圧検出回路及び第１、第
２の低電圧検出回路に接続され、第１の外部端子の電圧
が第１の所定値より高くかつ第２の外部端子の電圧が第
２の所定値より低いときにテストモード信号を発生し、
第１の外部端子の電圧が第２の所定値より低くかつ第２
の外部端子の電圧が第１の所定値より高いときにテスト
モード信号の発生を停止する。すなわち、第１、第２の
外部端子に異常な高電圧及び異常な低電圧を印加するこ
とによりテストモード信号を発生し、第１、第２の外部
端子に異常な低電圧及び異常な高電圧を印加することに
よりテストモード信号の発生を停止するものである。 ま
た、第１の外部端子を２つの外部端子にし、それぞれを
第１の高電圧検出回路、第１の低電圧検出回路用にする
こともでき、また、第２の外部端子を２つの外部端子に
し、それぞれを第２の高電圧検出回路、第２の低電圧検
出回路用にすることもできる。
【００１４】
【発明の実施の形態】図１は本発明に係るシングルチッ
プマイクロコンピュータの第１の実施の形態を示す回路
図である。図１において、外部端子１０１、１０２は通
常動作及びテスト動作兼用端子である。従って、外部端
子１０１はインバータ１０３を介して内部バス５に接続
されると共に、テスト動作のために低電圧検出回路１０
４及び高電圧検出回路１０５に接続されている。他方、
外部端子１０２はインバータ１０６を介して内部バス５
に接続されると共に、テスト動作のために低電圧検出回
路１０７及び高電圧検出回路１０８に接続されている。
ここで、低電圧検出回路１０４、１０７は図３の低電圧
検出回路３０６と同一構成をなし、また、高電圧検出回
路１０５、１０８は図３の高電圧検出回路３０４と同一
構成をなしている。
プマイクロコンピュータの第１の実施の形態を示す回路
図である。図１において、外部端子１０１、１０２は通
常動作及びテスト動作兼用端子である。従って、外部端
子１０１はインバータ１０３を介して内部バス５に接続
されると共に、テスト動作のために低電圧検出回路１０
４及び高電圧検出回路１０５に接続されている。他方、
外部端子１０２はインバータ１０６を介して内部バス５
に接続されると共に、テスト動作のために低電圧検出回
路１０７及び高電圧検出回路１０８に接続されている。
ここで、低電圧検出回路１０４、１０７は図３の低電圧
検出回路３０６と同一構成をなし、また、高電圧検出回
路１０５、１０８は図３の高電圧検出回路３０４と同一
構成をなしている。
【００１５】アンド回路１０９の入力は高電圧検出回路
１０５の出力Ｓ2及び低電圧検出回路１０７の出力Ｓ3に
接続され、また、アンド回路１１０の入力は低電圧検出
回路１０５の出力Ｓ1及び高電圧検出回路１０７の出力
Ｓ4に接続されている。さらに、アンド回路１０９の出
力Ｓ5はフリップフロップ１１１のセット入力に接続さ
れ、また、アンド回路１１０の出力Ｓ6はフリップフロ
ップ１１１のリセット入力に接続されている。外部端子
１１２もまたフリップフロップ１１１のリセット入力に
接続されている。そして、フリップフロップ１１１の出
力がテストモード信号Ｔとして作用し、ＣＰＵ１に供給
されている。
１０５の出力Ｓ2及び低電圧検出回路１０７の出力Ｓ3に
接続され、また、アンド回路１１０の入力は低電圧検出
回路１０５の出力Ｓ1及び高電圧検出回路１０７の出力
Ｓ4に接続されている。さらに、アンド回路１０９の出
力Ｓ5はフリップフロップ１１１のセット入力に接続さ
れ、また、アンド回路１１０の出力Ｓ6はフリップフロ
ップ１１１のリセット入力に接続されている。外部端子
１１２もまたフリップフロップ１１１のリセット入力に
接続されている。そして、フリップフロップ１１１の出
力がテストモード信号Ｔとして作用し、ＣＰＵ１に供給
されている。
【００１６】まず、図１において、電源投入後に、外部
端子１１２の電圧をハイレベルにしてフリップフロップ
１１１のリセットし、初期化する。この結果、ユーザモ
ードに設定される。
端子１１２の電圧をハイレベルにしてフリップフロップ
１１１のリセットし、初期化する。この結果、ユーザモ
ードに設定される。
【００１７】次に、ユーザモードからテストモードに移
行させりために、外部端子１０１の電圧Ｖ1を異常な高
電圧（＞Ｖ DD ＋｜Ｖ thp ｜）とし、かつ外部端子１０２
の電圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。この結
果、高電圧検出回路１０５の出力Ｓ2及び低電圧検出回
路１０７の出力Ｓ3は共にハイレベルとなり、従って、
アンド回路１０９の出力Ｓ5はハイレベルとなる。この
結果、フリップフロップ１１１はリセットされてテスト
モード信号Ｔはハイレベルとなり、テストモードに移行
する。そして、このテストモード状態は維持される。
行させりために、外部端子１０１の電圧Ｖ1を異常な高
電圧（＞Ｖ DD ＋｜Ｖ thp ｜）とし、かつ外部端子１０２
の電圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。この結
果、高電圧検出回路１０５の出力Ｓ2及び低電圧検出回
路１０７の出力Ｓ3は共にハイレベルとなり、従って、
アンド回路１０９の出力Ｓ5はハイレベルとなる。この
結果、フリップフロップ１１１はリセットされてテスト
モード信号Ｔはハイレベルとなり、テストモードに移行
する。そして、このテストモード状態は維持される。
【００１８】次に、テストモードからユーザモードに移
行させるために、外部端子１０１の電圧Ｖ1を異常な低
電圧（＜−Ｖthn）とし、かつ外部端子１０２の電圧Ｖ2
を異常な高電圧（＞Ｖ DD ＋｜Ｖthp｜）とする。この結
果、低電圧検出回路１０４の出力Ｓ1及び高電圧検出回
路１０８の出力Ｓ4は共にハイレベルとなり、従って、
アンド回路１１０の出力Ｓ6はハイレベルとなる。この
結果、フリップフロップ１１１はリセットされてテスト
モード信号Ｔはローレベルとなり、ユーザモードに移行
する。そして、このユーザモード状態は維持される。
行させるために、外部端子１０１の電圧Ｖ1を異常な低
電圧（＜−Ｖthn）とし、かつ外部端子１０２の電圧Ｖ2
を異常な高電圧（＞Ｖ DD ＋｜Ｖthp｜）とする。この結
果、低電圧検出回路１０４の出力Ｓ1及び高電圧検出回
路１０８の出力Ｓ4は共にハイレベルとなり、従って、
アンド回路１１０の出力Ｓ6はハイレベルとなる。この
結果、フリップフロップ１１１はリセットされてテスト
モード信号Ｔはローレベルとなり、ユーザモードに移行
する。そして、このユーザモード状態は維持される。
【００１９】上述のユーザモード状態及びテストモード
状態のいずれにおいても、外部端子１０１，１０２の電
圧を通常動作電圧範囲（０〜ＶDD）とすることができ
る。この場合、高電圧検出回路１０５の出力Ｓ2及び低
電圧検出回路１０５の出力Ｓ3はいずれもローレベルで
あり、この結果、アンド回路１０９の出力Ｓ5もローレ
ベルである。また、低電圧検出回路１０４の出力Ｓ3及
び高電圧検出回路１０８の出力Ｓ4もいずれもローレベ
ルであり、この結果、アンド回路１１０の出力Ｓ6もロ
ーレベルである。従って、フリップフロップ１１１の状
態は変更されず、ユーザモード状態もしくはテストモー
ド状態が持続する。
状態のいずれにおいても、外部端子１０１，１０２の電
圧を通常動作電圧範囲（０〜ＶDD）とすることができ
る。この場合、高電圧検出回路１０５の出力Ｓ2及び低
電圧検出回路１０５の出力Ｓ3はいずれもローレベルで
あり、この結果、アンド回路１０９の出力Ｓ5もローレ
ベルである。また、低電圧検出回路１０４の出力Ｓ3及
び高電圧検出回路１０８の出力Ｓ4もいずれもローレベ
ルであり、この結果、アンド回路１１０の出力Ｓ6もロ
ーレベルである。従って、フリップフロップ１１１の状
態は変更されず、ユーザモード状態もしくはテストモー
ド状態が持続する。
【００２０】上述のユーザモード状態及びテストモード
状態のいずれにおいても、外部端子１０１、１０２に外
部からノイズが同時に印加されても、ユーザモード及び
テストモード状態は変更されない。たとえば、ノイズの
ために外部端子１０１、１０２の電圧Ｖ1、Ｖ2が同時に
異常な高電圧（＞ＶDD＋｜Ｖthp｜）となると、高電圧
検出回路１０５、１０８の出力Ｓ2、Ｓ4は共にハイレベ
ルとなるが、低電圧検出回路１０４、１０７の出力
Ｓ1、Ｓ3は共にローレベルとなる。この結果、アンド回
路１０９、１１０の出力Ｓ5、Ｓ6は共にローレベルであ
る。従って、フリップフロップ１１１の状態は変更され
ず、ユーザモード状態もしくはテストモード状態が持続
する。他方、ノイズのために外部端子１０１、１０２の
電圧Ｖ1、Ｖ2が同時に異常な低電圧（＜−Ｖthn）とな
ると、低電圧検出回路１０４、１０７の出力Ｓ1、Ｓ3は
共にハイレベルとなるが、低電圧検出回路１０５、１０
８の出力Ｓ2、Ｓ4は共にローレベルとなる。この結果、
やはりアンド回路１０９、１１０の出力Ｓ5、Ｓ6は共に
ローレベルである。従って、フリップフロップ１１１の
状態は変更されず、ユーザモード状態もしくはテストモ
ード状態が持続する。
状態のいずれにおいても、外部端子１０１、１０２に外
部からノイズが同時に印加されても、ユーザモード及び
テストモード状態は変更されない。たとえば、ノイズの
ために外部端子１０１、１０２の電圧Ｖ1、Ｖ2が同時に
異常な高電圧（＞ＶDD＋｜Ｖthp｜）となると、高電圧
検出回路１０５、１０８の出力Ｓ2、Ｓ4は共にハイレベ
ルとなるが、低電圧検出回路１０４、１０７の出力
Ｓ1、Ｓ3は共にローレベルとなる。この結果、アンド回
路１０９、１１０の出力Ｓ5、Ｓ6は共にローレベルであ
る。従って、フリップフロップ１１１の状態は変更され
ず、ユーザモード状態もしくはテストモード状態が持続
する。他方、ノイズのために外部端子１０１、１０２の
電圧Ｖ1、Ｖ2が同時に異常な低電圧（＜−Ｖthn）とな
ると、低電圧検出回路１０４、１０７の出力Ｓ1、Ｓ3は
共にハイレベルとなるが、低電圧検出回路１０５、１０
８の出力Ｓ2、Ｓ4は共にローレベルとなる。この結果、
やはりアンド回路１０９、１１０の出力Ｓ5、Ｓ6は共に
ローレベルである。従って、フリップフロップ１１１の
状態は変更されず、ユーザモード状態もしくはテストモ
ード状態が持続する。
【００２１】図２は本発明に係るシングルチップマイク
ロコンピュータの第２の実施の形態を示す回路図であ
る。図２において、図１の外部端子１０１の代わりに外
部端子１０１Ｌ、１０１Ｈを通常動作及びテスト動作兼
用端子とする。この場合、外部端子１０１Ｌはインバー
タ１０３Ｌを介して内部バス５に接続されると共に、テ
スト動作のために低電圧検出回路１０４に接続され、外
部端子１０１Ｈはインバータ１０３Ｈを介して内部バス
５に接続されると共に、テスト動作のために高電圧検出
回路１０５に接続されている。また、図１の外部端子１
０２の代わりに外部端子１０２Ｌ，１０２Ｈを通常動作
及びテスト動作兼用端子とする。この場合、外部端子１
０２Ｌはインバータ１０４Ｌを介して内部バス５に接続
されると共に、テスト動作のために低電圧検出回路１０
７に接続され、外部端子１０２Ｈはインバータ１０４Ｈ
を介して内部バス５に接続されると共に、テスト動作の
ために高電圧検出回路１０８に接続されている。
ロコンピュータの第２の実施の形態を示す回路図であ
る。図２において、図１の外部端子１０１の代わりに外
部端子１０１Ｌ、１０１Ｈを通常動作及びテスト動作兼
用端子とする。この場合、外部端子１０１Ｌはインバー
タ１０３Ｌを介して内部バス５に接続されると共に、テ
スト動作のために低電圧検出回路１０４に接続され、外
部端子１０１Ｈはインバータ１０３Ｈを介して内部バス
５に接続されると共に、テスト動作のために高電圧検出
回路１０５に接続されている。また、図１の外部端子１
０２の代わりに外部端子１０２Ｌ，１０２Ｈを通常動作
及びテスト動作兼用端子とする。この場合、外部端子１
０２Ｌはインバータ１０４Ｌを介して内部バス５に接続
されると共に、テスト動作のために低電圧検出回路１０
７に接続され、外部端子１０２Ｈはインバータ１０４Ｈ
を介して内部バス５に接続されると共に、テスト動作の
ために高電圧検出回路１０８に接続されている。
【００２２】まず、図２においても、電源投入後に、外
部端子１１２の電圧をハイレベルにしてフリップフロッ
プ１１１のリセットし、初期化する。この結果、ユーザ
モードに設定される。
部端子１１２の電圧をハイレベルにしてフリップフロッ
プ１１１のリセットし、初期化する。この結果、ユーザ
モードに設定される。
【００２３】次に、ユーザモードからテストモードに移
行させりために、外部端子１０１Ｈの電圧Ｖ1を異常な
高電圧（＞Ｖ DD ＋｜Ｖ thp ｜）とし、かつ外部端子１０
２Ｌの電圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。こ
の結果、高電圧検出回路１０５の出力Ｓ2及び低電圧検
出回路１０７の出力Ｓ3は共にハイレベルとなり、従っ
て、アンド回路１０９の出力Ｓ5はハイレベルとなる。
この結果、フリップフロップ１１１はリセットされてテ
ストモード信号Ｔはハイレベルとなり、テストモードに
移行する。そして、このテストモード状態は維持され
る。
行させりために、外部端子１０１Ｈの電圧Ｖ1を異常な
高電圧（＞Ｖ DD ＋｜Ｖ thp ｜）とし、かつ外部端子１０
２Ｌの電圧Ｖ2を異常な低電圧（＜−Ｖthn）とする。こ
の結果、高電圧検出回路１０５の出力Ｓ2及び低電圧検
出回路１０７の出力Ｓ3は共にハイレベルとなり、従っ
て、アンド回路１０９の出力Ｓ5はハイレベルとなる。
この結果、フリップフロップ１１１はリセットされてテ
ストモード信号Ｔはハイレベルとなり、テストモードに
移行する。そして、このテストモード状態は維持され
る。
【００２４】次に、テストモードからユーザモードに移
行させるために、外部端子１０１Ｌの電圧Ｖ1を異常な
低電圧（＜−Ｖthn）とし、かつ外部端子１０２Ｈの電
圧Ｖ2を異常な高電圧（＞Ｖ DD ＋｜Ｖthp｜）とする。こ
の結果、低電圧検出回路１０４の出力Ｓ1及び高電圧検
出回路１０８の出力Ｓ4は共にハイレベルとなり、従っ
て、アンド回路１１０の出力Ｓ6はハイレベルとなる。
この結果、フリップフロップ１１１はリセットされてテ
ストモード信号Ｔはローレベルとなり、ユーザモードに
移行する。そして、このユーザモード状態は維持され
る。
行させるために、外部端子１０１Ｌの電圧Ｖ1を異常な
低電圧（＜−Ｖthn）とし、かつ外部端子１０２Ｈの電
圧Ｖ2を異常な高電圧（＞Ｖ DD ＋｜Ｖthp｜）とする。こ
の結果、低電圧検出回路１０４の出力Ｓ1及び高電圧検
出回路１０８の出力Ｓ4は共にハイレベルとなり、従っ
て、アンド回路１１０の出力Ｓ6はハイレベルとなる。
この結果、フリップフロップ１１１はリセットされてテ
ストモード信号Ｔはローレベルとなり、ユーザモードに
移行する。そして、このユーザモード状態は維持され
る。
【００２５】図２のユーザモード状態及びテストモード
状態のいずれにおいても、図１の場合と同様に、外部端
子１０１Ｌ、１０１Ｈ、１０２Ｌ、１０２Ｈの電圧を通
常動作電圧範囲（０〜ＶDD）とすることができる。この
場合も、フリップフロップ１１１の状態は変更されず、
ユーザモード状態もしくはテストモード状態が持続す
る。
状態のいずれにおいても、図１の場合と同様に、外部端
子１０１Ｌ、１０１Ｈ、１０２Ｌ、１０２Ｈの電圧を通
常動作電圧範囲（０〜ＶDD）とすることができる。この
場合も、フリップフロップ１１１の状態は変更されず、
ユーザモード状態もしくはテストモード状態が持続す
る。
【００２６】また、図２のユーザモード状態及びテスト
モード状態のいずれにおいても、図１の場合と同様に、
外部端子１０１Ｌ、１０１Ｈ、１０２Ｌ、１０２Ｈに外
部からノイズが同時に印加されても、ユーザモード及び
テストモード状態は変更されない。
モード状態のいずれにおいても、図１の場合と同様に、
外部端子１０１Ｌ、１０１Ｈ、１０２Ｌ、１０２Ｈに外
部からノイズが同時に印加されても、ユーザモード及び
テストモード状態は変更されない。
【００２７】図２においては、兼用端子をテストモード
設定用（１０１Ｈ，１０２Ｌ）とユーザモード設定用
（１０１Ｌ，１０１Ｈ）とに分けたので、図１の場合に
比較して誤動作をさらに防止できる。
設定用（１０１Ｈ，１０２Ｌ）とユーザモード設定用
（１０１Ｌ，１０１Ｈ）とに分けたので、図１の場合に
比較して誤動作をさらに防止できる。
【００２８】
【発明の効果】以上説明したように本発明によれば、ノ
イズによるテストモード信号の誤発生及び誤停止を防止
できると共に、テストモード時には兼用外部端子を通常
電圧範囲とすることができる。また、ユーザモードに移
行しても、内部リセットすることなくユーザモードに復
帰できるので、ユーザモードの一部をテストモードで実
行できる。
イズによるテストモード信号の誤発生及び誤停止を防止
できると共に、テストモード時には兼用外部端子を通常
電圧範囲とすることができる。また、ユーザモードに移
行しても、内部リセットすることなくユーザモードに復
帰できるので、ユーザモードの一部をテストモードで実
行できる。
【図１】本発明に係るシングルチップマイクロコンピュ
ータの第１の実施の形態を示す回路図である。
ータの第１の実施の形態を示す回路図である。
【図２】本発明に係るシングルチップマイクロコンピュ
ータの第２の実施の形態を示す回路図である。
ータの第２の実施の形態を示す回路図である。
【図３】従来のシングルチップマイクロコンピュータを
示す回路図である。
示す回路図である。
【図４】従来のシングルチップマイクロコンピュータを
示す回路図である。
示す回路図である。
１…ＣＰＵ ２…プログラムカウンタ ３…ＲＯＭ ４…ＲＡＭ ５…内部バス １０１，１０１Ｌ，１０１Ｈ，１０２，１０２Ｌ，１０
２Ｈ，１１２…外部端子 １０３，１０３Ｌ，１０３Ｈ，１０６，１０６Ｌ，１０
６Ｈ…インバータ １０５，１０８…高電圧検出回路 １０４，１０７…低電圧検出回路 １０９，１１０…アンド回路 １１１…フリップフロップ ３０１，３０２…外部端子 ３０３，３０５…インバータ ４０１，４０２，４０７…外部端子 ４０３，４０４…インバータ ４０６…フリップフロップ
２Ｈ，１１２…外部端子 １０３，１０３Ｌ，１０３Ｈ，１０６，１０６Ｌ，１０
６Ｈ…インバータ １０５，１０８…高電圧検出回路 １０４，１０７…低電圧検出回路 １０９，１１０…アンド回路 １１１…フリップフロップ ３０１，３０２…外部端子 ３０３，３０５…インバータ ４０１，４０２，４０７…外部端子 ４０３，４０４…インバータ ４０６…フリップフロップ
Claims (8)
- 【請求項１】 第１、第２の外部端子（１０１，１０
２）と、 該第１の外部端子に接続され、該第１の外部端子の電圧
が第１の所定値（ＶDD）より高いことを検出する第１の
高電圧検出回路（１０５）と、 前記第１の外部端子に接続され、該第１の外部端子の電
圧が前記第１の所定値より低い第２の所定値（ＧＮＤ）
より低いことを検出する第１の低電圧検出回路（１０
４）と、 前記第２の外部端子に接続され、該第２の外部端子の電
圧が前記第１の所定値より高いことを検出する第２の高
電圧検出回路（１０８）と、 前記第２の外部端子に接続され、該第２の外部端子の電
圧が前記第２の所定値より低いことを検出する第２の低
電圧検出回路（１０７）と、 前記第１、第２の高電圧検出回路及び前記第１、第２の
低電圧検出回路に接続され、前記第１の外部端子の電圧
が前記第１の所定値より高くかつ前記第２の外部端子の
電圧が前記第２の所定値より低いときにテストモード信
号（Ｔ）を発生し、前記第１の外部端子の電圧が前記第
２の所定値より低くかつ前記第２の外部端子の電圧が前
記第１の所定値より高いときに前記テストモード信号の
発生を停止するテストモード信号発生回路（１０９，１
１０，１１１）とを具備する半導体集積装置。 - 【請求項２】 前記第１、第２の外部端子は通常動作及
びテスト動作兼用端子である請求項１に記載の半導体集
積装置。 - 【請求項３】 前記テストモード信号発生回路は、 前記第１の高電圧検出回路及び前記第２の低電圧検出回
路に接続された第１のアンド回路（１０９）と、 前記第２の高電圧検出回路及び前記第１の低電圧検出回
路に接続された第２のアンド回路（１１０）と、 前記第１のアンド回路の出力によりセットされて前記テ
ストモード信号を発生し、前記第２のアンド回路の出力
によりリセットされて前記テストモード信号の発生を停
止するフリップフロップ（１１１）とを具備する請求項
１に記載の半導体集積装置。 - 【請求項４】 さらに、前記フリップフロップをリセッ
トするための第３の外部端子（１１２）を具備する請求
項３に記載の半導体集積装置。 - 【請求項５】 第１、第２、第３、第４の外部端子（１
０１Ｈ，１０１Ｌ，１０２Ｈ，１０２Ｌ）と、 前記第１の外部端子に接続され、該第１の外部端子の電
圧が第１の所定値（ＶDD）より高いことを検出する第１
の高電圧検出回路（１０５）と、 前記第２の外部端子に接続され、該第２の外部端子の電
圧が前記第１の所定値より低い第２の所定値（ＧＮＤ）
より低いことを検出する第１の低電圧検出回路（１０
４）と、 前記第３の外部端子に接続され、該第３の外部端子の電
圧が前記第１の所定値より高いことを検出する第２の高
電圧検出回路（１０８）と、 前記第４の外部端子に接続され、該第４の外部端子の電
圧が前記第２の所定値より低いことを検出する第２の低
電圧検出回路（１０７）と、 前記第１、第２の高電圧検出回路及び前記第１、第２の
低電圧検出回路に接続され、前記第１の外部端子の電圧
が前記第１の所定値より高くかつ前記第４の外部端子の
電圧が前記第２の所定値より低いときにテストモード信
号（Ｔ）を発生し、前記第２の外部端子の電圧が前記第
２の所定値より低くかつ前記第３の外部端子の電圧が前
記第１の所定値より高いときに前記テストモード信号の
発生を停止するテストモード信号発生回路（１０９，１
１０，１１１）とを具備する半導体集積装置。 - 【請求項６】 前記第１、第２の外部端子は通常動作及
びテスト動作兼用端子である請求項５に記載の半導体集
積装置。 - 【請求項７】 前記テストモード信号発生回路は、 前記第１の高電圧検出回路及び前記第２の低電圧検出回
路に接続された第１のアンド回路（１０９）と、 前記第２の高電圧検出回路及び前記第１の低電圧検出回
路に接続された第２のアンド回路（１１０）と、 前記第１のアンド回路の出力によりセットされて前記テ
ストモード信号を発生し、前記第２のアンド回路の出力
によりリセットされて前記テストモード信号の発生を停
止するフリップフロップ（１１１）とを具備する請求項
５に記載の半導体集積装置。 - 【請求項８】 さらに前記フリップフロップをリセット
するための第５の外部端子（１１２）を具備する請求項
７に記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346780A JP2850825B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7346780A JP2850825B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09166648A JPH09166648A (ja) | 1997-06-24 |
| JP2850825B2 true JP2850825B2 (ja) | 1999-01-27 |
Family
ID=18385767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7346780A Expired - Fee Related JP2850825B2 (ja) | 1995-12-13 | 1995-12-13 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850825B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522589B1 (en) | 2000-09-27 | 2003-02-18 | Kabushiki Kaisha Toshiba | Semiconductor apparatus and mode setting method for semiconductor apparatus |
| JP5391955B2 (ja) * | 2009-09-15 | 2014-01-15 | 株式会社リコー | 半導体装置 |
| JP6702087B2 (ja) * | 2016-08-25 | 2020-05-27 | 株式会社デンソー | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03137581A (ja) * | 1989-10-23 | 1991-06-12 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0572297A (ja) * | 1991-09-17 | 1993-03-23 | Nec Corp | 半導体集積回路 |
| JP2540765B2 (ja) * | 1993-11-22 | 1996-10-09 | 日本電気株式会社 | 誤動作防止テスト回路 |
-
1995
- 1995-12-13 JP JP7346780A patent/JP2850825B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09166648A (ja) | 1997-06-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |