KR20180066600A - 반도체 메모리 장치 및 그의 신호 라인 레이아웃 구조 - Google Patents

반도체 메모리 장치 및 그의 신호 라인 레이아웃 구조 Download PDF

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KR20180066600A
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Abstract

본 기술은 메모리 장치 및 그의 레이아웃 구조에 관한 것으로서, 서브 워드라인 드라이버 영역과 비트 라인 센스 앰프 영역에 의해 구분되는 적어도 하나의 메모리 셀 어레이를 포함하는 제1 및 제2 메모리 블록들, 상기 메모리 셀 어레이의 데이터를 전송하는 제1 및 제2 데이터 전송 라인들이 같은 열 상에 연장되어 상기 비트 라인 센스 앰프 영역에 배치되고, 로우 어드레스에 응답해 상기 제1 및 제2 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 워드 라인을 활성화하는 로우 디코더, 및 컬럼 어드레스에 응답해 상기 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 제1 및 제2 데이터 전송 라인들에 대응하는 제1 및 제2 컬럼 선택 신호들을 생성하는 컬럼 디코더를 제공한다.

Description

반도체 메모리 장치 및 그의 신호 라인 레이아웃 구조{SEMICONDUCTOR MEMORY DECVICE, AND SIGNAL LINE LAYOUT THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 반도체 메모리 장치의 데이터를 입출력하기 위한 신호 라인의 레이아웃 구조에 관한 것이다.
일반적으로, 반도체 메모리 장치는 크게 메모리 뱅크, 로우 디코더, 및 컬럼 디코더 등을 포함하는 코어 영역과, 패드, 전원 회로, 및 지연 고정 루프 등을 포함하는 주변 회로 영역으로 나눌 수 있다.
그리고, 코어 영역에 배치되는 메모리 뱅크는 종래에, 도 1과 같이 구성될 수 있다. 도 1을 참조하면, 종래의 메모리 장치의 메모리 뱅크(100)는 메모리 셀들로 이루어진 복수의 셀 어레이(MAT)들(110_1 내지 110_n)을 포함한다. 그리고, 각각의 셀 어레이들(110_1 내지 110_n)은 서브 워드라인 드라이브 영역(SWD)과 비트 라인 센스 앰프 영역(BLSA)에 의해 구분된다.
상기와 같은 구조를 갖는 종래의 반도체 메모리 장치의 리드 동작을 살펴보면, 로우 어드레스에 의해 하나의 메인 워드라인 구동 신호(MWLD)가 선택되면, 서브 워드라인 드라이브 영역(SWD)에 배치된 서브 워드라인 드라이버(미도시)에 의해 각각의 셀 어레이들(110_1 내지 110_n)에서 대응하는 워드라인이 활성화된다. 활성화된 워드라인에 연결된 메모리 셀들에 저장된 데이터는 비트 라인으로 전달되고, 비트 라인 센스 앰프 영역(BLSA)에 배치된 비트 라인 센스 앰프(미도시)에 의해 감지/증폭된다.
이때, 비트 라인 센스 앰프 영역(BLSA)에 데이터 전송 라인(SIO/SIOb)이 배치되어 비트 라인 센스 앰프에 의해 감지/증폭된 데이터가 전달된다. 데이터 전송 라인(SIO/SIOb)으로 전달된 데이터는 컬럼 어드레스에 의해 활성화되는 스위치(SW)에 의해서 데이터 입출력 라인(LIO/LIOb)으로 전달되어 외부로 출력될 수 있다.
예를 들어, 도 1의 메모리 장치가 DQ(x8)의 구성에서 DDR3/DDR4 데이터 전송을 할 경우, 각각의 메모리 뱅크(100) 당 256개의 데이터 입출력 라인(LIO/LIOb)이 구비된다. 이때, 메모리 뱅크(100)는 16개의 셀 어레이들(110_1 내지 110_n)을 병렬로 포함하여, 한 번의 워드라인 구동에 의해 16개의 셀 어레이들(110_1 내지 110_n) 각각의 워드라인들을 동시에 활성화할 수 있다.
앞서 설명한 바와 같이, 활성화된 워드라인에 연결된 메모리 셀들에 저장된 데이터는 비트 라인 센스 앰프에 의해 감지/증폭된다. 따라서, 한 번의 워드라인 구동에 의해 감지/증폭되는 데이터의 크기를 페이지 사이즈(page size)로 정의하면, 페이지 사이즈를 크게 가져갈수록 메모리 장치의 면적은 최적화되고 넷 다이(net die)의 수를 늘릴 수 있는 장점이 있다. 하지만, 그만큼 같이 동작해야 하는 비트 라인 센스 앰프 수가 늘어나 메모리 장치의 동작 전류가 증가하게 된다.
반면, 페이지 사이즈를 작게 가져가면 메모리 장치의 면적이나 데이터 라인이 그만큼 증가하게 되어, 메모리 장치의 전력 공급이 취약해 질 수 있다. 따라서, 메모리 장치의 면적을 최대한 적게 늘어나게 하면서도 그 동작 전류를 감소시킬 수 있는 메모리 장치의 구조에 대한 연구가 계속되고 있다.
본 발명은 반도체 메모리 장치에 있어 메모리 뱅크를 둘 이상의 영역으로 나누어 페이지 사이즈를 줄이면서도, 면적의 증가 없이 입출력되는 데이터의 대역폭을 유지하는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 일실시예에 따른 메모리 장치는, 서브 워드라인 드라이버 영역과 비트 라인 센스 앰프 영역에 의해 구분되는 적어도 하나의 메모리 셀 어레이를 포함하는 제1 및 제2 메모리 블록들, 상기 메모리 셀 어레이의 데이터를 전송하는 제1 및 제2 데이터 전송 라인들이 같은 열 상에 연장되어 상기 비트 라인 센스 앰프 영역에 배치되고; 로우 어드레스에 응답해 상기 제1 및 제2 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 워드 라인을 활성화하는 로우 디코더; 및 컬럼 어드레스에 응답해 상기 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 제1 및 제2 데이터 전송 라인들에 대응하는 제1 및 제2 컬럼 선택 신호들을 생성하는 컬럼 디코더;를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 장치는, 서브 워드 라인 드라이버 영역과 비트 라인 센스 앰프 영역에 의해 구분되는 적어도 하나의 메모리 셀 어레이를 포함하는 제1 및 제2 메모리 블록들; 상기 비트 라인 센스 앰프 영역에 배치되어, 같은 열 상으로 연장되는 제1 및 제2 데이터 전송 라인들; 및 상기 비트 라인 센스 앰프 영역에 배치되어, 대응하는 메모리 셀 어레이의 데이터를 감지/증폭하여 각각 상기 제1 및 제2 데이터 전송 라인들로 전달하는 제1 및 제2 비트 라인 센스 앰프들;을 포함하고, 상기 제1 및 제2 비트 라인 센스 앰프들은 컬럼 어드레스에 따라 선택적으로 활성화될 수 있다.
본 기술은 반도체 메모리 장치에서 메모리 뱅크를 둘 이상의 영역으로 나누어 한 번의 액티브 동작에 의해 활성화되는 워드라인의 수, 즉, 감지/증폭되는 데이터의 양을 줄일 수 있다. 따라서, 데이터의 감지/증폭을 위한 비트 라인 센스 앰프의 사용을 줄여, 반도체 메모리 장치의 동작 전류를 감소시킬 수 있다.
또한, 감지/증폭되는 데이터의 양이 줄어든 것을 보상하기 위해 데이터 전송 라인을 분리하여 배치함으로써, 데이터 전송 라인의 증가 없이도 입출력되는 데이터의 대역폭을 유지할 수 있다. 분리된 데이터 전송 라인에 대응하는 비트 라인 센스 앰프는 데이터의 대역폭에 따라서 선택적으로 구동시켜 반도체 메모리 장치에서 소모되는 전류를 추가로 감소시킬 수 있다.
도 1은 종래의 메모리 장치의 메모리 뱅크의 구조를 나타내는 블록도.
도 2는 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 블록도.
도 3은 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타내는 도면.
도 4는 도 3에 도시된 서브 워드라인 드라이버의 구체적인 구성을 나타내는 회로도.
도 5는 도 3에 도시된 센스 앰프 드라이버의 구체적인 구성을 나타내는 회로도.
도 6는 도 3에 도시된 스위치의 구체적인 구성을 나타내는 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
도 2는 본 발명의 실시예에 따른 메모리 장치의 구조를 나타내는 블록도이다. 메모리 장치(200)는 호스트, 예를 들면, 중앙 처리 장치(central processing unit)에 의해 독립적으로 접근될 수 있는 구성 단위인 복수의 메모리 뱅크(memory bank)들로 이뤄질 수 있다. 도 2는 복수의 메모리 뱅크들 중 하나의 메모리 뱅크(210)를 대표적으로 도시하고 있으며, 메모리 장치(200)는 메모리 뱅크(210)와 이에 대응하는 로우 디코더(220), 및 컬럼 디코더(230)를 포함할 수 있다.
메모리 뱅크(210) 상에는 워드라인과 비트 라인이 서로 수직으로 교차하여 배치되고, 각각의 교차 영역에 데이터를 저장하는 메모리 셀이 배치된다. 이때, 워드라인으로 사용되는 폴리-실리콘(poly-cilicon)의 저항으로 인한 신호 지연을 감소시키기 위해, 워드라인을 메인 워드라인과 서브 워드라인으로 분할하여 계층형(hierarchical) 워드라인 구조를 가질 수 있다. 따라서, 메모리 뱅크(210)는 서브 워드라인 구동을 위한 서브 워드라인 드라이버들을 포함하는 서브 워드라인 드라이브 영역(SWD)과 데이터 감지/증폭을 위한 비트 라인 센스 앰프들을 포함하는 비트 라인 센스 앰프 영역(BLSA)에 의해 구분되는 최소 단위의 메모리 셀 어레이(MAT)들로 이루어질 수 있다.
본 발명의 실시예에 따라, 메모리 뱅크(210)는 둘 이상의 메모리 블록(memory block)들로 나누어질 수 있다. 각각의 메모리 블록들은 로우 디코더(220)에 의해 따로 구동되며, 하나 이상의 메모리 셀 어레이(MAT)를 포함할 수 있다. 도 2를 참조하면, 메모리 뱅크는(210)는 적어도 하나의 메모리 셀 어레이(MAT)을 포함하는 제1 및 제2 메모리 블록들(212 및 214)로 구성될 수 있다. 각각의 영역에 포함되는 구성에 대해서는 도 3을 참조하여 보다 더 구체적으로 설명하고자 한다.
로우 디코더(220)는 호스트로부터 입력되는 로우 어드레스(RA)에 응답해 메모리 뱅크(200)의 제1 및 제2 메모리 블록들(212 및 214) 중 하나를 선택하고, 선택된 메모리 블록에 포함되는 메모리 셀 어레이(MAT)들 각각의 워드라인들을 활성화할 수 있다. 이를 위해, 로우 디코더(220)는 로우 어드레스(RA)를 디코딩하여 제1 및 제2 메모리 블록들(212 및 214)에 각각 대응하는 제1 및 제2 선택 신호들(FXB1/FXB2)을 생성할 수 있다.
본 발명의 일 실시예에 따라 도 2에 도시된 바와 같이, 로우 디코더(220)는 제1 및 제2 메모리 블록들(212 및 214)의 선택과는 상관없이 메모리 뱅크(210)에 포함되는 모든 메모리 셀 어레이(MAT)들에 대응하여 하나의 메인 워드라인 구동 신호(MWLD)를 활성화할 수 있다. 대신, 로우 디코더(220)는 서브 워드라인 구동 신호, 즉, 1 및 제2 선택 신호들(FXB1/FXB2)을 제1 및 제2 메모리 블록들(212 및 214)의 선택에 따라 활성화할 수 있다.
비록 도 2에는 도시되지 않았지만 본 발명의 또 다른 실시예에 따라, 로우 디코더(220)는 제1 및 제2 메모리 블록들(212 및 214) 각각에 대응하여 메인 워드라인 구동 신호들을 활성화할 수도 있다. 이 경우에는. 메인 워드라인 구동 신호들이 제1 또는 제2 선택 신호로써 컬럼 디코더(230)에 의해 사용될 수 있다.
컬럼 디코더(230)은 컬럼 어드레스(CA)에 응답해 제1 및 제2 메모리 블록들(212 및 214) 중 선택된 메모리 블록의 컬럼 선택 신호들(CS1 및 CS2)을 생성할 수 있다. 이를 위해, 컬럼 디코더(230)는 제1 및 제2 선택 신호들(FXB1/FXB2)에 따라, 컬럼 어드레스(CA)를 디코딩하여, 제1 및 제2 메모리 블록들(212 및 214) 중 선택된 메모리 블록의 컬럼 선택 신호들(CS1 및 CS2)을 생성할 수 있다.
즉, 본 발명의 실시예에 따라, 로우 디코더(220)에 의해 제1 및 제2 메모리 블록들(212 및 214) 중 하나의 메모리 블록이 선택되어 대응하는 메모리 셀 어레이(MAT)들의 워드라인들이 활성화되면, 컬럼 디코더(230)는 선택된 메모리 블록에 대응하는 컬럼 선택 신호를 생성하여 활성화된 워드라인에 연결된 메모리 셀들의 데이터를 입출력 할 수 있다. 따라서, 제1 및 제2 메모리 블록들(212 및 214) 각각은 하나의 메모리 뱅크(210)에 해당하는 데이터 입출력 라인 구조를 가져야만 한다.
예를 들어, DQ(x8)의 구성에서 DDR3/DDR4 데이터 전송을 위해, 제1 및 제2 메모리 블록들(212 및 214)은 각각 256개의 데이터 입출력 라인(LIO/LIOb)이 구비될 수 있다. 이때, 메모리 뱅크(200) 당 16개의 메모리 셀 어레이(MAT)들이 포함되고, 제1 및 제2 메모리 블록들(212 및 214) 각각에는 그보다 적은 8개의 메모리 셀 어레이(MAT)들이 포함된다면, 제1 및 제2 메모리 블록들(212 및 214) 각각에 포함되는 메모리 셀 어레이(MAT)의 신호 라인 구성이 달라져야 한다. 본 발명의 실시예에 따른 메모리 셀 어레이(MAT)의 신호 라인 레이아웃은 도 3을 참조하여 보다 더 구체적으로 알아보고자 한다.
도 3은 도 2에 도시된 메모리 셀 어레이를 구체적으로 나타내는 도면이다. 도 2의 메모리 뱅크(210)에 포함되는 복수의 메모리 셀 어레이(MAT)들 중에 하나의 메모리 셀 어레이(300)를 대표적으로 도시하였다.
비록, 도 2에서는 생략되었지만, 도 3에 도시된 것과 같이 하나의 메모리 셀 어레이(300)는 좌우 측과 상하 측에 각각 서브 워드라인 드라이브 영역(SWD) 및 비트 라인 센스 앰프 영역(BLSA)으로 둘러 쌓일 수 있으며, 각각의 영역을 인접한 메모리 셀 어레이(MAT)들과 공유할 수 있다. 즉, 복수의 메모리 셀 어레이(MAT)들은 서브 워드라인 드라이브 영역(SWD)과 비트 라인 센스 앰프 영역(BLSA)에 의해 구분 및 정의될 수 있다.
또한, 도 3에서는 메모리 셀 어레이(300)의 하부 비트 라인 센스 앰프 영역(BLSA)에 대해서만 구체적으로 도시하였지만, 상부 및 하부 비트 라인 센스 앰프 영역(BLSA)들은 같은 구조를 가질 수 있다. 따라서, 하부 비트 라인 센스 앰프 영역(BLSA)을 예를 들어 설명하고자 한다.
본 발명의 실시예에 따라, 메모리 셀 어레이(300)의 데이터를 전송하는 데이터 전송 라인(SIO/SIOb), 예를 들면, 세그먼트 입출력 라인이 중간이 끊어진 상태로, 즉, 중간이 분리되어 비트 라인 센트 앰프 영역(BLSA)에 배치될 수 있다. 즉, 데이터 전송 라인(SIO/SIOb)은 같은 열상에 연장되는 제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)을 포함할 수 있다. 제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)은 메모리 셀 어레이(300)의 한 측면을 따라 일렬로 배치되어, 해당 측면의 중심을 기준으로 대칭적일 수 있다.
메모리 셀 어레이(300)의 워드라인들은 서브 워드라인 드라이브 영역(SWD)에 배치된 서브 워드라인 드라이버(310)에 의해 활성화될 수 있다. 서브 워드라인 드라이버(310)는 메인 워드라인 구동 신호(MWLD) 및 대응하는 선택 신호(FXB)에 응답해 서브 워드라인 구동 신호(SWLD)를 생성할 수 있다. 메모리 셀 어레이(300)의 워드라인들은 서브 워드라인 구동 신호(SWLD)에 응답해 활성화될 수 있다. 서브 워드라인 드라이버(310)에 대해서는 도 4를 참조하여 보다 더 구체적으로 설명하고자 한다.
메모리 셀 어레이(300)의 활성화된 워드라인에 연결된 메모리 셀들의 데이터는 비트 라인 센트 앰프 영역(BLSA)에 배치된 비트 라인 센스 앰프에 의해 감지/증폭될 수 있다. 비트 라인 센트 앰프 영역(BLSA)에는, 예를 들어, 복수의 비트 라인 센스 앰프들이 2단으로 배치될 수 있다. 비트 라인 센스 앰프는 비트 라인(BL/BLb)과 데이터 전송 라인(SIO/SIOb) 사이에 연결되며, 본 발명의 실시예에 따라, 제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)에 대응하는 제1 및 제2 비트 라인 센스 앰프들(321 및 322)을 포함할 수 있다.
제1 및 제2 비트 라인 센스 앰프들(321 및 322)들은 워드라인 드라이브 영역(SWD)과 비트 라인 센트 앰프 영역(BLSA)의 교차 영역에 배치된 센스 앰프 드라이버(330)에 의해 구동될 수 있다. 센스 앰프 드라이버(330)는 센스 앰프 인에이블 신호들(SAP 및 SAN) 및 컬럼 선택 신호들(CS1 및 CS2)에 응답해 각각 제1 및 제2 비트 라인 센스 앰프들(321 및 322)들에 대응하는 제1 센스 앰프 파워라인 신호들(RTO1/SB1) 및 제2 센스 앰프 파워라인 신호들(RTO2/SB2)을 생성할 수 있다.
컬럼 디코더(230)는 컬럼 어드레스(CA)를 디코딩하여, 컬럼 선택 신호들(CS1 및 CS2)을 선택적으로 생성할 수 있다. 즉, 메모리 장치(200)에서 입출력되는 데이터의 버스트 랭스(burst length)에 따라 컬럼 선택 신호들(CS1 및 CS2)은 모두 또는 어느 하나만 인에이블될 수 있다. 이에 따라, 센스 앰프 드라이버(330)는 제1 및 제2 비트 라인 센스 앰프들(321 및 322)들을 선택적으로 구동하여 메모리 장치(200)에서 소모되는 전류를 감소시킬 수 있다. 센스 앰프 드라이버(330)에 대해서는 도 5를 참조하여 보다 더 구체적으로 설명하고자 한다.
제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)은 각각 대응하는 제1 및 제2 데이터 입출력 라인들(LIO/LIOb1 및 LIO/LIOb2), 예를 들면, 로컬 입출력 라인들에 연결될 수 있다. 비트 라인 센트 앰프 영역(BLSA)에는 제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)을 각각 제1 및 제2 데이터 입출력 라인들(LIO/LIOb1 및 LIO/LIOb2)과 연결하기 위한 제1 및 제2 입출력 스위치들(341 및 342)이 배치될 수 있다. 제1 및 제2 입출력 스위치들(341 및 342) 역시 컬럼 선택 신호들(CS1 및 CS2) 각각에 대응하여, 제1 및 제2 데이터 전송 라인들(SIO/SIOb1 및 SIO/SIOb2)을 제1 및 제2 데이터 입출력 라인들(LIO/LIOb1 및 LIO/LIOb2)에 연결할 수 있다.
본 발명의 실시예에 따르면, 메모리 뱅크를 둘 이상의 영역을 나누어 한 번의 액티브 동작, 즉, 한 번의 워드라인 구동 시 메모리 뱅크의 일부에 해당하는 워드라인만을 활성화할 수 있다. 따라서, 메모리 뱅크의 다른 부분에 해당하는 비트 라인 센스 앰프의 동작을 생략하고, 그만큼의 동작 전류 발생을 방지할 수 있다. 대신, 비트 라인 센스 앰프 영역(BLSA)에 배치되는 데이터 전송라인(SIO/SIOb)을 분리하고 대응하는 스위치(SW)의 개수를 증가시켜, 신호 라인의 증가 없이 입출력되는 데이터의 대역폭을 유지할 수 있다. 또한, 분리된 전송라인(SIO/SIOb)에 대응하는 비트 라인 센스 앰프를 선택적으로 구동시켜, 데이터의 대역폭에 따라서 메모리 장치에서 소모되는 전류를 추가로 감소시킬 수 있다.
도 4는 도 3에 도시된 서브 워드라인 드라이버(310)의 구체적인 구성을 나타내는 회로도이다. 서브 워드라인 드라이버(310)는 선택부(410) 및 구동부(420)를 포함할 수 있다.
선택부(410)는 선택신호(FXB)를 반전 구동 및 버퍼링하여 반전된 선택신호(FX)를 생성할 수 있다. 선택부(410)는 PMOS 트랜지스터(P10), 및 NMOS 트랜지스터(N10)를 포함할 수 있다. PMOS 트랜지스터(P10), 및 NMOS 트랜지스터(N10)는 펌핑전압(VPP) 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결되며, 공통 게이트 단자를 통해 선택 신호(FXB)가 인가될 수 있다.
구동부(420)는 반전된 선택신호(FX)를 풀업 전원으로 입력받아 구동될 수 있다. 그리고, 구동부(420)는 메인 워드라인 구동 신호(MWLD)를 반전 구동 및 버퍼링하여 서브 워드라인 구동 신호(SWLD)를 생성할 수 있다. 구동부(420)는 PMOS 트랜지스터(P11), 및 NMOS 트랜지스터들(N11, 및 N12)을 포함할 수 있다.
PMOS 트랜지스터(P11), 및 NMOS 트랜지스터(N11)는 반전된 선택신호(FX)의 인가단과 접지전압(VSS) 인가단 사이에 직렬 연결되며, 공통 게이트 단자를 통해 메인 워드라인 구동 신호(MWLB)가 인가될 수 있다. 그리고, NMOS 트랜지스터(N12)는 서브 워드라인 구동 신호(SWLD)의 출력단과 접지전압(VSS) 인가단 사이에 연결되며, 게이트 단자를 통해 선택신호(FXB)가 인가될 수 있다. 이와 같이 구성된 서브 워드라인 드라이버(310)는 로우 디코더(220)에 의해 로오 어드레스(RA)가 디코딩되어 대응하는 선택 신호(FXB) 및 메인 워드라인 구동 신호(MWLB)가 모두 로우 레벨로 인에이블되는 경우, 서브 워드라인 구동 신호(SWLD)를 하이 레벨로 인에이블시켜 출력할 수 있다.
도 5는 도 3에 도시된 센스 앰프 드라이버(330)의 구체적인 구성을 나타내는 회로도이다. 센스 앰프 드라이버(330)는 구동 신호 생성부(510) 및 구동부(520)를 포함할 수 있다.
구동 신호 생성부(510) 센스 앰프 인에이블 신호들(SAP 및 SAN) 및 컬럼 선택 신호들(CS1 및 CS2)을 조합하여 각각 제1 및 제2 비트 라인 센스 앰프들(321 및 322)들에 대응하는 제1 센스 앰프 구동 신호들(SAP1/SAN1) 및 제2 센스 앰프 구동 신호들(SAP2/SAN2)을 생성할 수 있다. 구동 신호 생성부(510)는 낸드 및 앤드 게이트들(NAND1, NAND2, AND1, 및 AND2)로 구성될 수 있다.
센스 앰프 인에이블 신호들(SAP 및 SAN)이 활성화되면, 구동 신호 생성부(510)는 컬럼 선택 신호들(CS1 및 CS2)에 따라 제1 센스 앰프 구동 신호들(SAP1/SAN1) 및 제2 센스 앰프 구동 신호들(SAP2/SAN2)을 활성화할 수 있다. 즉, 구동 신호 생성부(510)는 컬럼 선택 신호들(CS1 및 CS2) 각각의 활성화에 대응하여 제1 센스 앰프 구동 신호들(SAP1/SAN1) 및 제2 센스 앰프 구동 신호들(SAP2/SAN2)을 활성화할 수 있다.
구동부(520)는 PMOS 및 NMOS 트랜지스터들(P20, P21, N20, 및 N21)로 구성될 수 있다. 구체적으로, 소스 단자가 코어전압(VCORE) 인가단에 연결되고 드레인 단자가 제 1 및 제2 센스 앰프 파워라인 신호(RTO1/RTO2) 출력단들에 연결된 PMOS 트랜지스터들(P20 및 P21)과, 소스 단자가 접지전압(VSS) 인가단에 연결되고 드레인 단자가 제 1 및 제2 센스 앰프 파워라인 신호(SB1/SB2) 출력단들에 연결된 NMOS 트랜지스터들(N20 및 N21)이 포함될 수 있다.
따라서, 제1 컬럼 선택 신호(CS1)가 활성화되어 제1 센스 앰프 구동 신호들(SAP1/SAN1)이 각각 논리 로우/하이 레벨로 활성화되면, PMOS 및 NMOS 트랜지스터들(P20 및 N20)이 턴온되어 제 1 센스 앰프 파워라인 신호들(RTO1/SB1)이 제1 비트 라인 센스 앰프들(321)로 전송될 수 있다. 마찬가지로, 제2 컬럼 선택 신호(CS2)가 활성화되면, 제 2 센스 앰프 파워라인 신호들(RTO2/SB2)이 제2 비트 라인 센스 앰프들(322)로 전송될 수 있다. 따라서, 제1 및 제2 컬럼 선택 신호들(CS1 및 CS2)에 따라 제1 및 2 비트 라인 센스 앰프들(321 및 322) 양쪽 또는 어느 한쪽에 센스 앰프 파워라인 신호들이 전송될 수 있다.
도 6는 도 3에 도시된 스위치의 구체적인 구성을 나타내는 회로도이다. 도 3의 제1 및 제2 스위치들(341 및 342)은 동일한 구성을 가질 수 있어, 대표적으로 하나의 스위치(341)의 구성이 도 5에 도시되었다.
우선, 데이터 전송 라인(SIO/SIOb)과 데이터 입출력 라인(LIO/LIOb)을 연결하기 위한 스위치는 각각의 라인들 사이에 연결되는 선택 트랜지스터들(N30 및 N31)을 포함할 수 있다. 뿐만 아니라. 스위치는 대응하는 데이터 전송 라인(SIO/SIOb)을 이퀄라이징 및 프리차징하기 위한 이퀄라이징 및 프리차징 트랜지스터들(N32 내지 N34)을 더 포함할 수 있다.
이퀄라이징 트랜지스터(N32)는 한 쌍으로 구비되는 데이터 전송 라인들(SIO/SIOb)의 전압을 균등화하기 위한 것으로, 데이터 전송 라인들(SIO/SIOb) 사이에 연결될 수 있다. 프리차징 트랜지스터들(N33 및 N34)은 데이터 전송 라인들(SIO/SIOb)의 전압을 특정 전압, 예를 들면, 프리차징 전압(VBLP)으로 프리차징하기 위한 것으로, 데이터 전송 라인들(SIO/SIOb) 사이에 직렬 연결되어, 연결부로 프리차징 전압(VBLP)이 공급될 수 있다.
도 6에서는 이퀄라이징 트랜지스터(N32) 및 프리차징 트랜지스터들(N33 및 N34)이 모두 동일한 신호, 예를 들면, 이퀄라이징 신호(EQ)에 의해 구동되는 것으로 도시되었지만, 이는 본 발명의 하나의 실시예에 따른 것이다. 본 발명의 또 다른 실시예에 따라, 이퀄라이징 트랜지스터(N32) 및 프리차징 트랜지스터들(N33 및 N34)은 각각의 신호들, 예를 들면, 이퀄라이징 신호(EQ) 및 프리차징 신호(미도시)에 의해 구동될 수 있다.
선택 트랜지스터들(N30 및 N31)은 컬럼 디코더(230)로부터 출력되는 컬럼 선택 신호(CS1)에 의해 구동되어 데이터 전송 라인(SIO/SIOb)을 데이터 입출력 라인(LIO/LIOb)으로 연결할 수 있다. 앞서 설명한 바와 같이, 제1 및 제2 스위치들(341 및 342)은 각각 제1 및 제2 컬럼 선택 신호들(CS1 및 CS2)에 의해 구동되어 해당 데이터 전송 라인을 데이터 입출력 라인으로 연결할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 이상에서 기술된 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 서브 워드라인 드라이버 영역과 비트 라인 센스 앰프 영역에 의해 구분되는 적어도 하나의 메모리 셀 어레이를 포함하는 제1 및 제2 메모리 블록들, 상기 메모리 셀 어레이의 데이터를 전송하는 제1 및 제2 데이터 전송 라인들이 같은 열 상에 연장되어 상기 비트 라인 센스 앰프 영역에 배치되고;
    로우 어드레스에 응답해 상기 제1 및 제2 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 워드 라인을 활성화하는 로우 디코더; 및
    컬럼 어드레스에 응답해 상기 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 제1 및 제2 데이터 전송 라인들에 대응하는 제1 및 제2 컬럼 선택 신호들을 생성하는 컬럼 디코더;를 포함하는,
    메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 데이터 전송 라인들이 상기 메모리 셀 어레이의 한 측면의 중심을 기준으로 대칭적인 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 데이터 전송 라인들이 상기 메모리 셀 어레이의 한 측면을 따라 일렬로 배치되는 메모리 장치.
  4. 제1항에 있어서,
    상기 비트 라인 센스 앰프 영역에 배치되어, 상기 메모리 셀 어레이의 데이터를 감지/증폭하여 각각 상기 제1 및 제2 데이터 전송 라인들로 전달하는 제1 및 제2 비트 라인 센스 앰프들을 더 포함하는 메모리 장치.
  5. 제4항에 있어서,
    비트 라인 센스 앰프 인에이블 신호에 응답하여, 상기 제1 및 제2 컬럼 선택 신호들에 따라 각각 상기 제1 및 제2 비트 라인 센스 앰프들을 구동하는 센스 앰프 드라이버를 더 포함하는 메모리 장치.
  6. 제1항에 있어서,
    상기 비트 라인 센스 앰프 영역에 배치되어, 상기 제1 및 제2 데이터 전송 라인들과 각각에 대응하는 데이터 입출력 라인들 사이에 연결되는 제1 및 제2 입출력 스위치들을 더 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 입출력 스위치들은 상기 제1 및 제2 컬럼 선택 신호들에 각각 응답하여 상기 제1 및 제2 전송라인들을 각각 대응하는 데이터 입출력 라인들에 연결하는 메모리 장치.
  8. 제6항에 있어서,
    상기 데이터 전송 라인들 및 상기 데이터 입출력 라인들은 각각 세크먼트 입출력 라인 및 로컬 입출력 라인을 포함하는 메모리 장치.
  9. 제1항에 있어서,
    상기 로우 디코더는 상기 로우 어드레스를 디코딩하여 상기 제1 및 제2 메모리 블록들에 각각 대응하는 제1 및 제2 선택 신호들을 생성하는 메모리 장치.
  10. 제9항에 있어서,
    상기 컬럼 디코더는 상기 제1 및 제2 선택 신호들에 따라, 상기 컬럼 어드레스를 디코딩하여 상기 제1 및 제2 메모리 블록들 중 선택된 메모리 블록에 해당하는 컬럼 선택 신호를 생성하는 메모리 장치.
  11. 제9항에 있어서,
    상기 제1 및 제2 선택 신호들은 각각 상기 제1 및 제2 메모리 블록들에 대응하는 메인 또는 서브 워드라인 구동 신호들을 포함하는 메모리 장치.
  12. 서브 워드 라인 드라이버 영역과 비트 라인 센스 앰프 영역에 의해 구분되는 적어도 하나의 메모리 셀 어레이를 포함하는 제1 및 제2 메모리 블록들;
    상기 비트 라인 센스 앰프 영역에 배치되어, 같은 열 상으로 연장되는 제1 및 제2 데이터 전송 라인들; 및
    상기 비트 라인 센스 앰프 영역에 배치되어, 대응하는 메모리 셀 어레이의 데이터를 감지/증폭하여 각각 상기 제1 및 제2 데이터 전송 라인들로 전달하는 제1 및 제2 비트 라인 센스 앰프들;을 포함하고,
    상기 제1 및 제2 비트 라인 센스 앰프들은 컬럼 어드레스에 따라 선택적으로 활성화되는,
    메모리 장치.
  13. 제12항에 있어서,
    로우 어드레스를 디코딩하여 상기 제1 및 제2 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 워드 라인을 활성화하는 로우 디코더를 더 포함하는 메모리 장치.
  14. 제13항에 있어서,
    상기 컬럼 어드레스를 디코딩하여 상기 선택된 메모리 블록에 포함되는 메모리 셀 어레이의 제1 및 제2 데이터 전송 라인들에 대응하는 제1 및 제2 컬럼 선택 신호들을 생성하는 컬럼 디코더를 더 포함하는 메모리 장치
  15. 제14항에 있어서,
    비트 라인 센스 앰프 인에이블 신호에 응답하여, 상기 제1 및 제2 컬럼 선택 신호들에 따라 각각 상기 제1 및 제2 비트 라인 센스 앰프들을 구동하는 센스 앰프 드라이버를 더 포함하는 메모리 장치.
  16. 제15항에 있어서,
    센스 앰프 드라이버는,
    상기 비트 라인 센스 앰프 인에이블 신호와 상기 제1 및 제2 컬럼 선택 신호들을 조합하여, 상기 제1 및 제2 비트 라인 센스 앰프들의 구동 신호들을 각각 생성하는 구동 신호 생성부; 및
    상기 구동 신호들에 응답하여, 상기 제1 및 제2 비트 라인 센스 앰프들의 파워라인 신호들을 각각 제공하는 구동부;를 포함하는 메모리 장치.
  17. 제14항에 있어서,
    상기 비트 라인 센스 앰프 영역에 배치되어, 상기 제1 및 제2 데이터 전송 라인들과 각각에 대응하는 데이터 입출력 라인들 사이에 연결되는 제1 및 제2 입출력 스위치들을 더 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 제1 및 제2 입출력 스위치들은 상기 제1 및 제2 컬럼 선택 신호들에 각각 응답하여 상기 제1 및 제2 전송라인들을 각각 대응하는 데이터 입출력 라인들에 연결하는 메모리 장치.
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