KR20080013600A - 메모리 컨트롤러의 입출력 회로 - Google Patents

메모리 컨트롤러의 입출력 회로 Download PDF

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Abstract

DDR2 및 GDDR3에 적용 가능한 메모리 컨트롤러의 입출력 회로가 개시된다. 메모리 컨트롤러의 입출력 회로는 데이터 입출력 회로 및 데이터 스트로브 입출력 회로를 포함한다. 데이터 입출력 회로는 루프 백 경로를 포함하고 싱글 엔디드(single-ended) 구성을 가진다. 데이터 스트로브 입출력 회로는 루프 백 경로를 포함하고 듀얼 엔디드(dual-ended) 구성을 가진다. 따라서, 메모리 컨트롤러의 입출력 회로는 메모리 컨트롤러의 입출력 회로를 테스트하는 테스트 속도가 빠르다.

Description

메모리 컨트롤러의 입출력 회로{INPUT/OUTPUT CIRCUIT OF A MEMORY CONTROLLER}
도 1은 종래 기술에 따른 메모리 컨트롤러의 입출력 회로를 나타내는 회로도이다.
도 2는 본 발명의 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로를 나타내는 블록도이다.
도 3은 본 발명의 다른 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로를 나타내는 블록도이다.
도 4는 도 3의 입출력 회로의 데이터 발생회로에 포함된 출력 버퍼의 하나의 실시예를 나타내는 회로도이다.
도 5는 도 3의 입출력 회로의 데이터 발생회로에 포함된 출력 드라이버의 하나의 실시예를 나타내는 회로도이다.
도 6은 본 발명의 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 스트로브 발생회로를 나타내는 블록도이다.
도 7은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 버퍼(3100)의 하나의 실시예를 나타내는 회로도이다.
도 8은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 드라 이버(3200)의 하나의 실시예를 나타내는 회로도이다.
도 9는 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 버퍼(3400)의 하나의 실시예를 나타내는 회로도이다.
도 10은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 드라이버(3500)의 하나의 실시예를 나타내는 회로도이다.
도 11은 본 발명의 실시예에 따른 메모리 컨트롤러를 포함하는 메모리 시스템을 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
1000, 2000 : 메모리 컨트롤러의 입출력 회로의 데이터 발생회로
3000 : 메모리 컨트롤러의 입출력 회로의 데이터 스트로브 발생회로
4000 : 메모리 시스템
본 발명은 메모리 컨트롤러에 관한 것으로, 특히 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 입출력 회로에 관한 것이다.
일반적으로, 메모리 컨트롤러는 중앙처리 장치(Central Processing Unit; CPU)와 반도체 메모리 장치 사이에 위치하며, CPU로부터 데이터를 수신하여 반도체 메모리 장치에 제공하고, 반도체 메모리 장치로부터 데이터를 수신하여 CPU에 제공하는 등의 메모리 제어 동작을 수행한다.
도 1은 종래 기술에 따른 메모리 컨트롤러의 입출력 회로를 나타내는 회로도이다.
도 1을 참조하면, 메모리 컨트롤러의 입출력 회로는 출력 버퍼(10), 출력 드라이버(20), 비교기(30), 및 입출력 패드(40)를 구비한다. 출력 버퍼(10)는 인에이블 신호(EN), 테스트 모드 신호(TN), 및 반도체 메모리 장치에 기입할 제 1 기입 데이터(WDI)를 수신하고 풀업 구동신호(UP)와 풀다운 구동신호(DN)를 발생시킨다. 출력 드라이버(20)는 풀업 구동신호(UP)와 풀다운 구동신호(DN)에 응답하여 제 2 기입 데이터(WDO)를 출력한다. 제 2 기입 데이터(WDO)는 입출력 패드(40)를 통해 반도체 메모리 장치에 제공된다. 비교기(30)는 입출력 패드(40)로부터 제 1 독출 데이터(RDI)를 수신하고 수신된 제 1 독출 데이터(RDI)를 기준전압(VREF)과 비교하고 제 2 독출 데이터(RDO)를 발생시킨다.
그런데, 메모리 컨트롤러의 출력 버퍼(10)의 동작을 테스트할 때 입출력 패드(40)에 연결된 부하(load)들에 기인한 로드 커패시턴스에 의해 테스트 속도가 감소할 수 있다.
본 발명의 목적은 DDR2(Double Data Rate 2) 및 GDDR3(Graphic DDR3)에 적용 가능하고 테스트 속도가 빠른 메모리 컨트롤러의 데이터 입출력 회로를 제공하는 것이다.
본 발명의 다른 목적은 DDR2 및 GDDR3에 적용 가능하고 테스트 속도가 빠른 메모리 컨트롤러의 데이터 스트로브 입출력 회로를 제공하는 것이다.
본 발명의 다른 목적은 DDR2 및 GDDR3에 적용 가능하고 테스트 속도가 빠른 메모리 컨트롤러의 입출력 회로를 포함하는 메모리 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 컨트롤러의 데이터 입출력 회로는 출력 버퍼, 출력 드라이버, 제 1 멀티플렉서, 제 2 멀티플렉서, 및 입력 버퍼를 포함한다.
출력 버퍼는 인에이블 신호, 제 1 기입 데이터, 출력 인에이블 신호, 반도체 타입 선택신호, 및 루프 백 인에이블 신호에 응답하여 풀업 구동신호, 풀다운 구동신호, 및 제 2 기입 데이터를 발생시킨다. 출력 드라이버는 상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 제 3 기입 데이터를 발생시킨다. 제 1 멀티플렉서는 상기 루프 백 인에이블 신호에 응답하여 독출 모드시 상기 제 2 기입 데이터와 제 1 독출 데이터 중에서 하나를 선택한다. 제 2 멀티플렉서는 선택 신호에 응답하여 기준전압과 접지전압 중에서 하나를 선택하여 출력한다. 입력 버퍼는 상기 제 1 멀티플렉서의 출력신호와 상기 제 2 멀티플렉서의 출력신호를 서로 비교하고 제 2 독출 데이터를 발생시킨다.
본 발명의 하나의 실시예에 의하면, 상기 루프 백 인에이블 신호가 인에이블 상태일 때 상기 출력 버퍼, 상기 멀티플렉서, 및 상기 입력 버퍼는 루프 백 경로(loop back path)를 구성한다.
본 발명의 하나의 실시형태에 따른 메모리 컨트롤러의 데이터 스트로브 입출력 회로는 제 1 출력 버퍼, 제 1 출력 드라이버, 제 1 멀티플렉서, 제 2 출력 버 퍼, 제 2 출력 드라이버, 제 2 멀티플렉서, 및 입력 버퍼를 포함한다.
제 1 출력 버퍼는 인에이블 신호, 제 1 기입 데이터, 출력 인에이블 신호, 반도체 타입 선택신호, 및 루프 백 인에이블 신호에 응답하여 제 1 풀업 구동신호, 제 1 풀다운 구동신호, 및 제 2 기입 데이터를 발생시킨다. 제 1 출력 드라이버는 상기 제 1 풀업 구동신호 및 상기 제 1 풀다운 구동신호에 응답하여 제 3 기입 데이터를 발생시킨다. 제 1 멀티플렉서는 상기 루프 백 인에이블 신호에 응답하여 독출 모드시 상기 제 2 기입 데이터와 제 1 독출 데이터 중에서 하나를 선택한다. 제 2 출력 버퍼는 상기 인에이블 신호, 제 4 기입 데이터, 상기 출력 인에이블 신호, 상기 반도체 타입 선택신호, 및 상기 루프 백 인에이블 신호에 응답하여 제 2 풀업 구동신호, 제 2 풀다운 구동신호를 발생시킨다. 제 2 출력 드라이버는 상기 제 2 풀업 구동신호 및 상기 제 2 풀다운 구동신호에 응답하여 제 5 기입 데이터를 발생시킨다. 제 2 멀티플렉서는 선택신호에 응답하여 독출 모드시 기준전압과 제 2 독출 데이터 중에서 하나를 선택한다. 입력 버퍼는 상기 제 1 멀티플렉서의 출력신호와 상기 제 2 멀티플렉서의 출력신호를 서로 비교하고 제 3 독출 데이터를 발생시킨다.
본 발명의 하나의 실시형태에 따른 메모리 컨트롤러의 입출력 회로는 데이터 입출력 회로 및 데이터 스트로브 입출력 회로를 포함한다.
데이터 입출력 회로는 루프 백 경로를 포함하고 싱글 엔디드(single-ended) 구성을 가진다. 데이터 스트로브 입출력 회로는 상기 루프 백 경로를 포함하고 듀얼 엔디드(dual-ended) 구성을 가지는 데이터 스트로브 입출력 회로를 포함한다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 반도체 메모리 장치를 포함한다.
메모리 컨트롤러는 루프 백 경로를 포함하고 DDR2 및 GDDR3에 적용이 가능한 데이터 입출력 회로 및 데이터 스트로브 입출력 회로를 가지고, 제 1 데이터와 제 1 데이터 스트로브를 발생시키고, 클럭신호, 어드레스, 상기 제 1 데이터, 및 상기 제 1 데이터 스트로브를 출력한다. 반도체 메모리 장치는 상기 클럭신호, 상기 어드레스, 상기 제 1 데이터 스트로브에 응답하여 상기 제 1 데이터를 메모리 셀 어레이에 저장하거나 제 2 데이터 스트로브를 발생시키고 상기 메모리 셀 어레이에 저장되어 있던 제 2 데이터와 상기 제 2 데이터 스트로브를 상기 메모리 컨트롤러에 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
도 2는 본 발명의 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로를 나타내는 블록도이다.
도 2를 참조하면, 입출력 회로의 데이터 발생회로(1000)는 출력 버퍼(1100), 출력 드라이버(1200), 멀티플렉서(1300), 및 입력 버퍼(1400)를 구비한다.
출력 버퍼(1100)는 기입 인에이블 신호(READ), 제 1 기입 데이터(WDI), 출력 인에이블 신호(OEN), 반도체 타입 선택신호(DDRSEL), 및 루프 백(loop back) 인에이블 신호(LB)에 응답하여 풀업 구동신호(UP), 풀다운 구동신호(DN), 및 제 2 기입 데이터(MWDI)를 발생시킨다. 출력 드라이버(1200)는 풀업 구동신호(UP) 및 풀다운 구동신호(DN)에 응답하여 제 3 기입 데이터(WDO)를 발생시킨다. 제 3 기입 데이터(WDO)는 입출력 패드(1500)를 통해 반도체 메모리 장치(미도시)에 제공된다. 멀티플렉서(1300)는 루프 백 인에이블 신호(LB)에 응답하여 제 2 기입 데이터(MWDI)와 제 3 기입 데이터(WDO) 중에서 하나를 선택한다. 입력 버퍼(1400)는 멀티플렉서(1300)의 출력신호를 기준전압(VREF)과 비교하고 제 2 독출 데이터(RDO)를 발생시킨다. 입력 버퍼(1400)는 비교기(DIF1)로 구성되어 있다.
이하, 도 2의 입출력 회로의 데이터 발생회로(1000)의 동작을 설명한다.
입출력 회로의 데이터 발생회로(1000)는 루프 백 인에이블 신호(LB)가 인에이블 상태일 때 출력 버퍼(1100), 멀티플렉서(1300), 및 입력 버퍼(1400)는 루프 백 경로(loop back path)를 구성한다.
도 2에 도시된 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로(1000)는 출력 버퍼(1100), 멀티플렉서(1300), 및 입력 버퍼(1400)를 포함하는 루프 백 경로(loop back path)를 가지므로, 메모리 컨트롤러의 입출력 회로를 테스트 하는 데 소요되는 시간이 짧다. 예를 들면, 메모리 컨트롤러의 입출력 회로를 테스트할 때, 출력 버퍼(1100)의 출력신호인 제 2 기입 데이터(MWDI)를 출력 드라이버(1200)를 통과시키지 않고 멀티플렉서(1300) 및 입력 버퍼(1400)를 통과시켜 제 2 독출 데이터(RDO)로서 출력한다. 따라서, 입출력 패드(1500)에 존재하는 로딩 커패시턴스의 영향을 받지 않으므로 테스트 속도가 빠르다.
또한, 도 2에 도시된 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로(1000)는 반도체 타입 선택신호(DDRSEL)를 사용하여 독출 모드시 DDR2에 대 해서는 출력 드라이버(1200)를 구성하는 풀업 트랜지스터와 풀다운 트랜지스터를 모두 턴온시키고, GDDR3(Graphic DDR3)에 대해서는 풀업 트랜지스터만 턴온시키고 풀다운 트랜지스터는 턴오프시킨다.
도 2의 회로에서, 루프 백 인에이블 신호(LB)가 로직 "로우" 상태이면 입출력 패드(1500)가 연결된 출력 노드는 정상동작하고, 루프 백 인에이블 신호(LB)가 로직 "하이" 상태이면 입출력 패드(1500)가 연결된 출력 노드는 고 임피던스(high Z) 상태가 된다. 또한, 루프 백 인에이블 신호(LB)가 로직 "하이" 상태이면 멀티플렉서(1300)가 출력 버퍼(1100)의 출력신호인 제 2 기입 데이터(MWDI)를 선택하여 출력한다.
도 3은 본 발명의 다른 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 발생회로를 나타내는 블록도이다.
도 3을 참조하면, 입출력 회로의 데이터 발생회로(2000)는 출력 버퍼(1100), 출력 드라이버(1200), 멀티플렉서(1300), 입력 버퍼(1400), 및 멀티플렉서(1600)를 구비한다.
출력 버퍼(1100)는 기입 인에이블 신호(READ), 제 1 기입 데이터(WDI), 출력 인에이블 신호(OEN), 반도체 타입 선택신호(DDRSEL), 및 루프 백(loop back) 인에이블 신호(LB)에 응답하여 풀업 구동신호(UP), 풀다운 구동신호(DN), 및 제 2 기입 데이터(MWDI)를 발생시킨다. 출력 드라이버(1200)는 풀업 구동신호(UP) 및 풀다운 구동신호(DN)에 응답하여 제 3 기입 데이터(WDO)를 발생시킨다. 제 3 기입 데이터(WDO)는 입출력 패드(1500)를 통해 반도체 메모리 장치(미도시)에 제공된다. 멀 티플렉서(1300)는 루프 백 인에이블 신호(LB)에 응답하여 독출 모드시 제 2 기입 데이터(MWDI)와 제 1 독출 데이터(RDI) 중에서 하나를 선택한다. 멀티플렉서(1600)는 선택 신호(SEL)에 응답하여 기준전압(VREF)과 접지전압(GND) 중에서 하나를 선택하여 출력한다. 입력 버퍼(1400)는 멀티플렉서(1300)의 출력신호와 멀티플렉서(1600)의 출력신호를 서로 비교하고 제 2 독출 데이터(RDO)를 발생시킨다. 입력 버퍼(1400)는 비교기(DIF2)로 구성되어 있다.
이하, 도 3의 입출력 회로의 데이터 발생회로(2000)의 동작을 설명한다.
도 3에 도시된 입출력 회로의 데이터 발생회로(2000)는 도 2에 도시된 입출력 회로의 데이터 발생회로(1000)와 회로 구성이 유사고, 입력 버퍼(1400)를 구성하는 비교기(DIF2)의 반전 입력단자에 인가되는 신호가 도 2의 회로와 다르다. 도 3의 회로는 비교기(DIF2)의 반전 입력단자에 인가되는 신호를 비반전 입력단자에 인가되는 신호와 균형을 이루게 하기 위해 도 2의 회로에 비해 멀티플렉서(1600)를 더 구비한다.
도 3의 회로의 동작은 도 2의 회로의 동작과 유사하다.
도 4는 도 3의 입출력 회로의 데이터 발생회로(2000)에 포함된 출력 버퍼(1100)의 하나의 실시예를 나타내는 회로도이다.
도 4를 참조하면, 출력 버퍼(1100)는 인버터들(1101, 1105, 1109, 1110), NOR 게이트들(1102, 1104, 1111, 1114), NAND 게이트들(1103, 1106, 1112, 1113), 및 레벨 쉬프터들(1107, 1108)을 구비한다.
인버터(1101)는 출력 인에이블 신호(OEN)의 위상을 반전시킨다. NOR 게이 트(1102)는 제 1 기입 데이터(WDI) 및 출력 인에이블 신호(OEN)에 대해 비논리합 연산을 수행한다. NAND 게이트(1103)는 제 1 기입 데이터(WDI) 및 인버터(1101)의 출력신호에 대해 비논리곱 연산을 수행한다. NOR 게이트(1104)는 기입 인에이블 신호(READ) 및 NOR 게이트(1102)의 출력신호에 대해 비논리합 연산을 수행한다. 인버터(1105)는 기입 인에이블 신호(READ)의 위상을 반전시킨다. NAND 게이트(1106)는 인버터(1105) 및 NAND 게이트(1103)의 출력신호에 대해 비논리곱 연산을 수행한다. 레벨 쉬프터(1107)는 NOR 게이트(1104)의 출력신호에 대해 로직 레벨을 조절하고, 제 2 기입 데이터(MWDI)를 발생시킨다. 레벨 쉬프터(1108)는 NAND 게이트(1106)의 출력신호에 대해 로직 레벨을 조절한다. 인버터(1109)는 레벨 쉬프터(1107)의 출력신호, 즉 제 2 기입 데이터(MWDI)의 위상을 반전시킨다. 인버터(1110)는 레벨 쉬프터(1108)의 출력신호의 위상을 반전시킨다. NOR 게이트(1111)는 인버터(1109)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리합 연산을 수행한다. NAND 게이트(1112)는 인버터(1110)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리곱 연산을 수행한다. NAND 게이트(1113)는 NOR 게이트(1111)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리곱 연산을 수행하고 풀업 구동신호(UP)를 출력한다. NOR 게이트(1114)는 NAND 게이트(1112)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리합 연산을 수행하고 풀다운 구동신호(DN)를 출력한다.
도 5는 도 3의 입출력 회로의 데이터 발생회로에 포함된 출력 드라이버(1200)의 하나의 실시예를 나타내는 회로도이다.
도 5를 참조하면, 출력 드라이버(1200)는 풀업 트랜지스터(MP1) 및 풀다운 트랜지스터(MN1)를 구비한다. 풀업 트랜지스터(MP1)는 풀업 구동신호(UP)에 응답하여 노드(N11)를 전원전압(VDD)의 전압 레렐로 풀업시키며, 풀다운 트랜지스터(MN1)는 풀다운 구동신호(DN)에 응답하여 노드(N11)를 접지전압(GND)의 전압 레렐로 풀다운시킨다.
도 6은 본 발명의 하나의 실시예에 따른 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 스트로브 발생회로를 나타내는 블록도이다.
입출력 회로의 데이터 스트로브 발생회로(3000)는 출력 버퍼들(3100, 3400), 출력 드라이버들(3200, 3500), 멀티플렉서들(3700, 3800), 및 입력 버퍼(3600)를 구비한다.
출력 버퍼(3100)는 기입 인에이블 신호(READ), 제 1 기입 데이터 스트로브(WDIP), 출력 인에이블 신호(OEN), 반도체 타입 선택신호(DDRSEL), 및 루프 백(loop back) 인에이블 신호(LB)에 응답하여 제 1 풀업 구동신호(UP1), 제 1 풀다운 구동신호(DN1), 및 제 2 기입 데이터 스트로브(MWDI)를 발생시킨다. 출력 드라이버(3200)는 제 1 풀업 구동신호(UP1) 및 제 1 풀다운 구동신호(DN1)에 응답하여 제 3 기입 데이터 스트로브(WDOP)를 발생시킨다. 제 3 기입 데이터 스트로브(WDOP)는 입출력 패드(3010)를 통해 반도체 메모리 장치(미도시)에 제공된다. 멀티플렉서(3700)는 루프 백 인에이블 신호(LB)에 응답하여 독출 모드시 제 2 기입 데이터 스트로브(MWDI)와 제 1 독출 데이터 스트로브(RDIP) 중에서 하나를 선택한다.
출력 버퍼(3400)는 기입 인에이블 신호(READ), 제 4 기입 데이터 스트로브(WDIN), 출력 인에이블 신호(OEN), 반도체 타입 선택신호(DDRSEL), 및 루프 백(loop back) 인에이블 신호(LB)에 응답하여 제 2 풀업 구동신호(UP2), 및 제 2 풀다운 구동신호(DN2)를 발생시킨다. 출력 드라이버(3500)는 제 2 풀업 구동신호(UP2) 및 제 2 풀다운 구동신호(DN2)에 응답하여 제 5 기입 데이터 스트로브(WDON)를 발생시킨다. 제 5 기입 데이터 스트로브(WDON)는 입출력 패드(3020)를 통해 반도체 메모리 장치(미도시)에 제공된다. 멀티플렉서(3800)는 선택 신호(SEL)에 응답하여 기준전압(VREF)과 제 2 독출 데이터 스트로브(RDIN) 중에서 하나를 선택하여 출력한다.
입력 버퍼(3600)는 멀티플렉서(3700)의 출력신호와 멀티플렉서(3800)의 출력신호를 서로 비교하고 제 3 독출 데이터(RDO)를 발생시킨다. 입력 버퍼(3600)는 비교기(DIF3)로 구성되어 있다.
이하, 도 6에 도시된 메모리 컨트롤러에 사용되는 입출력 회로의 데이터 스트로브 발생회로의 동작을 설명한다.
도 6에 도시된 입출력 회로의 데이터 스트로브 발생회로(3000)에서는 입력 데이터(WDIP, WDIN)가 쌍으로 구성되고, 출력 데이터(WDOP, WDON)가 쌍으로 구성되어 있다. 메모리 장치 중 DDR2는 싱글 엔디드(single-ended) 구성을 가지고, GDDR3(Graphic DDR3)는 듀얼 엔디드(dual-ended) 구성을 가진다.
따라서, 입출력 회로의 데이터 스트로브 발생회로(3000)는 DDR2와 DDR3에 모두 적용할 수 있도록 듀얼 엔디드(dual-ended) 구성을 가지는 회로로 설계하였다.
도 7은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 버퍼(3100)의 하나의 실시예를 나타내는 회로도이다.
도 7을 참조하면, 출력 버퍼(3100)는 인버터들(3101, 3105, 3109, 3110), NOR 게이트들(3102, 3104, 3111, 3114), NAND 게이트들(3103, 3106, 3112, 3113), 및 레벨 쉬프터들(3107, 3108)을 구비한다.
인버터(3101)는 출력 인에이블 신호(OEN)의 위상을 반전시킨다. NOR 게이트(3102)는 제 1 기입 데이터 스트로브(WDIP) 및 출력 인에이블 신호(OEN)에 대해 비논리합 연산을 수행한다. NAND 게이트(3103)는 제 1 기입 데이터 스트로브(WDIP) 및 인버터(3101)의 출력신호에 대해 비논리곱 연산을 수행한다. NOR 게이트(3104)는 기입 인에이블 신호(READ) 및 NOR 게이트(3102)의 출력신호에 대해 비논리합 연산을 수행한다. 인버터(3105)는 기입 인에이블 신호(READ)의 위상을 반전시킨다. NAND 게이트(3106)는 인버터(3105)의 출력신호 및 NAND 게이트(3103)의 출력신호에 대해 비논리곱 연산을 수행한다. 레벨 쉬프터(3107)는 NOR 게이트(3104)의 출력신호에 대해 로직 레벨을 조절하고, 제 2 기입 데이터 스트로브(MWDI)를 발생시킨다. 레벨 쉬프터(3108)는 NAND 게이트(3106)의 출력신호에 대해 로직 레벨을 조절한다. 인버터(3109)는 레벨 쉬프터(3107)의 출력신호, 즉 제 2 기입 데이터 스트로브(MWDI)의 위상을 반전시킨다. 인버터(3110)는 레벨 쉬프터(3108)의 출력신호의 위상을 반전시킨다. NOR 게이트(3111)는 인버터(3109)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리합 연산을 수행한다. NAND 게이트(3112)는 인버터(3110)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리곱 연산을 수행한다. NAND 게이트(3113)는 NOR 게이트(3111)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리곱 연산을 수행하고 제 1 풀업 구동신호(UP1)를 출력한다. NOR 게이트(3114)는 NAND 게이트(3112)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리합 연산을 수행하고 제 1 풀다운 구동신호(DN1)를 출력한다.
도 8은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 드라이버(3200)의 하나의 실시예를 나타내는 회로도이다.
도 8을 참조하면, 출력 드라이버(3200)는 풀업 트랜지스터(MP2) 및 풀다운 트랜지스터(MN2)를 구비한다. 풀업 트랜지스터(MP2)는 풀업 구동신호(UP1)에 응답하여 노드(N21)를 전원전압(VDD)의 전압 레렐로 풀업시키며, 풀다운 트랜지스터(MN2)는 풀다운 구동신호(DN1)에 응답하여 노드(N21)를 접지전압(GND)의 전압 레렐로 풀다운시킨다.
도 9는 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 버퍼(3400)의 하나의 실시예를 나타내는 회로도이다.
도 9를 참조하면, 출력 버퍼(3400)는 인버터들(3401, 3405, 3409, 3410), NOR 게이트들(3402, 3404, 3411, 3414), NAND 게이트들(3403, 3406, 3412, 3413), 및 레벨 쉬프터들(3407, 3408)을 구비한다.
인버터(3401)는 출력 인에이블 신호(OEN)의 위상을 반전시킨다. NOR 게이트(3402)는 제 4 기입 데이터 스트로브(WDIN) 및 출력 인에이블 신호(OEN)에 대해 비논리합 연산을 수행한다. NAND 게이트(3403)는 제 4 기입 데이터 스트로브(WDIN) 및 인버터(3401)의 출력신호에 대해 비논리곱 연산을 수행한다. NOR 게이트(3404)는 기입 인에이블 신호(READ) 및 NOR 게이트(3402)의 출력신호에 대해 비논리합 연산을 수행한다. 인버터(3405)는 기입 인에이블 신호(READ)의 위상을 반전시킨다. NAND 게이트(3406)는 인버터(3405)의 출력신호 및 NAND 게이트(3403)의 출력신호에 대해 비논리곱 연산을 수행한다. 레벨 쉬프터(3407)는 NOR 게이트(3404)의 출력신호에 대해 로직 레벨을 조절하고, 레벨 쉬프터(3408)는 NAND 게이트(3406)의 출력신호에 대해 로직 레벨을 조절한다. 인버터(3409)는 레벨 쉬프터(3407)의 출력신호의 위상을 반전시킨다. 인버터(3410)는 레벨 쉬프터(3408)의 출력신호의 위상을 반전시킨다. NOR 게이트(3411)는 인버터(3409)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리합 연산을 수행한다. NAND 게이트(3412)는 인버터(3410)의 출력신호 및 반도체 타입 선택신호(DDRSEL)에 대해 비논리곱 연산을 수행한다. NAND 게이트(3413)는 NOR 게이트(3411)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리곱 연산을 수행하고 제 2 풀업 구동신호(UP2)를 출력한다. NOR 게이트(3414)는 NAND 게이트(3412)의 출력신호 및 루프 백 인에이블 신호(LB)에 대해 비논리합 연산을 수행하고 제 2 풀다운 구동신호(DN2)를 출력한다.
도 10은 도 6의 입출력 회로의 데이터 스트로브 발생회로에 포함된 출력 드라이버(3500)의 하나의 실시예를 나타내는 회로도이다.
도 10을 참조하면, 출력 드라이버(3500)는 풀업 트랜지스터(MP3) 및 풀다운 트랜지스터(MN3)를 구비한다. 풀업 트랜지스터(MP3)는 풀업 구동신호(UP2)에 응답하여 노드(N31)를 전원전압(VDD)의 전압 레렐로 풀업시키며, 풀다운 트랜지스터(MN3)는 풀다운 구동신호(DN2)에 응답하여 노드(N31)를 접지전압(GND)의 전압 레렐로 풀다운시킨다.
도 11은 본 발명의 실시예에 따른 메모리 컨트롤러를 포함하는 메모리 시스 템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(4000)은 메모리 컨트롤러(4100) 및 반도체 메모리 장치(4200)를 구비한다. 메모리 컨트롤러(4100)는 입출력 회로(4110)를 포함하고, 입출력 회로(4110)는 데이터 발생회로(4112) 및 데이터 스트로브 발생회로(4114)를 포함한다.
메모리 컨트롤러(4100)는 클럭신호(CLOCK), 어드레스(ADDRESS), 데이터(DATA), 및 데이터 스트로브(STROBE)를 반도체 메모리 장치(4200)에 제공한다.
메모리 컨트롤러(4100)는 루프 백 경로를 포함하고 DDR2 및 GDDR3에 적용이 가능한 데이터 입출력 회로 및 데이터 스트로브 입출력 회로를 가진다. 또한, 메모리 컨트롤러(4100)는 제 1 데이터와 제 1 데이터 스트로브를 발생시키고, 클럭신호(CLOCK), 어드레스(ADDRESS), 제 1 데이터, 및 제 1 데이터 스트로브를 출력한다.
반도체 메모리 장치는 클럭신호(CLOCK), 어드레스(ADDRESS), 제 1 데이터 스트로브에 응답하여 제 1 데이터를 메모리 셀 어레이에 저장하거나 제 2 데이터 스트로브를 발생시키고 메모리 셀 어레이에 저장되어 있던 제 2 데이터와 제 2 데이터 스트로브를 메모리 컨트롤러(4100)에 제공한다.
상술한 바와 같이 본 발명에 따른 메모리 컨트롤러의 입출력 회로는 DDR2 및 GDDR3에 적용 가능하다. 또한, 본 발명에 따른 메모리 컨트롤러의 입출력 회로는 루프 백 경로를 가지고 있으므로 메모리 컨트롤러의 입출력 회로를 테스트하는 테 스트 속도가 빠르다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 인에이블 신호, 제 1 기입 데이터, 출력 인에이블 신호, 반도체 타입 선택신호, 및 루프 백 인에이블 신호에 응답하여 풀업 구동신호, 풀다운 구동신호, 및 제 2 기입 데이터를 발생시키는 출력 버퍼;
    상기 풀업 구동신호 및 상기 풀다운 구동신호에 응답하여 제 3 기입 데이터를 발생시키는 출력 드라이버;
    상기 루프 백 인에이블 신호에 응답하여 독출 모드시 상기 제 2 기입 데이터와 제 1 독출 데이터 중에서 하나를 선택하는 제 1 멀티플렉서;
    선택 신호에 응답하여 기준전압과 접지전압 중에서 하나를 선택하여 출력하는 제 2 멀티플렉서; 및
    상기 제 1 멀티플렉서의 출력신호와 상기 제 2 멀티플렉서의 출력신호를 서로 비교하고 제 2 독출 데이터를 발생시키는 입력 버퍼를 포함하는 메모리 컨트롤러의 데이터 입출력 회로.
  2. 제 1 항에 있어서,
    상기 루프 백 인에이블 신호가 인에이블 상태일 때 상기 출력 버퍼, 상기 멀티플렉서, 및 상기 입력 버퍼는 루프 백 경로(loop back path)를 구성하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 입출력 회로.
  3. 제 1 항에 있어서, 상기 메모리 컨트롤러의 데이터 입출력 회로는
    DDR2 및 GDDR3에 적용이 가능한 것을 특징으로 하는 메모리 컨트롤러의 데이터 입출력 회로.
  4. 제 1 항에 있어서,
    상기 제 3 기입 데이터는 입출력 패드를 통해 반도체 메모리 장치에 제공되는 것을 특징으로 하는 메모리 컨트롤러의 데이터 입출력 회로.
  5. 제 1 항에 있어서,
    상기 입력 버퍼는 비교기를 포함하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 입출력 회로.
  6. 인에이블 신호, 제 1 기입 데이터, 출력 인에이블 신호, 반도체 타입 선택신호, 및 루프 백 인에이블 신호에 응답하여 제 1 풀업 구동신호, 제 1 풀다운 구동신호, 및 제 2 기입 데이터를 발생시키는 제 1 출력 버퍼;
    상기 제 1 풀업 구동신호 및 상기 제 1 풀다운 구동신호에 응답하여 제 3 기입 데이터를 발생시키는 제 1 출력 드라이버;
    상기 루프 백 인에이블 신호에 응답하여 독출 모드시 상기 제 2 기입 데이터와 제 1 독출 데이터 중에서 하나를 선택하는 제 1 멀티플렉서;
    상기 인에이블 신호, 제 4 기입 데이터, 상기 출력 인에이블 신호, 상기 반 도체 타입 선택신호, 및 상기 루프 백 인에이블 신호에 응답하여 제 2 풀업 구동신호, 제 2 풀다운 구동신호를 발생시키는 제 2 출력 버퍼;
    상기 제 2 풀업 구동신호 및 상기 제 2 풀다운 구동신호에 응답하여 제 5 기입 데이터를 발생시키는 제 2 출력 드라이버;
    선택신호에 응답하여 독출 모드시 기준전압과 제 2 독출 데이터 중에서 하나를 선택하는 제 2 멀티플렉서; 및
    상기 제 1 멀티플렉서의 출력신호와 상기 제 2 멀티플렉서의 출력신호를 서로 비교하고 제 3 독출 데이터를 발생시키는 입력 버퍼를 포함하는 메모리 컨트롤러의 데이터 스트로브 입출력 회로.
  7. 제 6 항에 있어서,
    상기 루프 백 인에이블 신호가 인에이블 상태일 때 상기 출력 버퍼, 상기 멀티플렉서, 및 상기 입력 버퍼는 루프 백 경로(loop back path)를 구성하는 것을 특징으로 하는 메모리 컨트롤러의 데이터 스트로브 입출력 회로.
  8. 제 6 항에 있어서, 상기 메모리 컨트롤러의 데이터 입출력 회로는
    DDR2 및 GDDR3에 적용이 가능한 것을 특징으로 하는 메모리 컨트롤러의 데이터 스트로브 입출력 회로.
  9. 루프 백 경로를 포함하고 싱글 엔디드(single-ended) 구성을 가지는 데이터 입출력 회로; 및
    상기 루프 백 경로를 포함하고 듀얼 엔디드(dual-ended) 구성을 가지는 데이터 스트로브 입출력 회로를 포함하는 메모리 컨트롤러의 입출력 회로.
  10. 루프 백 경로를 포함하고 DDR2 및 GDDR3에 적용이 가능한 데이터 입출력 회로 및 데이터 스트로브 입출력 회로를 가지고, 제 1 데이터와 제 1 데이터 스트로브를 발생시키고, 클럭신호, 어드레스, 상기 제 1 데이터, 및 상기 제 1 데이터 스트로브를 출력하는 메모리 컨트롤러; 및
    상기 클럭신호, 상기 어드레스, 상기 제 1 데이터 스트로브에 응답하여 상기 제 1 데이터를 메모리 셀 어레이에 저장하거나 제 2 데이터 스트로브를 발생시키고 상기 메모리 셀 어레이에 저장되어 있던 제 2 데이터와 상기 제 2 데이터 스트로브를 상기 메모리 컨트롤러에 제공하는 반도체 메모리 장치를 포함하는 메모리 시스템.
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