JPH11250668A - ツ―ポ―トｓｒａｍ - Google Patents
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- JPH11250668A JPH11250668A JP10370048A JP37004898A JPH11250668A JP H11250668 A JPH11250668 A JP H11250668A JP 10370048 A JP10370048 A JP 10370048A JP 37004898 A JP37004898 A JP 37004898A JP H11250668 A JPH11250668 A JP H11250668A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】
【課題】リードアクセス経路を変更し、速いリードアク
セスタイムを具現化し得るツーポートＳＲＡＭを提供し
ようとするものである。 【解決手段】外部のメモリセルから入力するデータ信号
DATA,DATABのライトスルー動作を行うと共に、各信号を
出力するライトスルー部１０と、データライン等化信号
DLEQによりデータ信号DATA,DATABをそれぞれ等化させる
データ等化部２０と、データ信号DATA,DATABをそれぞれ
センシング及び増幅するセンスアンプ３０と、リードイ
ネーブル信号RE及び前記ライトスルー部１０からの出力
信号により、データ信号DATA,DATABをそれぞれ予め増幅
し、前記センスアンプ３０のイネーブル状態を決定する
スイッチング部４０と、前記ライトスルー部１０又は前
記センスアンプ３０の出力信号を選択して、外部に出力
する出力選択部５０と、を備えてツーポートＳＲＡＭを
構成する。
セスタイムを具現化し得るツーポートＳＲＡＭを提供し
ようとするものである。 【解決手段】外部のメモリセルから入力するデータ信号
DATA,DATABのライトスルー動作を行うと共に、各信号を
出力するライトスルー部１０と、データライン等化信号
DLEQによりデータ信号DATA,DATABをそれぞれ等化させる
データ等化部２０と、データ信号DATA,DATABをそれぞれ
センシング及び増幅するセンスアンプ３０と、リードイ
ネーブル信号RE及び前記ライトスルー部１０からの出力
信号により、データ信号DATA,DATABをそれぞれ予め増幅
し、前記センスアンプ３０のイネーブル状態を決定する
スイッチング部４０と、前記ライトスルー部１０又は前
記センスアンプ３０の出力信号を選択して、外部に出力
する出力選択部５０と、を備えてツーポートＳＲＡＭを
構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ツーポート（Two
port）ＳＲＡＭに係るもので、詳しくは、センスアンプ
及びライトスルー（Write through ）機能を有する回路
を備えるツーポートＳＲＡＭに関するものである。
port）ＳＲＡＭに係るもので、詳しくは、センスアンプ
及びライトスルー（Write through ）機能を有する回路
を備えるツーポートＳＲＡＭに関するものである。
【０００２】
【従来の技術】従来、ツーポートＳＲＡＭにおいては、
図３に示したように、メモリセル（図示されず）から出
力するデータ信号DATA,DATABをそれぞれ反転して出力す
るインバータＩＮ１，ＩＮ２と、該インバータＩＮ１の
出力信号を反転して、再びインバータＩＮ１の入力端に
出力するインバータＩＮ３と、前記インバータＩＮ２の
出力信号を反転して、再びインバータＩＮ２の入力端に
出力するインバータＩＮ４と、前記インバータＩＮ１の
出力信号とインバータＩＮ２の出力信号とを否定論理積
演算するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮ
Ｄ１の出力信号がゲート端子に印加され、電源電圧ＶＣ
Ｃがソース端子に印加され、ドレイン端子は前記インバ
ータＩＮ１の入力端に接続されたＰＭＯＳトランジスタ
ＰＭ１と、該ＰＭＯＳトランジスタＰＭ１のゲート端子
とゲート端子が接続され、ソース端子に電源電圧ＶＣＣ
が印加され、ドレイン端子は前記インバータＩＮ２の入
力端に接続されたＰＭＯＳトランジスタＰＭ２と、前記
インバータＩＮ１の出力信号を反転して、外部に出力す
るインバータＩＮ５と、を備えて構成されていた。
図３に示したように、メモリセル（図示されず）から出
力するデータ信号DATA,DATABをそれぞれ反転して出力す
るインバータＩＮ１，ＩＮ２と、該インバータＩＮ１の
出力信号を反転して、再びインバータＩＮ１の入力端に
出力するインバータＩＮ３と、前記インバータＩＮ２の
出力信号を反転して、再びインバータＩＮ２の入力端に
出力するインバータＩＮ４と、前記インバータＩＮ１の
出力信号とインバータＩＮ２の出力信号とを否定論理積
演算するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮ
Ｄ１の出力信号がゲート端子に印加され、電源電圧ＶＣ
Ｃがソース端子に印加され、ドレイン端子は前記インバ
ータＩＮ１の入力端に接続されたＰＭＯＳトランジスタ
ＰＭ１と、該ＰＭＯＳトランジスタＰＭ１のゲート端子
とゲート端子が接続され、ソース端子に電源電圧ＶＣＣ
が印加され、ドレイン端子は前記インバータＩＮ２の入
力端に接続されたＰＭＯＳトランジスタＰＭ２と、前記
インバータＩＮ１の出力信号を反転して、外部に出力す
るインバータＩＮ５と、を備えて構成されていた。
【０００３】以下、このように構成された従来のツーポ
ートＳＲＡＭの動作を、図３及び図４を用いて説明す
る。このとき、図４を領域１及び領域２に区分して、そ
れぞれの場合を説明する。先ず、図４の領域１中、図４
（Ａ）に示したように、メモリセル（図示されず）から
出力するデータ信号DATA,DATABが全てハイレベルである
状態で、該データ信号DATAがハイレベルからローレベル
に遷移されると、インバータＩＮ１の出力により、ノー
ドＡの信号は、図４（Ｂ）に示したように、ハイレベル
になる。
ートＳＲＡＭの動作を、図３及び図４を用いて説明す
る。このとき、図４を領域１及び領域２に区分して、そ
れぞれの場合を説明する。先ず、図４の領域１中、図４
（Ａ）に示したように、メモリセル（図示されず）から
出力するデータ信号DATA,DATABが全てハイレベルである
状態で、該データ信号DATAがハイレベルからローレベル
に遷移されると、インバータＩＮ１の出力により、ノー
ドＡの信号は、図４（Ｂ）に示したように、ハイレベル
になる。
【０００４】このとき、前記データ信号DATAB は、ハイ
レベルに維持されるため、図４（Ｃ）に示したように、
ノードＢの信号はローレベルを維持する。よって、ＮＡ
ＮＤゲートＮＤ１の出力により、ノードＣの信号は、図
４（Ｄ）に示したように、ハイレベルを維持するため、
ＰＭＯＳトランジスタＰ１，Ｐ２はオフ状態を維持す
る。
レベルに維持されるため、図４（Ｃ）に示したように、
ノードＢの信号はローレベルを維持する。よって、ＮＡ
ＮＤゲートＮＤ１の出力により、ノードＣの信号は、図
４（Ｄ）に示したように、ハイレベルを維持するため、
ＰＭＯＳトランジスタＰ１，Ｐ２はオフ状態を維持す
る。
【０００５】次いで、前記ノードＡの信号を受けたイン
バータＩＮ５は、図４（Ｅ）に示したように、出力信号
SAOUT をローレベルに出力する。一方、領域２では、ラ
ッチ機能を有するインバータＩＮ３の駆動能力がメモリ
セルの駆動能力よりも大きいため、図４の領域２中、図
４（Ａ）に示したように、メモリセルから出力するデー
タ信号DATAはハイレベルに遷移されず、インバータＩＮ
１に入力するデータ信号DATAは、ローレベルに維持され
る。かつ、メモリセルの駆動能力がインバータＩＮ４の
駆動能力よりも大きいため、インバータＩＮ２に入力す
るデータ信号DATAB はローレベルに遷移される。
バータＩＮ５は、図４（Ｅ）に示したように、出力信号
SAOUT をローレベルに出力する。一方、領域２では、ラ
ッチ機能を有するインバータＩＮ３の駆動能力がメモリ
セルの駆動能力よりも大きいため、図４の領域２中、図
４（Ａ）に示したように、メモリセルから出力するデー
タ信号DATAはハイレベルに遷移されず、インバータＩＮ
１に入力するデータ信号DATAは、ローレベルに維持され
る。かつ、メモリセルの駆動能力がインバータＩＮ４の
駆動能力よりも大きいため、インバータＩＮ２に入力す
るデータ信号DATAB はローレベルに遷移される。
【０００６】次いで、図４（Ｃ）に示したように、イン
バータＩＮ２の出力によりノードＢの信号がハイレベル
になる。従って、該ノードＢの信号及び既にハイレベル
であるノードＡの信号をそれぞれ受けるＮＡＮＤゲート
ＮＤ１の出力はローレベルになるため、図４（Ｄ）に示
したように、ノードＣの信号はローレベルになる。従っ
て、ノードＣの信号により各ＰＭＯＳトランジスタＰ
１，Ｐ２がターンオンされ、図４（Ａ）に示したよう
に、インバータＩＮ１及びインバータＩＮ３に入力する
データ信号DATA,DATABが全てハイレベルになり、図４
（Ｂ）及び図４（Ｃ）に示すノードＡの信号及びノード
Ｂの信号は、ローレベルになる。
バータＩＮ２の出力によりノードＢの信号がハイレベル
になる。従って、該ノードＢの信号及び既にハイレベル
であるノードＡの信号をそれぞれ受けるＮＡＮＤゲート
ＮＤ１の出力はローレベルになるため、図４（Ｄ）に示
したように、ノードＣの信号はローレベルになる。従っ
て、ノードＣの信号により各ＰＭＯＳトランジスタＰ
１，Ｐ２がターンオンされ、図４（Ａ）に示したよう
に、インバータＩＮ１及びインバータＩＮ３に入力する
データ信号DATA,DATABが全てハイレベルになり、図４
（Ｂ）及び図４（Ｃ）に示すノードＡの信号及びノード
Ｂの信号は、ローレベルになる。
【０００７】これにより、図４（Ｅ）に示したように、
出力信号SAOUT は、インバータＩＮ５によりハイレベル
となって出力される。
出力信号SAOUT は、インバータＩＮ５によりハイレベル
となって出力される。
【０００８】
【発明が解決しようとする課題】然るに、このような従
来のツーポートＳＲＡＭにおいては、メモリセルからの
データ信号を通常にセンシング及び増幅して外部に出力
する通常動作と、メモリセルからのデータ信号をそのま
ま外部に出力するライトスルー動作とを同一の回路構成
で行い、通常動作時にメモリセルからのデータ信号の経
路（Read path ）にセンスアンプが存在せず、通常動作
時にメモリセルから出力するデータ信号DATAはインバー
タＩＮ１を経て出力される。これにより、通常動作時に
出力されるデータ信号DATAの増幅能力が低く、かつ、リ
ードアクセスタイム（Read accesstime）が非常に遅延
される。
来のツーポートＳＲＡＭにおいては、メモリセルからの
データ信号を通常にセンシング及び増幅して外部に出力
する通常動作と、メモリセルからのデータ信号をそのま
ま外部に出力するライトスルー動作とを同一の回路構成
で行い、通常動作時にメモリセルからのデータ信号の経
路（Read path ）にセンスアンプが存在せず、通常動作
時にメモリセルから出力するデータ信号DATAはインバー
タＩＮ１を経て出力される。これにより、通常動作時に
出力されるデータ信号DATAの増幅能力が低く、かつ、リ
ードアクセスタイム（Read accesstime）が非常に遅延
される。
【０００９】該リードアクセスタイムを向上させようと
すると、メモリセルの駆動能力を増加する必要があるた
め、メモリセルの容積が増大する。そこで、本発明は、
このような従来の課題に鑑みてなされたもので、メモリ
セルの容積を増大させることなく、通常動作時の速いリ
ードアクセスタイムを具現化し得るツーポートＳＲＡＭ
を提供することを目的とする。
すると、メモリセルの駆動能力を増加する必要があるた
め、メモリセルの容積が増大する。そこで、本発明は、
このような従来の課題に鑑みてなされたもので、メモリ
セルの容積を増大させることなく、通常動作時の速いリ
ードアクセスタイムを具現化し得るツーポートＳＲＡＭ
を提供することを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載のツーポートＳＲＡＭ
は、メモリセルから出力する一対のデータ信号を受け
て、第１，第２信号及び前記一対のデータ信号のうちの
外部に出力されるデータ信号である第３信号を出力する
ライトスルー部と、通常動作時に、外部から入力するデ
ータライン等化信号により、前記メモリセルから出力す
る一対のデータ信号をそれぞれ等化するデータ等化部
と、前記メモリセルから出力する一対のデータ信号をそ
れぞれセンシングして増幅するセンスアンプと、外部か
ら入力するリードイネーブル信号と、前記ライトスルー
部から出力する第１信号及び第２信号により、通常動作
時は、前記センスアンプの制御信号を発生して前記セン
スアンプを動作させ、ライトスルー動作時は、前記セン
スアンプの制御信号を停止して前記センスアンプを停止
させるスイッチング部と、前記ライトスルー部から出力
する第１信号により、該ライトスルー部の第３信号又は
前記センスアンプの出力信号を選択して、外部に出力す
る出力選択部と、を備えて構成されている。
るため、本発明の請求項１に記載のツーポートＳＲＡＭ
は、メモリセルから出力する一対のデータ信号を受け
て、第１，第２信号及び前記一対のデータ信号のうちの
外部に出力されるデータ信号である第３信号を出力する
ライトスルー部と、通常動作時に、外部から入力するデ
ータライン等化信号により、前記メモリセルから出力す
る一対のデータ信号をそれぞれ等化するデータ等化部
と、前記メモリセルから出力する一対のデータ信号をそ
れぞれセンシングして増幅するセンスアンプと、外部か
ら入力するリードイネーブル信号と、前記ライトスルー
部から出力する第１信号及び第２信号により、通常動作
時は、前記センスアンプの制御信号を発生して前記セン
スアンプを動作させ、ライトスルー動作時は、前記セン
スアンプの制御信号を停止して前記センスアンプを停止
させるスイッチング部と、前記ライトスルー部から出力
する第１信号により、該ライトスルー部の第３信号又は
前記センスアンプの出力信号を選択して、外部に出力す
る出力選択部と、を備えて構成されている。
【００１１】請求項２に記載の発明では、前記ライトス
ルー部は、前記メモリセルから出力する一対のデータ信
号をそれぞれ反転して、前記第３信号及び反転信号をそ
れぞれ出力する第１インバータ及び第２インバータと、
前記第１インバータの第３信号を反転して、再び前記第
１インバータの入力端に出力する第３インバータと、前
記第２インバータの出力信号を反転して、再び前記第２
インバータの入力端に出力する第４インバータと、前記
第１インバータの第３信号と第２インバータの出力信号
とを否定論理積演算して、前記第１信号を出力する第１
ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの第１信号を
反転して、前記第２信号を出力する第５インバータと、
該第５インバータの第２信号がゲート端子に印加され、
電源電圧がソース端子に印加され、ドレイン端子は前記
第１インバータの入力端に接続された第１ＮＭＯＳトラ
ンジスタと、該第１ＮＭＯＳトランジスタのゲート端子
にゲート端子が接続され、電源電圧がソース端子に印加
され、ドレイン端子は前記第２インバータの入力端に接
続された第２ＮＭＯＳトランジスタと、を備えて構成さ
れる。
ルー部は、前記メモリセルから出力する一対のデータ信
号をそれぞれ反転して、前記第３信号及び反転信号をそ
れぞれ出力する第１インバータ及び第２インバータと、
前記第１インバータの第３信号を反転して、再び前記第
１インバータの入力端に出力する第３インバータと、前
記第２インバータの出力信号を反転して、再び前記第２
インバータの入力端に出力する第４インバータと、前記
第１インバータの第３信号と第２インバータの出力信号
とを否定論理積演算して、前記第１信号を出力する第１
ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの第１信号を
反転して、前記第２信号を出力する第５インバータと、
該第５インバータの第２信号がゲート端子に印加され、
電源電圧がソース端子に印加され、ドレイン端子は前記
第１インバータの入力端に接続された第１ＮＭＯＳトラ
ンジスタと、該第１ＮＭＯＳトランジスタのゲート端子
にゲート端子が接続され、電源電圧がソース端子に印加
され、ドレイン端子は前記第２インバータの入力端に接
続された第２ＮＭＯＳトランジスタと、を備えて構成さ
れる。
【００１２】請求項３に記載の発明では、前記データ等
化部は、電源電圧が各ソース端子に印加される第３ＮＭ
ＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、前
記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジ
スタの各ドレイン端子にソース端子及びドレイン端子が
接続され、該ソース端子及びドレイン端子は前記メモリ
セルから出力する一対のデータ信号が印加する第５ＮＭ
ＯＳトランジスタと、を備えて構成され、外部から入力
するデータライン等化信号が、前記第３，第４，第５Ｎ
ＭＯＳトランジスタのゲート端子に共通印加される。
化部は、電源電圧が各ソース端子に印加される第３ＮＭ
ＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、前
記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジ
スタの各ドレイン端子にソース端子及びドレイン端子が
接続され、該ソース端子及びドレイン端子は前記メモリ
セルから出力する一対のデータ信号が印加する第５ＮＭ
ＯＳトランジスタと、を備えて構成され、外部から入力
するデータライン等化信号が、前記第３，第４，第５Ｎ
ＭＯＳトランジスタのゲート端子に共通印加される。
【００１３】請求項４記載の発明では、前記センスアン
プは、前記スイッチング部から出力する制御信号によ
り、前記メモリセルから出力する一対のデータ信号を両
端子にそれぞれ入力し、センシング及び増幅して出力す
るＯＰアンプから構成される。請求項５に記載の発明で
は、前記スイッチング部は、前記ライトスルー部から出
力する第１信号と外部から入力するリードイネーブル信
号とを否定論理積演算する第２ＮＡＮＤゲートと、該第
２ＮＡＮＤゲートの出力信号により、前記メモリセルか
ら出力するデータ信号を予め増幅させて、前記センスア
ンプに出力するプリアンプ部と、外部から入力するリー
ドイネーブル信号を反転して出力する第６インバータ
と、該第６インバータの出力信号と、前記ライトスルー
部から出力する第２信号とを否定論理和演算するＮＯＲ
ゲートと、該ＮＯＲゲートの出力信号がゲート端子に印
加され、接地電圧がソース端子に印加され、ドレイン端
子が前記センスアンプと接続され、前記センスアンプの
制御信号を発生する第６ＮＭＯＳトランジスタと、を備
えて構成される。
プは、前記スイッチング部から出力する制御信号によ
り、前記メモリセルから出力する一対のデータ信号を両
端子にそれぞれ入力し、センシング及び増幅して出力す
るＯＰアンプから構成される。請求項５に記載の発明で
は、前記スイッチング部は、前記ライトスルー部から出
力する第１信号と外部から入力するリードイネーブル信
号とを否定論理積演算する第２ＮＡＮＤゲートと、該第
２ＮＡＮＤゲートの出力信号により、前記メモリセルか
ら出力するデータ信号を予め増幅させて、前記センスア
ンプに出力するプリアンプ部と、外部から入力するリー
ドイネーブル信号を反転して出力する第６インバータ
と、該第６インバータの出力信号と、前記ライトスルー
部から出力する第２信号とを否定論理和演算するＮＯＲ
ゲートと、該ＮＯＲゲートの出力信号がゲート端子に印
加され、接地電圧がソース端子に印加され、ドレイン端
子が前記センスアンプと接続され、前記センスアンプの
制御信号を発生する第６ＮＭＯＳトランジスタと、を備
えて構成される。
【００１４】請求項６に記載の発明では、前記プリアン
プ部は、前記第２ＮＡＮＤゲートの出力信号がゲート端
子に印加され、接地電圧がソース端子に印加される第１
ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタ
のドレイン端子に各ソース端子が接続され、各ドレイン
端子とゲート端子とが相互交叉して連結された第７ＮＭ
ＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を
備えて構成され、前記第７ＮＭＯＳトランジスタのドレ
イン端子の出力信号は、前記メモリセルから出力する一
対のデータ信号のうちの一方のデータ信号と共に、前記
センスアンプのプラス端子（＋）に印加し、前記第８Ｎ
ＭＯＳトランジスタのドレイン端子の出力信号は、前記
メモリセルから出力する一対のデータ信号のうちの他方
のデータ信号と共に、前記センスアンプのマイナス端子
（−）に印加する。
プ部は、前記第２ＮＡＮＤゲートの出力信号がゲート端
子に印加され、接地電圧がソース端子に印加される第１
ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタ
のドレイン端子に各ソース端子が接続され、各ドレイン
端子とゲート端子とが相互交叉して連結された第７ＮＭ
ＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を
備えて構成され、前記第７ＮＭＯＳトランジスタのドレ
イン端子の出力信号は、前記メモリセルから出力する一
対のデータ信号のうちの一方のデータ信号と共に、前記
センスアンプのプラス端子（＋）に印加し、前記第８Ｎ
ＭＯＳトランジスタのドレイン端子の出力信号は、前記
メモリセルから出力する一対のデータ信号のうちの他方
のデータ信号と共に、前記センスアンプのマイナス端子
（−）に印加する。
【００１５】請求項７に記載の発明では、前記出力選択
部は、前記ライトスルー部から出力する第１信号を順次
遅延させる第７インバータ及び第８インバータと、該第
８インバータからの遅延された第１信号により、前記ラ
イトスルー部から出力する第３信号を伝送する第１伝送
器と、前記第８インバータからの遅延された第１信号に
より、前記センスアンプからの出力信号を伝送する第２
伝送器と、前記第１伝送器又は第２伝送器から出力する
信号を反転して外部に出力する第９インバータと、を備
えて構成される。
部は、前記ライトスルー部から出力する第１信号を順次
遅延させる第７インバータ及び第８インバータと、該第
８インバータからの遅延された第１信号により、前記ラ
イトスルー部から出力する第３信号を伝送する第１伝送
器と、前記第８インバータからの遅延された第１信号に
より、前記センスアンプからの出力信号を伝送する第２
伝送器と、前記第１伝送器又は第２伝送器から出力する
信号を反転して外部に出力する第９インバータと、を備
えて構成される。
【００１６】請求項８に記載の発明では、前記第１伝送
器は、前記第８インバータからの遅延された第１信号を
反転して出力する第１０インバータと、該第１０インバ
ータの出力信号がゲート端子に印加され、ソース端子に
は前記ライトスルー部から出力する第３信号が印加さ
れ、ドレイン端子は前記第９インバータの入力端に接続
された第９ＮＭＯＳトランジスタと、前記第８インバー
タからの遅延された第１信号がゲート端子に印加され、
ソース端子には前記ライトスルー部から出力する第３信
号が印加され、ドレイン端子は前記第９インバータの入
力端に接続された第２ＰＭＯＳトランジスタと、を備え
て構成され、前記第２伝送器は、前記第８インバータか
らの遅延された第１信号を反転して出力する第１１イン
バータと、該第１１インバータの出力信号がゲート端子
に印加され、ソース端子には前記センスアンプの出力信
号が印加され、ドレイン端子は前記第９インバータの入
力端に接続された第３ＰＭＯＳトランジスタと、前記第
８インバータからの遅延された第１信号がゲート端子に
印加され、ソース端子には前記センスアンプの出力信号
が印加され、ドレイン端子は前記第９インバータの入力
端に接続された第１０ＮＭＯＳトランジスタと、を備え
て構成される。
器は、前記第８インバータからの遅延された第１信号を
反転して出力する第１０インバータと、該第１０インバ
ータの出力信号がゲート端子に印加され、ソース端子に
は前記ライトスルー部から出力する第３信号が印加さ
れ、ドレイン端子は前記第９インバータの入力端に接続
された第９ＮＭＯＳトランジスタと、前記第８インバー
タからの遅延された第１信号がゲート端子に印加され、
ソース端子には前記ライトスルー部から出力する第３信
号が印加され、ドレイン端子は前記第９インバータの入
力端に接続された第２ＰＭＯＳトランジスタと、を備え
て構成され、前記第２伝送器は、前記第８インバータか
らの遅延された第１信号を反転して出力する第１１イン
バータと、該第１１インバータの出力信号がゲート端子
に印加され、ソース端子には前記センスアンプの出力信
号が印加され、ドレイン端子は前記第９インバータの入
力端に接続された第３ＰＭＯＳトランジスタと、前記第
８インバータからの遅延された第１信号がゲート端子に
印加され、ソース端子には前記センスアンプの出力信号
が印加され、ドレイン端子は前記第９インバータの入力
端に接続された第１０ＮＭＯＳトランジスタと、を備え
て構成される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施形態のツーポートＳＲ
ＡＭは、図１に示したように、外部のメモリセルから出
力する一対のデータ信号DATA,DATABを受けて、第１，第
２信号Ｓ１，Ｓ２及び前記一対のデータ信号のうちの外
部に出力されるデータ信号である第３信号Ｓ３を出力す
るライトスルー部（Write through unit）１０と、通常
動作時に、外部から入力するデータライン等化信号DLEQ
により、メモリセルから出力する一対のデータ信号DAT
A,DATABをそれぞれ等化するデータ等化部（Data equali
zer）２０と、前記メモリセルから出力する一対のデー
タ信号DATA,DATABをそれぞれセンシングして増幅するセ
ンスアンプ（Sense amplifier ）３０と、外部から入力
するリードイネーブル（read enable ）信号REと、前記
ライトスルー部１０から出力する第１信号Ｓ１及び第２
信号Ｓ２により、メモリセルから出力してセンスアンプ
３０に入力するデータ信号DATA,DATABをそれぞれ予め増
幅すると共に、通常動作時は、前記センスアンプ３０の
制御信号であるイネーブル信号を発生して前記センスア
ンプ３０を動作させ、ライトスルー動作時は、前記イネ
ーブル信号を停止して前記センスアンプ３０を停止させ
て、前記センスアンプ３０のイネーブル状態を決定する
スイッチング部４０と、前記ライトスルー部１０から出
力する第１信号Ｓ１により、該ライトスルー部１０の第
３信号Ｓ３又は前記センスアンプ３０の出力信号を選択
して、外部に出力する出力選択部５０と、を備えて構成
されている。
て図面を用いて説明する。本実施形態のツーポートＳＲ
ＡＭは、図１に示したように、外部のメモリセルから出
力する一対のデータ信号DATA,DATABを受けて、第１，第
２信号Ｓ１，Ｓ２及び前記一対のデータ信号のうちの外
部に出力されるデータ信号である第３信号Ｓ３を出力す
るライトスルー部（Write through unit）１０と、通常
動作時に、外部から入力するデータライン等化信号DLEQ
により、メモリセルから出力する一対のデータ信号DAT
A,DATABをそれぞれ等化するデータ等化部（Data equali
zer）２０と、前記メモリセルから出力する一対のデー
タ信号DATA,DATABをそれぞれセンシングして増幅するセ
ンスアンプ（Sense amplifier ）３０と、外部から入力
するリードイネーブル（read enable ）信号REと、前記
ライトスルー部１０から出力する第１信号Ｓ１及び第２
信号Ｓ２により、メモリセルから出力してセンスアンプ
３０に入力するデータ信号DATA,DATABをそれぞれ予め増
幅すると共に、通常動作時は、前記センスアンプ３０の
制御信号であるイネーブル信号を発生して前記センスア
ンプ３０を動作させ、ライトスルー動作時は、前記イネ
ーブル信号を停止して前記センスアンプ３０を停止させ
て、前記センスアンプ３０のイネーブル状態を決定する
スイッチング部４０と、前記ライトスルー部１０から出
力する第１信号Ｓ１により、該ライトスルー部１０の第
３信号Ｓ３又は前記センスアンプ３０の出力信号を選択
して、外部に出力する出力選択部５０と、を備えて構成
されている。
【００１８】前記ライトスルー部１０は、メモリセルか
ら出力する一対のデータ信号DATA,DATABをそれぞれ反転
して、前記第３信号及び反転信号をそれぞれ出力する第
１インバータＩＮ１１及び第２インバータＩＮ１２と、
前記第１インバータＩＮ１１の第３信号を反転して、再
び前記第１インバータＩＮ１１の入力端に出力する第３
インバータＩＮ１３と、前記第２インバータＩＮ１２の
出力信号を反転して、再び前記第２インバータＩＮ１２
の入力端に出力する第４インバータＩＮ１４と、前記第
１インバータＩＮ１１の第３信号と第２インバータＩＮ
１２の出力信号とを否定論理積演算して、前記第１信号
を出力する第１ＮＡＮＤゲートＮＤ１１と、該第１ＮＡ
ＮＤゲートＮＤ１１の第１信号を反転して、前記第２信
号を出力する第５インバータＩＮ１５と、該第５インバ
ータＩＮ１５の第２信号がゲート端子に印加され、電源
電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前
記第１インバータＩＮ１１の入力端に接続された第１Ｎ
ＭＯＳトランジスタＮＭ１１と、該第１ＮＭＯＳトラン
ジスタＮＭ１１のゲート端子にゲート端子が接続され、
電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子
は前記第２インバータＩＮ１２の入力端に接続された第
２ＮＭＯＳトランジスタＮＭ１２と、を備えて構成され
ている。
ら出力する一対のデータ信号DATA,DATABをそれぞれ反転
して、前記第３信号及び反転信号をそれぞれ出力する第
１インバータＩＮ１１及び第２インバータＩＮ１２と、
前記第１インバータＩＮ１１の第３信号を反転して、再
び前記第１インバータＩＮ１１の入力端に出力する第３
インバータＩＮ１３と、前記第２インバータＩＮ１２の
出力信号を反転して、再び前記第２インバータＩＮ１２
の入力端に出力する第４インバータＩＮ１４と、前記第
１インバータＩＮ１１の第３信号と第２インバータＩＮ
１２の出力信号とを否定論理積演算して、前記第１信号
を出力する第１ＮＡＮＤゲートＮＤ１１と、該第１ＮＡ
ＮＤゲートＮＤ１１の第１信号を反転して、前記第２信
号を出力する第５インバータＩＮ１５と、該第５インバ
ータＩＮ１５の第２信号がゲート端子に印加され、電源
電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前
記第１インバータＩＮ１１の入力端に接続された第１Ｎ
ＭＯＳトランジスタＮＭ１１と、該第１ＮＭＯＳトラン
ジスタＮＭ１１のゲート端子にゲート端子が接続され、
電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子
は前記第２インバータＩＮ１２の入力端に接続された第
２ＮＭＯＳトランジスタＮＭ１２と、を備えて構成され
ている。
【００１９】前記データ等化部２０は、電源電圧Ｖｃｃ
が各ソース端子に印加される第３ＮＭＯＳトランジスタ
ＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４と、該
第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳト
ランジスタＮＭ１４の各ドレイン端子にソース端子及び
ドレイン端子が接続され、該ソース端子及びドレイン端
子はメモリセルから出力する一対のデータ信号DATA,DAT
ABが印加する第５ＮＭＯＳトランジスタＮＭ１５と、を
備えて構成され、外部から入力するデータライン等化信
号DLEQが、前記第３，第４，第５ＮＭＯＳトランジスタ
ＮＭ１３，ＮＭ１４，ＮＭ１５のゲート端子に共通印加
するようになっている。
が各ソース端子に印加される第３ＮＭＯＳトランジスタ
ＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４と、該
第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳト
ランジスタＮＭ１４の各ドレイン端子にソース端子及び
ドレイン端子が接続され、該ソース端子及びドレイン端
子はメモリセルから出力する一対のデータ信号DATA,DAT
ABが印加する第５ＮＭＯＳトランジスタＮＭ１５と、を
備えて構成され、外部から入力するデータライン等化信
号DLEQが、前記第３，第４，第５ＮＭＯＳトランジスタ
ＮＭ１３，ＮＭ１４，ＮＭ１５のゲート端子に共通印加
するようになっている。
【００２０】前記センスアンプ３０は、前記スイッチン
グ部４０から出力するイネーブル信号により、メモリセ
ルから出力する一対のデータ信号DATA,DATABを両端子に
それぞれ入力し、センシング及び増幅して出力するＯＰ
アンプＯＰから構成されている。前記スイッチング部４
０は、前記ライトスルー部１０から出力する第１信号Ｓ
１と外部から入力するリードイネーブル信号REとを否定
論理積演算する第２ＮＡＮＤゲートＮＤ１２と、該第２
ＮＡＮＤゲートＮＤ１２の出力信号により、メモリセル
から出力するデータ信号DATA,DATABを予め増幅するプリ
アンプ部４１と、外部から入力するリードイネーブル信
号REを反転して出力する第６インバータＩＮ６と、該第
６インバータＩＮ６の出力信号とライトスルー部１０か
ら出力する第２信号Ｓ２とを否定論理和演算するＮＯＲ
ゲートＮＯＲ１１と、該ＮＯＲゲートＮＯＲ１１の出力
信号がゲート端子に印加され、接地電圧Ｖｓｓがソース
端子に印加され、ドレイン端子がセンスアンプ３０と接
続され、前記イネーブル信号を発生する第６ＮＭＯＳト
ランジスタＮＭ１６と、を備えて構成されている。
グ部４０から出力するイネーブル信号により、メモリセ
ルから出力する一対のデータ信号DATA,DATABを両端子に
それぞれ入力し、センシング及び増幅して出力するＯＰ
アンプＯＰから構成されている。前記スイッチング部４
０は、前記ライトスルー部１０から出力する第１信号Ｓ
１と外部から入力するリードイネーブル信号REとを否定
論理積演算する第２ＮＡＮＤゲートＮＤ１２と、該第２
ＮＡＮＤゲートＮＤ１２の出力信号により、メモリセル
から出力するデータ信号DATA,DATABを予め増幅するプリ
アンプ部４１と、外部から入力するリードイネーブル信
号REを反転して出力する第６インバータＩＮ６と、該第
６インバータＩＮ６の出力信号とライトスルー部１０か
ら出力する第２信号Ｓ２とを否定論理和演算するＮＯＲ
ゲートＮＯＲ１１と、該ＮＯＲゲートＮＯＲ１１の出力
信号がゲート端子に印加され、接地電圧Ｖｓｓがソース
端子に印加され、ドレイン端子がセンスアンプ３０と接
続され、前記イネーブル信号を発生する第６ＮＭＯＳト
ランジスタＮＭ１６と、を備えて構成されている。
【００２１】前記プリアンプ部４１は、前記第２ＮＡＮ
ＤゲートＮＤ１２の出力信号がゲート端子に印加され、
接地電圧Ｖｓｓがソース端子に印加される第１ＰＭＯＳ
トランジスタＰＭ１１と、該第１ＰＭＯＳトランジスタ
ＰＭ１１のドレイン端子に各ソース端子が並列接続さ
れ、各ドレイン端子とゲート端子とが相互交叉して連結
された第７ＮＭＯＳトランジスタＮＭ１７及び第８ＮＭ
ＯＳトランジスタＮＭ１８と、を備えて構成され、該第
７ＮＭＯＳトランジスタＮＭ１７のドレイン端子の出力
信号は、メモリセルから出力する一対のデータ信号DAT
A,DATABのうちの一方のデータ信号DATAと共に、センス
アンプ３０のプラス端子（＋）に印加し、前記第８ＮＭ
ＯＳトランジスタＮＭ１８のドレイン端子の出力信号
は、メモリセルから出力する一対のデータ信号DATA,DAT
ABのうちの他方のデータ信号DATAB と共に、センスアン
プ３０のマイナス端子（−）に印加するようになってい
る。
ＤゲートＮＤ１２の出力信号がゲート端子に印加され、
接地電圧Ｖｓｓがソース端子に印加される第１ＰＭＯＳ
トランジスタＰＭ１１と、該第１ＰＭＯＳトランジスタ
ＰＭ１１のドレイン端子に各ソース端子が並列接続さ
れ、各ドレイン端子とゲート端子とが相互交叉して連結
された第７ＮＭＯＳトランジスタＮＭ１７及び第８ＮＭ
ＯＳトランジスタＮＭ１８と、を備えて構成され、該第
７ＮＭＯＳトランジスタＮＭ１７のドレイン端子の出力
信号は、メモリセルから出力する一対のデータ信号DAT
A,DATABのうちの一方のデータ信号DATAと共に、センス
アンプ３０のプラス端子（＋）に印加し、前記第８ＮＭ
ＯＳトランジスタＮＭ１８のドレイン端子の出力信号
は、メモリセルから出力する一対のデータ信号DATA,DAT
ABのうちの他方のデータ信号DATAB と共に、センスアン
プ３０のマイナス端子（−）に印加するようになってい
る。
【００２２】前記出力選択部５０は、前記ライトスルー
部１０から出力する第１信号Ｓ１を順次遅延させる第７
インバータＩＮ１７及び第８インバータＩＮ１８と、該
第８インバータＩＮ８からの順次遅延された第１信号Ｓ
１により、前記ライトスルー部１０から出力する第３信
号Ｓ３を伝送する第１伝送器５１と、前記第８インバー
タＩＮ８からの順次遅延された第１信号Ｓ１により、前
記センスアンプ３０から出力する信号を伝送する第２伝
送器５２と、前記第１伝送器５１又は第２伝送器５２か
ら出力する信号を反転して外部に出力する第９インバー
タＩＮ１９と、を備えて構成されている。
部１０から出力する第１信号Ｓ１を順次遅延させる第７
インバータＩＮ１７及び第８インバータＩＮ１８と、該
第８インバータＩＮ８からの順次遅延された第１信号Ｓ
１により、前記ライトスルー部１０から出力する第３信
号Ｓ３を伝送する第１伝送器５１と、前記第８インバー
タＩＮ８からの順次遅延された第１信号Ｓ１により、前
記センスアンプ３０から出力する信号を伝送する第２伝
送器５２と、前記第１伝送器５１又は第２伝送器５２か
ら出力する信号を反転して外部に出力する第９インバー
タＩＮ１９と、を備えて構成されている。
【００２３】前記第１伝送器５１は、第８インバータＩ
Ｎ８からの順次遅延された第１信号Ｓ１を反転する第１
０インバータＩＮ２０と、該第１０インバータＩＮ２０
の出力信号がゲート端子に印加され、ソース端子にはラ
イトスルー部１０から出力する第３信号Ｓ３が印加さ
れ、ドレイン端子は前記第９インバータＩＮ１９の入力
端に接続された第９ＮＭＯＳトランジスタＮＭ１９と、
第８インバータＩＮ８からの順次遅延された第１信号Ｓ
１がゲート端子に印加され、ソース端子には前記ライト
スルー部１０から出力する第３信号Ｓ３が印加され、ド
レイン端子は前記第９インバータＩＮ１９の入力端に接
続された第２ＰＭＯＳトランジスタＰＭ１２と、を備え
て構成されている。
Ｎ８からの順次遅延された第１信号Ｓ１を反転する第１
０インバータＩＮ２０と、該第１０インバータＩＮ２０
の出力信号がゲート端子に印加され、ソース端子にはラ
イトスルー部１０から出力する第３信号Ｓ３が印加さ
れ、ドレイン端子は前記第９インバータＩＮ１９の入力
端に接続された第９ＮＭＯＳトランジスタＮＭ１９と、
第８インバータＩＮ８からの順次遅延された第１信号Ｓ
１がゲート端子に印加され、ソース端子には前記ライト
スルー部１０から出力する第３信号Ｓ３が印加され、ド
レイン端子は前記第９インバータＩＮ１９の入力端に接
続された第２ＰＭＯＳトランジスタＰＭ１２と、を備え
て構成されている。
【００２４】前記第２伝送器５２は、第８インバータＩ
Ｎ８からの順次遅延された第１信号Ｓ１を反転して出力
する第１１インバータＩＮ２１と、該第１１インバータ
ＩＮ２１の出力信号がゲート端子に印加され、ソース端
子にはセンスアンプ３０の出力信号が印加され、ドレイ
ン端子は前記第９インバータＩＮ１９の入力端に接続さ
れた第３ＰＭＯＳトランジスタＰＭ１３と、第８インバ
ータＩＮ８からの順次遅延された第１信号Ｓ１がゲート
端子に印加され、ソース端子にはセンスアンプ３０の出
力信号が印加され、ドレイン端子は前記第９インバータ
ＩＮ１９の入力端に接続された第１０ＮＭＯＳトランジ
スタＮＭ２０と、を備えて構成されている。
Ｎ８からの順次遅延された第１信号Ｓ１を反転して出力
する第１１インバータＩＮ２１と、該第１１インバータ
ＩＮ２１の出力信号がゲート端子に印加され、ソース端
子にはセンスアンプ３０の出力信号が印加され、ドレイ
ン端子は前記第９インバータＩＮ１９の入力端に接続さ
れた第３ＰＭＯＳトランジスタＰＭ１３と、第８インバ
ータＩＮ８からの順次遅延された第１信号Ｓ１がゲート
端子に印加され、ソース端子にはセンスアンプ３０の出
力信号が印加され、ドレイン端子は前記第９インバータ
ＩＮ１９の入力端に接続された第１０ＮＭＯＳトランジ
スタＮＭ２０と、を備えて構成されている。
【００２５】以下、このように構成された本実施形態の
ツーポートＳＲＡＭについて、図１及び図２を用いて説
明する。図２に示したように、各信号タイミングを、外
部から入力するデータライン等化信号DLEQが変化され
て、通常動作が行われる領域１及び領域２と、外部から
入力するデータライン等化信号DLEQが変化されず、デー
タ信号DATA,DATABのみが変化して、ライトスルー動作が
行われる領域３とに区分して説明する。
ツーポートＳＲＡＭについて、図１及び図２を用いて説
明する。図２に示したように、各信号タイミングを、外
部から入力するデータライン等化信号DLEQが変化され
て、通常動作が行われる領域１及び領域２と、外部から
入力するデータライン等化信号DLEQが変化されず、デー
タ信号DATA,DATABのみが変化して、ライトスルー動作が
行われる領域３とに区分して説明する。
【００２６】先ず、図２に示した領域１及び領域２の通
常動作について説明する。即ち、外部から、図２（Ｃ）
に示したようなデータライン等化信号DLEQがハイレベル
に入力すると、データ等化部２０の第３〜第５ＮＭＯＳ
トランジスタＮＭ１３〜ＮＭ１５がターンオンして、図
２（Ｂ）に示したように、メモリセル（図示されず）か
ら入力するデータ信号DATA,DATABをハイレベルに等化さ
せる。前記データライン等化信号DLEQがローレベルに遷
移すると、該データ信号DATA,DATABは、センスアンプ３
０によりセンシング及び増幅されて出力する。
常動作について説明する。即ち、外部から、図２（Ｃ）
に示したようなデータライン等化信号DLEQがハイレベル
に入力すると、データ等化部２０の第３〜第５ＮＭＯＳ
トランジスタＮＭ１３〜ＮＭ１５がターンオンして、図
２（Ｂ）に示したように、メモリセル（図示されず）か
ら入力するデータ信号DATA,DATABをハイレベルに等化さ
せる。前記データライン等化信号DLEQがローレベルに遷
移すると、該データ信号DATA,DATABは、センスアンプ３
０によりセンシング及び増幅されて出力する。
【００２７】即ち、メモリセルからデータ信号DATAがハ
イレベルからローレベルに変化されて入力し、データ信
号DATAB がハイレベルに入力すると、ライトスルー部１
０の第１インバータＩＮ１１及び第２インバータＩＮ１
２により、ノードＤの信号及びノードＥの信号は、図２
（Ｄ）及び図２（Ｅ）に示したように、それぞれハイレ
ベル及びローレベルになる。従って、第１ＮＡＮＤゲー
トＮＤ１１の出力により、図２（Ｆ）に示したノードＦ
の第１信号Ｓ１はハイレベルに維持される。
イレベルからローレベルに変化されて入力し、データ信
号DATAB がハイレベルに入力すると、ライトスルー部１
０の第１インバータＩＮ１１及び第２インバータＩＮ１
２により、ノードＤの信号及びノードＥの信号は、図２
（Ｄ）及び図２（Ｅ）に示したように、それぞれハイレ
ベル及びローレベルになる。従って、第１ＮＡＮＤゲー
トＮＤ１１の出力により、図２（Ｆ）に示したノードＦ
の第１信号Ｓ１はハイレベルに維持される。
【００２８】該ノードＦの第１信号Ｓ１は、出力選択部
５０内の第７，８インバータＩＮ１７，ＩＮ１８により
順次遅延され、第１伝送器５１に印加されると、該第１
伝送器５１はターンオフされる。即ち、図２（Ｈ）に示
すような、ハイレベルのノードＨの信号により、第１伝
送器５１の第９ＮＭＯＳトランジスタＮＭ１９及び第２
ＰＭＯＳトランジスタＰＭ１２がターンオフされるた
め、ライトスルー部１０のノードＤの信号（第３信号Ｓ
３）は、第１伝送器５１を通過することができない。
５０内の第７，８インバータＩＮ１７，ＩＮ１８により
順次遅延され、第１伝送器５１に印加されると、該第１
伝送器５１はターンオフされる。即ち、図２（Ｈ）に示
すような、ハイレベルのノードＨの信号により、第１伝
送器５１の第９ＮＭＯＳトランジスタＮＭ１９及び第２
ＰＭＯＳトランジスタＰＭ１２がターンオフされるた
め、ライトスルー部１０のノードＤの信号（第３信号Ｓ
３）は、第１伝送器５１を通過することができない。
【００２９】一方、ノードＦの第１信号Ｓ１が、出力選
択部５０内の第７，８インバータＩＮ１７，ＩＮ１８に
より順次遅延され、第２伝送器５２に印加されると、該
第２伝送器５２はターンオンされる。即ち、ハイレベル
のノードＨの信号により、第２伝送器５２の第３ＰＭＯ
ＳトランジスタＰＭ１３及び第１０ＮＭＯＳトランジス
タＮＭ２０がターンオンされ、前記センスアンプ３０の
出力信号（ノードＪの信号）はノードＫに伝達される。
択部５０内の第７，８インバータＩＮ１７，ＩＮ１８に
より順次遅延され、第２伝送器５２に印加されると、該
第２伝送器５２はターンオンされる。即ち、ハイレベル
のノードＨの信号により、第２伝送器５２の第３ＰＭＯ
ＳトランジスタＰＭ１３及び第１０ＮＭＯＳトランジス
タＮＭ２０がターンオンされ、前記センスアンプ３０の
出力信号（ノードＪの信号）はノードＫに伝達される。
【００３０】このとき、図２（Ｆ）に示すような、前記
ライトスルー部１０のハイレベルのノードＦの信号によ
り、図２（Ｇ）に示すように、ノードＧの信号はローレ
ベルになるため、第１，第２ＮＭＯＳトランジスタＮＭ
１１，ＮＭ１２は、それぞれターンオフし、データ信号
DATA,DATABには影響を与えない。一方、前記スイッチン
グ部４０の第１ＮＯＲゲートＮＯＲ１１は、前記ノード
Ｇの信号（第２信号Ｓ２）と、外部から入力して第６イ
ンバータＩＮ１６で反転されたリードイネーブル信号RE
とを否定論理和演算して出力する。このとき、前記ノー
ドＧの信号はローレベルであり、リードイネーブル信号
REは常にハイレベルであるため、前記第１ＮＯＲゲート
ＮＯＲ１１の出力（ノードＩの信号）は、図２（Ｉ）に
示すように、ハイレベルになる。
ライトスルー部１０のハイレベルのノードＦの信号によ
り、図２（Ｇ）に示すように、ノードＧの信号はローレ
ベルになるため、第１，第２ＮＭＯＳトランジスタＮＭ
１１，ＮＭ１２は、それぞれターンオフし、データ信号
DATA,DATABには影響を与えない。一方、前記スイッチン
グ部４０の第１ＮＯＲゲートＮＯＲ１１は、前記ノード
Ｇの信号（第２信号Ｓ２）と、外部から入力して第６イ
ンバータＩＮ１６で反転されたリードイネーブル信号RE
とを否定論理和演算して出力する。このとき、前記ノー
ドＧの信号はローレベルであり、リードイネーブル信号
REは常にハイレベルであるため、前記第１ＮＯＲゲート
ＮＯＲ１１の出力（ノードＩの信号）は、図２（Ｉ）に
示すように、ハイレベルになる。
【００３１】該第１ＮＯＲゲートＮＯＲ１１の出力によ
り、第６ＮＭＯＳトランジスタＮＭ１６はターンオンさ
れてローレベルのイネーブル信号を出力する。該第６Ｎ
ＭＯＳトランジスタＮＭ１６のイネーブル信号により、
センスアンプ３０がイネーブルされて、増幅動作を行
う。前記スイッチング部４０の第２ＮＡＮＤゲートＮＤ
１２は、外部から入力するリードイネーブル信号REとラ
イトスルー部１０のノードＦの信号（第１信号Ｓ１）と
を否定論理積演算して出力する。このとき、ノードＦの
信号がハイレベルであり、リードイネーブル信号REがハ
イレベルであるため、第２ＮＡＮＤゲートＮＤ１２の出
力信号は、ローレベルになる。
り、第６ＮＭＯＳトランジスタＮＭ１６はターンオンさ
れてローレベルのイネーブル信号を出力する。該第６Ｎ
ＭＯＳトランジスタＮＭ１６のイネーブル信号により、
センスアンプ３０がイネーブルされて、増幅動作を行
う。前記スイッチング部４０の第２ＮＡＮＤゲートＮＤ
１２は、外部から入力するリードイネーブル信号REとラ
イトスルー部１０のノードＦの信号（第１信号Ｓ１）と
を否定論理積演算して出力する。このとき、ノードＦの
信号がハイレベルであり、リードイネーブル信号REがハ
イレベルであるため、第２ＮＡＮＤゲートＮＤ１２の出
力信号は、ローレベルになる。
【００３２】従って、プリアンプ部４１の第１ＰＭＯＳ
トランジスタＰＭ１１がターンオンして、センスアンプ
３０に入力するデータ信号DATA,DATABを予め増幅させ
る。このような該プリアンプ４１の前段増幅動作は、セ
ンスアンプ３０のセンシング動作が良好に行われるよう
に、データ信号DATAとデータ信号DATAB との電位差を増
加させる役割を行う。
トランジスタＰＭ１１がターンオンして、センスアンプ
３０に入力するデータ信号DATA,DATABを予め増幅させ
る。このような該プリアンプ４１の前段増幅動作は、セ
ンスアンプ３０のセンシング動作が良好に行われるよう
に、データ信号DATAとデータ信号DATAB との電位差を増
加させる役割を行う。
【００３３】次いで、前記センスアンプ３０でセンシン
グ及び増幅された信号が、前述のように、出力選択部５
０の第２伝送器５２及び第９インバータＩＮ１９を経て
外部に出力される。該センスアンプ３０の出力信号は、
入力するデータ信号DATAとデータ信号DATAB とが相違す
るとき、データ信号DATAに応じた信号で出力される。そ
の後、外部から印加する前記データライン等化信号DLEQ
がローレベルからハイレベルに遷移されると、前記デー
タ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１
３〜ＮＭ１５がターンオンし、図２（Ｂ）に示したよう
に、メモリセルから入力するデータ信号DATA,DATABをハ
イレベルに等化させ、該データライン等化信号DLEQがハ
イレベルからローレベルに遷移されると、データ信号DA
TA,DATABはセンスアンプ３０によりセンシング及び増幅
されて出力する。
グ及び増幅された信号が、前述のように、出力選択部５
０の第２伝送器５２及び第９インバータＩＮ１９を経て
外部に出力される。該センスアンプ３０の出力信号は、
入力するデータ信号DATAとデータ信号DATAB とが相違す
るとき、データ信号DATAに応じた信号で出力される。そ
の後、外部から印加する前記データライン等化信号DLEQ
がローレベルからハイレベルに遷移されると、前記デー
タ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１
３〜ＮＭ１５がターンオンし、図２（Ｂ）に示したよう
に、メモリセルから入力するデータ信号DATA,DATABをハ
イレベルに等化させ、該データライン等化信号DLEQがハ
イレベルからローレベルに遷移されると、データ信号DA
TA,DATABはセンスアンプ３０によりセンシング及び増幅
されて出力する。
【００３４】このような前記センスアンプ３０及び前記
スイッチング部４０は、メモリセルからデータ信号DATA
がハイレベルに維持され、データ信号DATAB がローレベ
ルに変化されて入力すると、前述したように、データ信
号DATAがローレベル、データ信号DATAB がハイレベルに
入力する場合と同様な動作を行い、前記センスアンプ３
０の出力信号は、図２（Ｊ）に示したように、ローレベ
ルからハイレベルに遷移されて出力する。従って、図２
（Ｋ）に示したように、ノードＫの信号はハイレベルに
なる。
スイッチング部４０は、メモリセルからデータ信号DATA
がハイレベルに維持され、データ信号DATAB がローレベ
ルに変化されて入力すると、前述したように、データ信
号DATAがローレベル、データ信号DATAB がハイレベルに
入力する場合と同様な動作を行い、前記センスアンプ３
０の出力信号は、図２（Ｊ）に示したように、ローレベ
ルからハイレベルに遷移されて出力する。従って、図２
（Ｋ）に示したように、ノードＫの信号はハイレベルに
なる。
【００３５】次に、図２に示した領域３のライトスルー
動作について説明する。先ず、図２（Ｃ）に示したよう
に、データライン等化信号DLEQは変化がなく、メモリセ
ルから出力するデータ信号DATAは、図２（Ｂ）に示した
ように、ハイレベルからローレベルに遷移される。従っ
て、第１インバータＩＮ１１により、ノードＤの出力
は、図２（Ｄ）に示したように、ハイレベルに遷移さ
れ、第３インバータＩＮ１３の出力信号がハイレベルに
維持された状態で、図２（Ｆ）に示したように、第１Ｎ
ＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）は
ローレベルになる。このとき、出力を制御するノードＨ
の信号は、ノードＦの信号によりローレベルに変化され
て、ノードＤの信号が第１伝送器５１を経てノードＫに
伝送され、第９インバータＩＮ１９を介して外部に出力
される。
動作について説明する。先ず、図２（Ｃ）に示したよう
に、データライン等化信号DLEQは変化がなく、メモリセ
ルから出力するデータ信号DATAは、図２（Ｂ）に示した
ように、ハイレベルからローレベルに遷移される。従っ
て、第１インバータＩＮ１１により、ノードＤの出力
は、図２（Ｄ）に示したように、ハイレベルに遷移さ
れ、第３インバータＩＮ１３の出力信号がハイレベルに
維持された状態で、図２（Ｆ）に示したように、第１Ｎ
ＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）は
ローレベルになる。このとき、出力を制御するノードＨ
の信号は、ノードＦの信号によりローレベルに変化され
て、ノードＤの信号が第１伝送器５１を経てノードＫに
伝送され、第９インバータＩＮ１９を介して外部に出力
される。
【００３６】第１ＮＡＮＤゲートＮＤ１１の出力信号
（ノードＦの信号）がローレベルになると、図２（Ｇ）
に示したように、第５インバータＩＮ１５の出力信号
（ノードＧの信号）はハイレベルになり、該ノードＧの
信号により第１ＮＯＲゲートＮＯＲ１１の出力信号（ノ
ードＩの信号）もローレベルになって、センスアンプ３
０はターンオフされる。次いで、前記第１ＮＡＮＤゲー
トＮＤ１１の出力信号（ノードＦの信号）により、第２
ＮＡＮＤゲートＮＤ１２の出力信号はハイレベルにな
り、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ
１１がターンオフして、第６，第７ＮＭＯＳトランジス
タＮＭ１６，ＮＭ１７も動作を中断する。
（ノードＦの信号）がローレベルになると、図２（Ｇ）
に示したように、第５インバータＩＮ１５の出力信号
（ノードＧの信号）はハイレベルになり、該ノードＧの
信号により第１ＮＯＲゲートＮＯＲ１１の出力信号（ノ
ードＩの信号）もローレベルになって、センスアンプ３
０はターンオフされる。次いで、前記第１ＮＡＮＤゲー
トＮＤ１１の出力信号（ノードＦの信号）により、第２
ＮＡＮＤゲートＮＤ１２の出力信号はハイレベルにな
り、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ
１１がターンオフして、第６，第７ＮＭＯＳトランジス
タＮＭ１６，ＮＭ１７も動作を中断する。
【００３７】第５インバータＩＮ１５のハイレベルの出
力信号（ノードＧの信号）により、ライトスルー部１０
の第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は
ターンオンし、第１インバータＩＮ１１及び第２インバ
ータＩＮ１２に入力するデータ信号DATA及びデータ信号
DATAB はそれぞれハイレベルに遷移される。従って、第
１インバータＩＮ１１及び第２インバータＩＮ１２の出
力信号である、図２（Ｄ）及び図２（Ｅ）に示したノー
ドＤ及びノードＥの信号はそれぞれローレベルになる。
これらノードＤ及びノードＥの信号によりノードＦの信
号がハイレベルになり、該ノードＦの信号によりノード
Ｇの信号がローレベルになって、第１，２ＮＭＯＳトラ
ンジスタＮＭ１１，ＮＭ１２は再びターンオフされる。
力信号（ノードＧの信号）により、ライトスルー部１０
の第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は
ターンオンし、第１インバータＩＮ１１及び第２インバ
ータＩＮ１２に入力するデータ信号DATA及びデータ信号
DATAB はそれぞれハイレベルに遷移される。従って、第
１インバータＩＮ１１及び第２インバータＩＮ１２の出
力信号である、図２（Ｄ）及び図２（Ｅ）に示したノー
ドＤ及びノードＥの信号はそれぞれローレベルになる。
これらノードＤ及びノードＥの信号によりノードＦの信
号がハイレベルになり、該ノードＦの信号によりノード
Ｇの信号がローレベルになって、第１，２ＮＭＯＳトラ
ンジスタＮＭ１１，ＮＭ１２は再びターンオフされる。
【００３８】このとき、ハイレベルのノードＦの信号
は、図２（Ｈ）に示したように、第７，８インバータＩ
Ｎ１７，ＩＮ１８で遅延されて、ノードＨの信号がハイ
レベルとなり、第１伝送器５１に入力すると、該第１伝
送器５１はターンオフする。次いで、前記ノードＦ及び
ノードＧの信号が、それぞれハイレベル及びローレベル
に遷移されると、プリアンプ部４１はターンオンされ、
図２（Ｉ）に示したように、ノードＩの信号がハイレベ
ルに遷移されて、センスアンプ３０もオンになるため、
該センスアンプ３０の出力信号（ノードＪの信号）は、
図２（Ｊ）に示したように、ローレベルになる。
は、図２（Ｈ）に示したように、第７，８インバータＩ
Ｎ１７，ＩＮ１８で遅延されて、ノードＨの信号がハイ
レベルとなり、第１伝送器５１に入力すると、該第１伝
送器５１はターンオフする。次いで、前記ノードＦ及び
ノードＧの信号が、それぞれハイレベル及びローレベル
に遷移されると、プリアンプ部４１はターンオンされ、
図２（Ｉ）に示したように、ノードＩの信号がハイレベ
ルに遷移されて、センスアンプ３０もオンになるため、
該センスアンプ３０の出力信号（ノードＪの信号）は、
図２（Ｊ）に示したように、ローレベルになる。
【００３９】従って、その時点のデータ信号DATA,DATAB
が、センスアンプ３０によりセンシング及び増幅されて
第２伝送器５２に伝送されると、該第２伝送器５２はノ
ードＨの信号により既にオン状態になっているため、前
記センスアンプ３０の出力信号（ノードＪの信号）を第
９インバータＩＮ１９に伝送し、最終出力信号SAOUTを
外部に出力する。このとき、前記第２伝送器５２から出
力する信号は、先に出力したノードＤの信号と同様な値
を有するため、図２（Ｋ）に示したように、ノードＫの
信号はローレベルであり、最終出力信号SAOUT はハイレ
ベルに維持される。
が、センスアンプ３０によりセンシング及び増幅されて
第２伝送器５２に伝送されると、該第２伝送器５２はノ
ードＨの信号により既にオン状態になっているため、前
記センスアンプ３０の出力信号（ノードＪの信号）を第
９インバータＩＮ１９に伝送し、最終出力信号SAOUTを
外部に出力する。このとき、前記第２伝送器５２から出
力する信号は、先に出力したノードＤの信号と同様な値
を有するため、図２（Ｋ）に示したように、ノードＫの
信号はローレベルであり、最終出力信号SAOUT はハイレ
ベルに維持される。
【００４０】上述したように、本実施形態に係るツーポ
ートＳＲＡＭは、通常動作時は、入力されるメモリセル
のデータ信号はセンスアンプ３０により増幅され、ライ
トスルー動作時は、センスアンプ３０はターンオフされ
て、メモリセルのデータ信号はそのまま出力させること
により、通常動作時とライトスルー動作時とのリードア
クセスの経路を変更させ、通常動作時の速いリードアク
セスタイムを具現化し得る。
ートＳＲＡＭは、通常動作時は、入力されるメモリセル
のデータ信号はセンスアンプ３０により増幅され、ライ
トスルー動作時は、センスアンプ３０はターンオフされ
て、メモリセルのデータ信号はそのまま出力させること
により、通常動作時とライトスルー動作時とのリードア
クセスの経路を変更させ、通常動作時の速いリードアク
セスタイムを具現化し得る。
【００４１】
【発明の効果】以上説明したように、本発明のツーポー
トＳＲＡＭによれば、通常動作時は、センスアンプを用
いてデータの増幅を強化し、ライトスルー動作時は、セ
ンスアンプをターンオフしてメモリセルのデータをその
まま出力するため、メモリセルの駆動能力を高めるため
にメモリセルの容積を増大させることなく、リードアク
セスタイムを迅速化し得るという効果がある。
トＳＲＡＭによれば、通常動作時は、センスアンプを用
いてデータの増幅を強化し、ライトスルー動作時は、セ
ンスアンプをターンオフしてメモリセルのデータをその
まま出力するため、メモリセルの駆動能力を高めるため
にメモリセルの容積を増大させることなく、リードアク
セスタイムを迅速化し得るという効果がある。
【図１】本発明に係るツーポートＳＲＡＭの一実施形態
の回路図である。
の回路図である。
【図２】図１の回路各部の信号のタイミング図である。
【図３】従来のツーポートＳＲＡＭの回路図である。
【図４】図３の回路各部の信号のタイミング図である。
１０ ライトスルー部 ２０ データ等化部 ３０ センスアンプ ４０ スイッチング部 ４１ プリアンプ部 ５０ 出力選択部 ５１，５２ 第１，第２伝送器 ＩＮ１１〜ＩＮ２１ 第１〜第１１インバータ ＮＭ１１〜ＮＭ２０ 第１〜第１０ＮＭＯＳトランジ
スタ ＰＭ１１〜ＰＭ１３ 第１〜第３ＰＭＯＳトランジス
タ ＮＤ１１，ＮＤ１２ 第１，第２ＮＡＮＤゲート ＮＯＲ１１ ＮＯＲゲート ＯＰ ＯＰアンプ
スタ ＰＭ１１〜ＰＭ１３ 第１〜第３ＰＭＯＳトランジス
タ ＮＤ１１，ＮＤ１２ 第１，第２ＮＡＮＤゲート ＮＯＲ１１ ＮＯＲゲート ＯＰ ＯＰアンプ
Claims (8)
- 【請求項１】メモリセルから出力する一対のデータ信号
を受けて、第１，第２信号及び前記一対のデータ信号の
うちの外部に出力されるデータ信号である第３信号を出
力するライトスルー部と、 通常動作時に、外部から入力するデータライン等化信号
により、前記メモリセルから出力する一対のデータ信号
をそれぞれ等化するデータ等化部と、 前記メモリセルから出力する一対のデータ信号をそれぞ
れセンシングして増幅するセンスアンプと、 外部から入力するリードイネーブル信号と、前記ライト
スルー部から出力する第１信号及び第２信号により、通
常動作時は、前記センスアンプの制御信号を発生して前
記センスアンプを動作させ、ライトスルー動作時は、前
記センスアンプの制御信号を停止して前記センスアンプ
を停止させるスイッチング部と、 前記ライトスルー部から出力する第１信号により、該ラ
イトスルー部の第３信号又は前記センスアンプの出力信
号を選択して、外部に出力する出力選択部と、を備えて
構成されたことを特徴とするツーポートＳＲＡＭ。 - 【請求項２】前記ライトスルー部は、 前記メモリセルから出力する一対のデータ信号をそれぞ
れ反転して、前記第３信号及び反転信号をそれぞれ出力
する第１インバータ及び第２インバータと、 前記第１インバータの第３信号を反転して、再び前記第
１インバータの入力端に出力する第３インバータと、 前記第２インバータの出力信号を反転して、再び前記第
２インバータの入力端に出力する第４インバータと、 前記第１インバータの第３信号と第２インバータの出力
信号とを否定論理積演算して、前記第１信号を出力する
第１ＮＡＮＤゲートと、 該第１ＮＡＮＤゲートの第１信号を反転して、前記第２
信号を出力する第５インバータと、 該第５インバータの第２信号がゲート端子に印加され、
電源電圧がソース端子に印加され、ドレイン端子は前記
第１インバータの入力端に接続された第１ＮＭＯＳトラ
ンジスタと、 該第１ＮＭＯＳトランジスタのゲート端子にゲート端子
が接続され、電源電圧がソース端子に印加され、ドレイ
ン端子は前記第２インバータの入力端に接続された第２
ＮＭＯＳトランジスタと、を備えて構成されたことを特
徴とする請求項１記載のツーポートＳＲＡＭ。 - 【請求項３】前記データ等化部は、 電源電圧が各ソース端子に印加される第３ＮＭＯＳトラ
ンジスタ及び第４ＮＭＯＳトランジスタと、 前記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトラン
ジスタの各ドレイン端子にソース端子及びドレイン端子
が接続され、該ソース端子及びドレイン端子は前記メモ
リセルから出力する一対のデータ信号が印加する第５Ｎ
ＭＯＳトランジスタと、を備えて構成され、 外部から入力するデータライン等化信号が、前記第３，
第４，第５ＮＭＯＳトランジスタのゲート端子に共通印
加されることを特徴とする請求項１又は請求項２に記載
のツーポートＳＲＡＭ。 - 【請求項４】前記センスアンプは、 前記スイッチング部から出力する制御信号により、前記
メモリセルから出力する一対のデータ信号を両端子にそ
れぞれ入力し、センシング及び増幅して出力するＯＰア
ンプから構成されたことを特徴とする請求項１〜請求項
３のいずれか１つに記載のツーポートＳＲＡＭ。 - 【請求項５】前記スイッチング部は、 前記ライトスルー部から出力する第１信号と外部から入
力するリードイネーブル信号とを否定論理積演算する第
２ＮＡＮＤゲートと、 該第２ＮＡＮＤゲートの出力信号により、前記メモリセ
ルから出力するデータ信号を予め増幅させて、前記セン
スアンプに出力するプリアンプ部と、 外部から入力するリードイネーブル信号を反転して出力
する第６インバータと、 該第６インバータの出力信号と、前記ライトスルー部か
ら出力する第２信号とを否定論理和演算するＮＯＲゲー
トと、 該ＮＯＲゲートの出力信号がゲート端子に印加され、接
地電圧がソース端子に印加され、ドレイン端子が前記セ
ンスアンプと接続され、前記センスアンプの制御信号を
発生する第６ＮＭＯＳトランジスタと、を備えて構成さ
れたことを特徴とする請求項１〜請求項４のいずれか１
つに記載のツーポートＳＲＡＭ。 - 【請求項６】前記プリアンプ部は、 前記第２ＮＡＮＤゲートの出力信号がゲート端子に印加
され、接地電圧がソース端子に印加される第１ＰＭＯＳ
トランジスタと、 該第１ＰＭＯＳトランジスタのドレイン端子に各ソース
端子が接続され、各ドレイン端子とゲート端子とが相互
交叉して連結された第７ＮＭＯＳトランジスタ及び第８
ＮＭＯＳトランジスタと、を備えて構成され、 前記第７ＮＭＯＳトランジスタのドレイン端子の出力信
号は、前記メモリセルから出力する一対のデータ信号の
うちの一方のデータ信号と共に、前記センスアンプのプ
ラス端子（＋）に印加し、前記第８ＮＭＯＳトランジス
タのドレイン端子の出力信号は、前記メモリセルから出
力する一対のデータ信号のうちの他方のデータ信号と共
に、前記センスアンプのマイナス端子（−）に印加する
ことを特徴とする請求項５記載のツーポートＳＲＡＭ。 - 【請求項７】前記出力選択部は、 前記ライトスルー部から出力する第１信号を順次遅延さ
せる第７インバータ及び第８インバータと、 該第８インバータからの遅延された第１信号により、前
記ライトスルー部から出力する第３信号を伝送する第１
伝送器と、 前記第８インバータからの遅延された第１信号により、
前記センスアンプからの出力信号を伝送する第２伝送器
と、 前記第１伝送器又は第２伝送器から出力する信号を反転
して外部に出力する第９インバータと、を備えて構成さ
れたことを特徴とする請求項１〜請求項６のいずれか１
つに記載のツーポートＳＲＡＭ。 - 【請求項８】前記第１伝送器は、 前記第８インバータからの遅延された第１信号を反転し
て出力する第１０インバータと、 該第１０インバータの出力信号がゲート端子に印加さ
れ、ソース端子には前記ライトスルー部から出力する第
３信号が印加され、ドレイン端子は前記第９インバータ
の入力端に接続された第９ＮＭＯＳトランジスタと、 前記第８インバータからの遅延された第１信号がゲート
端子に印加され、ソース端子には前記ライトスルー部か
ら出力する第３信号が印加され、ドレイン端子は前記第
９インバータの入力端に接続された第２ＰＭＯＳトラン
ジスタと、を備えて構成され、 前記第２伝送器は、 前記第８インバータからの遅延された第１信号を反転し
て出力する第１１インバータと、 該第１１インバータの出力信号がゲート端子に印加さ
れ、ソース端子には前記センスアンプの出力信号が印加
され、ドレイン端子は前記第９インバータの入力端に接
続された第３ＰＭＯＳトランジスタと、 前記第８インバータからの遅延された第１信号がゲート
端子に印加され、ソース端子には前記センスアンプの出
力信号が印加され、ドレイン端子は前記第９インバータ
の入力端に接続された第１０ＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする請求項７記載のツ
ーポートＳＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR75450/1997 | 1997-12-27 | ||
| KR1019970075450A KR100253391B1 (ko) | 1997-12-27 | 1997-12-27 | 투 포트 에스램의 라이트 스루 기능을 갖는 고속회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250668A true JPH11250668A (ja) | 1999-09-17 |
| JP4147360B2 JP4147360B2 (ja) | 2008-09-10 |
Family
ID=19529008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37004898A Expired - Fee Related JP4147360B2 (ja) | 1997-12-27 | 1998-12-25 | ツーポートｓｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5978279A (ja) |
| JP (1) | JP4147360B2 (ja) |
| KR (1) | KR100253391B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2007122863A (ja) * | 2005-10-28 | 2007-05-17 | Sony Corp | Ｓｒａｍのダイナミックセンス増幅器 |
| US20120084473A1 (en) * | 2010-09-30 | 2012-04-05 | Huawei Technologies Co., Ltd. | Method and bus system for equalizing data information traffic and decoder |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6262937B1 (en) * | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
| US6333872B1 (en) | 2000-11-06 | 2001-12-25 | International Business Machines Corporation | Self-test method for testing read stability in a dual-port SRAM cell |
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| US8149643B2 (en) * | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
| US9183922B2 (en) | 2013-05-24 | 2015-11-10 | Nvidia Corporation | Eight transistor (8T) write assist static random access memory (SRAM) cell |
| US11328759B2 (en) * | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
| US11386945B2 (en) | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001671A (en) * | 1989-06-27 | 1991-03-19 | Vitelic Corporation | Controller for dual ported memory |
| US5062081A (en) * | 1989-10-10 | 1991-10-29 | Advanced Micro Devices, Inc. | Multiport memory collision/detection circuitry |
| EP0554489B1 (en) * | 1992-02-06 | 1999-12-01 | International Business Machines Corporation | Multi-port static random access memory with fast write-thru scheme |
| JPH05325569A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
| US5463585A (en) * | 1993-04-14 | 1995-10-31 | Nec Corporation | Semiconductor device incorporating voltage reduction circuit therein |
-
1997
- 1997-12-27 KR KR1019970075450A patent/KR100253391B1/ko not_active IP Right Cessation
-
1998
- 1998-10-08 US US09/168,069 patent/US5978279A/en not_active Expired - Lifetime
- 1998-12-25 JP JP37004898A patent/JP4147360B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122863A (ja) * | 2005-10-28 | 2007-05-17 | Sony Corp | Ｓｒａｍのダイナミックセンス増幅器 |
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| US8650346B2 (en) * | 2010-09-30 | 2014-02-11 | Huawei Technologies Co., Ltd. | Method and bus system for equalizing data information traffic and decoder |
Also Published As
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|---|---|
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