JP2955850B2 - メモリ素子 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子の回路
に係るもので、詳しくは、メイン増幅器がテストモード
で動作する場合の消耗電流量を低減させることで、メモ
リ素子の動作を安定化して信頼性を向上させることの可
能な消耗電流減少機能を備えたメモリ素子に関する。
に係るもので、詳しくは、メイン増幅器がテストモード
で動作する場合の消耗電流量を低減させることで、メモ
リ素子の動作を安定化して信頼性を向上させることの可
能な消耗電流減少機能を備えたメモリ素子に関する。
【０００２】
【従来の技術】一般に、例えば１６ＭビットＤＲＡＭ
は、図６に示すように、８個の２Ｍビットメモリから構
成され、それら８個の２Ｍビットメモリは、それぞれ図
７に示すように、８個の２５６Ｋビットメモリセルアレ
イを有したメモリブロック１００と、該メモリブロック
１００のデータを増幅する４個のメイン増幅器Ｍ／Ａ１
〜Ｍ／Ａ４を備えた信号増幅ブロック１１０と、該信号
増幅ブロック１１０の動作を制御する読取りイネーブル
信号ＲＭＡ０〜ＲＭＡ３を出力する信号増幅制御部１２
０と、から構成されていた。
は、図６に示すように、８個の２Ｍビットメモリから構
成され、それら８個の２Ｍビットメモリは、それぞれ図
７に示すように、８個の２５６Ｋビットメモリセルアレ
イを有したメモリブロック１００と、該メモリブロック
１００のデータを増幅する４個のメイン増幅器Ｍ／Ａ１
〜Ｍ／Ａ４を備えた信号増幅ブロック１１０と、該信号
増幅ブロック１１０の動作を制御する読取りイネーブル
信号ＲＭＡ０〜ＲＭＡ３を出力する信号増幅制御部１２
０と、から構成されていた。
【０００３】また、信号増幅ブロック１１０の各メイン
増幅器Ｍ／Ａ１〜Ｍ／Ａ４は、図８に示すように、等化
信号ＥＱＢの入力を受けて各入力端子ＣＩＯＴ，ＣＩＯ
Ｂの信号を等化させるフリーチャージ回路１１１と、読
取りイネーブル信号ＲＭＡがアクティブされると入力端
子ＣＩＯＴ，ＣＩＯＢの各信号を差動増幅する第１差動
増幅回路１１２と、該第１差動増幅回路１１２の出力信
号を差動増幅する第２差動増幅回路１１３と、該第２差
動増幅回路１１３の出力信号をラッチし各増幅信号ＭＯ
Ｔ，ＭＯＢを出力するラッチ１１４と、から構成されて
いた。
増幅器Ｍ／Ａ１〜Ｍ／Ａ４は、図８に示すように、等化
信号ＥＱＢの入力を受けて各入力端子ＣＩＯＴ，ＣＩＯ
Ｂの信号を等化させるフリーチャージ回路１１１と、読
取りイネーブル信号ＲＭＡがアクティブされると入力端
子ＣＩＯＴ，ＣＩＯＢの各信号を差動増幅する第１差動
増幅回路１１２と、該第１差動増幅回路１１２の出力信
号を差動増幅する第２差動増幅回路１１３と、該第２差
動増幅回路１１３の出力信号をラッチし各増幅信号ＭＯ
Ｔ，ＭＯＢを出力するラッチ１１４と、から構成されて
いた。
【０００４】フリーチャージ回路１１１は、各入力端子
ＣＩＯＴ，ＣＩＯＢ間に、直列接続されたＰＭＯＳトラ
ンジスタＰ２，Ｐ３とＰＭＯＳトランジスタＰ１とが並
列接続され、それらＰＭＯＳトランジスタＰ１〜Ｐ３の
各ゲート端子に等化信号ＥＱＢが印加されて、ＰＭＯＳ
トランジスタＰ２，Ｐ３の中間接続点から出力信号ＶＭ
Ｐが引き出されるように構成されていた。
ＣＩＯＴ，ＣＩＯＢ間に、直列接続されたＰＭＯＳトラ
ンジスタＰ２，Ｐ３とＰＭＯＳトランジスタＰ１とが並
列接続され、それらＰＭＯＳトランジスタＰ１〜Ｐ３の
各ゲート端子に等化信号ＥＱＢが印加されて、ＰＭＯＳ
トランジスタＰ２，Ｐ３の中間接続点から出力信号ＶＭ
Ｐが引き出されるように構成されていた。
【０００５】第１差動増幅回路１１２は、電流ミラーを
形成するＰＭＯＳトランジスタＰ４，Ｐ５及びＰＭＯＳ
トランジスタＰ６，Ｐ７に、それぞれＮＭＯＳトランジ
スタＮ１〜Ｎ３及びＮＭＯＳトランジスタＮ４〜Ｎ６が
接続されて差動増幅器が形成される。ＮＭＯＳトランジ
スタＮ１，Ｎ５の各ゲート端子に入力端子ＣＩＯＴの信
号が印加され、ＮＭＯＳトランジスタＮ２，Ｎ４の各ゲ
ート端子に入力端子ＣＩＯＢの信号が印加され、ＮＭＯ
ＳトランジスタＮ３，Ｎ６の各ゲート端子に読取りイネ
ーブル信号ＲＭＡが印加され、それらＰＭＯＳトランジ
スタＰ５及びＮＭＯＳトランジスタＮ２並びにＰＭＯＳ
トランジスタＰ７及びＮＭＯＳトランジスタＮ５の各中
間接続点が、第２差動増幅回路１１３の入力端子にそれ
ぞれ接続されて構成されていた。
形成するＰＭＯＳトランジスタＰ４，Ｐ５及びＰＭＯＳ
トランジスタＰ６，Ｐ７に、それぞれＮＭＯＳトランジ
スタＮ１〜Ｎ３及びＮＭＯＳトランジスタＮ４〜Ｎ６が
接続されて差動増幅器が形成される。ＮＭＯＳトランジ
スタＮ１，Ｎ５の各ゲート端子に入力端子ＣＩＯＴの信
号が印加され、ＮＭＯＳトランジスタＮ２，Ｎ４の各ゲ
ート端子に入力端子ＣＩＯＢの信号が印加され、ＮＭＯ
ＳトランジスタＮ３，Ｎ６の各ゲート端子に読取りイネ
ーブル信号ＲＭＡが印加され、それらＰＭＯＳトランジ
スタＰ５及びＮＭＯＳトランジスタＮ２並びにＰＭＯＳ
トランジスタＰ７及びＮＭＯＳトランジスタＮ５の各中
間接続点が、第２差動増幅回路１１３の入力端子にそれ
ぞれ接続されて構成されていた。
【０００６】第２差動増幅回路１１３は、第１差動増幅
回路１１２の第１出力信号（ＰＭＯＳトランジスタＰ５
及びＮＭＯＳトランジスタＮ２の接続点からの信号）が
ゲート端子に印加されるＮＭＯＳトランジスタＮ７のド
レイン端子を、電圧Ｖｃｃがソース端子に印加されるＰ
ＭＯＳトランジスタＰ８のドレイン端子と電圧Ｖｃｃが
ソース端子に印加されるＰＭＯＳトランジスタＰ９のゲ
ート端子とに共通に接続して第１出力端子を形成し、第
１差動増幅回路１１２の第２出力信号（ＰＭＯＳトラン
ジスタＰ７及びＮＭＯＳトランジスタＮ５の接続点から
の信号）がゲート端子に印加されるＮＭＯＳトランジス
タＮ８のドレイン端子を、ＰＭＯＳトランジスタＰ８の
ゲート端子とＰＭＯＳトランジスタＰ９のドレイン端子
とに共通に接続して第２出力端子を形成し、読取りイネ
ーブル信号ＲＭＡがゲート端子にそれぞれ印加されるＰ
ＭＯＳトランジスタＰ１０，Ｐ１１及びＰＭＯＳトラン
ジスタＰ１２，Ｐ１３の各ドレイン端子を各ＮＭＯＳト
ランジスタＮ７，Ｎ８のゲート端子及びドレイン端子に
それぞれ接続して構成されていた。
回路１１２の第１出力信号（ＰＭＯＳトランジスタＰ５
及びＮＭＯＳトランジスタＮ２の接続点からの信号）が
ゲート端子に印加されるＮＭＯＳトランジスタＮ７のド
レイン端子を、電圧Ｖｃｃがソース端子に印加されるＰ
ＭＯＳトランジスタＰ８のドレイン端子と電圧Ｖｃｃが
ソース端子に印加されるＰＭＯＳトランジスタＰ９のゲ
ート端子とに共通に接続して第１出力端子を形成し、第
１差動増幅回路１１２の第２出力信号（ＰＭＯＳトラン
ジスタＰ７及びＮＭＯＳトランジスタＮ５の接続点から
の信号）がゲート端子に印加されるＮＭＯＳトランジス
タＮ８のドレイン端子を、ＰＭＯＳトランジスタＰ８の
ゲート端子とＰＭＯＳトランジスタＰ９のドレイン端子
とに共通に接続して第２出力端子を形成し、読取りイネ
ーブル信号ＲＭＡがゲート端子にそれぞれ印加されるＰ
ＭＯＳトランジスタＰ１０，Ｐ１１及びＰＭＯＳトラン
ジスタＰ１２，Ｐ１３の各ドレイン端子を各ＮＭＯＳト
ランジスタＮ７，Ｎ８のゲート端子及びドレイン端子に
それぞれ接続して構成されていた。
【０００７】ラッチ１１４は、第２差動増幅回路１１３
の第２出力信号が一方の入力端子に印加されるＮＡＮＤ
ゲートＮＡ１の出力信号を、第２差動増幅回路１１３の
第１出力信号が一方の入力端子に印加されるＮＡＮＤゲ
ートＮＡ２の他方の入力端子に接続し、ＮＡＮＤゲート
ＮＡ２の出力信号をＮＡＮＤゲートＮＡ１の他方の入力
端子に接続し、それら各ＮＡＮＤゲートＮＡ１，ＮＡ２
の出力信号ＭＯＴ，ＭＯＢが、それぞれインバータＩＮ
１、ＩＮ２を通って出力されるように構成されていた。
の第２出力信号が一方の入力端子に印加されるＮＡＮＤ
ゲートＮＡ１の出力信号を、第２差動増幅回路１１３の
第１出力信号が一方の入力端子に印加されるＮＡＮＤゲ
ートＮＡ２の他方の入力端子に接続し、ＮＡＮＤゲート
ＮＡ２の出力信号をＮＡＮＤゲートＮＡ１の他方の入力
端子に接続し、それら各ＮＡＮＤゲートＮＡ１，ＮＡ２
の出力信号ＭＯＴ，ＭＯＢが、それぞれインバータＩＮ
１、ＩＮ２を通って出力されるように構成されていた。
【０００８】図中の符号ＴＧ１，ＴＧ２は、各第１、第
２差動増幅回路１１２、１１３の第１、第２出力ライン
間にそれぞれ接続され、等化信号ＥＱ，ＥＱＢによりフ
リーチャージされる伝送ゲートをそれぞれ示したもので
ある。さらに、信号増幅制御部１２０は、図９に示すよ
うに、各入力信号ＢＹｉ，ＢＹｊをそれぞれ反転する各
インバータＩＮ３，ＩＮ４と、それらインバータＩＮ
３，ＩＮ４の出力信号を否定論理積するＮＡＮＤゲート
ＮＡ３と、該ＮＡＮＤゲートＮＡ３の出力信号を反転し
読取りイネーブル信号ＲＡＭ０を出力するインバータＩ
Ｎ５と、入力信号ＢＹｊとインバータＩＮ３の出力信号
とを否定論理積するＮＡＮＤゲートＮＡ４と、該ＮＡＮ
ＤゲートＮＡ４の出力信号を反転し読取りイネーブル信
号ＲＭＡ１を出力するインバータＩＮ６と、入力信号Ｂ
ＹｉとインバータＩＮ４の出力信号とを否定論理積する
ＮＡＮＤゲートＮＡ５と、該ＮＡＮＤゲートＮＡ５の出
力信号を反転し読取りイネーブル信号ＲＭＡ２を出力す
るインバータＩＮ７と、各入力信号ＢＹｉ，ＢＹｊを否
定論理積するＮＡＮＤゲートＮＡ６と、該ＮＡＮＤゲー
トＮＡ６の出力信号を反転し読取りイネーブル信号ＲＭ
Ａ３を出力するインバータＩＮ８と、から構成されてい
た。
２差動増幅回路１１２、１１３の第１、第２出力ライン
間にそれぞれ接続され、等化信号ＥＱ，ＥＱＢによりフ
リーチャージされる伝送ゲートをそれぞれ示したもので
ある。さらに、信号増幅制御部１２０は、図９に示すよ
うに、各入力信号ＢＹｉ，ＢＹｊをそれぞれ反転する各
インバータＩＮ３，ＩＮ４と、それらインバータＩＮ
３，ＩＮ４の出力信号を否定論理積するＮＡＮＤゲート
ＮＡ３と、該ＮＡＮＤゲートＮＡ３の出力信号を反転し
読取りイネーブル信号ＲＡＭ０を出力するインバータＩ
Ｎ５と、入力信号ＢＹｊとインバータＩＮ３の出力信号
とを否定論理積するＮＡＮＤゲートＮＡ４と、該ＮＡＮ
ＤゲートＮＡ４の出力信号を反転し読取りイネーブル信
号ＲＭＡ１を出力するインバータＩＮ６と、入力信号Ｂ
ＹｉとインバータＩＮ４の出力信号とを否定論理積する
ＮＡＮＤゲートＮＡ５と、該ＮＡＮＤゲートＮＡ５の出
力信号を反転し読取りイネーブル信号ＲＭＡ２を出力す
るインバータＩＮ７と、各入力信号ＢＹｉ，ＢＹｊを否
定論理積するＮＡＮＤゲートＮＡ６と、該ＮＡＮＤゲー
トＮＡ６の出力信号を反転し読取りイネーブル信号ＲＭ
Ａ３を出力するインバータＩＮ８と、から構成されてい
た。
【０００９】このように構成された従来のメモリ素子の
回路の動作を説明する。まず、正常モードの読取り動作
の場合、メモリブロック１００を構成する８個の２５６
Ｋビットメモリセルアレイに貯蔵されたデータは、該２
５６Ｋビットメモリセルアレイの両方側に位置するロー
カルデータラインを通ってグローバル（Grobal）データ
ラインにより信号増幅ブロック１１０のメイン増幅器Ｍ
／Ａ１〜Ｍ／Ａ４に伝送される。
回路の動作を説明する。まず、正常モードの読取り動作
の場合、メモリブロック１００を構成する８個の２５６
Ｋビットメモリセルアレイに貯蔵されたデータは、該２
５６Ｋビットメモリセルアレイの両方側に位置するロー
カルデータラインを通ってグローバル（Grobal）データ
ラインにより信号増幅ブロック１１０のメイン増幅器Ｍ
／Ａ１〜Ｍ／Ａ４に伝送される。
【００１０】このとき、信号増幅制御部１２０は、図１
０（Ｃ）（Ｄ）に示すような各入力信号ＢＹｉ，ＢＹｊ
の入力を受けて論理演算し、図１０（Ｅ）に示すような
読取りイネーブル信号ＲＭＡを信号増幅ブロック１１０
に出力する。このとき信号増幅制御部１２０は、インバ
ータＩＮ３，ＩＮ４，ＮＡＮＤゲートＮＡ３及びインバ
ータＩＮ５を介してメイン増幅器Ｍ／Ａ１を動作させる
読取りイネーブル信号ＲＭＡ０を出力し、インバータＩ
Ｎ３，ＮＡＮＤゲートＮＡ４及びインバータＩＮ６を介
してメイン増幅器Ｍ／Ａ２を動作させる読みイネーブル
信号ＲＭＡ１を出力し、インバータＩＮ４、ＮＡＮＤゲ
ートＮＡ５及びインバータＩＮ７を介してメイン増幅器
Ｍ／Ａ３を動作させる読取りイネーブル信号ＲＭＡ２を
出力し、ＮＡＮＤゲートＮＡ６及びインバータＩＮ８を
介してメイン増幅器Ｍ／Ａ４を動作させる読取りイネー
ブル信号ＲＭＡ３を出力する。そして、信号増幅制御部
１２０からの各読取りイネーブル信号ＲＭＡ０〜ＲＭＡ
３が信号増幅ブロック１１０に入力され、メイン増幅器
Ｍ／Ａ１〜Ｍ／Ａ４のうちの１個または２個が動作し
て、アドレスに応じてメモリブロック１００から選択さ
れたデータが増幅されて出力される。
０（Ｃ）（Ｄ）に示すような各入力信号ＢＹｉ，ＢＹｊ
の入力を受けて論理演算し、図１０（Ｅ）に示すような
読取りイネーブル信号ＲＭＡを信号増幅ブロック１１０
に出力する。このとき信号増幅制御部１２０は、インバ
ータＩＮ３，ＩＮ４，ＮＡＮＤゲートＮＡ３及びインバ
ータＩＮ５を介してメイン増幅器Ｍ／Ａ１を動作させる
読取りイネーブル信号ＲＭＡ０を出力し、インバータＩ
Ｎ３，ＮＡＮＤゲートＮＡ４及びインバータＩＮ６を介
してメイン増幅器Ｍ／Ａ２を動作させる読みイネーブル
信号ＲＭＡ１を出力し、インバータＩＮ４、ＮＡＮＤゲ
ートＮＡ５及びインバータＩＮ７を介してメイン増幅器
Ｍ／Ａ３を動作させる読取りイネーブル信号ＲＭＡ２を
出力し、ＮＡＮＤゲートＮＡ６及びインバータＩＮ８を
介してメイン増幅器Ｍ／Ａ４を動作させる読取りイネー
ブル信号ＲＭＡ３を出力する。そして、信号増幅制御部
１２０からの各読取りイネーブル信号ＲＭＡ０〜ＲＭＡ
３が信号増幅ブロック１１０に入力され、メイン増幅器
Ｍ／Ａ１〜Ｍ／Ａ４のうちの１個または２個が動作し
て、アドレスに応じてメモリブロック１００から選択さ
れたデータが増幅されて出力される。
【００１１】一方、テストモードの場合は、アドレスの
数を減らしてテスト時間を短縮させるため、信号増幅ブ
ロック１１０のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４が全て
動作し、１６ＭビットＤＲＡＭが１ＭビットＤＲＡＭの
ように動作する。即ち、メモリブロック１００に貯蔵さ
れたデータがアドレスに応じてローカルデータラインを
通ってグローバルデータラインにより信号増幅ブロック
１１０に伝送される。このとき、信号増幅制御部１２０
は各入力信号ＢＹｉ，ＢＹｊを受けて論理演算を行ない
読取りイネーブル信号ＲＭＡ０〜ＲＭＡ３を信号増幅ブ
ロック１１０に出力し、全てのメイン増幅器Ｍ／Ａ１〜
Ｍ／Ａ４が動作してメモリブロック１００からのデータ
を増幅し出力する。
数を減らしてテスト時間を短縮させるため、信号増幅ブ
ロック１１０のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４が全て
動作し、１６ＭビットＤＲＡＭが１ＭビットＤＲＡＭの
ように動作する。即ち、メモリブロック１００に貯蔵さ
れたデータがアドレスに応じてローカルデータラインを
通ってグローバルデータラインにより信号増幅ブロック
１１０に伝送される。このとき、信号増幅制御部１２０
は各入力信号ＢＹｉ，ＢＹｊを受けて論理演算を行ない
読取りイネーブル信号ＲＭＡ０〜ＲＭＡ３を信号増幅ブ
ロック１１０に出力し、全てのメイン増幅器Ｍ／Ａ１〜
Ｍ／Ａ４が動作してメモリブロック１００からのデータ
を増幅し出力する。
【００１２】ここで、正常モード及びテストモードの場
合のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４の動作を図１０の
タイミング図を用いて説明する。図１０（Ａ）（Ｂ）に
示すように、等化信号ＥＱＢがハイレベルからローレベ
ルに変化すると、各メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４の
フリーチャージ回路１１１は、ＰＭＯＳトランジスタＰ
１〜Ｐ３がターンオンされて、各入力端子ＣＩＯＴ，Ｃ
ＩＯＢは、図１０（Ｆ）に示すように、ハイレベルにフ
リーチャージされる。
合のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４の動作を図１０の
タイミング図を用いて説明する。図１０（Ａ）（Ｂ）に
示すように、等化信号ＥＱＢがハイレベルからローレベ
ルに変化すると、各メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４の
フリーチャージ回路１１１は、ＰＭＯＳトランジスタＰ
１〜Ｐ３がターンオンされて、各入力端子ＣＩＯＴ，Ｃ
ＩＯＢは、図１０（Ｆ）に示すように、ハイレベルにフ
リーチャージされる。
【００１３】このとき、読取りイネーブル信号ＲＭＡは
ローレベルであるため、各メイン増幅器Ｍ／Ａ１〜Ｍ／
Ａ４の状態は、第２差動増幅回路１１３のＰＭＯＳトラ
ンジスタＰ１２、Ｐ１３がターンオンされて出力端子が
電圧Ｖｃｃによりプルアップされ、ラッチ１１４は以前
の出力状態を維持する。次いで、信号増幅制御部１２０
が各入力信号ＢＹｉ，ＢＹｊの変化を受けて論理演算を
行ない読取りイネーブル信号ＲＭＡを信号増幅ブロック
１１０に出力すると、メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４
は、正常の読取りモードのとき１個または２個が選択さ
れ、或いは、テストモードのときは全部が選択される。
ローレベルであるため、各メイン増幅器Ｍ／Ａ１〜Ｍ／
Ａ４の状態は、第２差動増幅回路１１３のＰＭＯＳトラ
ンジスタＰ１２、Ｐ１３がターンオンされて出力端子が
電圧Ｖｃｃによりプルアップされ、ラッチ１１４は以前
の出力状態を維持する。次いで、信号増幅制御部１２０
が各入力信号ＢＹｉ，ＢＹｊの変化を受けて論理演算を
行ない読取りイネーブル信号ＲＭＡを信号増幅ブロック
１１０に出力すると、メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４
は、正常の読取りモードのとき１個または２個が選択さ
れ、或いは、テストモードのときは全部が選択される。
【００１４】即ち、読取りイネーブル信号ＲＭＡにより
メイン増幅器が選択されると、第１、第２差動増幅回路
１１２，１１３のＮＭＯＳトランジスタＮ３，Ｎ６，Ｎ
９がターンオンされて動作可能な状態になり、図１０
（Ａ）（Ｂ）に示したように、等化信号ＥＱＢがローレ
ベルからハイレベルに変化すると、メイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４のフリーチャージ回路１１１が動作停止状
態になり、各入力端子ＣＩＯＴ，ＣＩＯＢのデータは第
１差動増幅回路１１２に入力される。
メイン増幅器が選択されると、第１、第２差動増幅回路
１１２，１１３のＮＭＯＳトランジスタＮ３，Ｎ６，Ｎ
９がターンオンされて動作可能な状態になり、図１０
（Ａ）（Ｂ）に示したように、等化信号ＥＱＢがローレ
ベルからハイレベルに変化すると、メイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４のフリーチャージ回路１１１が動作停止状
態になり、各入力端子ＣＩＯＴ，ＣＩＯＢのデータは第
１差動増幅回路１１２に入力される。
【００１５】入力端子ＣＩＯＴのデータレベルが入力端
子ＣＩＯＢのデータレベルより大きい場合には、第１差
動増幅回路１１２は、ＮＭＯＳトランジスタＮ１，Ｎ５
がターンオンされ、ＮＭＯＳトランジスタＮ２，Ｎ４が
ターンオフされて、電流ミラーのＰＭＯＳトランジスタ
Ｐ４，Ｐ５により電流が第２差動増幅回路１１３に供給
される。このとき、電流ミラーのＰＭＯＳトランジスタ
Ｐ６，Ｐ７はターンオフ状態を維持するため、第２差動
増幅回路１１３への電流は遮断される。
子ＣＩＯＢのデータレベルより大きい場合には、第１差
動増幅回路１１２は、ＮＭＯＳトランジスタＮ１，Ｎ５
がターンオンされ、ＮＭＯＳトランジスタＮ２，Ｎ４が
ターンオフされて、電流ミラーのＰＭＯＳトランジスタ
Ｐ４，Ｐ５により電流が第２差動増幅回路１１３に供給
される。このとき、電流ミラーのＰＭＯＳトランジスタ
Ｐ６，Ｐ７はターンオフ状態を維持するため、第２差動
増幅回路１１３への電流は遮断される。
【００１６】よって、第２差動増幅回路１１３は、ＮＭ
ＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ９が
ターンオンされ、ＰＭＯＳトランジスタＰ８がターンオ
フされるため、上記ＰＭＯＳトランジスタＰ９を通して
流れる電流だけがラッチ１１４に供給され、該ラッチ１
１４は、ＮＡＮＤゲートＮＡ２の出力信号がハイレベル
になりＮＡＮＤゲートＮＡ１の出力信号がローレベルに
なるため、インバータＩＮ１からはハイレベルの増幅信
号ＭＯＴが出力され、インバータＩＮ２からはローレベ
ルの増幅信号ＭＯＢが出力される。
ＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ９が
ターンオンされ、ＰＭＯＳトランジスタＰ８がターンオ
フされるため、上記ＰＭＯＳトランジスタＰ９を通して
流れる電流だけがラッチ１１４に供給され、該ラッチ１
１４は、ＮＡＮＤゲートＮＡ２の出力信号がハイレベル
になりＮＡＮＤゲートＮＡ１の出力信号がローレベルに
なるため、インバータＩＮ１からはハイレベルの増幅信
号ＭＯＴが出力され、インバータＩＮ２からはローレベ
ルの増幅信号ＭＯＢが出力される。
【００１７】一方、入力端子ＣＩＯＴのデータレベルが
入力端子ＣＩＯＢのデータレベルより小さい場合には、
第１、第２差動増幅回路１１２、１１３での動作が反対
になり、ラッチ１１４からローレベルの増幅信号ＭＯＴ
及びハイレベルの増幅信号ＭＯＢが出力され、それら増
幅信号ＭＯＴ，ＭＯＢの出力波形は、図１０（Ｇ）に示
すようになる。
入力端子ＣＩＯＢのデータレベルより小さい場合には、
第１、第２差動増幅回路１１２、１１３での動作が反対
になり、ラッチ１１４からローレベルの増幅信号ＭＯＴ
及びハイレベルの増幅信号ＭＯＢが出力され、それら増
幅信号ＭＯＴ，ＭＯＢの出力波形は、図１０（Ｇ）に示
すようになる。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のメモリ素子の回路においては、テ
ストモードの場合に全てのメイン増幅器が動作するた
め、正常モードの場合よりも電流の消耗量が２倍または
４倍にまで増加する。このため、メモリの動作が不安定
になってテストの正確性が低下するという不都合な点が
あった。
うに構成された従来のメモリ素子の回路においては、テ
ストモードの場合に全てのメイン増幅器が動作するた
め、正常モードの場合よりも電流の消耗量が２倍または
４倍にまで増加する。このため、メモリの動作が不安定
になってテストの正確性が低下するという不都合な点が
あった。
【００１９】本発明は上記の点に着目してなされたもの
で、メイン増幅器の消耗電流量を制御し、テストモード
の場合の電流消耗量を減少させメモリの動作を安定化さ
せてテストの信頼性を向上させることのできる消耗電流
減少機能を備えたメモリ素子を提供することを目的とす
る。
で、メイン増幅器の消耗電流量を制御し、テストモード
の場合の電流消耗量を減少させメモリの動作を安定化さ
せてテストの信頼性を向上させることのできる消耗電流
減少機能を備えたメモリ素子を提供することを目的とす
る。
【００２０】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に記載の発明に係るメモリ素子は、デ
ータを貯蔵するためのメモリブロックと、該メモリブロ
ックからアクセスされたデータを増幅する複数のメイン
増幅器を備えた信号増幅ブロックと、外部からの入力信
号を基に論理演算を行なって前記各メイン増幅器の動作
を制御する読取りイネーブル信号を出力するとともに、
前記入力信号及びテストモードを示すテストモード信号
を基に論理演算を行なってテストモード決定信号を出力
する信号増幅制御部と、前記テストモード決定信号に応
じて、前記信号増幅ブロックの電流の流れを制御し、テ
ストモード時における消耗電流を減少させる電流制御ブ
ロックと、を有するビットメモリ手段を複数備えて構成
されるものである。
るため、請求項１に記載の発明に係るメモリ素子は、デ
ータを貯蔵するためのメモリブロックと、該メモリブロ
ックからアクセスされたデータを増幅する複数のメイン
増幅器を備えた信号増幅ブロックと、外部からの入力信
号を基に論理演算を行なって前記各メイン増幅器の動作
を制御する読取りイネーブル信号を出力するとともに、
前記入力信号及びテストモードを示すテストモード信号
を基に論理演算を行なってテストモード決定信号を出力
する信号増幅制御部と、前記テストモード決定信号に応
じて、前記信号増幅ブロックの電流の流れを制御し、テ
ストモード時における消耗電流を減少させる電流制御ブ
ロックと、を有するビットメモリ手段を複数備えて構成
されるものである。
【００２１】また、請求項２に記載の発明では、請求項
１に記載の発明について、前記電流制御ブロックが、前
記信号増幅ブロックの各メイン増幅器に対応させて、そ
れぞれの電流の流れを制御する第１、第２電流制御回路
を備えるようにしてもよい。さらに、請求項３に記載の
発明では、請求項２に記載の発明について、前記信号増
幅ブロックの各メイン増幅器が、前記メモリブロックか
らのデータを２段階で差動増幅する第１、第２差動増幅
回路を備え、前記第１電流制御回路が、前記各メイン増
幅器の第１差動増幅回路に接続されて、前記テストモー
ド決定信号に応じて、正常モード時に前記第１差動増幅
回路を流れる電流を接地側に案内するように構成される
ようにしてもよい。
１に記載の発明について、前記電流制御ブロックが、前
記信号増幅ブロックの各メイン増幅器に対応させて、そ
れぞれの電流の流れを制御する第１、第２電流制御回路
を備えるようにしてもよい。さらに、請求項３に記載の
発明では、請求項２に記載の発明について、前記信号増
幅ブロックの各メイン増幅器が、前記メモリブロックか
らのデータを２段階で差動増幅する第１、第２差動増幅
回路を備え、前記第１電流制御回路が、前記各メイン増
幅器の第１差動増幅回路に接続されて、前記テストモー
ド決定信号に応じて、正常モード時に前記第１差動増幅
回路を流れる電流を接地側に案内するように構成される
ようにしてもよい。
【００２２】加えて、請求項４に記載の発明では、請求
項３に記載の発明の具体的な構成として、前記第１差動
増幅回路が、複数の差動増幅器を有し、前記第１電流制
御回路が、前記第１差動増幅回路の各差動増幅器と接地
端子との間に接続される複数のＭＯＳトランジスタを有
し、該各ＭＯＳトランジスタが、前記テストモード決定
信号に応じて、正常モード時にターンオンされ、テスト
モード時にターンオフされる構成とするのが好ましい。
項３に記載の発明の具体的な構成として、前記第１差動
増幅回路が、複数の差動増幅器を有し、前記第１電流制
御回路が、前記第１差動増幅回路の各差動増幅器と接地
端子との間に接続される複数のＭＯＳトランジスタを有
し、該各ＭＯＳトランジスタが、前記テストモード決定
信号に応じて、正常モード時にターンオンされ、テスト
モード時にターンオフされる構成とするのが好ましい。
【００２３】また、請求項５に記載の発明では、請求項
２〜４のいずれか１つに記載の発明について、前記信号
増幅ブロックの各メイン増幅器が、前記メモリブロック
からのデータを２段階で差動増幅する第１、第２差動増
幅回路を備え、前記第２電流制御回路が、前記各メイン
増幅器の第２差動増幅回路に接続されて、前記テストモ
ード決定信号に応じて、正常モード時に前記第２差動増
幅回路を流れる電流を接地側に案内するように構成され
るようにしてもよい。
２〜４のいずれか１つに記載の発明について、前記信号
増幅ブロックの各メイン増幅器が、前記メモリブロック
からのデータを２段階で差動増幅する第１、第２差動増
幅回路を備え、前記第２電流制御回路が、前記各メイン
増幅器の第２差動増幅回路に接続されて、前記テストモ
ード決定信号に応じて、正常モード時に前記第２差動増
幅回路を流れる電流を接地側に案内するように構成され
るようにしてもよい。
【００２４】さらに、請求項６に記載の発明では、請求
項５に記載の発明の具体的な構成として、前記第２電流
制御回路が、前記第２差動増幅回路と接地端子との間に
接続されるＭＯＳトランジスタを有し、該ＭＯＳトラン
ジスタが、前記テストモード決定信号に応じて、正常モ
ード時にターンオンされ、テストモード時にターンオフ
される構成とするのが好ましい。
項５に記載の発明の具体的な構成として、前記第２電流
制御回路が、前記第２差動増幅回路と接地端子との間に
接続されるＭＯＳトランジスタを有し、該ＭＯＳトラン
ジスタが、前記テストモード決定信号に応じて、正常モ
ード時にターンオンされ、テストモード時にターンオフ
される構成とするのが好ましい。
【００２５】加えて、請求項７に記載の発明では、請求
項１〜６のいずれか１つに記載の発明の具体的な構成と
して、前記信号増幅ブロックが、第１〜第４メイン増幅
器を備え、前記信号増幅制御部が、外部からの第１、第
２入力信号をそれぞれ反転する第１、第２インバータ
と、該第１、第２インバータの各出力信号を否定論理積
する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出
力信号を反転して前記第１メイン増幅器に対応した第１
読取りイネーブル信号を出力する第３インバータと、前
記第２入力信号と前記第１インバータの出力信号とを否
定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲ
ートの出力信号を反転して前記第２メイン増幅器に対応
した第２読取りイネーブル信号を出力する第４インバー
タと、前記第１入力信号と前記第２インバータの出力信
号とを否定論理積する第３ＮＡＮＤゲートと、該第３Ｎ
ＡＮＤゲートの出力信号を反転して前記第３メイン増幅
器に対応した第３読取りイネーブル信号を出力する第５
インバータと、第１、第２入力信号を否定論理積する第
４ＮＡＮＤゲートと、該第４ＮＡＮＤゲートの出力信号
を反転して前記第４メイン増幅器に対応した第４読取り
イネーブル信号を出力する第６インバータと、前記テス
トモード信号と前記第１〜第４ＮＡＮＤゲートの各出力
信号とをそれぞれ否定論理和して前記各第１〜第４メイ
ン増幅器に対応した第１〜第４テストモード決定信号を
それぞれ出力する第１〜第４ＮＯＲゲートと、を備えて
構成されるようにしてもよい。
項１〜６のいずれか１つに記載の発明の具体的な構成と
して、前記信号増幅ブロックが、第１〜第４メイン増幅
器を備え、前記信号増幅制御部が、外部からの第１、第
２入力信号をそれぞれ反転する第１、第２インバータ
と、該第１、第２インバータの各出力信号を否定論理積
する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの出
力信号を反転して前記第１メイン増幅器に対応した第１
読取りイネーブル信号を出力する第３インバータと、前
記第２入力信号と前記第１インバータの出力信号とを否
定論理積する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲ
ートの出力信号を反転して前記第２メイン増幅器に対応
した第２読取りイネーブル信号を出力する第４インバー
タと、前記第１入力信号と前記第２インバータの出力信
号とを否定論理積する第３ＮＡＮＤゲートと、該第３Ｎ
ＡＮＤゲートの出力信号を反転して前記第３メイン増幅
器に対応した第３読取りイネーブル信号を出力する第５
インバータと、第１、第２入力信号を否定論理積する第
４ＮＡＮＤゲートと、該第４ＮＡＮＤゲートの出力信号
を反転して前記第４メイン増幅器に対応した第４読取り
イネーブル信号を出力する第６インバータと、前記テス
トモード信号と前記第１〜第４ＮＡＮＤゲートの各出力
信号とをそれぞれ否定論理和して前記各第１〜第４メイ
ン増幅器に対応した第１〜第４テストモード決定信号を
それぞれ出力する第１〜第４ＮＯＲゲートと、を備えて
構成されるようにしてもよい。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施の形態に係るメモリ素
子は、例えば、上述の図６に示した従来の場合と同様
に、複数（図６では８個）のビットメモリ手段としての
２Ｍビットメモリを備えて構成される。
て図面を用いて説明する。本実施の形態に係るメモリ素
子は、例えば、上述の図６に示した従来の場合と同様
に、複数（図６では８個）のビットメモリ手段としての
２Ｍビットメモリを備えて構成される。
【００２７】図１は、本実施形態に係る上記各２Ｍビッ
トメモリの構成を示す図である。図１において、各２Ｍ
ビットメモリは、例えば、図示しない８個の２５６Ｋビ
ットメモリセルアレイを備えたメモリブロック２１０
と、該メモリブロック２１０のデータを増幅する信号増
幅ブロック２２０と、各第１、第２入力信号ＢＹｉ，Ｂ
Ｙｊ及びテストモード信号ＴＭを受けて論理演算を行な
い第１〜第４読取りイネーブル信号ＲＭＡ０〜ＲＭＡ３
及び第１〜第４テストモード決定信号ＲＭＡＴ０〜ＲＭ
ＡＴ３を出力する信号増幅制御部２３０と、該信号増幅
制御部２３０のテストモード決定信号ＲＭＡＴ０〜ＲＭ
ＡＴ３に応じて信号増幅ブロック２２０の電流を制御し
て減少させる電流制御ブロック２４０と、から構成され
ている。
トメモリの構成を示す図である。図１において、各２Ｍ
ビットメモリは、例えば、図示しない８個の２５６Ｋビ
ットメモリセルアレイを備えたメモリブロック２１０
と、該メモリブロック２１０のデータを増幅する信号増
幅ブロック２２０と、各第１、第２入力信号ＢＹｉ，Ｂ
Ｙｊ及びテストモード信号ＴＭを受けて論理演算を行な
い第１〜第４読取りイネーブル信号ＲＭＡ０〜ＲＭＡ３
及び第１〜第４テストモード決定信号ＲＭＡＴ０〜ＲＭ
ＡＴ３を出力する信号増幅制御部２３０と、該信号増幅
制御部２３０のテストモード決定信号ＲＭＡＴ０〜ＲＭ
ＡＴ３に応じて信号増幅ブロック２２０の電流を制御し
て減少させる電流制御ブロック２４０と、から構成され
ている。
【００２８】信号増幅ブロック２２０は、上述の図７に
示した従来の信号増幅ブロック１１０と同様な４個のメ
イン増幅器Ｍ／Ａ１〜Ｍ／Ａ４を備える。この各メイン
増幅器Ｍ／Ａ１〜Ｍ／Ａ４に対応させて電流制御ブロッ
ク２４０の後述する第１、第２電流制御回路２４１，２
４２が設けられる。図２は、個々のメイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４及びそれに対応した第１、第２電流制御回
路２４１、２４２の構成を示す図である。
示した従来の信号増幅ブロック１１０と同様な４個のメ
イン増幅器Ｍ／Ａ１〜Ｍ／Ａ４を備える。この各メイン
増幅器Ｍ／Ａ１〜Ｍ／Ａ４に対応させて電流制御ブロッ
ク２４０の後述する第１、第２電流制御回路２４１，２
４２が設けられる。図２は、個々のメイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４及びそれに対応した第１、第２電流制御回
路２４１、２４２の構成を示す図である。
【００２９】図２に示すように、各メイン増幅器は、上
述の図８に示した従来のフリチャージ回路１１１、第
１、第２差動増幅回路１１２，１１３及びラッチ１１４
と同様の構成の、フリチャージ回路２２１、第１、第２
差動増幅回路２２２，２２３及びラッチ２２４を備え
る。このメイン増幅器には、流れる電流を制御するため
の第１、第２電流制御回路２４１，２４２が接続され
る。
述の図８に示した従来のフリチャージ回路１１１、第
１、第２差動増幅回路１１２，１１３及びラッチ１１４
と同様の構成の、フリチャージ回路２２１、第１、第２
差動増幅回路２２２，２２３及びラッチ２２４を備え
る。このメイン増幅器には、流れる電流を制御するため
の第１、第２電流制御回路２４１，２４２が接続され
る。
【００３０】第１電流制御回路２４１は、第１差動増幅
回路２２２の２個の差動増幅器にそれぞれ接続され、テ
ストモード決定信号ＲＭＡＴがローレベルになるとター
ンオフして電流の流れを減少させるＮＭＯＳトランジス
タＮ１１，Ｎ１２から構成される。第２電流制御回路２
４２は、第２差動増幅回路２２３の差動増幅器に接続さ
れ、テストモード決定信号ＲＭＡＴがローレベルになる
とターンオフして電流の流れを減少させるＮＭＯＳトラ
ンジスタＮ１３から構成される。
回路２２２の２個の差動増幅器にそれぞれ接続され、テ
ストモード決定信号ＲＭＡＴがローレベルになるとター
ンオフして電流の流れを減少させるＮＭＯＳトランジス
タＮ１１，Ｎ１２から構成される。第２電流制御回路２
４２は、第２差動増幅回路２２３の差動増幅器に接続さ
れ、テストモード決定信号ＲＭＡＴがローレベルになる
とターンオフして電流の流れを減少させるＮＭＯＳトラ
ンジスタＮ１３から構成される。
【００３１】また、信号増幅制御部２３０は、図３に示
すように、各入力信号ＢＹｉ，ＢＹｊをそれぞれ反転す
る第１、第２インバータとしてのインバータＩＮ１１，
ＩＮ１２と、それらインバータＩＮ１１，ＩＮ１２の各
出力信号を否定論理積する第１ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＡ１１と、該ＮＡＮＤゲートＮＡ１１
の出力信号を反転して読取りイネーブル信号ＲＭＡ０を
出力する第３インバータとしてのインバータＩＮ１３
と、入力信号ＢＹｊ及びインバータＩＮ１１の出力信号
を否定論理積する第２ＮＡＮＤゲートとしてのＮＡＮＤ
ゲートＮＡ１２と、該ＮＡＮＤゲートＮＡ１２の出力信
号を反転して読取りイネーブル信号ＲＭＡ１を出力する
第４インバータとしてのインバータＩＮ１４と、入力信
号ＢＹｉ及びインバータＩＮ１２の出力信号を否定論理
積する第３ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＡ
１３と、該ＮＡＮＤゲートＮＡ１３の出力信号を反転し
て読取りイネーブル信号ＲＭＡ２を出力する第５インバ
ータとしてのインバータＩＮ１５と、各入力信号ＢＹ
ｉ，ＢＹｊを否定論理積する第４ＮＡＮＤゲートとして
のＮＡＮＤゲートＮＡ１４と、該ＮＡＮＤゲートＮＡ１
４の出力信号を反転して読取りイネーブル信号ＲＭＡ３
を出力する第６インバータとしてのインバータＩＮ１６
と、テストモード信号ＴＭ及び各ＮＡＮＤゲートＮＡ１
１〜ＮＡ１４の出力信号をそれぞれ否定論理和して各テ
ストモード決定信号ＲＭＡＴ０〜ＲＭＡＴ３をそれぞれ
出力する第１〜第４ＮＯＲゲートとしてのＮＯＲゲート
ＮＲ１１〜ＮＲ１４と、から構成される。
すように、各入力信号ＢＹｉ，ＢＹｊをそれぞれ反転す
る第１、第２インバータとしてのインバータＩＮ１１，
ＩＮ１２と、それらインバータＩＮ１１，ＩＮ１２の各
出力信号を否定論理積する第１ＮＡＮＤゲートとしての
ＮＡＮＤゲートＮＡ１１と、該ＮＡＮＤゲートＮＡ１１
の出力信号を反転して読取りイネーブル信号ＲＭＡ０を
出力する第３インバータとしてのインバータＩＮ１３
と、入力信号ＢＹｊ及びインバータＩＮ１１の出力信号
を否定論理積する第２ＮＡＮＤゲートとしてのＮＡＮＤ
ゲートＮＡ１２と、該ＮＡＮＤゲートＮＡ１２の出力信
号を反転して読取りイネーブル信号ＲＭＡ１を出力する
第４インバータとしてのインバータＩＮ１４と、入力信
号ＢＹｉ及びインバータＩＮ１２の出力信号を否定論理
積する第３ＮＡＮＤゲートとしてのＮＡＮＤゲートＮＡ
１３と、該ＮＡＮＤゲートＮＡ１３の出力信号を反転し
て読取りイネーブル信号ＲＭＡ２を出力する第５インバ
ータとしてのインバータＩＮ１５と、各入力信号ＢＹ
ｉ，ＢＹｊを否定論理積する第４ＮＡＮＤゲートとして
のＮＡＮＤゲートＮＡ１４と、該ＮＡＮＤゲートＮＡ１
４の出力信号を反転して読取りイネーブル信号ＲＭＡ３
を出力する第６インバータとしてのインバータＩＮ１６
と、テストモード信号ＴＭ及び各ＮＡＮＤゲートＮＡ１
１〜ＮＡ１４の出力信号をそれぞれ否定論理和して各テ
ストモード決定信号ＲＭＡＴ０〜ＲＭＡＴ３をそれぞれ
出力する第１〜第４ＮＯＲゲートとしてのＮＯＲゲート
ＮＲ１１〜ＮＲ１４と、から構成される。
【００３２】このように構成された本実施形態の回路動
作を図４、５を用いて説明する。まず、正常モードで動
作する場合には、図４（Ａ）（Ｂ）に示すように、等化
信号ＥＱＢがローレベルになり、それを反転した信号Ｅ
Ｑがハイレベルになると、信号増幅ブロック２２０の各
メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のフリーチャージ回路
２２１により、入力端子ＣＩＯＴ，ＣＩＯＢがフリーチ
ャージされる。そして、信号増幅制御部２３０は、図４
（Ｃ）（Ｄ）に示すような入力信号ＢＹｉ，ＢＹｊを入
力して、各ＮＡＮＤゲートＮＡ１１〜ＮＡ１４及び各イ
ンバータＩＮ１１〜ＩＮ１６によって論理演算した読取
りイネーブル信号ＲＭＡ０〜ＲＭＡ３を信号増幅ブロッ
ク２２０に出力する。これにより、信号増幅ブロック２
２０は、各メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のうちの１
個または２個だけが動作するようになる。
作を図４、５を用いて説明する。まず、正常モードで動
作する場合には、図４（Ａ）（Ｂ）に示すように、等化
信号ＥＱＢがローレベルになり、それを反転した信号Ｅ
Ｑがハイレベルになると、信号増幅ブロック２２０の各
メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のフリーチャージ回路
２２１により、入力端子ＣＩＯＴ，ＣＩＯＢがフリーチ
ャージされる。そして、信号増幅制御部２３０は、図４
（Ｃ）（Ｄ）に示すような入力信号ＢＹｉ，ＢＹｊを入
力して、各ＮＡＮＤゲートＮＡ１１〜ＮＡ１４及び各イ
ンバータＩＮ１１〜ＩＮ１６によって論理演算した読取
りイネーブル信号ＲＭＡ０〜ＲＭＡ３を信号増幅ブロッ
ク２２０に出力する。これにより、信号増幅ブロック２
２０は、各メイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のうちの１
個または２個だけが動作するようになる。
【００３３】例えば、読取りイネーブル信号ＲＭＡ０の
みが、図４（Ｆ）に示すようにハイレベルとなってメイ
ン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のうちのメイン増幅器Ｍ／
Ａ１のみが動作するときは、テストモード信号ＴＭが、
図４（Ｅ）に示すようにローレベルを維持するため、信
号増幅制御部２３０はＮＡＮＤゲートＮＡ１１の出力信
号のみがローレベルとなり、ＮＯＲゲートＮＲ１１から
出力されるテストモード決定信号ＲＭＡＴ０のみが、図
４（Ｇ）に示すようにハイレベルとなる。よって、電流
制御ブロック２４０では、メイン増幅器Ｍ／Ａ１に接続
された第１、第２電流制御回路２４１，２４２の各ＮＭ
ＯＳトランジスタＮ１１〜Ｎ１３がターンオンされて、
メイン増幅器Ｍ／Ａ１の第１、第２差動増幅回路２２
２，２２３を各ＮＭＯＳトランジスタＮ１１〜Ｎ１３を
介して接地するパスが形成される。
みが、図４（Ｆ）に示すようにハイレベルとなってメイ
ン増幅器Ｍ／Ａ１〜Ｍ／Ａ４のうちのメイン増幅器Ｍ／
Ａ１のみが動作するときは、テストモード信号ＴＭが、
図４（Ｅ）に示すようにローレベルを維持するため、信
号増幅制御部２３０はＮＡＮＤゲートＮＡ１１の出力信
号のみがローレベルとなり、ＮＯＲゲートＮＲ１１から
出力されるテストモード決定信号ＲＭＡＴ０のみが、図
４（Ｇ）に示すようにハイレベルとなる。よって、電流
制御ブロック２４０では、メイン増幅器Ｍ／Ａ１に接続
された第１、第２電流制御回路２４１，２４２の各ＮＭ
ＯＳトランジスタＮ１１〜Ｎ１３がターンオンされて、
メイン増幅器Ｍ／Ａ１の第１、第２差動増幅回路２２
２，２２３を各ＮＭＯＳトランジスタＮ１１〜Ｎ１３を
介して接地するパスが形成される。
【００３４】したがって、図４（Ａ）に示したように、
等化信号ＥＱＢがハイレベルになった後、アドレスに応
じてメモリブロック２１０の８個の２５６Ｋビットメモ
リセルアレイに貯蔵されたデータが、該２５６Ｋビット
メモリセルアレイの両方側に位置したローカルデータラ
インを通ってグローバル（Grobal）データラインにより
信号増幅ブロック２２０に伝送されて、メイン増幅器Ｍ
／Ａ１の各入力端子ＣＩＯＴ，ＣＩＯＢに供給される。
等化信号ＥＱＢがハイレベルになった後、アドレスに応
じてメモリブロック２１０の８個の２５６Ｋビットメモ
リセルアレイに貯蔵されたデータが、該２５６Ｋビット
メモリセルアレイの両方側に位置したローカルデータラ
インを通ってグローバル（Grobal）データラインにより
信号増幅ブロック２２０に伝送されて、メイン増幅器Ｍ
／Ａ１の各入力端子ＣＩＯＴ，ＣＩＯＢに供給される。
【００３５】このとき、入力端子ＣＩＯＴのデータレベ
ルが入力端子ＣＩＯＢのデータレベルよりも大きい場合
には、第１差動増幅回路２２２は、ＮＭＯＳトランジス
タＮ１，Ｎ５がターンオンされ、ＮＭＯＳトランジスタ
Ｎ２，Ｎ４がターンオフされて、電流ミラーのＰＭＯＳ
トランジスタＰ４，Ｐ５により電流が第２差動増幅回路
２２３に供給され、一方、電流ミラーのＰＭＯＳトラン
ジスタＰ６，Ｐ７はターンオフされるため第２差動増幅
回路２２３への電流が遮断される。また、電流ミラーの
ＰＭＯＳトランジスタＰ４，Ｐ５からＮＭＯＳトランジ
スタＮ１を通って流れる電流は、ＮＭＯＳトランジスタ
Ｎ３を介して接地側に流れるとともに、第１電流制御回
路２４１のＮＭＯＳトランジスタＮ１１を介して接地側
に流れる。
ルが入力端子ＣＩＯＢのデータレベルよりも大きい場合
には、第１差動増幅回路２２２は、ＮＭＯＳトランジス
タＮ１，Ｎ５がターンオンされ、ＮＭＯＳトランジスタ
Ｎ２，Ｎ４がターンオフされて、電流ミラーのＰＭＯＳ
トランジスタＰ４，Ｐ５により電流が第２差動増幅回路
２２３に供給され、一方、電流ミラーのＰＭＯＳトラン
ジスタＰ６，Ｐ７はターンオフされるため第２差動増幅
回路２２３への電流が遮断される。また、電流ミラーの
ＰＭＯＳトランジスタＰ４，Ｐ５からＮＭＯＳトランジ
スタＮ１を通って流れる電流は、ＮＭＯＳトランジスタ
Ｎ３を介して接地側に流れるとともに、第１電流制御回
路２４１のＮＭＯＳトランジスタＮ１１を介して接地側
に流れる。
【００３６】そして、第２差動増幅回路２２３は、ＮＭ
ＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ９が
ターンオンされ、ＮＭＯＳトランジスタＮ８及びＰＭＯ
ＳトランジスタＰ８がターンオフされて、ＰＭＯＳトラ
ンジスタＰ９のターンオンにより流れる電流のみがラッ
チ２２４に供給される。また、ＮＭＯＳトランジスタＮ
７のターンオンにより流れる電流は、ＮＭＯＳトランジ
スタＮ９を介して接地側に流れるとともに、第２電流制
御回路２４２のＮＭＯＳトランジスタＮ１３を介して接
地側に流れる。
ＯＳトランジスタＮ７及びＰＭＯＳトランジスタＰ９が
ターンオンされ、ＮＭＯＳトランジスタＮ８及びＰＭＯ
ＳトランジスタＰ８がターンオフされて、ＰＭＯＳトラ
ンジスタＰ９のターンオンにより流れる電流のみがラッ
チ２２４に供給される。また、ＮＭＯＳトランジスタＮ
７のターンオンにより流れる電流は、ＮＭＯＳトランジ
スタＮ９を介して接地側に流れるとともに、第２電流制
御回路２４２のＮＭＯＳトランジスタＮ１３を介して接
地側に流れる。
【００３７】したがって、ラッチ２２４は、ＮＡＮＤゲ
ートＮＡ２の出力信号がハイレベルになってＮＡＮＤゲ
ートＮＡ１の出力信号がローレベルになるため、インバ
ータＩＮ１からはハイレベルの増幅信号ＭＯＴが出力さ
れ、インバータＩＮ２からはローレベルの増幅信号ＭＯ
Ｂが出力される。一方、入力端子ＣＩＯＴのデータレベ
ルが入力端子ＣＩＯＢのデータレベルよりも小さい場合
には、第１、第２差動増幅回路２２２，２２３の動作が
上記の場合とは反対になり、第１差動増幅回路２２２の
電流ミラーであるＰＭＯＳトランジスタＰ６，Ｐ７から
ＮＭＯＳトランジスタＮ４を通って流れる電流は、ＮＭ
ＯＳトランジスタＮ６及び第１電流制御回路２４１のＮ
ＭＯＳトランジスタＮ１２を介して接地側に流れる。ま
た、第２差動増幅回路２２３のＮＭＯＳトランジスタＮ
８を流れる電流は、ＮＭＯＳトランジスタＮ９及び第２
電流制御回路２４２のＮＭＯＳトランジスタＮ１３を通
って接地側に流れる。そして、ラッチ２２４は、ローレ
ベルの増幅信号ＭＯＴ及びハイレベルの増幅信号ＭＯＢ
を出力する。図４（Ｉ）には、増幅信号ＭＯＴ，ＭＯＢ
の出力波形を示す。
ートＮＡ２の出力信号がハイレベルになってＮＡＮＤゲ
ートＮＡ１の出力信号がローレベルになるため、インバ
ータＩＮ１からはハイレベルの増幅信号ＭＯＴが出力さ
れ、インバータＩＮ２からはローレベルの増幅信号ＭＯ
Ｂが出力される。一方、入力端子ＣＩＯＴのデータレベ
ルが入力端子ＣＩＯＢのデータレベルよりも小さい場合
には、第１、第２差動増幅回路２２２，２２３の動作が
上記の場合とは反対になり、第１差動増幅回路２２２の
電流ミラーであるＰＭＯＳトランジスタＰ６，Ｐ７から
ＮＭＯＳトランジスタＮ４を通って流れる電流は、ＮＭ
ＯＳトランジスタＮ６及び第１電流制御回路２４１のＮ
ＭＯＳトランジスタＮ１２を介して接地側に流れる。ま
た、第２差動増幅回路２２３のＮＭＯＳトランジスタＮ
８を流れる電流は、ＮＭＯＳトランジスタＮ９及び第２
電流制御回路２４２のＮＭＯＳトランジスタＮ１３を通
って接地側に流れる。そして、ラッチ２２４は、ローレ
ベルの増幅信号ＭＯＴ及びハイレベルの増幅信号ＭＯＢ
を出力する。図４（Ｉ）には、増幅信号ＭＯＴ，ＭＯＢ
の出力波形を示す。
【００３８】次に、テストモードで動作する場合には、
テストモード信号ＴＭが、図５（Ｅ）に示すようにハイ
レベルに維持されることで、信号増幅制御部２３０で
は、ＮＯＲゲートＮＲ１１〜ＮＲ１４が常にローレベル
のテストモード決定信号ＲＭＡＴ０〜ＲＭＡＴ３を出力
するため、電流制御ブロック２４０の第１、第２電流制
御回路２４１，２４２の各ＮＭＯＳトランジスタＮ１１
〜Ｎ１３がターンオフされる。
テストモード信号ＴＭが、図５（Ｅ）に示すようにハイ
レベルに維持されることで、信号増幅制御部２３０で
は、ＮＯＲゲートＮＲ１１〜ＮＲ１４が常にローレベル
のテストモード決定信号ＲＭＡＴ０〜ＲＭＡＴ３を出力
するため、電流制御ブロック２４０の第１、第２電流制
御回路２４１，２４２の各ＮＭＯＳトランジスタＮ１１
〜Ｎ１３がターンオフされる。
【００３９】そして、図５（Ａ）（Ｂ）に示すような等
化信号ＥＱＢ及びその反転信号ＥＱにより、各メイン増
幅器Ｍ／Ａ１〜Ｍ／Ａ４のフリーチャージ回路２２１が
動作して各入力端子ＣＩＯＴ，ＣＩＯＢが等化される。
また、信号増幅制御部２３０からは、各入力信号ＢＹ
ｉ，ＢＹｊを論理演算した読取りイネーブル信号ＲＭＡ
０〜ＲＭＡ３が全てローレベルで出力されるため、信号
増幅ブロック２２０のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４
は全て動作して、１６ＭＤＲＡＭが１ＭＤＲＡＭのよう
に動作する。
化信号ＥＱＢ及びその反転信号ＥＱにより、各メイン増
幅器Ｍ／Ａ１〜Ｍ／Ａ４のフリーチャージ回路２２１が
動作して各入力端子ＣＩＯＴ，ＣＩＯＢが等化される。
また、信号増幅制御部２３０からは、各入力信号ＢＹ
ｉ，ＢＹｊを論理演算した読取りイネーブル信号ＲＭＡ
０〜ＲＭＡ３が全てローレベルで出力されるため、信号
増幅ブロック２２０のメイン増幅器Ｍ／Ａ１〜Ｍ／Ａ４
は全て動作して、１６ＭＤＲＡＭが１ＭＤＲＡＭのよう
に動作する。
【００４０】したがって、図５（Ａ）に示したように、
等化信号ＥＱＢがローレベルからハイレベルに変化した
後、アドレスに応じてメモリブロック２１０のデータが
信号増幅ブロック２２０に入力すると、メイン増幅器Ｍ
／Ａ１〜Ｍ／Ａ４の第１、第２差動増幅回路２２２，２
２３は正常モードのときと同様に動作するが、電流制御
ブロック２４０の第１、第２電流制御回路が動作しない
ため、第１差動増幅回路２２２に流れる電流は、ＮＭＯ
ＳトランジスタＮ３またはＮＭＯＳトランジスタＮ６の
みを通って接地側に流れ、第２差動増幅回路２２３に流
れる電流は、ＮＭＯＳトランジスタＮ９のみを通って接
地側に流れる。そして、第２差動増幅回路２２３の出力
信号が入力されるラッチ２２４は、その出力信号を論理
演算して、図５（Ｉ）に示すような各増幅信号ＭＯＴ，
ＭＯＢを出力する。
等化信号ＥＱＢがローレベルからハイレベルに変化した
後、アドレスに応じてメモリブロック２１０のデータが
信号増幅ブロック２２０に入力すると、メイン増幅器Ｍ
／Ａ１〜Ｍ／Ａ４の第１、第２差動増幅回路２２２，２
２３は正常モードのときと同様に動作するが、電流制御
ブロック２４０の第１、第２電流制御回路が動作しない
ため、第１差動増幅回路２２２に流れる電流は、ＮＭＯ
ＳトランジスタＮ３またはＮＭＯＳトランジスタＮ６の
みを通って接地側に流れ、第２差動増幅回路２２３に流
れる電流は、ＮＭＯＳトランジスタＮ９のみを通って接
地側に流れる。そして、第２差動増幅回路２２３の出力
信号が入力されるラッチ２２４は、その出力信号を論理
演算して、図５（Ｉ）に示すような各増幅信号ＭＯＴ，
ＭＯＢを出力する。
【００４１】このようにテストモード時では、電流制御
ブロック２４０が動作しないため、メイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４での電流消耗を減少させることが可能とな
る。
ブロック２４０が動作しないため、メイン増幅器Ｍ／Ａ
１〜Ｍ／Ａ４での電流消耗を減少させることが可能とな
る。
【００４２】
【発明の効果】以上説明したように本発明に係るメモリ
素子は、各ビットメモリ手段に電流制御ブロックを設
け、正常モード及びテストモードに応じて、信号増幅ブ
ロックの各メイン増幅器の電流の流れを制御するように
したことで、テストモード時における信号増幅ブロック
の電流消耗量を減少させることができる。これにより、
メモリ素子のテスト動作の安定化が図られるため、その
テスト結果の信頼性を向上させることができるという効
果がある。
素子は、各ビットメモリ手段に電流制御ブロックを設
け、正常モード及びテストモードに応じて、信号増幅ブ
ロックの各メイン増幅器の電流の流れを制御するように
したことで、テストモード時における信号増幅ブロック
の電流消耗量を減少させることができる。これにより、
メモリ素子のテスト動作の安定化が図られるため、その
テスト結果の信頼性を向上させることができるという効
果がある。
【図１】本発明の実施形態に係るメモリ素子を構成する
各２Ｍビットメモリの構成を示すブロック図である。
各２Ｍビットメモリの構成を示すブロック図である。
【図２】同上実施形態における信号増幅ブロックの各メ
イン増幅器及び電流制御ブロックの構成を示した回路図
である。
イン増幅器及び電流制御ブロックの構成を示した回路図
である。
【図３】同上実施形態における信号増幅制御部の構成を
示した回路図である。
示した回路図である。
【図４】同上実施形態について、正常モード時の動作を
説明するタイミング図である。
説明するタイミング図である。
【図５】同上実施形態について、テストモード時の動作
を説明するタイミング図である。
を説明するタイミング図である。
【図６】従来のメモリ素子回路（ＤＲＡＭ）の構成を示
した例示図である。
した例示図である。
【図７】従来の２Ｍビットメモリの構成を示したブロッ
ク図である。
ク図である。
【図８】従来のメイン増幅器の構成を示した回路図であ
る。
る。
【図９】従来の信号増幅制御部の構成を示した回路図で
ある。
ある。
【図１０】従来のメモリ素子回路の動作を説明するタイ
ミング図である。
ミング図である。
２１０…メモリブロック ２２０…信号増幅ブロック ２２１…フリーチャージ回路 ２２２…第１差動増幅回路 ２２３…第２差動増幅回路 ２２４…ラッチ ２３０…信号増幅制御部 ２４０…電流制御ブロック ２４１…第１電流制御回路 ２４２…第２電流制御回路 ＩＮ１１〜ＩＮ１６…インバータ ＮＡ１１〜ＮＡ１４…ＮＡＮＤゲート ＮＲ１１〜ＮＲ１４…ＮＯＲゲート Ｎ１１，Ｎ１２，Ｎ１３…ＭＯＳトランジスタ
Claims (7)
- 【請求項１】データを貯蔵するためのメモリブロック
と、 該メモリブロックからアクセスされたデータを増幅する
複数のメイン増幅器を備えた信号増幅ブロックと、 外部からの入力信号を基に論理演算を行なって前記各メ
イン増幅器の動作を制御する読取りイネーブル信号を出
力するとともに、前記入力信号及びテストモードを示す
テストモード信号を基に論理演算を行なってテストモー
ド決定信号を出力する信号増幅制御部と、前記テストモード決定信号に応じて、前記信号増幅ブロ
ックの電流の流れを制御し、テストモード時における消
耗電流を減少させる電流制御ブロックと、 を有するビットメモリ手段を複数備えて構成されるメモ
リ素子。 - 【請求項２】前記電流制御ブロックが、前記信号増幅ブ
ロックの各メイン増幅器に対応させて、それぞれの電流
の流れを制御する第１、第２電流制御回路を備えたこと
を特徴とする請求項１記載のメモリ素子。 - 【請求項３】前記信号増幅ブロックの各メイン増幅器
が、前記メモリブロックからのデータを２段階で差動増
幅する第１、第２差動増幅回路を備え、 前記第１電流制御回路が、前記各メイン増幅器の第１差
動増幅回路に接続されて、前記テストモード決定信号に
応じて、正常モード時に前記第１差動増幅回路を流れる
電流を接地側に案内するように構成されたことを特徴と
する請求項２記載のメモリ素子。 - 【請求項４】前記第１差動増幅回路が、複数の差動増幅
器を有し、前記第１電流制御回路が、前記第１差動増幅
回路の各差動増幅器と接地端子との間に接続される複数
のＭＯＳトランジスタを有し、該各ＭＯＳトランジスタ
が、前記テストモード決定信号に応じて、正常モード時
にターンオンされ、テストモード時にターンオフされる
構成としたことを特徴とする請求項３記載のメモリ素
子。 - 【請求項５】前記信号増幅ブロックの各メイン増幅器
が、前記メモリブロックからのデータを２段階で差動増
幅する第１、第２差動増幅回路を備え、 前記第２電流制御回路が、前記各メイン増幅器の第２差
動増幅回路に接続されて、前記テストモード決定信号に
応じて、正常モード時に前記第２差動増幅回路を流れる
電流を接地側に案内するように構成されたことを特徴と
する請求項２〜４のいずれか１つに記載のメモリ素子。 - 【請求項６】前記第２電流制御回路が、前記第２差動増
幅回路と接地端子との間に接続されるＭＯＳトランジス
タを有し、該ＭＯＳトランジスタが、前記テストモード
決定信号に応じて、正常モード時にターンオンされ、テ
ストモード時にターンオフされる構成としたことを特徴
とする請求項５記載のメモリ素子。 - 【請求項７】前記信号増幅ブロックが、第１〜第４メイ
ン増幅器を備え、前記信号増幅制御部が、外部からの第
１、第２入力信号をそれぞれ反転する第１、第２インバ
ータと、該第１、第２インバータの各出力信号を否定論
理積する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲート
の出力信号を反転して前記第１メイン増幅器に対応した
第１読取りイネーブル信号を出力する第３インバータ
と、前記第２入力信号と前記第１インバータの出力信号
とを否定論理積する第２ＮＡＮＤゲートと、該第２ＮＡ
ＮＤゲートの出力信号を反転して前記第２メイン増幅器
に対応した第２読取りイネーブル信号を出力する第４イ
ンバータと、前記第１入力信号と前記第２インバータの
出力信号とを否定論理積する第３ＮＡＮＤゲートと、該
第３ＮＡＮＤゲートの出力信号を反転して前記第３メイ
ン増幅器に対応した第３読取りイネーブル信号を出力す
る第５インバータと、第１、第２入力信号を否定論理積
する第４ＮＡＮＤゲートと、該第４ＮＡＮＤゲートの出
力信号を反転して前記第４メイン増幅器に対応した第４
読取りイネーブル信号を出力する第６インバータと、前
記テストモード信号と前記第１〜第４ＮＡＮＤゲートの
各出力信号とをそれぞれ否定論理和して前記各第１〜第
４メイン増幅器に対応した第１〜第４テストモード決定
信号をそれぞれ出力する第１〜第４ＮＯＲゲートと、を
備えて構成されたことを特徴とする請求項１〜６のいず
れか１つに記載のメモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970012660A KR100253283B1 (ko) | 1997-04-07 | 1997-04-07 | 메모리소자의소모전류감소회로 |
| KR12660/1997 | 1997-04-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10326499A JPH10326499A (ja) | 1998-12-08 |
| JP2955850B2 true JP2955850B2 (ja) | 1999-10-04 |
Family
ID=19502059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10094367A Expired - Fee Related JP2955850B2 (ja) | 1997-04-07 | 1998-04-07 | メモリ素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5978292A (ja) |
| JP (1) | JP2955850B2 (ja) |
| KR (1) | KR100253283B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7237205B2 (en) | 2000-07-12 | 2007-06-26 | Home-Medicine (Usa), Inc. | Parameter evaluation system |
| US8043224B2 (en) | 2000-07-12 | 2011-10-25 | Dimicine Research It, Llc | Telemedicine system |
| US6949073B2 (en) * | 2002-10-03 | 2005-09-27 | Home-Medicine.Com, Inc. | Dyspnea monitor, and telemedicine system and method |
| DE10145727B4 (de) | 2001-09-17 | 2013-07-11 | Qimonda Ag | Verfahren und Vorrichtung zum Verringern des Stromverbrauchs einer elektronischen Schaltung |
| KR102140912B1 (ko) * | 2016-02-04 | 2020-08-03 | 닛본 덴끼 가부시끼가이샤 | 무선 단말, 무선국, 및 이들의 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5579256A (en) * | 1988-11-01 | 1996-11-26 | Hitachi, Ltd. | Semiconductor memory device and defect remedying method thereof |
| JPH04362592A (ja) * | 1991-06-08 | 1992-12-15 | Hitachi Ltd | 半導体記憶装置 |
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
-
1997
- 1997-04-07 KR KR1019970012660A patent/KR100253283B1/ko not_active IP Right Cessation
-
1998
- 1998-02-23 US US09/027,895 patent/US5978292A/en not_active Expired - Lifetime
- 1998-04-07 JP JP10094367A patent/JP2955850B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5978292A (en) | 1999-11-02 |
| KR100253283B1 (ko) | 2000-04-15 |
| JPH10326499A (ja) | 1998-12-08 |
| KR19980076116A (ko) | 1998-11-16 |
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