KR20100003797A

KR20100003797A - 비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트반도체 메모리 장치

Info

Publication number: KR20100003797A
Application number: KR1020080063793A
Authority: KR
Inventors: 이찬호; 서동욱
Original assignee: 삼성전자주식회사
Priority date: 2008-07-02
Filing date: 2008-07-02
Publication date: 2010-01-12
Also published as: US20100002531A1; KR101475346B1; US7894296B2

Abstract

비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로는 전원 전압에 연결되고, 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 쓰기 제어 신호가 비활성화될 때 전원 전압을 공급하는 제1 블록 및 제1 블록과 비트라인 쌍 사이에 연결되고, 제1 블록을 통하여 전원 전압이 공급될 때 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함한다. 따라서 디벨롭 레벨 클리핑 회로는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 멀티 포트 간의 스큐(skew) 및 노이즈(noise)에 의한 간섭을 방지할 수 있다.

Description

비트라인 쌍의 디벨롭 레벨을 클립핑하는 디벨롭 레벨 클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트 반도체 메모리 장치 {Develop level clipping circuit for clipping a develop level of a bitline pair, column path circuit including the same, and multi-port semiconductor memory device}

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 멀티 포트 반도체 메모리 장치의 메모리 셀에 연결되는 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로, 이를 포함하는 컬럼 경로 회로 및 멀티 포트 반도체 메모리 장치에 관한 것이다.

종래에는 단일 포트(single port)를 이용하여 반도체 메모리 장치의 메모리 셀에 접근하는 단일 포트 메모리 장치가 많이 이용되었으나, 최근에는 멀티 포트(multi port)를 이용하여 포트마다 개별적으로 반도체 메모리 장치의 메모리 셀에 접근할 수 있는 멀티 포트 메모리 장치가 많이 이용되고 있다.

일반적으로 멀티 포트 메모리 장치에서는 읽기(read) 및 쓰기(write) 동작을 위하여 포트마다 개별적으로 메모리 셀(memory cell)에 접근하기 때문에, 동일한 어드레스의 메모리 셀에 대하여 복수의 포트들이 동시에 접근하는 어드레스 컨텐 션(address contention)이 발생하여 포트 간의 간섭이 일어날 수 있다. 이러한 포트 간의 간섭은 메모리 셀의 쓰기 및 읽기 동작에 영향을 미치기 때문에 멀티 포트 메모리 장치의 동작 신뢰도를 떨어뜨리는 원인이 된다. 예를 들어, 제1 포트에서는 읽기 동작을 하고, 제2 포트에서는 쓰기 동작을 하는 경우에 제1 포트에서의 읽기 동작은 제2 포트의 쓰기 동작에 영향을 미칠 수 있다.

상술한 문제점을 해결하기 위하여, 본 발명의 일 목적은 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 멀티 포트 간의 스큐(skew) 및 노이즈(noise)에 의한 간섭을 방지할 수 있는 간단한 회로 구조의 디벨롭 레벨 클리핑 회로를 제공하는 것이다.

본 발명의 다른 목적은 상기 디벨롭 레벨 클리핑 회로를 포함하는 간단한 회로 구조의 컬럼 경로 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 상기 컬럼 경로 회로를 포함하는 멀티 포트 반도체 메모리 장치를 제공하는 것이다.

전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디벨롭 레벨 클리핑 회로는 전원 전압에 연결되고, 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록 및 상기 제1 블록과 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함한다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 비트라인 쌍의 디벨롭 레벨은 상기 제1 및 제2 블록에 포함되는 트랜지스터의 사이즈에 의하여 결정될 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함할 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제3 및 제4 피모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제3 및 제4 피모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제3 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 비트라인과 연결되고, 상기 제4 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 상보 비트라인과 연결되며, 상기 제3 및 제4 피모스 트랜지스터의 제2 단자들은 상기 비트라인 및 상기 상보 비트라인에 각각 연결될 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜지스 터를 포함할 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제1 및 제2 엔모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제1 및 제2 엔모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 디벨롭 레벨 클리핑 회로의 실시예에 의하면, 상기 제1 및 제2 엔모스 트랜지스터의 게이트 단자들은 상기 제1 및 제2 피모스 트랜지스터의 상기 제2 단자들에 각각 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 제2 단자들은 상기 비트라인 쌍의 비트라인 및 상기 비트라인 쌍의 상보 비트라인에 각각 연결될 수 있다.

전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 컬럼 경로 회로는 읽기 제어 신호에 응답하여 비트라인 쌍의 전압차를 감지하여 증폭하는 감지 증폭 회로, 쓰기 제어 신호에 응답하여 외부로부터 입력되는 데이터를 상기 비트라인 쌍에 인가하는 데이터 입력 드라이버 회로, 프라차지 신호에 응답하여 상기 비트라인 쌍을 프리차지 하는 프리차지 회로, 상기 읽기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 감지 증폭 회로에 연결하고, 상기 쓰기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 데이터 입력 드라이버 회로에 연결하는 컬럼 선택 회로 및 상기 쓰기 제어 신호가 비활성화 될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로를 포함한다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 디벨롭 레벨 클리핑 회로는 전원 전압에 연결되고, 상기 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록 및 상기 제1 블록과 상기 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함할 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 비트라인 쌍의 디벨롭 레벨은 상기 제1 및 제2 블록에 포함되는 트랜지스터의 사이즈에 의하여 결정될 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함할 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제3 및 제4 피모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍 의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제3 및 제4 피모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제3 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 비트라인과 연결되고, 상기 제4 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 상보 비트라인과 연결되며, 상기 제3 및 제4 피모스 트랜지스터의 제2 단자들은 상기 비트라인 및 상기 상보 비트라인에 각각 연결될 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜지스터를 포함할 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제1 및 제2 엔모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스 터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제1 및 제2 엔모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 컬럼 경로 회로의 실시예에 의하면, 상기 제1 및 제2 엔모스 트랜지스터의 게이트 단자들은 상기 제1 및 제2 피모스 트랜지스터의 상기 제2 단자들에 각각 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 제2 단자들은 상기 비트라인 쌍의 비트라인 및 상기 비트라인 쌍의 상보 비트라인에 각각 연결될 수 있다.

전술한 본 발명의 또 다른 목적을 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 멀티 포트 반도체 메모리 장치는 제1 포트 및 제2 포트를 포함하는 멀티 포트 메모리 셀 어레이, 상기 제1 포트와 관련된 제1 어드레스를 제공하는 제1 어드레스 버퍼, 상기 제1 어드레스 버퍼를 통하여 제공된 상기 제1 어드레스를 디코딩하여 제1 로우 어드레스 신호 및 제1 컬럼 어드레스 신호를 출력하는 제1 디코더, 상기 제1 로우 어드레스 신호를 입력받아 상기 제1 포트와 관련된 제1 워드라인을 인에이블시키는 제1 워드라인 드라이버 회로, 상기 제1 컬럼 어드레스 신호를 입력받아 상기 제1 포트와 관련된 제1 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행하는 제1 컬럼 경로 회로, 상기 제2 포트와 관련된 제2 어드레스를 제공하는 제2 어드레스 버퍼, 상기 제2 어드레스 버퍼를 통하여 제공된 상기 제2 어드레스를 디코딩하여 제2 로우 어드레스 신호 및 제2 컬럼 어드레스 신호를 출력하는 제2 디코더, 상기 제2 로우 어드레스 신호를 입력받아 상기 제2 포트와 관련된 제2 워드라인을 인에이블시키는 제2 워드라인 드라이버 회로 및 상기 제2 컬럼 어드레스 신호를 입력받아 상기 제2 포트와 관련된 제2 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행하는 제2 컬럼 경로 회로를 포함한다. 또한, 상기 제1 및 제2 컬럼 경로 회로 각각은 읽기 제어 신호에 응답하여 비트라인 쌍의 전압차를 감지하여 증폭하는 감지 증폭 회로, 쓰기 제어 신호에 응답하여 외부로부터 입력되는 데이터를 상기 비트라인 쌍에 인가하는 데이터 입력 드라이버 회로, 프라차지 신호에 응답하여 상기 비트라인 쌍을 프리차지 하는 프리차지 회로, 상기 읽기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 감지 증폭 회로에 연결하고, 상기 쓰기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 데이터 입력 드라이버 회로에 연결하는 컬럼 선택 회로 및 상기 쓰기 제어 신호가 비활성화 될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로를 포함한다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 디벨롭 레벨 클리핑 회로는 전원 전압에 연결되고, 상기 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록 및 상기 제1 블록과 상기 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함할 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 비트라인 쌍의 디벨롭 레벨은 상기 제1 및 제2 블록에 포함되는 트랜지스터의 사이즈에 의하여 결정될 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함할 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제3 및 제4 피모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제3 및 제4 피모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제3 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 비트라인과 연결되고, 상기 제4 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 상보 비트라인과 연결되며, 상기 제3 및 제4 피모스 트랜지스터의 제2 단자들은 상기 비트라인 및 상기 상보 비트라인에 각각 연결될 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜 지스터를 포함할 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제1 및 제2 엔모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않을 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제1 및 제2 엔모스 트랜지스터의 제1 단자들에 각각 연결될 수 있다.

상기 멀티 포트 반도체 메모리 장치의 실시예에 의하면, 상기 제1 및 제2 엔모스 트랜지스터의 게이트 단자들은 상기 제1 및 제2 피모스 트랜지스터의 상기 제2 단자들에 각각 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 제2 단자들은 상기 비트라인 쌍의 비트라인 및 상기 비트라인 쌍의 상보 비트라인에 각각 연결될 수 있다.

본 발명의 실시예들에 따른 디벨롭 레벨 클리핑 회로는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 하나의 포트에서 읽기 동작 시 비트라인 쌍의 디벨롭 레벨을 클리핑함으로써 디벨롭된 비트라인 쌍이 다른 포트의 쓰기 동작에 영향을 주지 않도록 할 수 있다.

또한, 본 발명의 실시예들에 따른 컬럼 경로 회로는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 하나의 포트에서 읽기 동작 시 비트라인 쌍의 디벨롭 레벨을 클리핑함으로써 디벨롭된 비트라인 쌍이 다른 포트의 쓰기 동작에 영향을 주지 않아 멀티 포트 반도체 메모리 장치가 높은 동작 신뢰도를 확보하게 할 수 있다.

나아가, 본 발명의 실시예들에 따른 멀티 포트 반도체 메모리 장치는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 하나의 포트에서 읽기 동작 시 비트라인 쌍의 디벨롭 레벨을 클리핑함으로써 디벨롭된 비트라인 쌍이 다른 포트의 쓰기 동작에 영향을 주지 않아 높은 동작 신뢰성을 확보할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않아야 한다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조 부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들이 이러한 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.

어떤 구성 요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 8개의 트랜지스터로 구성된 멀티 포트 에스램(SRAM) 셀을 나타내는 회로도이다.

도 1을 참조하면, 멀티 포트 에스램 셀(10)은 4개의 트랜지스터(MN1, MP1, MN2, MP2)로 구성된 래치 회로(12), 2개의 트랜지스터(MN3, MN5)로 구성된 제1 스위치 회로(14) 및 2개의 트랜지스터(MN4, MN6)로 구성된 제2 스위치 회로(16)를 포함할 수 있다.

제1 및 제2 스위치 회로들(14, 16)은 래치 회로(12)에 데이터를 쓰거나, 래치 회로(10)의 데이터를 읽을 때 사용된다. 예를 들어, 제1 비트라인 쌍(FBL, /FBL)을 통하여 데이터를 읽거나 쓸 때에는, 제1 워드라인(FWL)에는 논리 "하이(high)" 레벨의 전압이 인가되고, 제2 워드라인(SWL)에는 논리 "로우(low)" 레벨의 전압이 인가되어야 한다. 반면에 제2 비트라인 쌍(SBL, /SBL)을 통하여 데이터 를 읽거나 쓸 때에는, 제1 워드라인(FWL)에는 논리 "로우" 레벨의 전압이 인가되고, 제2 워드라인(SWL)에는 논리 "하이" 레벨의 전압이 인가되어야 한다. 그러나 동일한 어드레스의 메모리 셀에 복수의 포트들을 통하여 읽기 동작과 쓰기 동작이 동시에 이루어지는 어드레스 컨텐션(address contention)이 발생하면, 하나의 포트에서의 읽기 동작이 다른 포트의 쓰기 동작에 영향을 줄 수 있다.

본 발명은 읽기 동작에 있는 제1 및 제2 비트라인 쌍의 디벨롭 레벨(develop level)을 일정 수준 이하로 떨어지지 않도록 클리핑(clipping)함으로써 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 포트 간의 간섭을 방지할 수 있다. 예를 들어, 제1 비트라인 쌍(FBL, /FBL)이 제1 포트와 관련되어 있고, 제2 비트라인 쌍(SBL, /SBL)이 제2 포트와 관련되어 있다고 가정하였을 때, 읽기 동작에 있는 제1 비트라인 쌍(FBL, /FBL)의 디벨롭 레벨(develop level)을 일정 수준 이하로 떨어지지 않도록 클리핑함으로써 제2 포트의 쓰기 동작에 영향을 주지 않을 수 있고, 읽기 동작에 있는 제2 비트라인 쌍(SBL, /SBL)의 디벨롭 레벨을 일정 수준 이하로 떨어지지 않도록 클리핑함으로써 제1 포트의 쓰기 동작에 영향을 주지 않을 수 있다.

도 2는 본 발명의 일 실시예에 따른 디벨롭 레벨 클리핑 회로를 나타내는 회로도이다.

도 2를 참조하면, 디벨롭 레벨 클리핑 회로(100)는 제1 블록(120) 및 제2 블록(140)을 포함할 수 있다.

제1 블록(120)은 전원 전압(VDD)에 연결되어 쓰기 제어 신호(WUM)가 활성화 될 때 전원 전압(VDD)을 차단하며, 쓰기 제어 신호(WUM)가 비활성화될 때 전원 전압(VDD)을 공급한다. 이 때, 제1 블록(120)은 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)를 포함하는데, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)는 전원 전압(VDD)을 제2 블록(140)을 거쳐 비트라인 쌍(BL, /BL)으로 연결하는 스위치 역할을 한다. 여기서, 제1 블록(120)이 피모스 트랜지스터(P-type metal oxide semiconductor transistor)로 구성되어 스위치 역할을 하는 것으로 설명되었지만, 실시예에 따라 제1 블록(120)은 엔모스 트랜지스터(N-type metal oxide semiconductor transistor)로 구성되어 스위치 역할을 하고, 쓰기 제어 신호(WUM)가 반전되어 입력되도록 구성될 수 있다.

제2 블록(140)은 제1 블록(120)과 비트라인 쌍(BL, /BL) 사이에 연결되고, 제1 블록(120)을 통하여 전원 전압(VDD)이 공급될 때 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 이 때, 제2 블록(140)은 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)를 포함하는데 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)는 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 일정 수준 이하의 전압 레벨로 떨어지는 것을 방지하는 클리핑 역할을 한다.

제1 블록(120)과 제2 블록(140)의 연결 관계를 살펴보면, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 제1 단자들은 전원 전압(VDD)에 각각 연결되고, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 게이트 단자들은 서로 연결되어 쓰기 제어 신호를 입력받으며, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 제2 단자들은 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)의 제1 단자들에 각각 연결된다. 또한, 제 3 피모스 트랜지스터(PTR3)의 게이트 단자는 비트라인 쌍(BL, /BL)의 비트라인(BL)과 연결되고, 제4 피모스 트랜지스터(PTR4)의 게이트 단자는 비트라인 쌍(BL, /BL)의 상보 비트라인(/BL)과 연결되며, 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)의 제2 단자들도 비트라인(BL) 및 상보 비트라인(/BL)에 각각 연결된다.

쓰기 제어 신호(WUM)가 논리 "로우"로 비활성화되면 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)가 턴온되기 때문에, 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)는 각각 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 즉, 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)는 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 전원 전압(VDD) 레벨에서 일정한 문턱 전압(Vtp) 레벨만큼 강하된 전압 레벨(VDD-Vtp) 이하로 떨어지지 않도록 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 이 때, 비트라인 쌍(BL, /BL)의 디벨롭 레벨은 제1 블록(120)과 제2 블록(140)에 포함되는 트랜지스터들의 사이즈를 조정함으로써 결정할 수 있다.

반면에 쓰기 제어 신호(WUM)가 논리 "하이"로 활성화되면 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)가 턴오프되기 때문에, 제3 및 제4 피모스 트랜지스터(PTR3, PTR4)에는 전원 전압(VDD)이 공급되지 않아 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 클리핑되지 않는다. 즉, 제1 피모스 트랜지스터(PTR1)에서 제3 피모스 트랜지스터(PTR3)로의 전류 경로 및 제2 피모스 트랜지스터(PTR2)에서 제4 피모스 트랜지스터(PTR4)로의 전류 경로(current path)를 발생시키지 않으므로 쓰기 동작에서는 비트라인 쌍에 원하는 전압 레벨을 인가할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 디벨롭 레벨 클리핑 회로를 나타내는 회로도이다.

도 3을 참조하면, 디벨롭 레벨 클리핑 회로(200)는 제1 블록(220) 및 제2 블록(240)을 포함할 수 있다.

제1 블록(220)은 전원 전압(VDD)에 연결되고, 쓰기 제어 신호(WUM)가 활성화될 때 전원 전압(VDD)을 차단하며, 쓰기 제어 신호(WUM)가 비활성화될 때 전원 전압(VDD)을 공급한다. 제1 블록(220)은 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)를 포함하는데 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)는 전원 전압(VDD)을 제2 블록(240)을 거쳐 비트라인 쌍(BL, /BL)으로 연결하는 스위치 역할을 한다. 여기서, 제1 블록(220)이 피모스 트랜지스터(PTR1, PTR2)로 구성되어 스위치 역할을 하는 것으로 설명되었지만, 실시예에 따라 제1 블록(220)은 엔모스 트랜지스터로 구성되어 스위치 역할을 하고, 쓰기 제어 신호(WUM)가 반전되어 입력되도록 구성될 수 있다.

제2 블록(240)은 제1 블록(220)과 비트라인 쌍(BL, /BL) 사이에 연결되고, 제1 블록(220)을 통하여 전원 전압(VDD)이 공급될 때 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 이 때, 제2 블록(240)은 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)를 포함하는데 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)는 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 일정 수준 이하의 전압 레벨로 떨어지는 것을 방지하는 클리핑 역할을 한다.

제1 블록(220)과 제2 블록(240)의 연결 관계를 살펴보면, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 제1 단자들은 전원 전압(VDD)에 각각 연결되고, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 게이트 단자들은 서로 연결되어 쓰기 제어 신호를 입력받으며, 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 제2 단자들은 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)의 제1 단자들에 각각 연결된다. 또한, 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)의 게이트 단자들은 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)의 제2 단자들에 각각 연결되고, 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)의 제2 단자들은 비트라인 쌍(BL, /BL)의 비트라인(BL) 및 비트라인 쌍(BL, /BL)의 상보 비트라인(/BL)에 각각 연결된다.

쓰기 제어 신호(WUM)가 논리 "로우"로 비활성화되면 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)가 턴온되기 때문에, 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)는 각각 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 즉, 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)는 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 전원 전압(VDD) 레벨에서 일정한 문턱 전압(Vtp) 레벨만큼 강하된 전압 레벨(VDD-Vtp) 이하로 떨어지지 않도록 비트라인 쌍(BL, /BL)의 디벨롭 레벨을 클리핑한다. 이 때, 비트라인 쌍(BL, /BL)의 디벨롭 레벨은 제1 블록(220)과 제2 블록(240)에 포함되는 트랜지스터들의 사이즈를 조정함으로써 결정할 수 있다.

반면에 쓰기 제어 신호(WUM)가 논리 "하이"로 활성화되면 제1 및 제2 피모스 트랜지스터(PTR1, PTR2)가 턴오프되기 때문에, 제1 및 제2 엔모스 트랜지스터(NTR1, NTR2)에는 전원 전압(VDD)이 공급되지 않아 비트라인 쌍(BL, /BL)의 디벨롭 레벨이 클리핑되지 않는다. 즉, 제1 피모스 트랜지스터(PTR1)에서 제1 엔모스 트랜지스터(NTR1)로의 전류 경로 및 제2 피모스 트랜지스터(PTR2)에서 제2 엔모스 트랜지스터(NTR2)로의 전류 경로가 발생하지 않으므로 쓰기 동작에서는 비트라인 쌍(BL, /BL)에 원하는 전압 레벨을 인가할 수 있다.

도 4는 본 발명의 일 실시예에 따른 컬럼 경로 회로를 나타내는 블록도이다.

도 4를 참조하면, 컬럼 경로 회로(300)는 디벨롭 레벨 클리핑 회로(310), 프리차지 회로(320), 컬럼 선택 회로(330), 입력 드라이버 회로(340) 및 감지 증폭 회로(350)를 포함할 수 있다.

디벨롭 레벨 클리핑 회로(310)는 제1 블록 및 제2 블록을 포함하는데, 제1 블록은 전원 전압(VDD)에 연결되고, 쓰기 제어 신호(WUM0, ..., WUMn)가 활성화될 때 전원 전압(VDD)을 차단하며, 쓰기 제어 신호(WUM0, ..., WUMn)가 비활성화될 때 전원 전압(VDD)을 공급한다. 제1 블록은 전원 전압(VDD)을 제2 블록을 거쳐 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)으로 연결하는 스위치 역할을 하고, 제2 블록은 제1 블록과 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn) 사이에 연결되어 제1 블록을 통하여 전원 전압(VDD)이 공급될 때 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)의 디벨롭 레벨을 클리핑하는 역할을 수행한다. 즉, 디벨롭 레벨 클리핑 회로(310)는 쓰기 제어 신호(WUM0, ..., WUMn)가 비활성화 될 때 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)의 디벨롭 레벨을 클리핑함으로써 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생하더라도 하나의 포트에서의 읽기 동작에 의하여 다른 포트의 쓰기 동작이 영향을 받는 것을 방지한다. 디벨롭 레벨 클리핑 회로(310)의 구성에 대해서는 위에서 설명하였으므로 자세한 설명은 생략하기로 한다.

프리차지 회로(320)는 프리차지 모드(precharge mode)에서 프리차지 신 호(PRE)에 응답하여 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)을 프리차지 함으로써 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)의 전압 레벨을 전원 전압(VDD) 레벨로 만들어 읽기 동작을 준비한다. 컬럼 선택 회로(320)는 읽기 제어 신호(RUM0, ..., RUMn)에 응답하여 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)을 감지 증폭 회로(350)에 연결하고, 쓰기 제어 신호(WUM0, ..., WUMn)에 응답하여 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)을 데이터 입력 드라이버 회로(340)에 연결함으로써 메모리 셀(미도시)의 읽기 동작과 쓰기 동작을 수행시킨다.

데이터 입력 드라이버 회로(340)는 쓰기 동작에서 쓰기 제어 신호(WUM0, ..., WUMn)에 응답하여 외부로부터 입력되는 데이터(DIN)를 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)에 입력 데이터 신호 쌍(INS, /INS)으로 인가함으로써 메모리 셀에 데이터를 저장한다. 감지 증폭 회로(350)는 읽기 동작에서 읽기 제어 신호(RUM0, ..., RUMn)에 응답하여 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)의 전압차 신호(SES, /SES)를 감지하여 증폭함으로써 메모리 셀에 저장되어 있던 데이터(DOUT)를 외부에 출력한다.

프리차지 동작을 살펴보면, 프리차지 신호(PRE)가 논리 "로우"가 되면 프리차지 회로(21) 내의 피모스 트랜지스터들(미도시)을 턴온시켜 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)이 전원 전압(VDD) 레벨로 프리차지 된다. 이후, 프리차지 신호(PRE)가 논리 "하이"로 되면 프리차지 회로(21) 내의 피모스 트랜지스터들을 턴오프되고 프리차지 동작은 중지된다.

읽기 동작을 살펴보면, 읽기 워드라인들 중 하나가 논리 "하이"로 활성화되 어 메모리 셀 중에서 하나가 선택되면, 전원 전압(VDD) 레벨로 프리차지 된 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)이 상기 선택된 메모리 셀에 저장된 데이터(DAT) 및 상보 데이터(/DAT)에 의해 디벨롭된다. 이후, 비트라인(BL0, ..., BLn) 또는 상보 비트라인(/BL0, ..., /BLn)이 전원 전압(VDD) 레벨에서 일정한 전압 레벨만큼 디벨롭되면, 컬럼 선택 회로(330)에 의해 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)에 연결된 감지 증폭기 회로(350)가 감지 인에이블 신호에 응답하여 비트라인(BL0, ..., BLn)과 상보 비트라인(/BL0, ..., /BLn) 간의 전압차 신호(SES, /SES)를 감지 증폭함으로써 메모리 셀에 저장된 데이터(DOUT)를 출력한다.

쓰기 동작을 살펴보면, 컬럼 선택 회로(330)에 의해 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)에 연결된 데이터 입력 드라이버 회로(340)를 통하여 외부로부터 입력되는 데이터(DIN)가 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)에 인가된다. 이후, 쓰기 워드라인들 중 하나가 논리 "하이"로 활성화되어 메모리 셀 중에서 하나가 선택되면, 비트라인(BL0, ..., BLn) 및 상보 비트라인(/BL0, ..., /BLn)에 인가된 데이터 신호(INS, /INS)가 선택된 메모리 셀에 데이터(DAT) 및 상보 데이터(/DAT)로서 저장된다.

이와 같이, 본 발명의 일 실시예에 따른 컬럼 경로 회로(300)는 읽기 동작에서 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)의 디벨롭 레벨이 전원 전압(VDD) 레벨에서 일정 수준 이하로 떨어지는 것을 클리핑함으로써 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션 발생에 의한 포트 간의 간섭을 방지할 수 있고, 쓰기 동작에서는 비트라인 쌍(BL0, /BL0, ..., BLn, /BLn)을 클리핑 하지 않도록 하여 비트 라인 쌍(BL0, /BL0, ..., BLn, /BLn)에 원하는 전압 레벨을 인가함으로써 정상적인 쓰기 동작을 수행하게 할 수 있다.

도 5는 본 발명의 일 실시예에 따른 멀티 포트 반도체 메모리 장치를 나타내는 블록도이다.

도 5를 참조하면, 멀티 포트 반도체 메모리 장치(400)는 멀티 포트 메모리 셀 어레이(410), 제1 어드레스 버퍼(420), 제1 디코더(430), 제1 컬럼 경로 회로(440), 제1 워드라인 드라이버 회로(450), 제2 어드레스 버퍼(425), 제2 디코더(435), 제2 컬럼 경로 회로(445) 및 제2 워드라인 드라이버 회로(455)를 포함할 수 있다.

멀티 포트 메모리 셀 어레이(410)는 제1 포트 및 제2 포트를 포함한다. 제1 어드레스 버퍼(420)는 제1 포트와 관련된 제1 어드레스(ADD1)를 제1 디코더(430)에 제공한다. 제1 디코더(430)는 제1 어드레스 버퍼(420)를 통하여 제공된 제1 어드레스(ADD1)를 디코딩하여 제1 로우 어드레스 신호(RA1) 및 제1 컬럼 어드레스 신호(CA1)를 각각 제1 워드라인 드라이버 회로(450) 및 제1 컬럼 경로 회로(440)에 출력한다. 제1 워드라인 드라이버 회로(450)는 제1 로우 어드레스 신호(RA1)를 입력받아 제1 포트와 관련된 제1 워드라인을 인에이블(enable)시킨다. 제1 컬럼 경로 회로(440)는 제1 컬럼 어드레스 신호(CA1)를 입력받아 제1 포트와 관련된 제1 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행한다. 제2 어드레스 버퍼(425)는 제2 포트와 관련된 제2 어드레스(ADD2)를 제2 디코더(435)에 제공한다. 제2 디코더(435)는 제2 어드레스 버퍼(425)를 통하여 제공된 제2 어드레스(ADD2)를 디코딩 하여 제2 로우 어드레스 신호(RA2) 및 제2 컬럼 어드레스 신호(CA2)를 각각 제2 워드라인 드라이버 회로(455) 및 제2 컬럼 경로 회로(445)에 출력한다. 제2 워드라인 드라이버 회로(455)는 제2 로우 어드레스 신호(RA2)를 입력받아 제2 포트와 관련된 제2 워드라인을 인에이블시킨다. 제2 컬럼 경로 회로(445)는 제2 컬럼 어드레스 신호(CA2)를 입력받아 제2 포트와 관련된 제2 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행한다.

이 때, 제1 및 제2 컬럼 경로 회로(440, 445) 각각은 읽기 제어 신호에 응답하여 비트라인 쌍의 전압차 신호를 감지 및 증폭하여 메모리 셀에 저장된 데이터(DOUT1, DOUT2)를 출력하는 감지 증폭 회로, 쓰기 제어 신호에 응답하여 외부로부터 입력되는 데이터(DIN1, DIN2)를 비트라인 쌍에 인가하는 데이터 입력 드라이버 회로, 프라차지 신호에 응답하여 비트라인 쌍을 프리차지 하는 프리차지 회로, 읽기 제어 신호에 응답하여 비트라인 쌍을 감지 증폭 회로에 연결하고, 쓰기 제어 신호에 응답하여 비트라인 쌍을 데이터 입력 드라이버 회로에 연결하는 컬럼 선택 회로, 및 쓰기 제어 신호가 비활성화 될 때 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로를 포함한다. 제1 및 제2 컬럼 경로 회로(440, 445) 각각은 위에서 설명하였으므로 자세한 설명은 생략하기로 한다.

멀티 포트 반도체 메모리 장치(400)의 동작을 살펴보면, 칩 선택 신호(CSB1, CSB2)가 활성화되어 인가되면, 칩 선택 신호(CSB1, CSB2)를 입력 받아 인에이블된 제1 및 제2 어드레스 버퍼(420, 425)는 각각 인가되는 제1 및 제2 어드레스(ADD1, ADD2)를 버퍼링하여 출력하게 되고, 버퍼링된 제1 및 제2 어드레스(ADD1, ADD2)를 입력받은 제1 및 제2 디코더(430, 435)는 제1 및 제2 어드레스(ADD1, ADD2)를 각각 디코딩한다. 이후, 제1 및 제2 디코더(430, 435)에서 디코딩된 제1 및 제2 로우 어드레스 신호(RA1, RA2)와 제1 및 제2 컬럼 어드레스 신호(CA1, CA2)를 입력 받은 제1 및 제2 워드라인 구동 회로(450, 455)와 제1 및 제2 컬럼 경로 회로(440, 445)는 메모리 셀 어레이(10) 내의 특정 메모리 셀을 선택하여 메모리 셀의 읽기 동작과 쓰기 동작을 수행한다. 다만, 이것은 하나의 실시예로서, 멀티 포트 반도체 메모리 장치(400)의 동작 및 구성은 본 발명의 기술적 사상의 범위 내에서 실시예에 따라 다양하게 변경하여 구성할 수 있을 것이다.

도 6은 디벨롭 레벨 클리핑을 수행하지 않는 멀티 포트 에스램 셀에서 어드레스 컨텐션이 발생하지 않은 경우의 예를 나타내는 타이밍도이다.

도 6을 참조하면, 쓰기 워드라인(WWL)에 논리 "하이" 레벨의 전압이 인가된 쓰기 동작 구간에서 읽기 워드라인(RWL)에는 논리 "로우" 레벨의 전압이 인가되므로 읽기 비트라인 쌍(RBL, /RBL)은 디벨롭(develop) 되지 않는다. 따라서 쓰기 비트라인 쌍(WBL, /WBL)에 인가된 데이터가 정상적으로 메모리 셀에 저장될 수 있다.

도 7은 디벨롭 레벨 클리핑을 수행하지 않는 멀티 포트 에스램 셀에서 어드레스 컨텐션이 발생한 경우의 예를 나타내는 타이밍도이다.

도 7을 참조하면, 쓰기 워드라인(WWL)에 논리 "하이" 레벨의 전압이 인가된 쓰기 동작 구간에서 읽기 워드라인(RWL)에도 논리 "하이" 레벨의 전압이 인가되므로 메모리 셀에 저장되어 있었던 데이터 쌍(DAT, /DAT)에 의하여 읽기 비트라인 쌍(RBL, /RBL)이 디벨롭된다. 이 때, 상보 읽기 비트라인(/RBL)이 논리 "로우" 레 벨의 전압으로 많이 디벨롭되면 상보 읽기 비트라인(/RBL)에 의하여 쓰기 동작 구간에서 상보 데이터(/DAT)를 논리 "하이" 레벨로 차징(charging)하는데 많은 시간이 걸린다. 즉, 메모리 셀의 입장에서 볼 때 쓰기 비트라인(WBL)과 상보 쓰기 비트라인(/WBL)에 모두 논리 "로우" 레벨의 전압이 인가된 것처럼 보이는 쓰기 동작 구간이 존재하는 것이므로, 쓰기 동작 구간이 충분히 주어지지 않으면 상보 데이터(/DAT)가 완전한 논리 "하이" 레벨이 되지 못하여 쓰기 오동작이 발생할 수 있다.

도 8은 멀티 포트 에스램 셀에 도 1 및 도 2의 디벨롭 레벨 클리핑 회로가 추가되었을 때의 어드레스 컨텐션이 발생한 경우의 예를 나타내는 타이밍도이다.

도 8을 참조하면, 쓰기 동작에서 읽기 워드라인(RWL)에 논리 "하이" 레벨의 전압이 인가되므로 메모리 셀에 저장되어 있던 데이터 쌍(DAT, /DAT)에 의하여 읽기 비트라인 쌍(RBL, /RBL)이 디벨롭된다. 이 때, 상보 읽기 비트라인(/RBL)이 논리 "로우" 레벨의 전압으로 디벨롭되면서 미리 정해진 클리핑 레벨(VDD-Vtp) 이하로 떨어지게 되는 경우에는 디벨롭 레벨 클리핑 회로(100, 200)가 비트라인 쌍(RBL, /RBL)의 디벨롭 레벨을 클리핑하여 미리 정해진 클리핑 레벨(VDD-Vtp)로 유지시킨다. 즉, 상보 읽기 비트라인(/RBL)이 미리 정해진 클리핑 레벨(VDD-Vtp) 이하로 떨어지지 않으므로 쓰기 동작에서 상보 데이터(/DAT)를 논리 "하이" 레벨로 차징하는데 많은 시간이 필요하지 않다. 따라서 쓰기 동작에 많은 시간이 주어지지 않아도 디벨롭 레벨 클리핑 회로(100, 200)에 의하여 상보 데이터(/DAT)가 완전한 논리 "하이" 레벨이 되어 쓰기 동작이 완료될 수 있으므로, 멀티 포트 반도체 메모 리 장치에서 어드레스 컨텐션이 발생할 때에도 포트 간의 간섭에 의한 쓰기 오동작이 방지될 수 있다.

이상, 멀티 포트 반도체 메모리 장치로서 8개의 트랜지스터들을 포함한 멀티 포트 에스램 셀을 참조하여 본 발명의 실시예들을 설명하였지만, 8개의 트랜지스터들을 포함한 멀티 포트 에스램 셀에 본 발명의 실시예들을 적용하는 것은 하나의 예로서, 본 발명의 실시예들은 비트라인 쌍의 디벨롭 레벨이 메모리 셀의 동작에 영향을 줄 수 있는 다양한 멀티 포트 반도체 메모리 장치에 적용될 수 있다. 또한, 본 발명의 실시예들을 참조하여 설명된 디벨롭 레벨 클리핑 회로, 컬럼 경로 회로 및 멀티 포트 반도체 메모리 장치의 구조는 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있음을 알아야 할 것이다. 뿐만 아니라, 본 발명의 기술적 사상은 멀티 포트 반도체 메모리 장치가 사용되는 컴퓨터, 노트북, 휴대폰 등의 다양한 어플리케이션으로 확장될 수 있음은 당연한 것이다.

본 발명에 따르면, 디벨롭 레벨 클리핑 회로, 컬럼 경로 회로 및 멀티 포트 반도체 메모리 장치는 멀티 포트 반도체 메모리 장치에서 어드레스 컨텐션이 발생할 때 하나의 포트에서 읽기 동작 시 비트라인 쌍의 디벨롭 레벨을 클리핑함으로써 디벨롭된 비트라인 쌍이 다른 포트의 쓰기 동작에 영향을 주지 않도록 할 수 있어 높은 동작 속도 및 높은 동작 신뢰도를 요구하는 멀티 포트 반도체 메모리 장치에 적합하다. 따라서 본 발명에 따른 디벨롭 레벨 클리핑 회로, 컬럼 경로 회로 및 멀 티 포트 반도체 메모리 장치는 멀티 포트 에스램과 같이 비트라인 쌍의 디벨롭 레벨이 메모리 셀의 동작에 영향을 줄 수 있는 다양한 멀티 포트 반도체 메모리 장치에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 디벨롭 레벨 클리핑 회로 120: 제1 블록

140: 제2 블록

Claims

전원 전압에 연결되고, 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록; 및

상기 제1 블록과 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함하는 디벨롭 레벨 클리핑 회로.
제 1 항에 있어서, 상기 비트라인 쌍의 디벨롭 레벨은 상기 제1 및 제2 블록에 포함되는 트랜지스터의 사이즈에 의하여 결정되는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 1 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함하는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 3 항에 있어서, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제3 및 제4 피모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 3 항에 있어서, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제3 및 제4 피모스 트랜지스터의 제1 단자들에 각각 연결되는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 5 항에 있어서, 상기 제3 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 비트라인과 연결되고, 상기 제4 피모스 트랜지스터의 게이트 단자는 상기 비트라인 쌍의 상보 비트라인과 연결되며, 상기 제3 및 제4 피모스 트랜지스터의 제2 단자들은 상기 비트라인 및 상기 상보 비트라인에 각각 연결되는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 1 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 7 항에 있어서, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피 모스 트랜지스터가 턴온되면 상기 제1 및 제2 엔모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 7 항에 있어서, 상기 제1 및 제2 피모스 트랜지스터의 제1 단자들은 전원 전압에 각각 연결되고, 상기 제1 및 제2 피모스 트랜지스터의 게이트 단자들은 서로 연결되어 상기 쓰기 제어 신호를 입력받으며, 상기 제1 및 제2 피모스 트랜지스터의 제2 단자들은 상기 제1 및 제2 엔모스 트랜지스터의 제1 단자들에 각각 연결되는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
제 9 항에 있어서, 상기 제1 및 제2 엔모스 트랜지스터의 게이트 단자들은 상기 제1 및 제2 피모스 트랜지스터의 상기 제2 단자들에 각각 연결되고, 상기 제1 및 제2 엔모스 트랜지스터의 제2 단자들은 상기 비트라인 쌍의 비트라인 및 상기 비트라인 쌍의 상보 비트라인에 각각 연결되는 것을 특징으로 하는 디벨롭 레벨 클리핑 회로.
읽기 제어 신호에 응답하여 비트라인 쌍의 전압차를 감지하여 증폭하는 감지 증폭 회로;

쓰기 제어 신호에 응답하여 외부로부터 입력되는 데이터를 상기 비트라인 쌍 에 인가하는 데이터 입력 드라이버 회로;

프라차지 신호에 응답하여 상기 비트라인 쌍을 프리차지 하는 프리차지 회로;

상기 읽기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 감지 증폭 회로에 연결하고, 상기 쓰기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 데이터 입력 드라이버 회로에 연결하는 컬럼 선택 회로; 및

상기 쓰기 제어 신호가 비활성화 될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로를 포함하는 컬럼 경로 회로.
제 11 항에 있어서, 상기 디벨롭 레벨 클리핑 회로는

전원 전압에 연결되고, 상기 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록; 및

상기 제1 블록과 상기 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함하는 컬럼 경로 회로.
제 12 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함하는 것을 특징으로 하는 컬럼 경로 회로.
제 13 항에 있어서, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제3 및 제4 피모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않는 것을 특징으로 하는 컬럼 경로 회로.
제 12 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 컬럼 경로 회로.
제 15 항에 있어서, 상기 쓰기 제어 신호가 비활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴온되면 상기 제1 및 제2 엔모스 트랜지스터에 의해 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되고, 상기 쓰기 제어 신호가 활성화되어 상기 제1 및 제2 피모스 트랜지스터가 턴오프되면 상기 비트라인 쌍의 디벨롭 레벨이 클리핑되지 않는 것을 특징으로 하는 컬럼 경로 회로.
제1 포트 및 제2 포트를 포함하는 멀티 포트 메모리 셀 어레이;

상기 제1 포트와 관련된 제1 어드레스를 제공하는 제1 어드레스 버퍼;

상기 제1 어드레스 버퍼를 통하여 제공된 상기 제1 어드레스를 디코딩하여 제1 로우 어드레스 신호 및 제1 컬럼 어드레스 신호를 출력하는 제1 디코더;

상기 제1 로우 어드레스 신호를 입력받아 상기 제1 포트와 관련된 제1 워드라인을 인에이블시키는 제1 워드라인 드라이버 회로;

상기 제1 컬럼 어드레스 신호를 입력받아 상기 제1 포트와 관련된 제1 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행하는 제1 컬럼 경로 회로;

상기 제2 포트와 관련된 제2 어드레스를 제공하는 제2 어드레스 버퍼;

상기 제2 어드레스 버퍼를 통하여 제공된 상기 제2 어드레스를 디코딩하여 제2 로우 어드레스 신호 및 제2 컬럼 어드레스 신호를 출력하는 제2 디코더;

상기 제2 로우 어드레스 신호를 입력받아 상기 제2 포트와 관련된 제2 워드라인을 인에이블시키는 제2 워드라인 드라이버 회로; 및

상기 제2 컬럼 어드레스 신호를 입력받아 상기 제2 포트와 관련된 제2 비트라인 쌍을 선택하여 읽기 동작과 쓰기 동작을 수행하는 제2 컬럼 경로 회로를 포함하고,

상기 제1 및 제2 컬럼 경로 회로 각각은

읽기 제어 신호에 응답하여 비트라인 쌍의 전압차를 감지하여 증폭하는 감지 증폭 회로;

쓰기 제어 신호에 응답하여 외부로부터 입력되는 데이터를 상기 비트라인 쌍에 인가하는 데이터 입력 드라이버 회로;

프라차지 신호에 응답하여 상기 비트라인 쌍을 프리차지 하는 프리차지 회로;

상기 읽기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 감지 증폭 회로에 연결하고, 상기 쓰기 제어 신호에 응답하여 상기 비트라인 쌍을 상기 데이터 입력 드라이버 회로에 연결하는 컬럼 선택 회로; 및

상기 쓰기 제어 신호가 비활성화 될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 디벨롭 레벨 클리핑 회로를 포함하는 멀티 포트 반도체 메모리 장치.
제 17 항에 있어서, 상기 디벨롭 레벨 클리핑 회로는

전원 전압에 연결되고, 상기 쓰기 제어 신호가 활성화될 때 전원 전압을 차단하며, 상기 쓰기 제어 신호가 비활성화될 때 상기 전원 전압을 공급하는 제1 블록; 및

상기 제1 블록과 상기 비트라인 쌍 사이에 연결되고, 상기 제1 블록을 통하여 상기 전원 전압이 공급될 때 상기 비트라인 쌍의 디벨롭 레벨을 클리핑하는 제2 블록을 포함하는 멀티 포트 반도체 메모리 장치.
제 18 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제3 및 제4 피모스 트랜지스터를 포함하는 것을 특징으로 하는 멀티 포트 반도체 메모리 장치.
제 18 항에 있어서, 상기 제1 블록은 제1 및 제2 피모스 트랜지스터를 포함하고, 상기 제2 블록은 제1 및 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 멀티 포트 반도체 메모리 장치.