KR101306380B1 - 메모리 시스템에서의 클록 모드 결정 - Google Patents

메모리 시스템에서의 클록 모드 결정 Download PDF

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Abstract

메모리 디바이스를 위한 클록 모드 구성 회로를 기재한다. 메모리 시스템은 서로 직렬로 접속된 임의의 수의 메모리 디바이스를 포함하며, 각 메모리 디바이스는 클록 신호를 수신한다. 클록 신호가 모든 메모리 디바이스에 병렬로 제공될 수 있거나, 공통 클록 입력을 통해 메모리 디바이스 사이에서 직렬로 제공될 수 있다. 각 메모리 디바이스에서의 클록 모드 구성 회로는 병렬 클록 신호를 수신하기 위한 병렬 모드와, 이전의 메모리 디바이스로부터 소스 동기 클록 신호를 수신하기 위한 직렬 모드로 설정된다. 설정 동작 모드에 따라, 데이터 입력 회로는 대응하는 데이터 신호 포맷에 대해 구성될 것이며, 대응하는 클록 입력 회로가 인에이블 또는 디스에이블 중 어느 하나로 동작할 것이다. 병렬 모드와 직렬 모드는, 각 메모리 디바이스에 제공된 기준 전압의 전압 레벨을 감지함으로써 설정된다.

Description

메모리 시스템에서의 클록 모드 결정{CLOCK MODE DETERMINATION IN A MEMORY SYSTEM}
플래시 메모리는, 예컨대 디지털 카메라와 휴대용 디지털 음악 재생기와 같은 가전제품용 대용량 저장매체로 널리 사용되는, 범용(commonly used type) 비-휘발성 메모리이다. 2개의 적층된 다이로 구성된 현재 이용 가능한 플래시 메모리 소자의 밀도는 32Gbits(4GB)까지이며, 이것은, 한 플래시 소자의 크기가 작기 때문에, 유행하는 USB 플래시 드라이브에서 사용하기에 적절하다.
8메가 픽셀 디지털 카메라와 음악 및 비디오 성능을 가진 휴대용 디지털 엔터테인먼트 디바이스의 출현은 막대한 양의 데이터를 저장하기 위한 초-고 용량에 대한 필요성을 촉발하였으며, 이러한 필요성은 단일 플래시 메모리 디바이스에 의해서는 충족될 수 없다. 그러므로 복수의 플래시 메모리 디바이스가 메모리 시스템으로 서로 결합되어 이용 가능한 저장 용량을 효과적으로 증가시킨다. 예컨대, 20GB의 플래시 저장 밀도가 그러한 응용에 필요할 수 있다.
도 1은 호스트 시스템(12)에 통합된 종래의 플래시 메모리 시스템(10)의 블록도이다. 플래시 메모리 시스템(10)은 호스트 시스템(12)과 통신하는 메모리 제어기(14)와 복수의 비-휘발성 메모리 디바이스(16)를 포함한다. 호스트 시스템(12)은 마이크로컨트롤러, 마이크로프로세서, 또는 컴퓨터 시스템과 같은 처리 디바이스를 포함한다. 도 1의 플래시 메모리 시스템(10)은 하나의 채널(18)을 포함하도록 구성되며, 여기서 메모리 디바이스(16)는 채널(18)에 병렬로 접속된다. 당업자는, 메모리 시스템(10)이 4개 이상 또는 미만의 메모리 디바이스가 이 시스템에 접속되게 할 수 있음을 이해할 것이다.
채널(18)은 공통 버스 세트를 포함하고, 이 버스 세트는 그 대응하는 모든 메모리 디바이스에 접속된 데이터 및 제어 라인을 포함한다. 각 메모리 디바이스는, 메모리 제어기(14)에 의해 제공되는 각 칩 선택 신호(CE#1, CE#2, CE#3 및 CE#4)로 인에이블/디스에이블된다. "#"은 신호가 활성 저 논리 레벨 신호임을 나타낸다. 메모리 제어기(14)는, 호스트 시스템(12)의 동작에 기초하여, 명령 및 데이터를 채널(18)을 통해 선택된 메모리 디바이스에 발행할 책임이 있다. 메모리 디바이스로부터 판독한 데이터는 채널(18)을 통해 다시 메모리 제어기(14) 및 호스트 시스템(12)에 전송된다. 플래시 메모리 시스템(10)의 동작은 비동기적이거나 동기적일 수 있다. 도 1은, 각 메모리 디바이스(16)에 병렬로 제공되는 클록(CLK)을 사용하는 동기 시스템의 예를 예시한다. 플래시 메모리 시스템(10)은 일반적으로 멀티-드롭 구성으로 지칭되며 그러한 구성에서, 메모리 디바이스(16)는 채널(18)에 대해 병렬로 접속된다.
플래시 메모리 시스템(10)에서, 비-휘발성 메모리 디바이스(16)는 실질적으로 서로 동일할 수 있고(그러나 반드시 그럴 필요는 없다), 전형적으로는 NAND 플래시 메모리 디바이스로서 구현된다. 당업자는, 플래시 메모리가 뱅크로 구성되고, 각 뱅크는 블록 소거를 용이하게 하기 위해 블록으로 구성됨을 이해할 것이다. 가장 상업적으로 이용 가능한 NAND 플래시 메모리 디바이스는 두 개의 뱅크의 메모리를 갖도록 구성된다.
시스템의 성능에 악영향을 미칠 특정한 문제들이 있다. 플래시 메모리 시스템(10)의 구성은 물리적인 성능 제한을 부과한다. 막대한 수의 병렬 신호가 시스템에 걸쳐서 확장함에 따라, 이들이 전달하는 신호의 신호 완전성(signal integrity)은 혼신, 신호 스큐(skew) 및 SSN(Simultaneous Switching Noise)에 의해 저하될 것이다. 그러한 구성에서의 전력 소비는, 플래시 제어기와 플래시 메모리 디바이스 사이의 각 신호 트랙이 신호화를 위해 빈번하게 충전 및 방전됨에 따라 문제가 된다. 시스템 클록 주파수가 증가함에 따라, 전력 소비는 증가할 것이다.
단일 메모리 디바이스의 드라이브 성능은 긴 신호 트랙의 로딩에 비해 작기 때문에, 채널에 병렬로 접속될 수 있는 메모리 디바이스의 수는 또한 실제 제한된다. 더 나아가, 메모리 디바이스의 수가 증가함에 따라, 더 많은 칩 인에이블 신호(CE#)가 필요하고, 클록 신호(CLK)는 추가 메모리 디바이스로 라우팅될 필요가 있을 것이다. 광범위한 클록 분포로 인한 클록 성능 문제는 종래에 잘 알려져 있고, 해결될 필요가 있는 것이다. 그러므로 막대한 수의 메모리 디바이스를 갖는 메모리 시스템을 수용하기 위해, 더 많은 채널을 갖는 제어기를 사용해야 하거나 및/또는 시스템이 더 낮은 주파수에서 클록킹될 필요가 있을 것이다. 복수의 채널 및 추가 칩 인에이블 신호를 갖도록 구성된 제어기는 메모리 시스템의 비용을 증가시킨다. 이렇게 구성되지 않는다면, 메모리 시스템은 적은 수의 메모리 디바이스로 제한된다.
그러므로 서로 병렬로 접속된 메모리 디바이스를 갖는 종래의 메모리 시스템과 관련된 문제점을 극복하면서, 고속으로 동작할 수 있는 메모리 시스템 디바이스 아키텍처를 제공하는 것이 바람직하다.
제 1 구성에서, 클록 및 입력 데이터를 수신하기 위한 반도체 디바이스를 제공한다. 반도체 디바이스는 일치하는 에지(coincident edges)의 클록 및 입력 데이터를 수신하고, 입력 데이터를 샘플링하도록 데이터 유효 윈도우 내에 위치한 시프트된 클록 에지를 제공하기 위해 제 1 모드에서 동작할 수 있는 구성 가능한 입력 회로를 포함한다. 구성 가능한 입력 회로는 입력 회로를 샘플링하도록 일치하지 않는 에지의 클록 및 입력 데이터를 수신하기 위해 제 2 모드에서 동작 가능하다. 본 구성의 실시예에서, 반도체 디바이스는 제 1 모드 및 제 2 모드를 설정하기 위해 구성 가능한 입력 회로에 전압을 제공하기 위한 입력 핀을 더 포함한다. 입력 핀은 제 2 모드를 설정하기 위한 저 전원 레벨 및 고 전원 레벨과, 제 1 모드를 설정하기 위한 기준 전압 레벨 중 하나로 설정된 기준 전압 핀을 포함한다. 기준 전압 레벨은 저 전원 레벨과 고 전원 레벨 사이에 있을 수 있고, 입력 데이터의 논리 레벨을 감지하기 위해 구성 가능한 입력 회로에 의해 사용된다.
본 구성의 추가 실시예에서, 구성 가능한 입력 회로는 단일 종단 입력 버퍼와 차동 입력 버퍼를 포함한다. 단일 종단 입력 버퍼는 입력 데이터를 수신하기 위해 데이터 입력 핀에 결합되고, 제 2 모드에서 인에이블되고, 제 1 모드에서 디스에이블된다. 차동 입력 버퍼는 입력 데이터를 수신하기 위해 데이터 입력 핀에 결합되고, 전압에 대한 입력 데이터의 논리 레벨을 감지하기 위해 제 1 모드에서 인에이블된다. 대안적으로, 구성 가능한 입력 회로는 클록에 응답하여 시프트된 클록 에지를 제공하기 위한 클록 합성기를 포함한다. 클록 합성기는 지연 고정 루프 및 위상 고정 루프 중 하나를 포함하거나, 클록 합성기는 제 2 모드에서 디스에이블될 수 있다.
제 2 구성에서, 본 발명은 구성 가능한 메모리 디바이스를 제공한다. 구성 가능한 메모리 디바이스는 모드 설정기, 클록 스위치, 및 구성 가능한 데이터 입/출력 버퍼를 포함한다. 모드 설정기는 기준 전압 입력 포트의 전압 레벨을 감지하고 감지한 전압 레벨에 대응하는 모드 선택 신호를 제공한다. 클록 스위치는 병렬 상보성 클록 신호 및 직렬 상보성 클록 신호 중 적어도 하나를 수신하기 위해 클록 입력 포트에 결합된다. 클록 스위치는, 모드 선택 신호의 제 1 논리 상태에 응답한 병렬 상보성 클록 신호나, 모드 선택 신호의 제 2 논리 상태에 응답한 직렬 상보성 클록 신호에 대응하는 상보성 내부 클록 신호를 생성한다. 구성 가능한 데이터 입/출력 버퍼는, 모드 선택 신호의 제 2 논리 상태에 응답하여 전압 레벨에 대한 데이터 입력 포트 상에서 수신한 데이터를 감지하기 위해 데이터 입력 포트 및 기준 전압 입력 포트에 결합된다. 본 구성의 실시예에서, 모드 설정기는 감지 회로 및 래치를 포함한다. 감지 회로는 전압 레벨을 미리 설정된 기준 전압에 비교하고, 미리 설정된 기준 전압에 대한 전압 레벨에 대응하는 감지 출력을 제공한다. 래치는 감지 출력을 래치하여 제 1 논리 상태 및 제 2 논리 상태 중 하나를 갖는 모드 선택 신호를 제공한다.
현재의 실시예에서, 감지 회로는 기준 전압 회로와 비교기를 포함한다. 기준 전압 회로는 미리 설정된 기준 전압을 제공하고, 비교기는 전압 레벨 및 미리 설정된 기준 전압에 응답하여 감지 출력을 제공한다. 기준 전압 회로는 VDD와 VSS 사이에 결합된 전압 분배기와, 미리 결정된 기간 이후 전압 분배기를 과하는 전류를 차단하기 위한 전력 차단 디바이스를 포함한다. 모드 설정기는, 리셋 신호가 비활성 논리 상태로 드라이빙될 때 미리 결정된 기간 이후에 전력 차단 디바이스를 턴 오프하기 위한 지연 회로를 포함한다. 지연 회로는, 최상위 비트를 활성 논리 상태로 드라이빙하기 위해 리셋 신호가 비활성 논리 상태에 있을 때 인에이블되는 n-비트 카운터를 포함한다. 최상위 비트는, 클록 신호의 2n개의 활성 에지가 카운트될 때 활성 논리 상태로 드라이빙되어(여기서, n은 1보다 큰 정수임), 지연 회로는 전력 차단 디바이스를 턴 오프하기 위해 활성 논리 상태에 있는 최상위 비트에 대응하는 디스에이블 신호를 생성하게 된다.
본 구성의 다른 실시예에서, 클록 스위치는 클록 입력 버퍼, 클록 생성기 및 클록 출력 버퍼를 포함한다. 클록 입력 버퍼는 모드 선택 신호의 제 1 논리 상태에 응답하여 버퍼링된 병렬 상보성 클록 신호를 제공하고, 모드 선택 신호의 제 2 논리 상태에 응답하여 직렬 상보성 클록 신호에 대응하는 감지된 클록 신호를 제공한다. 클록 생성기는, 모드 선택 신호가 제 1 논리 상태에 있을 때의 버퍼링된 병렬 상보성 클록 신호나, 모드 선택 신호가 제 2 논리 상태에 있을 때의 감지된 클록 신호 중 어느 하나에 응답하여 상보성 내부 클록 신호를 생성한다. 클록 출력 버퍼는, 모드 선택 신호가 제 2 논리 상태에 있을 때 클록 출력 포트를 통해 상보성 내부 클록 신호를 구동한다. 클록 입력 버퍼는 비교기와 한 쌍의 버퍼를 포함한다. 비교기는, 직렬 상보성 클록 신호에 응답하여 감지된 클록 신호를 제공하기 위해 제 2 논리 상태에서 모드 선택 신호에 응답하여 인에이블된다. 한 쌍의 버퍼는, 병렬 상보성 클록 신호에 응답하여 버퍼링된 병렬 상보성 클록 신호를 제공하기 위해 제 2 논리 상태에서 모드 선택 신호에 응답하여 인에이블된다. 클록 출력 버퍼는, 클록 출력 포트를 통해 상보성 내부 클록 신호를 드라이빙하기 위해 제 2 논리 상태에서 모드 선택 신호에 응답하여 인에이블된 한 쌍의 드라이버를 포함한다.
추가 실시예에서, 클록 생성기는 클록 합성기와 스위치 회로를 포함한다. 클록 합성기는, 감지된 클록 신호에 응답하여 제 1 클록 신호 및 이 제 1 클록 신호에 대해 180°위상 시프트된 제 2 클록 신호를 제공한다. 스위치 회로는, 모드 선택 회로가 제 2 논리 상태에 있을 때 제 1 클록 신호와 제 2 클록 신호를 상보성 내부 클록 신호로서 전달한다. 스위치 회로는, 모드 선택 회로가 제 2 논리 상태에 있을 때 버퍼링된 병렬 상보성 클록 신호를 상보성 내부 클록 신호로서 전달한다. 클록 합성기는 위상 고정 루프 및 지연 고정 루프 중 하나일 수 있다. 클록 합성기는 제 3 클록 신호 및 제 4 클록 신호를 제공하며, 여기서 제 3 클록 신호는 제 1 클록 신해에 대해 90°시프트되며, 제 4 클록 신호는 제 3 클록 신호에 대해 180°시프트된다. 클록 생성기는, 상보성 내부 클록 신호나 제 3 및 제 4 클록 신호 중 어느 하나를 클록 출력 버퍼에 선택적으로 전달하기 위해 위상 선택기 회로를 더 포함한다.
다른 실시예에 따라, 구성 가능한 데이터 입/출력 버퍼는 데이터와 전압 레벨 사이의 비교로부터 얻은 감지된 데이터나, 데이터에 대응하는 버퍼링된 데이터 중 어느 하나에 대응하는 입력 데이터를 모드 선택 신호에 응답하여 선택적으로 제공하기 위한 데이터 입력 버퍼를 포함한다. 데이터 입력 버퍼는 비교기와 버퍼를 포함한다. 비교기는, 전압 레벨 및 데이터 전압에 응답하여 입력 데이터를 제공하기 위해 모드 선택 신호가 제 2 논리 상태에 있을 때 인에이블된다. 버퍼는, 버퍼링된 데이터를 제공하기 위해 모드 선택 신호가 제 1 논리 상태에 있을 때 인에이블된다. 구성 가능한 데이터 입/출력 버퍼는 입력 데이터 및 로컬 판독 데이터 중 하나를 데이터 출력 버퍼에 선택적으로 전달하기 위한 데이터 스위치를 더 포함할 수 있다.
제 3 구성에서, 본 발명은, 입력 데이터를 감지하기 위해 기준 전압을 수신하는 메모리 디바이스의 클록 동작 모드를 구성하기 위한 방법을 제공한다. 이 방법은 기준 전압 레벨을 설정하는 단계; 미리 설정된 기준 전압에 대한 기준 전압에 대응하는 모드 선택 신호를 생성하기 위해 기준 전압을 미리 설정된 기준 전압과 비교하는 단계; 및 모드 선택 신호에 응답하여 병렬 상보성 클록 신호나 직렬 상보성 클록 신호 중 어느 하나를 수신하도록 클록 입력 버퍼를 구성하는 단계를 포함한다. 본 구성의 실시예에서, 비교하는 단계는 모드 선택 신호를 래치하는 단계를 포함하며, 비교하는 단계는 미리 결정된 지연 이후 기준 전압을 미리 설정된 기준 전압과 비교하는데 사용되는 감지 회로를 디스에이블하는 단계를 포함한다. 미리 결정된 지연은 리셋 신호를 디어서팅(deasserting)한 이후 2n개의 클록 에지를 카운트함으로써 결정되며, 리셋 신호가 어서팅되는 동안에 미리 설정된 기준 전압은 공급 전압으로 플로우팅된다.
본 구성의 다른 실시예에서, 구성하는 단계는, 모드 선택 신호의 제 1 논리 상태에 응답하여 직렬 상보성 클록 신호를 수신하는 비교기를 인에이블하는 단계와 병렬 상보성 클록 신호를 수신하는 버퍼를 디스에이블하는 단계를 포함한다. 이러한 인에이블하는 단계는, 비교기로부터의 감지된 클록 신호에 응답하여, 제 1 클록 신호 및 이 제 1 클록 신호에 대해 180°시프트된 제 2 클록 신호를 생성하기 위해 클록 합성기를 인에이블하는 단계를 포함한다. 클록 합성기를 인에이블하는 단계는, 모드 선택 신호에 응답하여, 내부 클록 신호로서 제 1 클록 신호 및 제 2 클록 신호 중 하나와 병렬 상보성 클록 신호에 대응하는 버퍼링된 병렬 상보성 클록 신호를 제공하는 단계를 포함한다. 클록 합성기는 제 3 클록 신호와 제 4 클록 신호를 생성하며, 여기서 제 3 클록 신호는 제 1 클록 신호에 대해 90°시프트되고, 제 4 클록 신호는 제 3 클록 신호에 대해 180°시프트된다. 이러한 구성하는 단계는, 위상 선택 신호에 응답하여 내부 클록 신호와 제 3 및 제 4 클록 신호 중 하나를 선택적으로 전달하는 단계를 포함한다.
제 4 구성에서, 본 발명은 병렬 클록 신호와 직렬 클록 신호 중 하나와 동작하도록 구성 가능한 메모리 시스템을 제공한다. 메모리 시스템은 메모리 제어기와 적어도 하나의 직렬로 접속된 메모리 디바이스를 포함한다. 적어도 하나의 메모리 디바이스는 클록 입력 포트, 기준 전압 입력 포트, 모드 설정기 및 클록 스위치 회로를 갖는다. 클록 입력 포트는 병렬 클록 신호와 직렬 클록 신호 중 하나를 수신한다. 기준 전압 입력 포트는 미리 결정된 전압 레벨과 공급 전압 레벨 중 하나로 설정된 기준 전압을 수신한다. 모드 설정기는 기준 전압을 미리 결정된 전압 레벨과 비교하고, 비교 결과에 대응하는 모드 선택 신호를 생성한다. 클록 스위치 회로는, 모드 선택 신호에 응답하여, 병렬 클록 신호와 직렬 상보성 클록 신호 중 하나에 대응하는 상보성 내부 클록 신호를 생성하기 위해 클록 입력 포트에 결합된다.
클록 모드 회로의 실시예를 이제 첨부된 도면을 참조하여 예를 들어서만 기재할 것이다.
도 1은 종래의 플래시 메모리 시스템의 블록도이다.
도 2a는 클록 신호를 병렬로 수신하는 직렬 메모리 시스템의 일반적인 블록도이다.
도 2b는 클록 신호를 직렬로 수신하는 직렬 메모리 시스템의 일반적인 블록도이다.
도 3a는 일실시예에 따라 클록 신호를 직렬로 수신하는 직렬 메모리 시스템의 블록도이다.
도 3b는 도 3a의 메모리 시스템의 동작을 도시하는 타이밍 도이다.
도 3c는 다른 실시예에 따라 클록 신호를 병렬로 수신하는 직렬 메모리 시스템의 블록도이다.
도 3d는 도 3c의 메모리 시스템의 동작을 도시하는 타이밍 도이다.
도 4는 도 3a 및 도 3b의 직렬 메모리 시스템에 사용하기 적절한 직렬 입/출력 인터페이스 및 고유 코어(native core)를 갖는 메모리 디바이스의 블록도이다.
도 5는 도 3a 및 도 3c의 직렬 메모리 시스템에서 사용할 수 있는 구성 가능한 입력 회로 실시예를 예시하는 블록도이다.
도 6은 도 5의 모드 설정기의 개략적인 실시예를 도시한 회로이다.
도 7은 도 6의 모드 설정기의 동작을 예시하는 시퀀스 도이다.
도 8a는 도 5에 도시한 구성 가능한 입력 회로의 개략적인 실시예이다.
도 8b는 도 8a의 회로의 동작을 도시한 타이밍 도이다.
도 9는 다이내믹하게 구성 가능한 직렬 메모리 시스템의 실시예의 블록도이다.
도 10은 도 9에 도시한 메모리 디바이스에서 사용되는 대안적인 클록 스위치 회로 실시예의 개략적인 실시예이다.
도 11은 메모리 디바이스의 클록 동작 모드를 구성하기 위한 방법의 흐름도이다.
도 1의 플래시 메모리 시스템(10)의 많은 성능 문제들을 해결하는 메모리 시스템은 직렬로 접속된 메모리 시스템이며, 이 시스템에서 메모리 디바이스는 링 토폴로지(ring topology) 구성에서 서로 및 메모리 제어기와 직렬로 접속된다. 도 2a 및 도 2b는 직렬 메모리 시스템의 개념적인 속성을 예시하는 블록 도이다. 도 2a는 병렬 클록 신호를 수신하는 직렬 메모리 시스템의 블록도인 반면, 도 2b는 소스 동기 클록 신호를 수신하는, 도 2a와 동일한 직렬 메모리 시스템의 블록도이다.
도 2a에서, 직렬 메모리 시스템(20)은 적어도 하나의 직렬 채널 출력 포트(Sout) 및 직렬 채널 입력 포트(Sin)를 갖는 메모리 제어기(22)와, 직렬로 접속되는 메모리 디바이스(24, 26, 28 및 30)를 포함한다. 입력 및 출력 포트는, 메모리 디바이스를 이것이 통합되는 시스템에 인터페이스하는 물리적인 핀 또는 접속부에 대응한다. 일실시예에서, 메모리 디바이스는 플래시 메모리 디바이스일 수 있다. 대안적으로, 메모리 디바이스는, 명령을 수행하거나 명령 및 데이터를 그 다음 메모리 디바이스에 전달하기 위해 특정한 명령 구조와 호환 가능한 직렬 입/출력 인터페이스를 갖는다면, DRAM, SRAM 또는 다른 타입의 메모리 디바이스일 수 있다. 도 2a의 현재의 예는 4개의 메모리 디바이스를 포함하지만, 대안적인 실시예는 단일 메모리 디바이스, 또는 임의의 수의 메모리 디바이스를 포함할 수 있다. 따라서 만약 메모리 디바이스(24)가 Sout에 접속되므로 직렬 메모리 시스템(100)의 제 1 디바이스라면, 메모리 디바이스(30)는 Sin에 접속되므로 N번째, 즉 마지막 디바이스이며, 여기서 N은 0보다 큰 정수이다. 메모리 디바이스(26 내지 28)는 이때 제 1 메모리 디바이스와 마지막 메모리 디바이스 사이에 있는 직렬로 접속된 메모리 디바이스이다. 각 메모리 디바이스는 시스템이 전원공급되어 초기화되면 구별된 식별(ID) 번호, 또는 디바이스 어드레스를 가질 수 있어서, 개별적으로 어드레스 가능하다. 공동 소유의 미국특허출원 일련번호 제 11/622,828호(명칭: "APPARATUS AND METHOD FOR PRODUCING IDS FOR INTERCONNECTED DEVICES OF MIXED TYPE"), 미국 특허출원 일련번호 제 11/750,649호(명칭: "APPARATUS AND METHOD FOR ESTABLISHING DEVICE IDENTIFIERS FOR SERIALLY INTERCONNECTED DEVICES"), 미국 특허출원 일련번호 제 11/692,452호(명칭: "APPARATUS AND METHOD FOR PRODUCING DEVICE IDENTIFIERS FOR SERIALLY INTERCONNECTED DEVICES OF MIXED TYPE"), 미국특허출원 일련번호 제 11/692,446호(명칭: "APPARATUS AND METHOD FOR PRODUCING IDENTIFIERS REGARDLESS OF MIXED DEVICE TYPE IN A SERIAL INTERCONNECTION"), 미국특허출원 일련번호 제 11/692,326호(명칭: "APPARATUS AND METHOD FOR IDENTIFYING DEVICE TYPE OF SERIALLY INTERCONNECTED DEVICES") 및 미국특허출원 일련번호 제 11/771,023)(명칭: "ADDRESS ASSIGNMENT AND TYPE RECOGNITION OF SERIALLY INTERCONNECTED MEMORY DEVICES OF MIXED TYPE")은 메모리 시스템의 직렬로 접속된 메모리 디바이스에 대한 디바이스 어드레스를 생성하기 위한 방법을 기재하며, 이들 출원 모두는 그 전체가 참조로서 병합되어 있다.
메모리 디바이스(24 내지 30)는 직렬로 접속되는 것으로 간주되며, 이는 하나의 메모리 디바이스의 데이터 입력이 이전 메모리 디바이스의 데이터 출력에 접속되어, 체인에서 제 1 메모리 디바이스와 마지막 메모리 디바이스를 제외하고 직렬-접속 구성을 형성하기 때문이다. 메모리 제어기(22)의 채널은 분리된 핀 또는 동일한 핀에 의해 제공되는 데이터, 어드레스, 명령 및 제어 정보를 포함한다. 예컨대, 임의의 적절한 데이터 폭의 데이터 채널은 명령, 데이터 및 어드레스 정보를 전달할 것인데 반해, 제어 채널은 제어 신호 데이터를 전달할 것이다. 도 2a의 실시예는 하나의 채널을 포함하며, 여기서 하나의 채널은 Sout 및 대응하는 Sin 포트 를 포함한다. 그러나 메모리 제어기(22)는 분리된 메모리 디바이스 체인을 수용하기 위해 임의의 수의 채널을 포함할 수 있다. 도 2a의 예에서, 메모리 제어기(22)는, 모든 메모리 디바이스에 병렬로 접속되는 클록 신호(CLK)를 제공한다.
일반적인 동작에서, 메모리 제어기(22)는 그 Sout 포트를 통해 명령을 발행하며, 명령은 동작 코드(op 코드), 디바이스 어드레스, 판독 또는 프로그래밍을 위한 어드레스 정보, 및 프로그래밍을 위한 데이터를 포함한다. 명령은 직렬 비트스트림 패킷으로서 발행되며, 여기서 패킷은 예컨대 바이트와 같은 미리 결정된 크기 세그먼트로 논리적으로 세분될 수 있다. 비트스트림은 시간에 따라 제공되는 시퀀스 또는 일련의 비트이다. 명령은 제 1 메모리 디바이스(24)에 의해 수신되고, 디바이스(24)는 디바이스 어드레스를 그 할당된 어드레스와 비교한다. 만약 어드레스가 매치되면, 메모리 디바이스(24)는 명령을 수행한다. 그렇지 않다면, 명령은 그 자신의 출력 포트를 통해 그 다음 메모리 디바이스(25)에 전달되며, 여기서 동일한 절차를 반복한다. 결국, 매치되는 디바이스 어드레스를 갖는 메모리 디바이스(선택된 메모리 디바이스로서 칭함)는 명령에 의해 지시된 동작을 수행할 것이다. 만약 명령이 데이터를 판독하는 것이라면, 선택된 메모리 디바이스는 그 출력 포트를 통해 판독된 데이터를 출력할 것이며, 이러한 데이터는 메모리 제어기(22)의 Sin 포트에 도달할 때까지 중간에 있는 메모리 디바이스를 통해 직렬로 전달된다. 명령 및 데이터가 직렬 비트스트림으로 제공되므로, 클록은 직렬 비트를 클록 인/아웃하고, 내부 메모리 디바이스 동작을 동기화하기 위해 각 메모리 디바이스에 의해 사용된다. 이 클록은 직렬 메모리 시스템(20)에서 모든 메모리 디바이스에 의해 사용 된다.
직렬 메모리 시스템(20)의 성능은 도 10에 도시한 병렬 메모리 시스템(10)의 성능보다 뛰어나다. 병렬 분포된 클록 라인은 상대적으로 늦춰진 클록 주파수를 제공할 수 있어서, 강력한 데이터 통신을 제공하도록 메모리 시스템(20)이 저전압 CMOS 미종결 풀 스윙(unterminated full swing) 신호화를 사용하게 한다. 이것을 또한 LVTTL 신호화라고 칭한다. 예컨대, 66MHz 클록을 사용하고, 직렬 메모리 시스템(20)이 4개의 메모리 디바이스를 포함한다고 가정하면, DDR(Double Data Rate: 두 배의 데이터 속도) 신호화를 사용하는 직렬로 접속된 메모리 디바이스 중 하나의 핀 당 데이터 속도는 대략 133Mbps일 것이다.
클록 신호(CLK)가 소스 동기 클록 신호(CLK)를 제공하기 위해 구성된 대안적인 메모리 제어기(42)로부터 각 메모리 디바이스로 직렬로 제공된다는 점을 제외하고, 도 2b의 직렬 메모리 시스템(40)은 도 2a의 직렬 메모리 시스템(20)과 유사하다. 각 메모리 디바이스(44, 46, 48 및 50)는 소스 동기 클록(CLK)을 수신 및 전달하도록 구성될 것이다. 직렬 메모리 시스템(40)의 실제 구현에서, 클록 신호(CLK)는 메모리 디바이스 사이를 짧은 신호 라인을 통해 전달된다. 그러므로 병렬 클록 분포 방식에 관련된 클록 성능 문제 중 어떤 것도 존재하지 않으며, CLK는 고 주파수에서 동작할 수 있다. 따라서 직렬 메모리 시스템(40)은 도 2a의 직렬 메모리 시스템(20)보다 더 빠른 속도로 동작할 수 있다. 예컨대, 고속 트랜시버 논리(HSTL: High Speed Transceiver Logic) 신호화는 고성능 데이터 통신을 제공하는데 사용될 수 있다. HSTL 신호화 포맷에서, 각 메모리 디바이스는, 입력되는 데이터 신호의 논리 상태를 결정하는데 사용되는 기준 전압을 수신할 것이다. 다른 유사한 신호화 포맷으로는 SSTL 신호화 포맷이 있다. 따라서 직렬 메모리 시스템(20 및 40)의 메모리 디바이스에서 데이터 및 클록 입력 회로는 서로 다르게 구성될 것이다.
고속 직렬 메모리 시스템이 더 새로운 컴퓨팅 디바이스에 적절할지라도, 고속 동작을 필요로 하지 않지만 직렬 메모리 시스템의 고 메모리 용량으로부터 여전히 이익을 얻을 수 있는 기존의 컴퓨팅 시스템이 있을 수 도 있다. 예컨대, 직렬 메모리 시스템은 공동 소유의 미국특허출원 일련번호 제 11/843,440호에 개시한 바와 같이 모듈러일 수 있고, 여기서 추가 메모리 디바이스가 총 메모리 용량을 확장하기 위해 메모리 시스템에 추가될 수 있다. 다른 한편, 기존의 더 느린 속도의 직렬 메모리 시스템을 고속 메모리 시스템으로 교체하는 것이 비용 효율적이지 않을 수 도 있다. 그러므로 두 타입의 메모리 디바이스는 두 타입의 직렬 메모리 시스템을 업그레이드 또는 조립하는데 이용 가능해야 한다. 그러나 당업자는 두 서로 다른 타입의 메모리 디바이스를 제조하는 것이 비용 효율적이지 않음을 이해할 것이며, 여기서 하나의 타입은 메모리 제어기(22)와 인터페이스하도록 구성되는 반면, 다른 타입은 메모리 제어기(42)와 인터페이스하도록 구성된다.
그러므로 구성 가능한 메모리 디바이스를 위한 클록 모드 구성 회로가 구성 가능한 메모리 디바이스가 병렬 클록된 메모리 시스템과 직렬 클록된 메모리 시스템 둘 모두에 사용되게 하기 위해 제공된다. 그러한 메모리 시스템은 서로 직렬로 접속된 임의의 수의 구성 가능한 메모리 디바이스를 포함하며, 여기서 각 구성 가능한 메모리 디바이스는 클록 신호를 수신한다. 클록 신호는 모든 구성 가능한 메 모리 디바이스에 병렬로 또는 메모리 디바이스 사이에서 동일한 클록 입력을 통해서 직렬로 제공될 수 있다. 각 구성 가능한 메모리 디바이스에서의 클록 모드 구성 회로는 병렬 클록 신호를 수신하기 위한 병렬 모드와 이전의 메모리 디바이스나 메모리 제어기로부터 소스 동기 클록 신호를 수신하기 위한 직렬 모드로 설정된다. 설정된 동작 모드에 따라, 데이터 입력 회로는 대응하는 데이터 신호 포맷에 대해 구성될 것이며, 대응하는 클록 입력 회로는 인에이블 또는 디스에이블 중 어느 하나로 동작할 것이다. 병렬 모드와 직렬 모드는 각 메모리 디바이스에 제공된 기준 전압 레벨을 감지함으로써 설정된다.
도 3a 및 도 3c는 그 상세한 내용을 이후에 기재할 클록 모드 구성 회로의 실시예를 포함하는 동일한 타입의 메모리 디바이스를 사용하는 직렬 메모리 시스템의 블록도이다. 도 3a의 직렬 메모리 시스템의 메모리 디바이스는 클록을 직렬로 수신하는데 반해, 도 3c의 직렬 메모리 시스템의 메모리 디바이스는 클록을 병렬로 수신한다. 도 3a 및 도 3c의 메모리 시스템 실시예에서, 4개의 메모리 디바이스는 메모리 제어기와 링 토폴로지 구성으로 직렬로 접속되는 것으로 도시되지만, 임의의 수의 메모리 디바이스가 어느 직렬 메모리 시스템에 포함될 수 있다. 도 3a 및 도 3c의 직렬 메모리 시스템은, 메모리 디바이스가 클록 모드 구성 회로를 갖는다면, 동일한 타입의 메모리 디바이스가 병렬 클록된 시스템 및 직렬 소스 동기 클록된 시스템 둘 모두에 사용될 수 있음을 예시한다.
도 3a에서, 직렬 메모리 시스템(100)은 메모리 제어기(102)와 4개의 메모리 디바이스(104, 106, 108 및 110)를 포함한다. 메모리 제어기(102)는 메모리 디바이 스와 병렬로 제어 신호를 제공한다. 이들은 칩 인에이블 신호(CE#) 및 리셋 신호(RST#)를 포함한다. CE#의 한 예시적인 사용에서, 디바이스는, CE#이 저 논리 레벨에 있을 때 인에이블된다. 일단 메모리 디바이스가 프로그램 또는 소거 동작을 시작하면, CE#은 디어서팅되거나 고 논리 레벨로 드라이빙될 수 있다. RST#의 한 예시적인 사용에서, 메모리 디바이스는, RST#이 저 논리 레벨에 있을 때 리셋 모드로 설정된다. 리셋 모드에서, 전력은 안정화되게 되며, 디바이스는, 유한한 상태 머신 모두를 초기화하고 임의의 구성 및 상태 레지스터를 그 디폴트 상태로 리셋함으로써, 스스로 동작을 준비한다. 메모리 제어기(102)는 상보성 클록 신호(CK 및 CK#)를 제공하기 위한 클록 출력 포트(CK0# 및 CKO)와, 시스템의 마지막 메모리 디바이스로부터 상보성 클록 신호를 수신하기 위한 클록 입력 포트(CKI# 및 CKI)를 포함한다. 각 메모리 디바이스는 수신된 클록의 위상을 생성하기 위한 DLL 또는 PLL과 같은 클록 합성기를 포함할 것이다. 특정한 위상이, 신뢰할 만한 동작을 내부적으로 보장하기 위해 입력 데이터 유효 윈도우 내에서 클록 에지를 중심에 놓는데 사용될 것이다. 각 메모리 디바이스는 상보성 클록 신호를 그 다음 메모리 디바이스의 클록 입력 포트에 전달하기 위한 클록 출력 포트(CKO# 및 CKO)와, 메모리 제어기(102)나 이전의 메모리 디바이스로부터 상보성 클록 신호를 수신하기 위한 클록 입력 포트(CKI 및 CKI#)를 갖는다. 마지막 메모리 디바이스(110)는 클록 신호를 다시 메모리 제어기(102)에게 제공한다.
메모리 제어기(102)의 채널은 데이터 출력 포트(Qn)와 데이터 입력 포트(Dn)로 구성된 데이터 채널과, 명령 스트로브 입력(CSI), 명령 스트로브 출력(CSO(CSI 의 에코)), 데이터 스트로브 입력(DSI), 및 데이터 스트로브 출력(DSO(DSI의 에코))로 구성된 제어 채널을 포함한다. 출력 포트(Qn)와 입력 포트(Dn)는 1 비트 폭이거나 n 비트 폭일 수 있고, 여기서 n은 원하는 구성에 따라서 0이 아닌 정수이다. 예컨대, 만약 n이 1이면, 한 바이트의 데이터가 클록의 8 데이터 래칭 에지 이후에 수신된다. 데이터 래칭 클록 에지는 예컨대 SDR(Single Data Rate) 동작에서 상승 클록 에지일 수 있거나, 예컨대 DDR(Double Data Rate) 동작에서 클록의 상승 및 하강 에지 둘 모두일 수 있다. 만약 n이 2라면, 한 바이트의 데이터가 클록의 4 래칭 에지 이후에 수신된다. 만약 n이 4라면, 한 바이트의 데이터가 클록의 2 래칭 에지 이후 수신된다. 메모리 디바이스는 Qn 및 Dn의 임의의 폭에 대해 정적으로 구성되거나 다이내믹하게 구성될 수 있다. 그러므로 n이 1보다 큰 구성에서, 메모리 제어기는 병렬 비트스트림으로 데이터를 제공한다. CSI는 입력 포트(Dn) 상에서 나타나는 명령 및 기록 데이터를 래칭하는데 사용되고, 수신된 명령 데이터의 길이에 대응하는 펄스 지속기간을 갖는다. 더욱 상세하게, 명령 및 기록 데이터는 클록 사이클의 수에 의해 측정된 지속기간을 가질 것이며, CSI 신호의 펄스 지속기간은 대응하는 지속기간을 가질 것이다. DSI는 출력 포트(Qn) 버퍼가 판독 데이터를 출력하게 하는데 사용되고, 요청된 판독 데이터의 길이에 대응하는 펄스 지속기간을 갖는다.
도 3a의 본 실시예는 고속 동작을 위한 것이므로, 예컨대 HSTL 신호화 포맷과 같은 고속 신호화 포맷이 사용될 것이다. 따라서 기준 전압(VREF)이 각 메모리 디바이스에 제공되고, Dn, CSI 및 DSI 입력 포트에서 수신된 신호의 논리 레벨을 결정하기 위해 각 메모리 디바이스에 의해 사용된다. 기준 전압(VREF)은 예컨대 인쇄회로기판 상의 다른 회로에 의해 생성될 수 도 있으며, HSTL 신호의 전압 스윙을 기초로 해서 미리 결정된 전압 레벨로 설정된다. 예컨대, VREF는 HSTL 신호의 최대 전압 레벨의 중간-지점 전압으로 설정될 수 있다. 본 실시예에 따라, VREF를 앞서 언급한 미리 결정된 전압 레벨로 설정하는 것은, 입력 회로가 HSTL 입력 신호를 수신하도록 설정되고 적절한 내부 클록 회로가 생성될 제 1 동작 모드로 클록 모드 구성 회로를 설정할 것이다. 제 1 동작 모드는 고속 동작 모드로 칭할 수 있다.
도 3a의 실시예의 실제 구현에서, 각 메모리 디바이스는, 입력 포트와 출력 포트 사이의 거리 및 신호 트랙이 최소화되도록 인쇄회로기판 상에 위치한다. 대안적으로, 네 개의 메모리 디바이스는 시스템 인 패키지 모듈(SIP)로 구현될 수 있고, 이러한 SIP는 신호 트랙 길이를 더 최소화한다. 메모리 디바이스는 또한 복수의 SIP 모듈로서 구현될 수 있다. 메모리 제어기(102)와 메모리 디바이스(104 내지 110)는 링 토폴로지를 형성하도록 직렬로 접속되고, 이것은 마지막 메모리 디바이스(110)가 그 출력을 다시 메모리 제어기(102)에 제공함을 의미한다. 이처럼, 당업자는, 메모리 디바이스(110)와 메모리 제어기(102) 사이의 거리가 쉽게 최소화됨을 이해할 것이다.
도 3b는 직렬 메모리 시스템(100)에서 각 메모리 디바이스에 대한 입력 신호와 출력 신호 사이의 일반적인 타이밍 관계를 도시한 타이밍 도이며, 이때 몇 개의 내부 신호도 도시되어 있다. 이 타이밍 도에서, 비록 실제 시스템에서 상당한 지연이 수용될 수 있고 기능에 영향을 미치지 않을 지라도, 내부 게이트 지연이 최소인 것으로 가정한다. 수신된 입력 클록(CKI 및 CKI#), 입력 데이터(Dn), 출력 클록(CKO 및 CKO#) 및 출력 데이터(Qn)에 대한 신호 궤적을 도 3b에 도시하며, 또한 수신된 입력 클록의 90°, 180°, 270°및 360°위상이 내부적으로 생성된다. 각 메모리 디바이스는 두 배의 데이터 속도로 동작하므로, 수신된 데이터는 내부의 단일 데이터 속도의 짝수 데이터 스트림(D_E)과 내부 단일 데이터 속도의 홀수 데이터스트림(D_O)으로 버퍼링된다. 도 3b의 예에서, 데이터("A", "B", "C", "D" 및 "E")가 메모리 디바이스의 Dn 입력 상에 직렬로 제공되며, 여기서 각각은 CKI 또는 CKI#의 상승 및 하강 에지에 대응하는 데이터 입력 유효 윈도우를 갖는다. 다시 말해, 입력 데이터와 클록 에지는 서로 일치하게 된다. 데이터("A", "C" 및 "E")는 내부 90°클록의 각 상승 에지 상에서 래치되며, D_E 데이터스트림 상에 제공된다. 데이터("B"및 "D")는 내부 270°클록의 각 상승 에지 상에서 래치되고 D_O 데이터스트림 상에서 제공된다. Dn 상의 수신된 입력 데이터가 그 Qn 출력으로 간단히 전달된다고 가정하면, 두 배의 데이터 속도의 출력 데이터(Qn)가 270°클록 출력의 각 상승 에지 상에서 래치된 짝수의 D_E 데이터와 90°클록 출력의 각 상승 에지 상에서 래치된 홀수의 D_O 데이터로부터 생성된다. 도 3b에 도시된 바와 같이, CKO는 270°클록 출력에 대응한 반면, CKO#은 90°클록 출력에 대응한다.
도 3c의 현재 도시한 실시예에서, 각 메모리 디바이스는 동일한 직렬 입/출력 인터페이스를 가지며, 메모리 제어기(202)로부터 대응하는 신호를 수신하기 위해 RST#, CE#, CKI# 및 CKI 입력 포트를 포함한다. 직렬 입/출력 인터페이스는 데이터 입력 포트(Dn), 데이터 출력 포트(Qn), CSI, DSI, CSO 및 DSO 포트를 더 포함 한다. 도 3c에 도시한 바와 같이, 각 메모리 디바이스에 대한 Dn, CSI 및 DSI 입력 포트는 이전의 메모리 디바이스의 Qn, CSO 및 DSO 출력 포트 각각에 접속된다. 따라서 메모리 디바이스는, 각 디바이스가 명령 및 판독 데이터를 체인의 그 다음 메모리 디바이스로 전달할 수 있으므로, 서로 직렬로 접속되는 것으로 간주된다.
도 3c에서, 직렬 메모리 시스템(200)은 메모리 제어기(202)와 도 3a와 동일한 메모리 디바이스(104, 106, 108 및 110)를 포함한다. 클록 신호가 병렬로 제공되고, 그러므로 각 메모리 디바이스의 클록 출력 포트(CKO# 및 CKO)가 접속되지 않는 점을 제외하고, 메모리 제어기(202)는 도 3a의 메모리 제어기(102)와 동일한 기능을 제공하도록 구성될 것이다. 더 나아가, 데이터 및 스트로브 신호에 대한 신호화 포맷은 예컨대 풀 스윙 미종결 LVTTL 신호화 포맷과 같이 서로 다를 것이다. 더 낮은 클록 주파수에서, LVTTL 신호화 포맷은 기준 전압(VREF)의 사용을 필요치 않으며, 그에 따라 VREF는 도 3a의 실시예에서 사용된 미리 결정된 레벨이 아닌 전압 레벨로 설정될 수 있다. 예컨대, VREF는 VDD나 VSS 중 어느 하나로 설정될 수 있다. 본 실시예에 따라, VREF를 VSS 또는 전술한 미리 결정된 전압 레벨이 아닌 어떤 전압으로 설정하면, 입력 회로가 LVTTL 입력 신호를 수신하도록 설정되고 적절한 내부 클록 회로가 생성될 제 2 동작 모드로 클록 모드 구성 회로를 설정할 것이다. 제 2 동작 모드를 저속 동작 모드라 칭할 수 있다. 따라서 클록 모드 구성 회로의 동작 모드를 설정하기 위해 메모리 디바이스의 기존의 VREF 입력을 사용하는 것의 장점은, 메모리 제어기에서 어떠한 추가 핀 및 대응하는 논리도 메모리 디바이스를 구성하는데 필요치 않다는 점이다. 각 메모리 디바이스는 VREF 전압 레벨을 기초로 자체-구성하여, 메모리 제어기의 어떠한 설계 부담을 감소시킨다. 그러므로 동일한 클록 입력 포트(CKI 및 CKI#)가 병렬 클록 신호나 직렬 클록 신호 중 어느 하나를 수신할 것이며, 이것은 메모리 디바이스의 핀 카운트를 최소화시킨다.
도 3d는 직렬 메모리 시스템(200)에서 각 메모리 디바이스에 대한 입력 신호와 출력 신호 사이의 일반적인 타이밍 관계를 도시한 타이밍 도이며, 이때 몇 개의 내부 신호도 도시되어 있다. 이 타이밍 도에서, 비록 실제 시스템에서 상당한 지연이 수용될 수 있고 기능에 영향을 미치지 않을 것일지라도, 내부 게이트 지연은 최소가 되는 것으로 가정한다. 수신된 입력 클록(CKI 및 CKI#), 입력 데이터(Dn), 및 출력 데이터(Qn)에 대한 신호 궤적은 도 3b에 도시되어 있다. 메모리 디바이스는 내부 클록 합성기를 갖지 않으며, 어떠한 출력 클록(CKO 및 CKO#)도 제공되지 않는다. 각 메모리 디바이스는 두 배의 데이터 속도로 동작하며, 그러므로 수신된 데이터는 단일 데이터 속도의 짝수 데이터스트림(D_E)과 단일 데이터 속도의 홀수 데이터스트림(D_O)으로 버퍼링된다. 도 3d의 예에서, 데이터("A","B","C","D","E")는 메모리 디바이스의 Dn 입력 상에서 직렬로 제공되고, CKI 및 CKI#의 상승 및 하강 에지는 각 데이터 입력 유효 윈도우 내의 중심에 있다. 본 예에서, 내부 판독 데이터("Ci"및"Di")는 메모리 디바이스에 의해 수신된 판독 명령에 응답하여 RD_E와 RD_0을 통해 메모리 디바이스의 출력 회로에 제공될 것이다. 따라서 RD_E 및 RD_0로부터의 내부 판독 데이터나 D_E 및 D_0로부터의 외부 데이터 중 어느 하나를 Qn 출력 상에 제공할 짝수 추력 데이터스트림(Q_E) 및 홀수 출력 데이터스트림(Q_0)이 있다. 더욱 상세하게, RD_E 및 RD_0로부터의 데이터는 고 논리 레벨의 인에이블 신 호(EN_E 및 EN_0)에 응답하여 Q_E 및 Q_0 상에 제공될 것이다.
데이터("A", "C" 및 "E")는 CKI의 각 상승 에지 상에 래치되고 D_E 데이터스트림 상에 제공된다. 데이터("B"및 "D")는 CKI#의 각 상승 에지 상에 래치되고 D_0 데이터스트림 상에 제공된다. EN_E 및 EN_0이 비활성 저 논리 레벨에 있는 동안, 데이터("A"및 "B")는 CKI 및 CKI#의 상승 에지 상에 래치될 것이고, D_E 및 D_0 각각 상에서 제공될 것이다. CKI#의 상승 에지 상에서, D_E 상의 데이터("A")가 래치되고 Q_E 상에 제공되는 반면, D_0 상의 데이터("B")는 CK의 상승 에지 상에 래치되고 Q_0 상에 제공된다. 데이터("A"및 "B")는 그러면 CKI# 및 CKI 각각의 상승 에지 상에서 Qn 출력 상에 제공된다. EN_E가 고 레벨일 때, RD_E 상의 데이터("Ci")가 래치되어 CKI#의 상승 에지 상에서 Q_E 상에 제공된다. 후속하여, EN_0이 고 레벨일 동안에, RD_0 상의 데이터("Di")가 래치되고 CKI의 상승 에지 상에서 Q_0 상에 제공된다. 데이터("Ci"및 "Di")는 그런 다음 CKI# 및 CKI 각각의 상승 에지 상에서 Qn 출력 상에 제공된다. EN_E와 EN_0이 저 논리 레벨로 떨어질 때, 외부 데이터("E")는 Q_E 상으로 래치될 것이고 Qn 상으로 전달될 것이다. 디바이스의 출력 경로, 이어지는 디바이스로의 상호 접속 및 이어지는 디바이스의 입력 경로에 걸친 지연은 Qn 데이터스트림을 시프트시켜서, 이어지는 디바이스에서의 CKI의 상승 에지는 수신된 Dn 데이터스트림 비트(A, Ci 및 E) 내에서 떨어지게 되고, 이어지는 디바이스에서의 CKI#의 상승 에지는 수신된 Dn 데이터스트림 비트(B 및 Di) 내에서 떨어지게 될 것이다. 당업자는 직렬 출력(Qn)으로부터 직렬 입력(Dn)으로의 지연 경로가 클록 주기의 1/2 미만임을 보장할 것이다.
예시적인 실시예에 따라, 메모리 디바이스(104, 106, 108 및 110)는 다른 메모리 디바이스와의 직렬 상호 접속을 위해 설계된 직렬 입/출력 인터페이스를 갖는 임의의 타입의 메모리 디바이스일 수 있다. 메모리 디바이스(104, 106, 108 및 110)가 플래시 메모리 디바이스로서 구현될 지라도, 이들은 DRAM, SRAM 또는 임의의 적절한 타입의 휘발성 또는 비-휘발성 메모리 디바이스로서 또한 구현될 수 있다. 더 상세하게, 다른 메모리 타입이 직렬 입/출력 인터페이스와 동작하도록 적응될 수 있고, LVTTL 입력 신호나 HSTL 입력 신호를 수신하도록 구성될 수 있다.
도 4는 도 3a 및 도 3c의 직렬 메모리 시스템에서 사용하기에 적절한 직렬 입/출력 인터페이스와 고유한 코어를 가진 일반적인 메모리 디바이스의 개념적인 구성을 예시한 블록도이다. 메모리 디바이스(300)는 메모리 어레이 뱅크(302 및 304)를 포함하는 고유한 메모리 코어와, 메모리 어레이 뱅크(302 및 304)에 액세스하기 위한 고유한 제어 및 I/O 회로(306)를 포함한다. 당업자는, 메모리 어레이가 단일 메모리 뱅크로서 또는 두 개보다 많은 메모리 뱅크로서 구성될 수 있음을 이해할 것이다. 고유한 메모리 코어는 예컨대 DRAM, SRAM, NAND 플래시, 또는 NOR 플래시 메모리를 기초로 할 수 있다. 물론, 임의의 적절한 최신 메모리 및 그 대응하는 제어 회로를 사용할 수 있다. 따라서 고유한 메모리 코어의 타입에 따라, 회로 블록(306)은 에러 정정 논리, 고전압 생성기, 리프래시 논리 및 메모리 타입에 고유한 동작을 수행하는데 필요한 임의의 다른 회로 블록을 포함할 수 있다.
전형적으로, 메모리 디바이스는, 내부 제어 신호를 어서팅함으로써 수신된 명령에 응답하여 관련 회로를 초기화하기 위해 명령 디코더를 사용한다. 이들은 또 한 데이터, 명령 및 어드레스를 수신 및 래치하기 위해 잘 알려진 I/O 회로를 포함할 것이다. 본 실시예에 따라, 기존의 I/O 회로는 직렬 인터페이스 및 제어 논리 블록(308)으로 대체된다. 본 예에서, 직렬 인터페이스 및 제어 논리 블록(308)은 RST#, CE#, CK#, CK, CSI, DSI 및 Dn 입력을 수신하고, Qn, CSO, DSO, CKO 및 CKO# 출력을 제공한다.
직렬 인터페이스 및 제어 논리 블록(308)은, 미국특허출원 제 11/324,023호에 논의된 바와 같이, 여러 기능을 책임진다. 직렬 인터페이스 및 제어 논리 블록(308)의 예시적인 기능은 디바이스 식별자 번호를 설정하는 기능, 데이터를 그 다음에 직렬로 접속된 메모리 디바이스로 전달하는 기능, 및 고유한 동작을 수행하기 위해 수신된 명령을 디코딩하는 기능을 포함한다. 이 회로는 명령을 직렬로 수신하도록 구성될 것이고, 코어 회로를 제어하는데 특정되는 기존의 고유한 명령 외에, 메모리 디바이스의 직렬 동작에 특정되는 추가 명령을 포함하도록 구성될 것이다. 명령 세트는, 메모리 디바이스가 직렬로 접속될 때 메모리 제어기에 의해 사용 가능한 특성을 수행하도록 확장될 수 있다. 예컨대, 상태 레지스터 정보는 메모리 디바이스의 상태를 평가하도록 요청받을 수 있다.
그러므로 도 3a 및 도 3c의 직렬 메모리 시스템은 메모리 디바이스 타입의 혼합을 포함할 수 있고, 각 디바이스 타입은 더 큰 시스템에 대해 다른 장점을 각각 제공한다. 그러한 구성의 더 상세한 내용은 공동 소유의 미국특허출원 일련번호 제 11/771,023호(명칭: "ADDRESS ASSIGNMENT AND TYPE RECOGNITION OF SERIALLY INTERCONNECTED MEMORY DEVICES OF MIXED TYPE") 및 공동 소유의 미국특허출원 일련번호 제 11/771,241호(명칭: "SYSTEM AND METHOD OF OPERATING MEMORY DEVICES OF MIXED TYPE")에서 개시되어 있고, 이들 특허출원의 내용은 참조로서 병합되어 있다. 예컨대, DRAM 메모리의 고속도가 동작을 캐싱하는데 사용될 수 있는 반면, 플래시 메모리의 비휘발성은 저전력 대용량 데이터 저장매체에 사용될 수 있다. 사용되는 메모리 디바이스의 타입에 상관없이, 각 메모리 디바이스는 명령에 작용하도록 개별적으로 어드레스 가능하고, 이는 직렬 인터페이스 및 제어 논리 블록(308)이 미리 결정된 프로토콜에 따라 명령을 수신하도록 구성되기 때문이다. 일실시예에 따라, 이전에 논의한 클록 모드 구성 회로는 직렬 인터페이스 및 제어 논리 블록(308)에서 구현된다.
도 5는 일실시예에 따른 클록 모드 구성 회로를 예시한 블록도이고, 이 회로는 구성 가능한 입/출력 버퍼의 실시예에 의해 사용될 신호를 생성한다. 클록 모드 구성 회로와 구성 가능한 입력 버퍼 둘 모두는 이전에 기재한 직렬 인터페이스 및 제어 논리 블록(308)에서 사용될 수 있다. 클록 모드 구성 회로는 모드 설정기(400)와 클록 스위치 회로(402)를 포함한다. 모드 설정기(400)는 기준 전압(VREF)의 전압 레벨에 응답하여 고 논리 레벨이나 저 논리 레벨 중 어느 하나를 갖는 모드 신호(MODE)를 생성한다. 예컨대 앞서 주목한 바와 같이, VREF는, HSTL 신호화 포맷을 사용하는 것과 같은 고속 입력 신호의 논리 레벨을 결정하기 위해 메모리 디바이스에 의해 사용된다. 본 실시예에서, VREF는, 예컨대 HSTL 신호화에 대한 VDD/2와 같이, 고 공급 전압 레벨과 저 공급 전압 레벨 사이의 어떤 미리 결정된 전압 레벨로 설정될 것이다. 만약 LVTTL 신호화 포맷을 사용한 것과 같이 더 낮은 속도의 입력 신호가 사용될 것이라면, VREF 전압은 필요치 않으며, VREF 핀은 어느 공급 전압 레벨(VDD 또는 VSS)에 접속될 수 있다. 이러한 관점으로부터, HSTL 및 LVTTL 신호화 포맷이 실시예의 동작을 기재하는데 사용될 것이며, VREF는, 메모리 디바이스가 LVTTL 신호를 수신할 때 VSS로 설정될 것이다. 클록 스위치 회로(402)는, 모드 설정기(400)에 의해 제공된 모드 신호(MODE)에 응답하여, 병렬 클록 신호나 소스 동기 직렬 클록 신호 중 하나를 기초로 해서 내부 클록 신호를 생성할 수 있게 하는 기능을 책임진다. 클록 스위치 회로(402)의 구성요소에 대한 추가 적인 논의는 이후에 할 것이다.
도 5의 구성 가능한 입/출력 버퍼는, HSTL 또는 LVTTL 입력 신호를 감지하고 수신된 입력 신호나 내부 데이터 중 어느 하나를 메모리 디바이스로부터 출력 포트(Qn)로 전달하는 구성 가능한 데이터 입/출력 버퍼(404)로서 구현된다. 구성 가능 데이터 입/출력 버퍼(404)는, 선택된 입력 신호화 포맷에 따라 동시 동작을 유지하기 위해 클록 스위치 회로(402)에 의해 제공된 내부적으로 생성된 클록 신호를 사용할 것이다. 단 하나의 구성 가능한 입/출력 버퍼를 도 5에 도시하였지만, 당업자는, 입력 신호(DSI 및 CSI)를 위한 하나의 구성 가능한 입/출력 버퍼가 또한 있음을 이해할 것이다.
본 예시적인 실시예에서, 미리 결정된 전압 레벨, 전형적으로는 VDD/2에서의 VREF는 직렬 클록 동작 모드에 대응할 반면, VSS 전압 레벨에서의 VREF는 병렬 클록 동작 모드에 대응할 것이다. 이것이 의미하는 점은, 메모리 시스템의 조립 동안에, 만약 각 메모리 디바이스가 도 3a에서처럼 직렬로 클록 신호를 수신한다면, VREF는 미리 결정된 전압 레벨로 설정될 것이라는 점이다. 따라서 HSTL 신호화 포맷을 사용할 것이다. 다른 한편, 만약 각 메모리 디바이스가 도 3c에서처럼 병렬로 클록 신호를 수신한다면, VREF는 VSS로 설정될 것이다. LVTTL 신호화 포맷을 대신 사용할 것이다. 그러므로 VREF는 모드 설정기(400)에 의해 감지되어, 신호(MODE)를 직렬 클록 동작 모드에 대응하는 제 1 논리 상태나 병렬 클록 동작 모드에 대응하는 제 2 논리 상태로 설정한다.
MODE 신호를 이렇게 이해하면서 클록 스위치 회로(402)를 다시 살펴보면, 클록 스위치 회로(402)는 클록 입력 버퍼(406), 클록 생성기(408) 및 클록 출력 버퍼(410)를 포함한다. 클록 입력 버퍼(406)는 클록 입력 포트(CK 및 CK#)에 접속되고, 모드 신호(MODE)의 논리 상태에 응답하여 두 서로 다른 클록 입력(CK 및 CK#)을 기초로 한 단일 종단 클록 신호나, CK 및 CK#의 분리된 버퍼링된 버전 중 어느 하나를 생성한다. 예컨대, 단일 종단 클록 신호는, MODE가 제 1 논리 상태에 있을 때 생성된다. 클록 생성기(408)는 단일 종단 클록 신호나 CK 및 CK#의 버퍼링된 버전 중 어느 하나를 수신하여, 내부 동작에 사용되고 적절한 출력 타이밍을 생성하는 두 개의 내부 클록 단계를 제공한다. 내부 클록 신호(CKI 및 CKI#)는 메모리 디바이스의 내부 회로와 구성 가능 입/출력 버퍼에 분배된다. 클록 출력 버퍼(410)는 내부 클록 신호(CKI 및 CKI#)를 수신하고, MODE가 제 1 논리 상태에 있을 때 이들 신호를 CKO 및 CKO# 출력 포트를 통해 드라이빙한다. MODE가 병렬 동작 모드에 대응하는 제 2 논리 상태에 있을 때, 직렬 클록을 그 다음 메모리 디바이스에 제공할 필요가 없으므로, 클록 출력 버퍼(410)는 디스에이블된다.
구성 가능한 데이터 입/출력 버퍼(404)는 데이터 입력 버퍼(412), 데이터 스위치(414), 및 데이터 출력 버퍼(416)를 포함한다. 데이터 입력 버퍼(412)는 입력 데이터(Dn)와 기준 전압(VREF)을 수신하며, 이 전압은 MODE가 제 1 논리 레벨에 있을 때 사용된다. 그러면, 버퍼링된 입력 신호(Din)가 데이터 스위치(414)에 제공되며, 이 스위치(414)는 Din이나 고유한 데이터 중 어느 하나를 메모리 디바이스로부터 데이터 출력 버퍼(416)로 전달한다. 본 예에서 고유한 데이터는 짝수 데이터(RD_e)와 홀수 데이터(RD_o)를 포함하며, 이는 데이터가 클록 신호의 상승 에지 및 하강 에지 둘 모두 상에 제공되기 때문이다. 신호(EN_o 및 EN_e)는 데이터 출력 버퍼(416)에 전달하기 위해 RD_e와 RD_o 둘 다 또는 Din을 선택하는데 사용된다. 더 나아가, Dn의 직렬 데이터는 클록 신호의 상승 에지와 하강 에지 둘 모두 상에 제공됨을 주목해야 한다. 전달할 데이터의 선택은 메모리 디바이스에 의해 수신된 명령에 좌우될 것이다. 어느 경우에도, 데이터는 내부 클록 신호(CKI 및 CKI#)에 동기화되며, 짝수 및 홀수 데이터(Dout_e 및 Dout_o) 각각으로서 데이터 출력 버퍼에 전달된다. 데이터 출력 버퍼(416)는 그러면 클록에 응답하여 데이터의 Dout_e와 Dout_o 비트를 인터리빙하고, 이것을 Qn 데이터 출력 포트를 통해 드라이빙한다.
도 5의 클록 모드 구성 회로에 의해 제공되는 장점으로는, VREF가 이제 두 서로 다른 목적에 사용되기 때문에 어떠한 추가적인 패키지 핀도 필요치 않다는 점이다. 만약 각 메모리 디바이스가 개별적으로 패키지된다면, 패키지 크기는 필요한 핀의 수를 줄임으로써 최소화된다. 당업자는, 더 작은 패키지 크기가 메모리 시스템이 통합되는 필요한 인쇄회로기판을 최소화함을 이해할 것이다. 대안적으로, 도 3a 및 도 3c에 도시한 직렬 메모리 시스템의 메모리 디바이스는 시스템 인 패키지(SIP)로서 서로 패키지될 수 있다. 다시 한 번, 감소한 핀 카운트는 패키지 크기를 최소화할 것이다. VREF 입력 포트에 접속되는 모드 설정기(400)는 이러한 장점을 제공한다. 추가적인 장점으로는, 다음에 더 설명할 바와 같이, 단일 메모리 구성요소가 고성능 소스 동기 클로킹 구성에서 및 전력 소비가 감소한 더 낮은 성능의 병렬 클로킹 구성에서 정확히 동작할 수 있다는 점이다.
도 6은 일실시예에 따른 모드 설정기(400)의 개략적인 회로이다. 모드 설정기(400)는 VREF의 전압 레벨을 감지할 것이며, 신호(MODE)를 제 1 논리 레벨이나 제 2 논리 레벨 중 어느 하나로 드라이빙할 것이다. 이 특정한 예에서, 제 1 및 제 2 논리 레벨은 VDD 및 VSS 각각에 대응할 수 있다. 모드 설정기(400)는 감지 회로(500), 래치(502), 및 디지털 지연 회로(504)를 포함한다. 감지 회로(500)는 저항 소자(506, 508), VDD와 VSS 사이에서 직렬로 접속되는 전력 차단 디바이스(510), 및 비교기(512)를 포함한다. 본 실시예에서, 전력 차단 디바이스(510)는 인에이블 신호(EN)를 수신하는 게이트 단자를 갖는 n-채널 트랜지스터로서 구현된다. 저항 소자(506 및 508)의 공유 단자는 비교기(512)의 한 입력에 접속되는 반면, 비교기(512)의 제 2 입력은 기준 전압(VREF)을 수신한다. 저항 소자(506 및 508)는 기준 전압 회로를 형성한다. 저항 소자(506 및 508)의 비는 검출될 VREF의 값에 따라 설정될 수 있다. 예컨대, 만약 VREF의 안정한 전압 레벨이 VDD/2가 된다면, 저항 소자(506)는 3R로 설정될 반면에, 저항 소자(508)는 R로 설정될 것이다. 따라서 공유 단자("x")는 대략 VDD/4에 있을 것이다. 비교기(512)는 임의의 알려진 회로로 구현될 것이며, 본 예에서, 인에이블 신호(EN)를 수신하기 위한 선택적인 인에이블 입력을 포함한다.
래치(502)는 임의의 알려진 회로로 구현될 수 있고, 본 예에서는, 부가적으로 인에이블 신호(EN)를 수신한다. 래치 인에이블 입력이 고 레벨일 때, D 입력 상에 나타나는 신호는 Q 출력에 제공된다. 래치 인에이블 입력이 고 레벨에서 저 레벨로 전환될 때, D 입력의 상태는 래치되고 출력(Q)에 제공된다. 디지털 지연 회로(504)는 카운터(514), NOR 논리 게이트(516) 및 인버터(518)를 포함한다. 카운터(514)는 n-비트 카운터(여기서, n은 1보다 더 큰 임의의 정수일 것임)이며, 이 카운터(514)는 그 최상위 비트 출력(MSB)이 인버터(518)의 입력에 접속된다. 카운터는, RST#이 저 논리 레벨에 있을 때 MSB 출력을 포함한 모든 비트가 0(VSS)으로 설정되도록 리셋된다. MSB는 또한 NOR 논리 게이트(516)의 한 입력에 접속되는 반면, 그 다른 입력은 클록 신호(CK)를 수신한다. 그러므로 리셋될 때, MSB는 본 예에서 VSS에 있다. RST#이 이것을 고 논리 레벨로 설정함으로써 해제될 때, 카운터는 클록(CK)의 각 상승 또는 하강 에지로 카운트를 증분하도록 허용된다. MSB가 1(VDD)로 토글될 때, 전력 차단 디바이스(510)는 인버터(518)를 통해 턴 오프되고, 비교기(512)는 전력을 절약하기 위해 턴 오프되고, MODE 출력은 래치되며, 카운터(514)의 클록 입력은 카운터(514)를 중지(freeze)시키기 위해 NOR 게이트를 통해 디스에이블된다. 카운터에 의해 제공된 지연 이후, MODE는 안정적으로 VDD나 VSS 중 어느 하나로 설정될 것이다.
모드 설정기(400)의 동작을 이제 도 7의 시퀀스 도를 참조하여 기재한다. 시 간(t1)에, RST#은 VDD에 있고, 결국 카운터(514)는 MSB를 VDD로 드라이빙한다. EN은 그러면 인버터(518)에 의해 VSS로 드라이빙되고, 인버터(518)는 전력 차단 디바이스(510)를 턴 오프하여 노드 "x"가 VDD로 플로우팅하게 한다. 회로가 디스에이블된 동안에 노드 "x"를 VDD로 플로우팅하는 것의 장점은 VREF의 값에 상관없이 비교기(512) 및 래치(502)가 인에이블될 때 MODE가 VSS로 즉시 디폴트될 것이라는 점이며, 이는 노드 "x"가 항상 VREF보다 더 클 것이기 때문이다. 이것은 즉시 메모리 디바이스를 병렬 클록 동작 모드로 설정하여, 정상 메모리 동작이 지연 없이 시작될 수 있게 된다. 시간(t2)에서, RST#은 MSB를 VSS로 리셋하기 위해 VSS로 펄스화된다. 비록 RST# 저 레벨 펄스가 짧을 지라도, 고 상태로 복귀한 RST#는 카운터(514)를 해제하여 클록 신호(CK)의 미리 결정된 수의 에지를 카운트하여, 회로의 아날로그 부분이 충분한 시간으로 안정화하게 하며 VREF 핀 상의 레벨을 적절히 결정하게 한다. MSB가 VSS로 강하할 때, EN은 인버터(518)에 의해 VDD로 드라이빙되어, 저항 분배기, 비교기(512), 및 래치(502)가 VREF 핀 상의 레벨을 평가할 수 있게 하며, 동작의 MODE를 결정하게 한다. 노드 "x"는 현재 VDD에 플로우팅하고 있기 때문에, 인에이블된 비교기(512)는, MODE를 저 논리 레벨로 설정하기 위해 래치(502)를 통해 전달되는 저 논리 출력을 드라이빙할 것이다.
본 예에서, VREF는 대략 VDD/2가 되도록 구성되며, 저항 소자의 비(506/508)는 3R/R이라고 가정한다. 회로가 인에이블되는 동안에, 노드 "x"에서의 전압은 그러므로 대략 VDD/4의 레벨로 안정화될 것이다. 결국, 노드 "x"상의 전압은 도 7의 시간(t3)에 도시된 바와 같이 안정된 VDD/4 레벨에서 구축될 것이다. 만약 VREF가 VSS로 설정된다면, MODE를 VSS에서 유지하기 위해서 비교기(512)에서 어떠한 변화도 발생하지 않을 것이다. 다른 한편, 만약 VREF가 VDD/2로 설정된다면, 비교기(512)는 그 출력을 VDD로 드라이빙할 것이며, VDD는 래치(502)가 MODE를 시간(t3) 주변에서 VDD로 드라이빙하게 한다. 결국, 카운터(514)는 시간(t4)에서 MSB를 VDD로 설정하여 EN을 VDD로 드라이빙할 것이다. VDD에서의 MSB는 NOR 논리 게이트(516)가 저 논리 레벨 신호를 출력하게 하여, 카운터(514)에 의한 카운팅을 효과적으로 종결지으며, 그리하여 카운터(514)를 "중지"시킨다. EN이 VSS로 강하하면, 전력 차단 디바이스(514)는 턴 오프되고, 노드 "x"는 결국 VDD로 플로우팅될 것이다. 그러나 VSS에서의 EN은 이제 비교기(512)를 디스에이블시킬 것이며, 래치(502)는 그 D 입력 상에서 임의의 변경되는 출력 신호를 래치하는 것이 방지된다. 그러므로 감지 회로(500)를 턴 오프함으로서 전력이 절약된다. 소스 동기 동작 모드에서, 정상 메모리 동작은 PLL 또는 DLL 동기화 이후에만 시작할 수 있을 것이다. 노드 "x"에서의 전압은 이 동기화 기간 동안에 정확한 값으로 안정될 것이므로, 이 시간은 낭비되지 않는다.
그러므로 카운터(514)가 MSB를 VDD로 토글하는 시간에 대응한 시간 지연은 노드 "x"와 VREF가 비교기(512)에 의한 감지를 위해 안정화함을 보장하도록 충분히 길 것이다. 단지 예로서, 1ms 시간 지연은 디지털 지연 회로(504)에 의해 제공된 충분한 시간 지연일 수 있다. 그러므로 MSB가 VDD로 토글한 이후 전력 차단 디바이스(510)를 턴 오프함으로써, VDD로부터 저항 소자(506 및 508)를 거쳐 VSS로의 전류 경로는 차단되어, 메모리 디바이스의 동작 동안에 전력을 보존한다. 이러한 시 간 지연은 인가되는 클록 주파수와 카운터(514)에서의 비트 수를 기초로 해서 선택될 수 있다.
도 8a는 도 5의 클록 스위치 회로(402)와 구성 가능한 데이터 입/출력 버퍼(404)의 개략적인 실시예이다. 두 회로를 구성 가능한 입력 회로라 칭할 수 있고, 이는 한 회로는 입력 클록을 수신하고, 다른 한 회로는 적어도 하나의 입력 데이터 포트로부터 입력 데이터를 수신하기 때문이다. 클록 스위치 회로(402)는 모드 신호(MODE)의 논리 상태에 응답하여 병렬 또는 직렬 클록 모드로 동작하도록 구성 가능한 반면, 구성 가능 데이터 입/출력 버퍼(404)는 MODE의 논리 상태에 응답하여 HSTL 신호화 포맷이나 LVTTL 신호화 포맷 중 어느 하나로 입력 데이터를 수신하도록 구성 가능하다. 이 Dn 입력이 메모리 제어기로부터 기록 데이터와 명령 둘 모두를 수신할 수 있음을 주목해야 한다. 도 8a의 개략적인 회로를 간략화하기 위해, 명령 데이터 경로 및 입력 기록 데이터 경로는 도시하지 않는다. 도 8a에 있는 동일한 참조번호는 도 5에 일반적으로 기재되었다.
클록 스위치 회로(402)의 상세한 내용은 이제 다음과 같다. 클록 입력 버퍼(406)는 클록 입력 포트(CKI 및 CKI#)로부터 상보성 클록 신호를 수신하기 위한 비교기(700)와, 클록 입력 포트(CKI)로부터 클록 신호를 수신하는 제 1 버퍼 회로(702)와, 클록 입력 포트(CKI#)로부터 상보성 클록 신호를 수신하는 제 2 버퍼 회로(704)를 포함한다. 비교기(700)는 MODE의 한 상태에 의해 인에이블되는 반면, 제 1 및 제 2 버퍼(702 및 704)는 둘 모두 MODE의 정반대 상태에 의해 인에이블된다. 그에 따라 비교기(700) 및 버퍼(702 및 704) 중 단 하나는 MODE의 임의의 단일 논리 상태에 대해 활성 상태일 것이다. 그러나 비교기(700) 및 버퍼(702 및 704)의 출력은 병렬로 클록 생성기(408)에 결합된다. 모드 설정기(400)가 MODE를 직렬 클록 동작 모드에 대응하는 제 1 논리 상태와 병렬 클록 동작 모드에 대응하는 제 2 논리 상태로 설정하는 현재 기재한 예에 대해, 제 1 논리 상태에서의 MODE는 비교기(700)를 인에이블시킬 것이다. 따라서 제 2 논리 상태에서의 MODE는 제 1 및 제 2 버퍼(702 및 704)를 인에이블시킬 것이다.
클록 생성기(408)는, MODE가 제 1 논리 상태에 있을 때 인에이블되는 위상동기루프(PLL) 회로(706)를 포함한다. 인에이블될 때, PLL 회로(706)는, 비교기(700)의 출력에 접속되는 그 REF 입력에서 수신된 클록 신호에 대해 90°, 180°, 270°, 360°로 시프트된 클록 출력을 생성할 것이다. 이들 시프트된 클록 출력은 90, 180, 270 및 360으로 표기된 단자로부터 제공된다. 직렬 클록 동작 모드에서, 수신된 입력 클록 전환 및 수신된 입력 데이터 전환은 일치한다. PLL 회로(706)는, 신뢰할 만한 데이터 포착을 위해 내부 클록 신호의 에지를 입력 데이터 유효 윈도우 내에 놓는데 사용된다. 피드백 입력(FB)은 클록 신호의 로킹을 용이하게 하기 위해 360°시프트된 클록 출력을 수신한다. 당업자는 PLL 회로 동작에 친숙해야 하며, 클록은 안정한 동작을 보장하기 위해 여러 클록 사이클 이후 로킹될 것이다. PLL 대신에, 지연 고정 루프(DLL) 회로가 PLL 회로(706) 대신에 사용될 수 있다. PLL과 DLL은 모두 개시한 실시예에서 사용될 수 있는 클록 합성기의 두 예이다. 90° 및 270°클록 출력은 2-1 멀티플렉서(708 및 710)의 제 1 입력에 제공되며, 두 멀티플렉서(708 및 710)는 MODE에 의해 제어된다. 멀티플렉서(708 및 710)의 제 2 입력은 버퍼(702 및 704)의 출력을 각각 수신한다. 병렬 클록 동작 모드에서, 수신된 입력 클록 전환은 입력 데이터 유효 윈도우 내에 있어서, 어떠한 위상 시프트된 클록도 필요치 않게 될 것이다. 그러므로 멀티플렉서(708 및 710)는 MODE에 응답하여 PLL 회로(706)로부터의 90°및 270°클록 출력과 버퍼(702 및 704)로부터의 버퍼링된 클록 신호 중 하나를 선택적으로 전달하기 위한 스위치 회로를 집합적으로 형성한다. MODE가 제 1 논리 레벨에 있는 본 예에서, PLL 회로(706)는 인에이블되고, 멀티플렉서(708 및 710)는 내부 클록 신호(CK 및 CK#)로서 90°및 270°클록 출력을 전달하도록 제어될 것이다. 다른 한편, MODE가 제 2 논리 레벨에 있을 때, PLL 회로(706)는 디스에이블되고, 멀티플렉서(708 및 710)는 내부 클록 신호(CK 및 CK#)로서 버퍼(702 및 704)로부터 클록 신호를 전달하도록 제어될 것이다. 따라서 사용되고 있지 않은 PLL을 턴 오프하면, 전력 소비를 줄일 것이다.
도 8a에 명시적으로 도시하지 않을 지라도, 상보성 내부 클록 신호(CK 및 CK#)는 메모리 디바이스 내에서 다른 회로로 분배된다. 클록 생성기(408)의 선택적 특성은 멀티플렉서(712 및 714)를 포함하는 위상 선택기 회로이다. 멀티플렉서(712 및 714)의 제 1 입력은 내부 클록 신호(CK# 및 CK) 각각을 수신하는 반면, 제 2 입력은 PLL 회로(706)로부터 360°및 180°클록 출력을 수신한다. 멀티플렉서(712 및 714)는 신호(PHASE)에 의해 제어되고, 이것은 메모리 디바이스의 명령 디코더에 의해 제공된다. 위상 선택기 회로의 용도는 출력 포트(Qn) 상에 제공된 출력 데이터로 출력 포트(CKO 및 CKO#) 상에 제공된 출력 클록 신호를 중심에 두기 위한 것이다. 직렬로 접속된 메모리 시스템에서, 이 특성은 시스템의 마지막 메모리 디바이 스에서 인에이블된다. 장점으로는, 메모리 제어기 설계가 간략화될 수 있다는 점이며, 이는 이것이 링에서 마지막 메모리 디바이스로부터 데이터를 신뢰할만하게 수신하기 위해 PLL이나 DLL을 필요로 하지 않을 것이기 때문이다. 메모리 시스템에서 이 특성을 적용한 것의 더 상세한 내용은 이후에 기재할 것이다. 클록 출력 버퍼(410)는 멀티플렉서(712 및 714)에 의해 제공된 클록 신호를 출력 포트(CKO 및 CKO#) 상으로 드라이빙하기 위한 한 쌍의 드라이버(716 및 718)를 포함한다. MODE가 예컨대 직렬 클록 모드를 나타내는 제 1 논리 레벨에 있을 때, 두 드라이버(716 및 718)는 MODE에 의해 인에이블된다.
그러므로 MODE에 응답하여, 클록 스위치 회로(402)는 직렬로 제공된 소스 동기 클록 신호나 병렬 클록 신호에 대응하는 내부 클록 신호를 생성하도록 구성된다. 메모리 디바이스가 고속 소스 동기 클록 신호에 응답하여 고속으로 동작할 것이기 때문에, 이 모드는 고속 동작 모드로 칭할 수 있다. 다른 한편, 병렬 클록 신호는 소스 동기 클록 보다 더 낮은 주파수에 있을 것이기 때문에, 다른 모드는 저전력 동작 모드로 칭할 수 있으며, 이는 비교기(700), PLL(706), 및 드라이버(716 및 718)와 같은 회로가 턴오프될 것이기 때문이며, 더 낮은 주파수 동작은 메모리 디바이스가 고주파수에서 동작할 때에 비해 전체 전력 소모를 줄이기 때문이다. 어느 동작 모드에서도, 내부 클록 신호(CK 및 CK#)는, 데이터 입력 버퍼(412), 데이터 스위치(414) 및 데이터 출력 버퍼(416)로 구성된 구성 가능한 데이터 입/출력 버퍼와 같은 메모리 디바이스의 다른 회로에 의해 사용하기 위해 생성될 것이다.
데이터 입력 버퍼(412)는 비교기(720), 버퍼 회로(722) 및 데이터 입력 선택 기(724)를 포함하며, 여기서 데이터 입력 선택기(724)는 2-1 멀티플렉서로서 구현된다. 비교기(720)는 입력 포트(Dn)에 접속된 하나의 입력과, 기준 전압 입력 포트(VREF)에 접속된 제 2 입력을 갖는다. 버퍼 회로(722)는 또한 입력 포트(Dn)에 접속된다. 비교기(720)는 VREF에 대한 Dn의 전압 레벨에 대응하는 논리 출력을 생성하는 반면, 버퍼 회로(722)는 이 회로가 수신하는 것에 대응하는 논리 레벨을 드라이빙한다. 세 회로 모두는 MODE에 의해 제어되고, 제 1 논리 레벨에 있는 MODE가 고속 동작 모드에 대응하는 현재 기재한 예에서, 비교기(720)는 인에이블되고, 버퍼(722)는 디스에이블되며, 데이터 입력 선택기(724)는 비교기(720)의 출력을 전달하도록 제어된다. 데이터 입력 선택기(724)의 출력을 Din이라 칭한다.
본 실시예의 메모리 디바이스가 서로 직렬로 접속될 것이므로, Dn 입력 포트에 도달한 외부 데이터는 한 메모리 디바이스를 통해 지정되거나 어드레스된 메모리 디바이스로 선택적으로 전달될 수 있다. 그러나 각 메모리 디바이스는 또한, 임의의 중간에 있는 메모리 디바이스를 통해 메모리 제어기 상으로 전달될 로컬 판독 데이터를 제공할 수 있다. 데이터 스위치(414)의 용도는 외부 Dn 데이터나 로컬 판독 데이터 중 어느 하나를 출력 포트(Qn)에 선택적으로 전달하는 것이다. 데이터 스위치(414)는 외부 데이터 입력 래치(726 및 728), 데이터 출력 선택기(730 및 732) 및 출력 래치(734 및 736)를 포함한다. 본 실시예에서, 데이터는 내부 클록(CK)의 두 에지 상에서 래치된다. 그러므로 래치(726 및 728)는 CK 및 CK# 각각을 수신한다. 데이터 출력 선택기(730)는 선택 신호(En_e)에 응답하여 데이터 입력 래치(726)로부터의 래치된 외부 데이터나 로컬 짝수 판독 데이터(RD_e) 중 하나를 전달한다. 유사하게, 데이터 출력 선택기(732)는 선택 신호(EN_o)에 응답하여 데이터 입력 래치(728)로부터의 래치된 외부 데이터나 로컬 홀수 판독 데이터(RD_o) 중 하나를 전달한다. 선택 신호(EN_e 및 EN_o)는 메모리 디바이스의 명령 디코더에 의해 제공된다.
데이터 출력 래치(734 및 736)는 내부 클록 신호(CK# 및 CK) 각각의 활성 에지에 응답하여 출력 선택기(730 및 732)의 출력을 래치한다. 두 배의 데이터 속도 동작에 친숙한 당업자는 데이터 스위치(414)의 동작을 잘 이해한다. 데이터 출력 버퍼(416)는 2-1 멀티플렉서로서 구현된 데이터 출력 선택기(738)와 드라이버(740)를 포함한다. 데이터 출력 선택기(738)는 CK에 응답하여 데이터 출력 래치(734 및 736)의 출력을 교대로 통과시키며, 그러면, 이것은 드라이버(740)에 의해 출력 포트(Qn) 상으로 제공된다. 요약하면, MODE가 설정될 때, 데이터 입력 버퍼(412)는 대응하는 데이터 신호 포맷을 수신하도록 자동으로 구성되며, 적절한 내부 클록 신호는 데이터 스위치(414) 및 데이터 출력 버퍼(416)에 의해 사용하기 위해 클록 스위치 회로(402)에 의해 자동으로 생성된다.
그러므로 메모리 제어기와의 링 토폴로지에서 직렬로 접속되는 동일한 메모리 디바이스는, 도 3a 및 도 3c에 도시한 바와 같이, 데이터 신호 전압 레벨을 감지하는데 사용되는 기준 전압에 응답하여 병렬 클록이나 소스 동기 클록 중 어느 하나를 직렬로 수신하도록 구성될 수 있다. 더 나아가, 데이터 입력 회로는, 병렬 클록 및 소스 동기 클록에 대응하는 신호화 포맷을 갖는 데이터 신호를 수신하도록 자동으로 구성된다. 비록 도시되지 않을지라도, 출력 버퍼 드라이브 세기는 MODE 설정을 기초로 해서 멀티-드롭 버스 및 포인트-대-포인트 링 토폴로지에서 성능 및 전력을 최적화하도록 또한 구성될 수 있다.
앞서 논의한 바와 같이, 각 메모리 디바이스는, 도 8a에 도시한 멀티플렉서(712 및 714)를 포함하는 선택적 위상 선택기 회로를 포함할 수 있다. 예컨대 도 3a의 메모리 시스템과 사용할 때, 마지막 메모리 디바이스(110)만이 PLL(706)로부터 180°및 360°클록 출력을 전달하기 위한 논리 레벨로 PHASE를 설정되게 할 것이다. 예컨대, 링에서 마지막 메모리 디바이스를 제외한 모든 메모리 디바이스는, 출력 데이터 전환을 생성하는데 사용되는 동일한 클록인 90°및 270°클록을 출력할 것이다. 그러므로 출력 클록 에지 및 출력 데이터 에지는 일치하고, 그 다음 메모리 디바이스의 입력 샘플링 스테이지와 완벽히 호환 가능하다. 만약 제어기가 입력 클록 에지를 입력 데이터 유효 윈도우의 중간으로 시프트시키기 위해 PLL 또는 DLL을 갖지 않는다면, PHASE 비트는 데이터 유한 윈도우의 중간에 이미 위치한 출력 클록 전환을 제공하도록 설정될 수 있어서, 제어기는 수신된 데이터를 수신된 클록 신호로 직접 샘플링할 수 있다. 본 예에서, 이들은 180°및 360°클록 출력일 것이다. 신호(PHASE)는 메모리 디바이스에 의해 수신된 명령으로부터 단일 비트 레지스터를 로딩함으로써 설정될 수 있다. 이것은 메모리 시스템의 전원 공급 시퀀스 동안에 설정될 것이며, 이러한 시퀀스는 메모리 제어기(202)가 각 메모리 디바이스에 어드레스를 할당하기 위한 알고리즘을 수행함으로써 시작한다. 그러한 알고리즘은, 메모리 시스템에서 메모리 디바이스에 대한 ID 번호를 생성하는 것에 관한 앞서 언급한 공동 소유의 미국특허출원에서 개시된 것을 포함할 수 있다.
ID 번호 할당 동안, 모든 메모리 디바이스는 일치되는 클록 및 데이터 에지를 출력하도록 PHASE 비트를 설정시킬 것이다. 예컨대 본 실시예에서, 이것은 90°및 180°클록이 출력되는 PHASE의 디폴트 상태에 대응할 수 있다. 만약 메모리 제어기가 PLL 또는 DLL을 갖지 않는다면, 이것은 마지막 메모리 디바이스의 PHASE가 적절히 프로그램된 이후에야 데이터를 적절히 수신할 수 있을 것이다. 그러나 디바이스가 그 디바이스 어드레스가 할당된 이후에야 임의의 데이터 전환을 출력할 것이므로, 메모리 제어기는, 마지막 메모리 디바이스가 디바이스 어드레스로 프로그램되었다는 지시로서 제어기의 데이터 입력 상의 전환을 인식할 것이다. 일단 시스템의 마지막 메모리 디바이스가 메모리 제어기에 의해 알려지면, 명령은 PHASE의 디폴트 상태를 변경하는 앞서 언급한 단일 비트 레지스터를 180°및 360°클록 출력을 전달하기 위해 1로 설정하도록 발행된다. 이러한 설정이 효과를 가진 후, 링 주변의 전체 통신(full communication)이 발생할 수 있다.
도 8b는 도 8a의 회로의 동작을 도시한 타이밍 도이다. 특히, 도 8b의 타이밍 도는 CKI 및 CKI# 클록 전환의 연속 시퀀스 동안에 MODE 및 PHASE의 다른 설정에 응답하여 내부에서 생성된 클록 신호를 도시한다. 동시에, MODE 및 PHASE의 다른 논리 레벨에 응답하여 출력 데이터 유효 윈도우에 대한 타이밍 차이를 대조하기 위해 Qn 출력 포트 상의 가상의 데이터를 도시한다. 이 타이밍 도는 단지 도 8a의 회로의 거동에 대한 예시이다. 당업자는, 실제 사용 동안에 MODE 및 PHASE의 전환 근처에서 데이터가 제공되지 않을 것임을 이해할 것이다. MODE 및 PHASE의 다이내믹 전환은 메모리 시스템의 초기화 또는 리셋 기간 동안에 행해질 것이다. 도 8b는 MODE, PHASE, CKI 및 CKI#, 클록 합성기로부터의 내부에서 생성된 90°, 180°, 270°, 360°클록 신호, CK, CK#, CKO 및 CKO#에 대한 신호 궤적을 포함한다.
시간(t1과 t2) 사이의 기간에, MODE가 저 논리 레벨에 있을 때, 회로는 병렬 클록 모드로 동작하고 있다. MODE가 저 논리 레벨에 있기 때문에, PLL 회로(706)는 턴 오프되어, 결국 그 90°, 180°, 270°, 360°클록 출력은 저 논리 레벨로 설정되게 된다. 내부 클록(CK 및 CK#)은 그러므로 각각 CKI 및 CKI#의 버퍼링된 버전이다. 도 8a에 도시한 회로를 사용하면, 입력(Dn)(미도시)과 Qn 사이의 데이터 전송 동작은, 래칭 동작이 직접 CKI 및 CKI# 대신에 이제 CK 및 CK#에 응답하는 것을 제외하고는, 도 3d에 도시한 것과 동일한 시퀀스를 따를 것이다. MODE가 저 논리 레벨에 있을 때, 클록 출력 버퍼(410)는 CKO 및 CKO#을 저 논리 레벨에서 유지시키도록 디스에이블된다.
시간(t2 및 t4) 사이의 기간에, MODE가 고 논리 레벨에 있을 때 회로는 직렬 클록 모드에서 동작하고 있다. MODE가 고 논리 레벨에 있기 때문에, PLL 회로(706)는 턴 온되어 90°, 180°, 270°, 360°클록 출력을 생성한다. 현재의 타이밍 도는 모드 리셋 및 PLL 로킹이 즉각적이라고 가정한다. MODE가 고 논리 레벨에 있을 때, 내부 클록(CK 및 CK#)은 90°및 270°클록 출력에 대응할 것이며, 클록 출력 버퍼(410)는 CK 및 CK# 클록으로 CKO 및 CKO#을 드라이빙하도록 인에이블된다. 도 8a에 도시한 회로를 사용하여, 입력(Dn)(미도시)과 Qn 사이의 데이터 전송 동작은, 래칭 동작이 직접 90°및 270°클록 출력 대신에 이제 CK 및 CK#에 응답하는 것을 제외하고는, 도 3b에 도시한 것과 동일한 시퀀스를 따를 것이다.
시간(t3)에서, PHASE는 고 논리 레벨이 있지만, 실제 사용 시, PHASE는 메모리 디바이스의 정상 동작 이전에 고 논리 레벨이나 저 논리 레벨 중 어느 하나로 설정된다. 도 8b에 도시한 전환은 단지, PHASE의 다른 논리 레벨 사이에서 Qn의 출력 데이터에 대한 CKO 및 CKO#의 상승 에지와 하강 에지사이의 관계를 대조한다. PHASE가 고 논리 레벨로 설정될 때, 멀티플렉서(712 및 714)는 180°및 360°클록 출력을 클록 출력 버퍼(410)에 전달할 것이다. 따라서 CKO 및 CKO#은 180°및 360°클록 출력에 대응할 것이며, 그리하여 데이터 유효 윈도우 내에서 클록 에지를 중심에 놓을 것이다.
도 3a 및 도 3c의 시스템 실시예는 정적이며, 이는 일단 제조되거나 사용을 위해 조립되면, 이들은 변경될 수 없다는 것을 의미한다. 다른 실시예에 따라, 메모리 시스템은 다이내믹하게 변경될 수 있어서, 메모리 디바이스는 병렬 클록이나 소스 동기 클록 중 어느 하나를 직렬로 수신하게 된다. 도 9는 다이내믹하게 구성 가능한 직렬 메모리 시스템의 실시예이며, 여기서 메모리 제어기는 병렬 동기 클록 및 소스 동기 클록 둘 모두와, 클록의 타입에 대응하는 신호화 포맷의 데이터 신호를 제공한다. 메모리 디바이스는 도 8a에 도시한 것과 동일한 회로를 포함하며, 이때 병렬 클록 신호 및 소스 동기 클록 신호 둘 모두를 수신하도록 사소하게 변경되어 있다.
도 9에서, 구성 가능 직렬 메모리 시스템(800)은 메모리 제어기(802), 네 개의 다이내믹하게 클록 구성 가능한 메모리 디바이스(804, 806, 808 및 810)를 포함한다. 메모리 제어기(802)는 메모리 제어기(102 또는 202)와 동일한 제어 및 데이 터 신호를 제공하지만, 이제 클록 출력 포트(CK1 및 CK1#)를 통해 병렬 상보성 클록을 제공하고, 클록 출력 포트(CK2 및 CK2#)를 통해 상보성 소스 동기 클록을 제공한다. 메모리 제어기(802)는, 병렬 클록에 대응하는 하나의 신호화 포맷과, 소스 동기 클록에 대응하는 다른 신호화 포맷에서 그 Qn, CSO 및 DSO 출력 포트를 통해 데이터 및 스트로브 신호를 다이내믹하게 제공하도록 더 구성된다. 예컨대, LVTTL 신호화는 병렬 클록과 함께 사용될 수 있는 반면, HSTL 신호화는 소스 동기 클록과 함께 사용될 수 있다. 메모리 제어기(802)는 마지막 메모리 디바이스로부터 소스 동기 클록을 수신하기 위해 직렬 클록 입력 포트(CKI 및 CKI#)를 더 포함한다. 각 메모리 디바이스는, 각각이 병렬 입력 클록 포트(CK1 및 CK1#)와 직렬 입력 클록 포트(CKI 및 CKI#)를 포함하는 것을 제외하고, 도 3a 및 도 3c에 도시한 메모리 디바이스와 유사하게 구성된다. VREF의 레벨에 따라, 각 메모리 디바이스는 병렬 클록이나 소스 동기 클록 중 어느 하나를 선택적으로 사용할 것이다.
도 10은 대안적인 실시예에 따른 클록 스위치 회로(402)의 상세한 내용을 도시한 개략도이다. 이 클록 스위치 회로는 도 8a에 도시한 클록 스위치 회로를 변경한 것이며, 동일한 소자는 동일한 참조번호를 공유한다. 도 8a의 실시예와의 유일한 차이는, 클록 입력 버퍼(406)가 이제 도 8a의 비교기(700), 제 1 버퍼 회로(702) 및 제 2 버퍼 회로(704)를 대체하는 비교기(900), 제 1 버퍼 회로(902) 및 제 2 버퍼 회로(904)를 포함한다는 점이다. 비교기(900)는 상보 소스 동기 클록 신호를 수신하는 전용인 클록 입력 포트(CKI 및 CKI#)에 접속되는 입력을 갖는다. 제 1 버퍼 회로(902) 및 제 2 버퍼 회로(904)는 상보성 병렬 클록 신호를 수신하는 전 용인 클록 입력 포트(CK1# 및 CK1)에 접속된다. 이제, 각 메모리 디바이스는 동시에 병렬 클록 및 소스 동기 클록 둘 모두에 물리적으로 접속될 수 있다. 그러면, VREF의 전압 레벨은 클록 입력 중 어느 것이 사용될 것인지를 결정할 것이다. 도 9 및 도 10의 메모리 시스템 실시예에서, VREF는 이제 메모리 제어기에 의해 제어될 수 있거나, 대안적으로는 VREF를 미리 결정된 전압 레벨이나 어느 공급 전압으로 드라이빙하도록 제어 가능한 메모리 제어기로부터 분리된 어느 적절한 회로에 의해 제어될 수 있다. 그러므로 도 9 및 도 10에 예시한 메모리 시스템은 고속 동작을 위해 소스 동기 클록과 동작하거나, 저전력 소비 동작이 바람직한 경우에는 병렬 클록과 동작하도록 다이내믹하게 스위칭될 수 있다.
도 11은, 동작 모드를 설정하기 위해 도 3a, 도 3c 및 도 9에 도시한 메모리 시스템의 메모리 디바이스와 메모리 제어기 둘 모두에 의해 수행되는 일반적인 알고리즘을 요약한 흐름도이다. 이 방법은 단계(1000)에서 시작하며, 여기서 메모리 시스템은 전원공급되거나, 리셋 신호(RST#)를 어서팅함으로써 리셋된다. 단계(1002)에서, 메모리 제어기는 디바이스 ID 번호를 메모리 시스템의 각 메모리 디바이스에 할당하는 알고리즘과 같은 개시(start-up) 알고리즘을 수행할 것이다. 전원공급이나 리셋 시, VREF는 전원 전압이나 미리 결정된 전압 레벨로 설정될 것이다. 다른 개시 알고리즘이 메모리 제어기 및 메모리 디바이스 자체에 의해 수행될 수 있음을 당업자는 이해해야 한다. 각 메모리 디바이스는 그러면 도 8a에 도시한 클록 입력 버퍼(406)와 같은 그 각자의 클록 입력 버퍼를 통해 단계(1004)에서 VREF의 레벨을 감지할 것이다. VREF의 레벨은 단계(1006)에서 결정되고, 만약 이것 이 기준 전압이 아니라면, 이것은 VDD 또는 VSS 공급 전압 중 어느 하나이어야 하며, MODE는 단계(1008)에서 제 1 논리 레벨로 설정된다. 만약 그렇지 않다면, VREF는 미리 결정된 기준 전압 레벨이며, MODE는 단계(1010)에서 제 2 논리 레벨로 설정된다.
일단 MODE가 설정되면, 모든 메모리 디바이스는, 단계(1012)에서 앞서 기재한 방식으로 클록 스위치 회로(402) 및 구성 가능한 데이터 입/출력 버퍼(404)와 같은 그 클록 스위치 회로 및 구성 가능한 데이터 입/출력 버퍼를 자동으로 구성할 것이다. 일단 메모리 디바이스가 MODE에 대응하는 클록 및 데이터 신호를 수신하도록 구성되었다면, 선택적 단계로서, 메모리 제어기는 마지막 메모리 디바이스의 PHASE를 디폴트 값으로부터 활성 레벨로 스위칭하기 위한 명령을 발행할 것이다. 도 8a를 참조하면, 메모리 디바이스의 개시 또는 리셋 시 PHASE의 디폴트 값은 저 논리 레벨일 수 있어서 CKI 및 CKI#을 전달할 수 있는데 반해, 활성 값은 PLL(706)의 180°및 360°클록 출력을 전달하기 위해 VDD일 수 있다.
앞서 기재한 실시예는 직렬 메모리 디바이스에 관한 것이지만, 이들 실시예는 병렬 또는 직렬로 제공된 클록과 동작하는 임의의 반도체 디바이스에 적용될 수 있다.
앞선 기재에서, 설명을 목적으로, 많은 상세한 내용이 본 발명의 실시예를 철저히 이해하기 위해 제공된다. 그러나 본 발명의 임의의 특정한 실시예에 대해, 본 발명의 그러한 실시예를 실행하기 위해 기재한 상세한 내용 모두가 필요한 것은 아님은 당업자에게 분명할 것이다. 일부 경우, 본 발명을 모호하게 하지 않기 위해 잘 알려진 전기 구조 및 회로를 블록도로 도시하였다. 예컨대, 본 명세서에서 기재한 본 발명의 실시예가 소프트웨어 루틴, 하드웨어 회로, 펌웨어, 또는 이들의 결합으로서 구현되는지에 대한 특정한 상세한 내용은 제공하지 않는다.
기재한 실시예의 어떠한 적응 및 변경도 이뤄질 수 있다. 그러므로 앞서 논의 한 실시예는 예시적인 것이며 제한적이지 않은 것으로 간주된다.

Claims (68)

  1. 클록 및 입력 데이터를 수신하기 위한 반도체 디바이스로서,
    일치하는 에지들(coincident edges)의 상기 클록 및 상기 입력 데이터를 수신하고, 입력 데이터를 샘플링하도록 데이터 유효 윈도우 내에 위치한 시프트된 클록 에지들을 제공하기 위해 제 1 모드에서 동작할 수 있는 입력 회로로서, 상기 입력 회로는 상기 입력 데이터를 샘플링하도록 일치하지 않는 에지들의 상기 클록 및 상기 입력 데이터를 수신하기 위해 제 2 모드에서 동작할 수 있는, 상기 입력 회로를 포함하는,
    반도체 디바이스.
  2. 청구항 1에 있어서, 상기 제 1 모드 및 상기 제 2 모드를 설정하도록 상기 입력 회로에 전압을 제공하기 위한 입력 핀을 더 포함하는, 반도체 디바이스.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 상기 입력 회로는 상기 클록에 응답하여 상기 시프트된 클록 에지들을 제공하기 위한 클록 합성기를 포함하는, 반도체 디바이스.
  6. 삭제
  7. 삭제
  8. 청구항 2에 있어서, 상기 입력 회로는,
    상기 입력 데이터를 수신하기 위해 데이터 입력 핀에 결합되고, 상기 제 2 모드에서 인에이블되며 상기 제 1 모드에서 디스에이블되는 단일 종단(single ended) 입력 버퍼, 및
    상기 입력 데이터를 수신하기 위해 상기 데이터 입력 핀에 결합되고, 상기 전압에 대한 상기 입력 데이터의 논리 레벨들을 감지하기 위해 상기 제 1 모드에서 인에이블되는 차동 입력 버퍼를 포함하는, 반도체 디바이스.
  9. 기준 전압 입력 포트의 전압 레벨을 감지하고, 상기 감지된 전압 레벨에 대응하는 모드 선택 신호를 제공하기 위한 모드 설정기;
    병렬 상보성 클록 신호들과 직렬 상보성 클록 신호들 중 적어도 하나를 수신하기 위해 클록 입력 포트에 결합되는 클록 스위치로서, 상기 모드 선택 신호의 제 1 논리 상태에 응답한 상기 병렬 상보성 클록 신호들과 상기 모드 선택 신호의 제 2 논리 상태에 응답한 상기 직렬 상보성 클록 신호들 중 하나에 대응하는 상보성 내부 클록 신호들을 생성하는 상기 클록 스위치; 및
    상기 모드 선택 신호의 제 2 논리 상태에 응답한 전압 레벨에 대한 데이터 입력 포트 상에서 수신된 데이터를 감지하기 위해 상기 데이터 입력 포트 및 상기 기준 전압 입력 포트에 결합된 데이터 입/출력 버퍼를 포함하는, 메모리 디바이스.
  10. 청구항 9에 있어서, 상기 모드 설정기는,
    상기 전압 레벨을 미리 설정된 기준 전압에 비교하고, 상기 미리 설정된 기준 전압에 대한 상기 전압 레벨에 대응하는 감지 출력을 제공하기 위한 감지 회로, 및
    상기 감지 출력을 래치하고, 상기 제 1 논리 상태와 상기 제 2 논리 상태 중 하나를 갖는 상기 모드 선택 신호를 제공하기 위한 래치를 포함하는, 메모리 디바이스.
  11. 청구항 10에 있어서, 상기 감지 회로는,
    상기 미리 설정된 기준 전압을 제공하기 위한 기준 전압 회로, 및
    상기 전압 레벨 및 상기 미리 설정된 기준 전압에 응답하여 상기 감지 출력을 제공하기 위한 비교기를 포함하는, 메모리 디바이스.
  12. 청구항 11에 있어서, 상기 기준 전압 회로는 VDD와 VSS 사이에 결합된 전압 분배기를 포함하는, 메모리 디바이스.
  13. 청구항 12에 있어서, 미리 결정된 기간 이후에 상기 전압 분배기를 통과하는 전류를 차단하기 위한 전력 차단 디바이스를 더 포함하는, 메모리 디바이스.
  14. 청구항 13에 있어서, 상기 모드 설정기는,
    리셋 신호가 비활성 논리 상태로 드라이빙될 때 상기 미리 결정된 기간 이후에 상기 전력 차단 디바이스를 턴 오프하기 위한 지연 회로를 포함하는, 메모리 디바이스.
  15. 청구항 14에 있어서, 상기 지연 회로는,
    클록 신호의 2n개의 활성 에지가 카운트될 때 최상위 비트를 활성 논리 상태로 드라이빙하기 위해 상기 리셋 신호가 상기 비활성 논리 상태에 있을 때 인에이블되는 n-비트 카운터를 포함하고, 여기서 n은 1보다 큰 정수이며, 상기 지연 회로는 상기 전력 차단 디바이스를 턴 오프하기 위해 상기 활성 논리 상태에 있는 최상위 비트에 대응하는 디스에이블 신호를 생성하는, 메모리 디바이스.
  16. 청구항 9에 있어서, 상기 클록 스위치는,
    상기 모드 선택 신호의 제 1 논리 상태에 응답하여 상기 병렬 상보성 클록 신호들의 버퍼링된 버전을 제공하고, 상기 모드 선택 신호의 제 2 논리 상태에 응답하여 상기 직렬 상보성 클록 신호들에 대응하는 감지된 클록 신호를 제공하기 위한 클록 입력 버퍼,
    상기 모드 선택 신호가 상기 제 1 논리 상태에 있을 때의 상기 병렬 상보성 클록 신호들의 상기 버퍼링된 버전과, 상기 모드 선택 신호가 상기 제 2 논리 상태에 있을 때의 상기 감지된 클록 신호 중 하나에 응답하여, 상기 상보성 내부 클록 신호들을 생성하기 위한 클록 생성기, 및
    상기 모드 선택 신호가 상기 제 2 논리 상태에 있을 때 클록 출력 포트들을 통해 상기 상보성 내부 클록 신호들을 드라이빙하기 위한 클록 출력 버퍼를 포함하는, 메모리 디바이스.
  17. 청구항 16에 있어서, 상기 클록 입력 버퍼는,
    상기 직렬 상보성 클록 신호들에 응답하여 상기 감지된 클록 신호를 제공하기 위해 상기 제 2 논리 상태에서 상기 모드 선택 신호에 응답하여 인에이블되는 비교기, 및
    상기 병렬 상보성 클록 신호들에 응답하여 상기 병렬 상보성 클록 신호들의 상기 버퍼링된 버전을 제공하기 위해 상기 제 2 논리 상태에서 상기 모드 선택 신호에 응답하여 인에이블되는 한 쌍의 버퍼를 포함하는, 메모리 디바이스.
  18. 청구항 16에 있어서, 상기 클록 생성기는,
    상기 감지된 클록 신호에 응답하여, 제 1 클록 신호 및 상기 제 1 클록 신호에 대해 180°시프트된 제 2 클록 신호를 제공하기 위한 클록 합성기, 및
    상기 모드 선택 신호가 상기 제 2 논리 상태에 있을 때 상기 제 1 클록 신호 및 상기 제 2 클록 신호를 상기 상보성 내부 클록 신호들로서 전달하기 위한 스위치 회로로서, 상기 모드 선택 신호가 상기 제 1 논리 상태에 있을 때 상기 병렬 상보성 클록 신호들의 상기 버퍼링된 버전을 상기 상보성 내부 클록 신호들로서 전달하는 상기 스위치 회로를 포함하는, 메모리 디바이스.
  19. 청구항 18에 있어서, 상기 클록 합성기는 위상 고정 루프 및 지연 고정 루프 중 하나를 포함하는, 메모리 디바이스.
  20. 청구항 16에 있어서, 상기 클록 출력 버퍼는, 상기 클록 출력 포트들을 통해 상기 상보성 내부 클록 신호들을 드라이빙하기 위해 상기 제 2 논리 상태에서의 상기 모드 선택 신호에 응답하여 인에이블되는 한 쌍의 드라이버를 포함하는, 메모리 디바이스.
  21. 청구항 18에 있어서, 상기 클록 합성기는 제 3 클록 신호와 제 4 클록 신호를 제공하며, 상기 제 3 클록 신호는 상기 제 1 클록 신호에 대해 90°시프트되고, 상기 제 4 클록 신호는 상기 제 3 클록 신호에 대해 180°시프트된, 메모리 디바이스.
  22. 청구항 21에 있어서, 상기 클록 생성기는 상기 상보성 내부 클록 신호들과 상기 제 3 및 제 4 클록 신호들 중 하나를 상기 클록 출력 버퍼에 선택적으로 전달하기 위한 위상 선택기 회로를 더 포함하는, 메모리 디바이스.
  23. 청구항 9에 있어서, 상기 데이터 입/출력 버퍼는,
    상기 모드 선택 신호에 응답하여, 상기 데이터와 상기 전압 레벨 사이의 비교를 통해 얻은 감지된 데이터와 상기 데이터에 대응하는 버퍼링된 데이터 중 하나에 대응하는 입력 데이터를 선택적으로 제공하기 위한 데이터 입력 버퍼를 포함하는, 메모리 디바이스.
  24. 청구항 23에 있어서, 상기 데이터 입력 버퍼는,
    상기 전압 레벨 및 상기 데이터의 전압에 응답하여 상기 입력 데이터를 제공하기 위해 상기 모드 선택 신호가 상기 제 2 논리 상태에 있을 때 인에이블되는 비교기, 및
    상기 버퍼링된 데이터를 제공하기 위해 상기 모드 선택 신호가 상기 제 1 논리 상태에 있을 때 인에이블되는 버퍼를 포함하는, 메모리 디바이스.
  25. 청구항 23에 있어서, 상기 데이터 입/출력 버퍼는 상기 입력 데이터와 로컬 판독 데이터 중 하나를 데이터 출력 버퍼에 선택적으로 전달하기 위한 데이터 스위치를 더 포함하는, 메모리 디바이스.
  26. 입력 데이터를 감지하기 위해 기준 전압을 수신하는 메모리 디바이스의 클록 동작 모드를 구성하는 방법으로서,
    a) 상기 기준 전압 레벨을 설정하는 단계;
    b) 미리 설정된 기준 전압에 대한 상기 기준 전압의 관계에 대응하는 모드 선택 신호를 생성하기 위해 상기 기준 전압을 상기 미리 설정된 기준 전압에 비교하는 단계; 및
    c) 상기 모드 선택 신호에 응답하여 병렬 상보성 클록 신호들과 직렬 상보성 클록 신호들 중 하나를 수신하도록 클록 입력 버퍼를 구성하는 단계를 포함하는,
    메모리 디바이스의 클록 동작 모드를 구성하는 방법.
  27. 청구항 26에 있어서, 상기 비교하는 단계는 상기 모드 선택 신호를 래치하는 단계를 포함하는, 메모리 디바이스의 클록 동작 모드를 구성하는 방법.
  28. 청구항 26에 있어서, 상기 비교하는 단계는, 미리 결정된 지연 이후 상기 기준 전압을 상기 미리 설정된 기준 전압에 비교하는데 사용되는 감지 회로를 디스에이블하는 단계를 포함하는, 메모리 디바이스의 클록 동작 모드를 구성하는 방법.
  29. 삭제
  30. 삭제
  31. 청구항 26에 있어서, 상기 구성하는 단계는, 상기 모드 선택 신호의 제 1 논리 상태에 응답하여 직렬 상보성 클록 신호들을 수신하는 비교기를 인에이블하는 단계와, 병렬 상보성 클록 신호들을 수신하는 버퍼들을 디스에이블하는 단계를 포 함하는, 메모리 디바이스의 클록 동작 모드를 구성하는 방법.
  32. 삭제
  33. 삭제
  34. 삭제
  35. 병렬 클록 신호들과 직렬 클록 신호들 중 하나로 동작하도록 구성 가능한 메모리 시스템으로서,
    상기 병렬 클록 신호들과 상기 직렬 클록 신호들 중 하나를 제공하기 위한 메모리 제어기;
    적어도 하나의 직렬로 접속된 메모리 디바이스를 포함하며, 상기 적어도 하나의 메모리 디바이스는,
    상기 병렬 클록 신호들과 상기 직렬 클록 신호들 중 하나를 수신하기 위한 클록 입력 포트들;
    미리 결정된 전압 레벨과 공급 전압 레벨 중 하나로 설정된 기준 전압을 수신하기 위한 기준 전압 입력 포트;
    상기 기준 전압을 상기 미리 결정된 전압 레벨에 비교하고, 상기 비교의 결과에 대응하는 모드 선택 신호를 생성하기 위한 모드 설정기; 및
    상기 모드 선택 신호에 응답하여, 상기 병렬 클록 신호들과 상기 직렬 상보성 클록 신호들 중 하나에 대응하는 상보성 내부 클록 신호들을 생성하기 위해 상기 클록 입력 포트들에 결합된 클록 스위치 회로를 갖는,
    메모리 시스템.
  36. 메모리 디바이스로서,
    a) 모드 선택 신호를 제공하기 위한 모드 선택 회로-상기 메모리 디바이스는 상기 모드 선택 신호가 제 1 논리 레벨에 있는 것에 의해 고속 동작이 결정되도록 구성되고, 상기 모드 선택 신호가 제 2 논리 레벨에 있는 것에 의해 저속 동작이 결정되도록 또한 구성됨-;
    b) 입력 기준 전압 레벨을 수신하기 위한 기준 전압 입력 단자;
    c) 기록 데이터 입력 신호를 수신하기 위한 데이터 입력 단자; 및
    d) 상기 데이터 입력 단자와 상기 기준 전압 입력 단자에 결합된 비교기 회로를 포함하는 데이터 입력 버퍼를 포함하며,
    i) 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 상기 데이터 입력 버퍼는, 버퍼링된 데이터 입력 신호를 제공하는데 있어서, 상기 기록 데이터 입력 신호를 상기 입력 기준 전압 레벨에 비교하도록 구성되며;
    ii) 상기 모드 선택 신호가 상기 제 2 논리 레벨에 있을 때, 상기 데이터 입력 버퍼는 상기 입력 기준 전압 레벨과 독립적으로 상기 버퍼링된 데이터 입력 신호를 제공하도록 구성되는, 메모리 디바이스.
  37. 청구항 36에 있어서, 상기 데이터 입력 버퍼는, 상기 데이터 입력 단자에 결합된 단일 입력을 갖는 버퍼 회로를 더 포함하는, 메모리 디바이스.
  38. 청구항 37에 있어서, 상기 비교기 회로는, 상기 모드 선택 신호가 상기 제 2 논리 레벨에 있을 때, 디스에이블되며, 상기 버퍼 회로는, 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 디스에이블되는, 메모리 디바이스.
  39. 청구항 37에 있어서, 상기 데이터 입력 버퍼는, 상기 비교기 회로의 출력과 상기 버퍼 회로의 출력에 결합된 멀티플렉서 회로를 더 포함하고, 상기 멀티플렉서 회로는, 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 상기 비교기 회로로부터의 신호를 버퍼링된 데이터 입력 신호로서 제공하도록 구성되며, 상기 모드 선택 신호가 상기 제 2 논리 레벨에 있을 때, 상기 버퍼 회로로부터의 신호를 버퍼링된 데이터 입력 신호로서 제공하도록 또한 구성되는, 메모리 디바이스.
  40. 청구항 36에 있어서, 상기 모드 선택 회로는, 모드 선택 입력 단자에 수신된 전압 레벨에 기초하여 상기 모드 선택 신호의 상태를 결정하도록 구성되는, 메모리 디바이스.
  41. 청구항 40에 있어서, 상기 모드 선택 입력 단자는 상기 기준 전압 입력 단자인, 메모리 디바이스.
  42. 청구항 41에 있어서, 상기 모드 선택 신호는, 상기 입력 기준 레벨이 Vss일 때, 상기 제 2 논리 레벨에 있는, 메모리 디바이스.
  43. 청구항 36에 있어서, 상기 데이터 입력 단자는 명령 신호들을 수신하도록 구성되는, 메모리 디바이스.
  44. 청구항 36에 있어서, 상기 기록 데이터 입력 신호는 두 배의 데이터 속도(Double Data Rate) 신호인, 메모리 디바이스.
  45. 청구항 36에 있어서, 상기 기록 데이터 입력 신호는 고속 동작 모드에서 SSTL 신호인, 메모리 디바이스.
  46. 청구항 36에 있어서, 상기 기록 데이터 입력 신호는 고속 동작 모드에서 HSTL 신호인, 메모리 디바이스.
  47. 청구항 36에 있어서, 상기 기록 데이터 입력 신호는 저속 동작 모드에서 LVTTL 신호인, 메모리 디바이스.
  48. 메모리 디바이스로서,
    a. 모드 선택 신호를 제공하기 위한 모드 선택 회로-상기 메모리 디바이스는, 상기 모드 선택 신호가 제 1 논리 레벨에 있는 것에 의해 고속 동작이 결정되도록 구성되고, 상기 모드 선택 신호가 제 2 논리 레벨에 있는 것에 의해 저속 동작이 결정되도록 또한 구성됨-;
    b. 양(positive)의 클록 입력 신호를 수신하기 위한 양의 클록 입력 단자;
    c. 음(negative)의 클록 입력 신호를 수신하기 위한 음의 클록 입력 단자; 및
    d. 상기 양의 클록 입력 단자와 상기 음의 클록 입력 단자에 결합된 비교기 회로를 포함하는 회로부(circuitry)를 포함하고,
    i) 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 상기 비교기 회로는 버퍼링된 클록 입력 신호를 제공하는데 있어서, 상기 양의 클록 입력 신호를 상기 음의 클록 입력 신호에 비교하도록 구성되며;
    ii) 상기 모드 선택 신호가 제 2 논리 레벨에 있을 때, 상기 회로부는 상기 양의 클록 입력 신호나 상기 음의 클록 입력 신호를 기초로 상기 버퍼링된 클록 입력 신호를 제공하도록 구성되는, 메모리 디바이스.
  49. 청구항 48에 있어서, 상기 회로부는, 상기 양의 클록 입력 단자나 상기 음의 클록 입력 단자에 결합된 단일 입력을 갖는 제 1 버퍼 회로를 더 포함하는, 메모리 디바이스.
  50. 청구항 49에 있어서, 상기 비교기 회로는, 상기 모드 선택 신호가 상기 제 2 논리 레벨에 있을 때, 디스에이블되고, 상기 제 1 버퍼 회로는, 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 디스에이블되는, 메모리 디바이스.
  51. 청구항 49에 있어서, 상기 회로부는, 상기 비교기 회로의 출력과 통신하며 상기 제 1 버퍼 회로의 출력에 결합된 멀티플렉서 회로를 더 포함하고, 상기 멀티플렉서 회로는, 상기 모드 선택 신호가 상기 제 1 논리 레벨에 있을 때, 상기 비교기 회로로부터의 신호를 상기 버퍼링된 클록 입력 신호로서 제공하도록 구성되며, 상기 모드 선택 신호가 상기 제 2 논리 레벨에 있을 때, 상기 제 1 버퍼 회로로부터의 신호를 상기 버퍼링된 클록 입력 신호로서 제공하도록 또한 구성되는, 메모리 디바이스.
  52. 청구상 49에 있어서, 상기 회로부는, 상기 제 1 버퍼 회로에 결합되지 않은 상기 음의 클록 입력 단자와 상기 양의 클록 입력 단자 중 하나에 결합된 단일 입력을 갖는 제 2 버퍼 회로를 포함하고, 상기 제 2 버퍼 회로는, 상기 모드 선택 신호가 제 2 논리 레벨에 있을 때, 반전된 버퍼링된 클록 입력 신호를 제공하는, 메모리 디바이스.
  53. 청구항 48에 있어서, 상기 회로부는, 상기 비교기에 결합되어 상기 고속 동작과 관련하여 위상 시프트된 버퍼링된 클록 입력 신호를 제공하는 지연 고정 루프를 포함하는, 메모리 디바이스.
  54. 청구항 48에 있어서, 상기 양의 클록 입력 신호와 상기 음의 클록 입력 신호는 고속 동작 모드에서 SSTL 신호인, 메모리 디바이스.
  55. 청구항 48에 있어서, 상기 양의 클록 입력 신호와 상기 음의 클록 입력 신호는 고속 동작 모드에서 HSTL 신호인, 메모리 디바이스.
  56. 청구항 48에 있어서, 상기 양의 클록 입력 신호와 상기 음의 클록 입력 신호 중 적어도 하나는 저속 동작 모드에서 LVTTL 신호인, 메모리 디바이스.
  57. 청구항 48에 있어서, 상기 양의 클록 입력 신호와 상기 음의 클록 입력 신호 중 적어도 하나는 저속 동작 모드에서 미종결 저전압 CMOS 신호인, 메모리 디바이스.
  58. 메모리 디바이스로서,
    a. 모드 선택 신호를 제공하기 위한 모드 선택 회로;
    b. 클록 입력 신호를 수신하기 위한 클록 입력 단자;
    c. 클록 출력 신호를 제공하기 위한 클록 출력 단자;
    d. 판독 데이터 출력 신호를 제공하기 위한 데이터 출력 단자;
    e. 버퍼링된 클록 입력 신호를 제공하기 위해 상기 클록 입력 단자에 결합되는 입력 버퍼를 포함하는 회로부;
    f. 상기 버퍼링된 클록 입력 신호의 에지들 상에서 내부 판독 데이터를 래치하기 위한 출력 래치;
    g. 상기 데이터 출력 단자에 결합되고, 상기 출력 래치에 또한 결합되어, 상기 데이터 출력 단자가 상기 판독 데이터 출력 신호를 제공하도록 인에이블하는 데이터 출력 버퍼 회로; 및
    h. 상기 버퍼링된 클록 입력 신호에 동작적으로 결합되고, 판독 데이터가 상기 데이터 출력 단자에 제공되는 동안 소스 동기 클록 출력 신호를 제공하도록 고속 동작 모드에서 상기 모드 선택 신호에 의해 인에이블되며, 저속 동작 모드에서 상기 모드 선택 신호에 의해 디스에이블되는 클록 출력 버퍼 회로를 포함하는, 메모리 디바이스.
  59. 청구항 58에 있어서, 상기 데이터 출력 버퍼 회로는, 변경 가능한 드라이브 세기를 갖는, 메모리 디바이스.
  60. 청구항 58에 있어서, 상기 데이터 출력 버퍼 회로는, 상기 모드 선택 신호에 의해 변경 가능한 드라이브 세기를 갖는, 메모리 디바이스.
  61. 청구항 58에 있어서, 명령 및 어드레스 정보를 수신하기 위한 데이터 입력 단자를 더 포함하며, 상기 데이터 출력 버퍼 회로는, 상기 명령 및 어드레스 정보를 상기 데이터 출력 단자 상에 제공할 수 있는, 메모리 디바이스.
  62. 청구항 58에 있어서, 상기 회로부는, 상기 입력 버퍼에 결합되어 위상 시프트된 버퍼링된 클록 입력 신호를 제공하는 지연 고정 루프를 포함하는, 메모리 디바이스.
  63. 청구항 58에 있어서, 상기 판독 데이터 출력 신호는 두 배의 데이터 속도 신호인, 메모리 디바이스.
  64. 청구항 58에 있어서, 상기 판독 데이터 출력 신호 및 상기 클록 출력 신호는 상기 고속 동작 모드에서 SSTL 신호인, 메모리 디바이스.
  65. 청구항 58에 있어서, 상기 판독 데이터 출력 신호 및 상기 클록 출력 신호는 상기 고속 동작 모드에서 HSTL 신호인, 메모리 디바이스.
  66. 청구항 58에 있어서, 상기 판독 데이터 출력 신호는 상기 저속 동작 모드에서 LVTTL 신호인, 메모리 디바이스.
  67. 청구항 58에 있어서, 상기 판독 데이터 출력 신호는 상기 저속 동작 모드에서 미종결 저전압 CMOS 신호인, 메모리 디바이스.
  68. 청구항 58에 있어서, 상기 클록 출력 버퍼 회로는, 상기 고속 동작 모드에 있는 동안 상기 버퍼링된 클록 입력 신호를 상기 클록 출력 단자에 제공하는, 메모리 디바이스.
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