JPH06103762A

JPH06103762A - Ｄｒａｍの内部電圧発生装置

Info

Publication number: JPH06103762A
Application number: JP4252903A
Authority: JP
Inventors: Hiroyuki Taguchi; 宏幸田口
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1992-09-22
Filing date: 1992-09-22
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】ＤＲＡＭの内部電圧発生装置において、消費電
力の低減を図ること。【構成】内部電池でデータを保持する状態であるバッテ
リバックアップモード（Ｍ２）において動作しないＤＲ
ＡＭの内部回路（ＤＲ）に定電圧（Ｖｃ）を供給する装
置であって、並列に接続され、定電圧（Ｖｃ）を生成す
る複数の電圧生成手段（Ｖ１〜Ｖｎ）を具備し、かつ前
記通常動作時のモード（Ｍ１）では全部の前記電圧生成
手段（Ｖ１〜Ｖｎ）が前記ＤＲＡＭの内部回路（ＤＲ）
に定電圧（Ｖｃ）を供給し、前記バッテリバックアップ
モード（Ｍ２）では前記電圧生成手段（Ｖ１〜Ｖｎ）の
一部又は全部が前記ＤＲＡＭの内部回路（ＤＲ）への定
電圧（Ｖｃ）の供給を停止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は消費電力の低減を図った
ＤＲＡＭ（Dynamic Random Access Memory)の内部電圧
発生装置に関する。

【０００２】

【従来の技術】従来のＤＲＡＭの内部電圧発生装置は、
一般に、図３に示すように、例えばアドレスバッファな
どのＤＲＡＭの内部回路に基準電圧（Ｖref ）を供給す
る基準電圧発生器である。従来例に係る基準電圧発生器
（Ｖ０）は、２つの抵抗（Ｒ０１，Ｒ０２）から成る分
圧器であって、自身に供給される電圧（Ｖ０１）を２つ
の抵抗（Ｒ０１，Ｒ０２）の比に分割して、定電圧の基
準電圧（Ｖref ）を生成するものである。図３に示すよ
うに、この基準電圧発生器（Ｖ０）は、単数であって、
かつ基準電圧（Ｖref ）は何時でも常にアドレスバッフ
ァ（ａｉ）に供給されている。

【０００３】こうしてアドレスバッファ（ａｉ）に供給
された基準電圧（Ｖref ）は、例えばｉ番目のアドレス
バッファ（ａｉ）によって、ｉ番目のアドレス入力信号
（Ａｉ）と比較され、高速化のために差動増幅されて、
不図示のアドレス・デコーダ回路へと出力される。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の装置によると、ＤＲＡＭ内部に設けられた電池でデ
ータ保持をするためのモードであるバッテリバックアッ
プモードにおいても、基準電圧（Ｖref ）は供給され
る。バッテリバックアップモードではアドレスバッファ
は動作しないので、基準電圧（Ｖref ）の供給により、
消費電力の無駄が生じる。

【０００５】これにより、たとえリフレッシュ（データ
の再書込み）に要する電力の低減を図っても、消費電力
の低減が十分でないという問題がある。

【０００６】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、バッテリバックアップモード
（Ｍ２）において動作しない内部回路（ＤＲ）を含むＤ
ＲＡＭに定電圧（Ｖｃ）を供給する装置であって、定電
圧（Ｖｃ）を生成し、かつ並列に接続された複数の電圧
生成手段（Ｖ１〜Ｖｎ）を具備し、通常動作時のモード
（Ｍ１）では全部の前記電圧生成手段（Ｖ１〜Ｖｎ）が
前記内部回路（ＤＲ）に定電圧（Ｖｃ）を供給し、バッ
テリバックアップモード（Ｍ２）では前記電圧生成手段
（Ｖ１〜Ｖｎ）の一部又は全部が前記内部回路（ＤＲ）
への定電圧（Ｖｃ）の供給を停止するバッテリバックア
ップモード（Ｍ２）を含むＤＲＡＭにおいて、前記バッ
テリバックアップモード（Ｍ２）で動作しない内部回路
（ＤＲ）に定電圧（Ｖｃ）を供給する装置において、定
電圧（Ｖｃ）を生成し、かつ並列に接続された複数の電
圧生成手段（Ｖ１〜Ｖｎ）を具備し、かつ通常動作時の
モード（Ｍ１）では全部の前記電圧生成手段（Ｖ１〜Ｖ
ｎ）が前記内部回路（ＤＲ）に定電圧（Ｖｃ）を供給
し、バッテリバックアップモード（Ｍ２）では前記電圧
生成手段（Ｖ１〜Ｖｎ）の一部又は全部が前記内部回路
（ＤＲ）への定電圧（Ｖｃ）の供給を停止することで、
消費電力の低減が可能になるＤＲＡＭの内部電圧発生装
置を提供するものである。

【０００７】

【作用】本発明によれば、それぞれ並列に接続され、
同電圧の定電圧（Ｖｃ）を生成し、バッテリバックアッ
プモード（Ｍ２）では電源回路（Ｖ１〜Ｖｎ）の一部又
は全部の動作が停止する複数の電源回路（Ｖ１〜Ｖｎ）
を具備している。このため、アドレスバッファなどのよ
うな、バッテリバックアップモード（Ｍ２）に動作しな
いＤＲＡＭの内部回路に、バッテリバックアップモード
（Ｍ２）のときに、通常動作時の際と同じ定電圧（Ｖ
ｃ）を供給して、通常動作時と同様の電力消費をすると
いう無駄が無くなるので、消費電力の低減が可能にな
る。

【０００８】

【実施例】以下に本発明に係るＤＲＡＭの内部電圧発生
装置の一実施例を図面を参照しながら詳細に説明する。
本発明の一実施例に係るＤＲＡＭの内部電圧発生装置
は、図２に示すように、ＤＲＡＭ内部のアドレスバッフ
ァに一定の基準電圧（Ｖref ）を供給する基準電圧発生
器であって、並列に接続された第１〜第３の電源回路
（Ｖ１１〜Ｖ１３）と、インバータ（Ｉｎｖ）とからな
る。

【０００９】第１の電源回路（Ｖ１１）は、分圧器であ
って、これに供給される電圧（Ｖ）を２つの抵抗（Ｒ
１，Ｒ２）の比に分割して、一定の基準電圧（Ｖref ）
を発生するものである。インバータ（Ｉｎｖ）は、モー
ド切換信号（φ）を自らに入力し、該モード切換信号
（φ）に基づいて第１〜第３の電源回路（Ｖ１１〜Ｖ１
３）の動作の制御を補助するものである。

【００１０】第１の電源回路（Ｖ１１）は、抵抗（Ｒ
１，Ｒ２），ｐチャネルのＭＯＳトランジスタ（以下ｐ
−ＭＯＳトランジスタと称する）（Ｔｒ１）及びｎチャ
ネルのＭＯＳトランジスタ（以下ｎ−ＭＯＳトランジス
タと称する）（Ｔｒ２）から成る回路である。抵抗（Ｒ
１，Ｒ２）は、電圧（Ｖ）をその抵抗比で分圧して、基
準電圧（Ｖref ）を生成するものであり、ｐ−ＭＯＳト
ランジスタ（Ｔｒ１）及びｎ−ＭＯＳトランジスタ（Ｔ
ｒ２）は第１〜第３の電源回路（Ｖ１１〜Ｖ１３）のス
イッチとして作用する。

【００１１】第１の電源回路（Ｖ１１）において、抵抗
（Ｒ１）にはｐチャネルのＭＯＳトランジスタ（Ｔｒ
１）のドレイン（Ｄ１）が、抵抗（Ｒ２）にはｎチャネ
ルのＭＯＳトランジスタ（Ｔｒ２）のソース（Ｓ２）が
それぞれ接続されている。ｐチャネルのＭＯＳトランジ
スタ（Ｔｒ１）のソース（Ｓ１）は、供給される電圧
（Ｖ）に接続され、ゲート（Ｇ１）はインバータ（Ｉｎ
ｖ）の出力側に接続されている。一方、ｎチャネルのＭ
ＯＳトランジスタ（Ｔｒ２）のドレイン（Ｄ２）は接地
されており、ゲート（Ｇ２）はインバータ（Ｉｎｖ）の
入力側に接続されている。また、抵抗（Ｒ１）と抵抗
（Ｒ２）の間がアドレスバッファに接続されている。

【００１２】インバータ（Ｉｎｖ）には、通常動作時は
ハイレベル（Ｈ）であって、バテリバックアップモード
時にはローレベル（Ｌ）になるモード切り換え信号
（φ）が入力される。これにより、通常動作時にはハイ
レベル（Ｈ）のモード切り換え信号（φ）が出力され
る。このとき、ｐチャネルのＭＯＳトランジスタ（Ｔｒ
１）にはインバータ（Ｉｎｖ）によって変換されたロー
レベル（Ｌ）の信号が出力され、かつｎチャネルのＭＯ
Ｓトランジスタ（Ｔｒ２）にはハイレベル（Ｈ）の信号
が出力されるので、これらのトランジスタ（Ｔｒ１，Ｔ
ｒ２）は共にＯＮされ、アドレスバッファ（ａｉ）に抵
抗（Ｒ１）と抵抗（Ｒ２）の比で分圧された基準電圧
（Ｖref ）が供給される。

【００１３】また、バッテリバックアップ時にはローレ
ベル（Ｌ）のモード切り換え信号（φ）が出力される。
このとき、ｐチャネルのＭＯＳトランジスタ（Ｔｒ１）
にはインバータ（Ｉｎｖ）によって変換されたハイレベ
ル（Ｈ）の信号が出力され、かつｎチャネルのＭＯＳト
ランジスタ（Ｔｒ２）にはローレベル（Ｌ）の信号が出
力されるので、これらのトランジスタ（Ｔｒ１，Ｔｒ
２）は共にＯＦＦされ、アドレスバッファ（ａｉ）への
基準電圧（Ｖref ）の供給が停止される。

【００１４】第２，第３の電源回路（Ｖ１２，Ｖ１３）
の動作については第１の電源回路（Ｖ１１）と同様であ
るので、その詳細については省略する。すなわち、ハイ
レベル（Ｈ）のモード切り換え信号（φ）が出力された
ときには、第２，第３の電源回路（Ｖ１２，Ｖ１３）か
らアドレスバッファ（ａｉ）に、第１の電源回路（Ｖ１
１）で生成される電圧と同電圧の基準電圧（Ｖref ）が
供給され、ローレベル（Ｌ）のモード切り換え信号
（φ）が出力されたときには、第２，第３の電源回路
（Ｖ１２，Ｖ１３）からアドレスバッファ（ａｉ）への
基準電圧（Ｖref ）の供給が停止される。なお、第１〜
第３の電源回路（Ｖ１１〜Ｖ１３）では、全て同電圧の
基準電圧（Ｖref ）を供給しているので、各々の抵抗値
の比は全て等しい。

【００１５】以上説明したように、本実施例に係るＤＲ
ＡＭの内部電圧発生装置によれば、通常動作時には第１
〜第３の電源回路（Ｖ１１〜Ｖ１３）が全部動作してア
ドレスバッファ（ａｉ）へ基準電圧（Ｖref ）を供給
し、バッテリバックアップ時には第１〜第３の電源回路
（Ｖ１１〜Ｖ１３）が全部停止して基準電圧（Ｖref ）
を供給しない。よって、バッテリバックアップモード時
に動作しないアドレスバッファに、基準電圧（Ｖref ）
を供給するという無駄が無くなるので、その分さらなる
消費電力の低減が可能になる。

【００１６】なお、本実施例においては、バッテリバッ
クアップモードでは第１〜第３の電源回路（Ｖ１１〜Ｖ
１３）からアドレスバッファへの基準電圧（Ｖref ）の
供給を全部停止させているが、例えば第２，第３の電源
回路（Ｖ１２，Ｖ１３）を停止させ、第１の電源回路
（Ｖ１１）はアドレスバッファへ基準電圧（Ｖref ）を
供給するというように、並列に接続された電源回路の一
部のみを停止させてもよい。この場合には、全部の電源
回路を停止させた場合に比して、立ち上がり／立ち下が
り時の安定性が若干良い。

【００１７】また、本実施例においては、当該内部電圧
発生装置が基準電圧（Ｖref ）を供給する回路としてア
ドレスバッファ（ａｉ）を例にしているが、基準電圧
（Ｖref ）を供給する回路としてデータ入力／出力バッ
ファを選択しても、同様の効果を奏する。

【００１８】

【発明の効果】以上説明したように、本発明のＤＲＡＭ
の内部電圧発生装置によれば、並列に接続され、バッテ
リバックアップ時には前記電源回路（Ｖ１〜Ｖｎ）の一
部又は全部の動作が停止する複数の電源回路（Ｖ１〜Ｖ
ｎ）を具備しているので、バッテリバックアップモード
の際に動作しない内部回路に定電圧を供給するという無
駄が無くなる。これにより、消費電力の低減が可能にな
る。

【図面の簡単な説明】

【図１】本発明に係るＤＲＡＭの内部電圧発生装置の構
成を説明する図である。

【図２】本発明の一実施例に係るＤＲＡＭの内部電圧発
生装置の構成図である。

【図３】従来例に係るＤＲＡＭの内部電圧発生装置の構
成を説明する図である。

Claims

【特許請求の範囲】

【請求項１】バッテリバックアップモード（Ｍ２）に
おいて動作しない内部回路（ＤＲ）を含むＤＲＡＭに定
電圧（Ｖｃ）を供給する装置において、定電圧（Ｖｃ）を生成し、かつ並列に接続された複数の
電圧生成手段（Ｖ１〜Ｖｎ）を具備し、通常動作時のモード（Ｍ１）では全部の前記電圧生成手
段（Ｖ１〜Ｖｎ）が前記内部回路（ＤＲ）に定電圧（Ｖ
ｃ）を供給し、バッテリバックアップモード（Ｍ２）では前記電圧生成
手段（Ｖ１〜Ｖｎ）の一部又は全部が前記内部回路（Ｄ
Ｒ）への定電圧（Ｖｃ）の供給を停止することを特徴と
するＤＲＡＭの内部電圧発生装置。