JP2003289242A

JP2003289242A - ディレイ回路

Info

Publication number: JP2003289242A
Application number: JP2002090102A
Authority: JP
Inventors: Hiroaki Hayashi; 博明林
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2003-10-10

Abstract

(57)【要約】【課題】ディレイ変動を抑え、デューティ保存性を確
保し、ディレイ絶対値を拡大し、デューティを精度よく
可変できるディレイ回路を提供することを目的とする。【解決手段】本発明は、電源変動に応じた電流をつく
り、それをチャージ、ディスチャージ電流として使用
し、コンパレータ基準電圧も電源変動に応じて変える。
電源変動に応じた電流をミラー比をかえることにより、
ディレイ変動を抑え、デューティ保存性を確保し、ディ
レイ絶対値を拡大し、デューティを精度よく可変する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路な
どに使用されるディレイ回路に関する。

【０００２】

【従来の技術】従来のディレイ回路を図１０（ａ）に示
す。入力端１と出力端２との間には、第１のインバータ
３と、抵抗４と容量５とで構成されるフィルタ６と、第
２のインバータ７とが接続されている。

【０００３】入力端１は第１のインバータ３の入力に接
続され、第１のインバータ３の出力はフィルタ６を介し
て第２のインバータ７の入力に接続され、第２のインバ
ータ７の出力が出力端２に接続されている。

【０００４】図１０（ｂ）の上段に入力端１の波形図、
下段に出力端の波形図、中段には前記フィルタ６の出力
で第２のインバータ７の入力のノードＡを反転した波形
図が示されている。Δｖは第２のインバータ７のスレッ
シュレベルのばらつきを表し、このΔｖのばらつきのた
めに、フィルタ６の時定数が一定であっても出力端２の
出力にデューティずれΔｔが発生する。

【０００５】

【発明が解決しようとする課題】このように、従来のデ
ィレイ回路では、第２のインバータ７の拡散ばらつきに
よるスレッシュレベル変動の影響をうけ、ディレイ絶対
値が変動する。また、入力の上がりエッジ、下がりエッ
ジからのディレイ変動量が異なるため、デューティの保
存性が損なわれる。

【０００６】また、ディレイ絶対量は、抵抗４と容量５
で決まる指数関数とスレッシュレベルにより一義的に決
定されるが、半導体内で構成できる抵抗４と容量５の値
には限りがあるため、絶対量を大きくできない、また、
デューティを意識的に可変することが困難である。

【０００７】本発明は、上記従来課題を解決するもので
あり、ディレイ変動を抑え、デューティ保存性を確保
し、ディレイ絶対値を拡大し、デューティを精度よく可
変できるディレイ回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】この目的を達成するため
に、本発明のディレイ回路は、電源変動に応じた電流を
つくり、それをチャージ、ディスチャージ電流として使
用する。コンパレータ基準電圧も電源変動に応じて変更
し、電源変動に応じた電流をミラー比をかえることによ
りディレイ変動を抑え、デューティ保存性を確保し、デ
ィレイ絶対値を拡大し、デューティを精度よく可変する
ことを可能にする。

【０００９】本発明の請求項１記載のディレイ回路は、
グローバルノードが電源の一方に接続された第１の電流
ミラー回路と、グローバルノードが電源の他方に接続さ
れた第２の電流ミラー回路と、前記第１の電流ミラー回
路の１次側と前記第２の電流ミラー回路の１次側の間に
接続された分圧回路と、前記第１の電流ミラー回路の２
次側と前記第２の電流ミラー回路の２次側の間に出力回
路が直列接続された第１，第２のスイッチと、前記分圧
回路の分圧電圧と前記第１，第２のスイッチの中点電位
を比較するコンパレータと、前記第１，第２のスイッチ
の中点電位と前記電源との間に介装された容量とを設
け、第１，第２のスイッチの制御ラインの一方に入力信
号を印加し、他方に入力信号を反転した信号を印加し、
前記コンパレータの出力からディレイ信号を出力するこ
とを特徴とする。

【００１０】本発明の請求項２記載のディレイ回路は、
請求項１において、前記第１の電流ミラー回路を、グロ
ーバルノードがエミッタに接続された第１導電型のバイ
ポーラまたはＭＯＳの第１，第２のトランジスタで構成
し、前記第２の電流ミラー回路を、グローバルノード
がエミッタに接続された第２導電型のバイポーラまたは
ＭＯＳの第３，第４のＮＰＮトランジスタで構成したこ
とを特徴とする。

【００１１】本発明の請求項３記載のディレイ回路は、
請求項１において、前記第１の電流ミラー回路を、グロ
ーバルノードがエミッタに接続された第１導電型の第
１，第２のトランジスタで構成し、前記第２の電流ミラ
ー回路を、グローバルノードがエミッタに接続された第
２導電型の第３，第４のＮＰＮトランジスタで構成し、
前記第１のトランジスタのコレクタとベースと前記第２
のトランジスタのベースを、前記第１の抵抗と前記第２
の抵抗を介して、前記第３のトランジスタのコレクタと
ベースと前記第４のトランジスタのベースに接続し、第
２のトランジスタのコレクタと第４のトランジスタのコ
レクタの間に第１，第２のスイッチの出力回路を直列に
接続し、さらに、前記第２のトランジスタのコレクタが
電源電圧−（第１のトランジスタのエミッタ−コレクタ
間電圧）より上で作動する第１のクランプ回路を備え、
前記第４のトランジスタのコレクタが第３のトランジス
タのエミッタ−コレクタ間電圧より下で作動する第２の
クランプ回路を備えたことを特徴とする。

【００１２】本発明の請求項４記載のディレイ回路は、
請求項３において、第１のトランジスタを、並列接続さ
れた複数の第１導電型トランジスタで構成し、第３のト
ランジスタを、並列接続された複数の第２導電型トラン
ジスタで構成したことを特徴とする。

【００１３】本発明の請求項５記載のディレイ回路は、
請求項３または請求項４において、第１の抵抗８と第２
の抵抗９の抵抗値が異なることを特徴とする。本発明の
請求項６記載のディレイ回路は、電源の一方に接続され
るグローバルノードがエミッタに接続された第１導電型
の第１，第２のトランジスタで第１のミラー回路を構成
し、前記電源の他方に接続されるグローバルノードがエ
ミッタに接続された第２導電型の第３，第４のＮＰＮト
ランジスタで第２のミラー回路を構成し、第１のトラン
ジスタのコレクタ、ベースと第２のトランジスタのベー
スと、第３のトランジスタのコレクタ、ベースと第４の
トランジスタのベースとの間に、抵抗を介装し、第２の
トランジスタのコレクタと第４のトランジスタのコレク
タとの間に、第１のスイッチの出力回路と第２のスイッ
チの出力回路を直列接続して介装し、第１のスイッチと
第２のスイッチとの接続点と前記電源の他方との間に介
装された容量と、第１のスイッチと第２のスイッチとの
接続点にエミッタが接続された第１導電型の第５のトラ
ンジスタおよび第２導電型の第６のトランジスタと、ベ
ースとコレクタが第５のトランジスタのベースに接続さ
れた第１導電型の第７のトランジスタと、ベースとコレ
クタが第７のトランジスタのエミッタに接続され、エミ
ッタが電源の一方に接続された第１導電型の第８のトラ
ンジスタと、ベースとコレクタが第６のトランジスタの
ベースに接続された第２導電型の第９のトランジスタ
と、ベースとコレクタが第９のＮトランジスタのエミッ
タに接続され、エミッタが電源の他方に接続された第２
導電型の第１０のトランジスタと、ベースが第１，第２
のトランジスタのベースに接続され、エミッタが前記グ
ローバルノードに接続され、コレクタが第６のトランジ
スタのベースに接続された第１導電型の第１１のトラン
ジスタと、ベースが第３，第４のトランジスタのベース
に接続され、エミッタが電源の他方に接続され、コレク
タが第５のトランジスタのベースに接続され第２導電型
の第１２のトランジスタと、入力側が第５のトランジス
タのコレクタと第６のトランジスタのコレクタに接続さ
れたインバータとを設け、第１，第２のスイッチの制御
ラインの一方に入力信号を印加し、他方に入力信号を反
転した信号を印加し、前記インバータの出力側からディ
レイ信号を出力することを特徴とする。

【００１４】本発明の請求項７記載のディレイ回路は、
請求項６において、第１のトランジスタを、並列接続さ
れた複数の第１導電型のトランジスタで構成し、第３
のトランジスタを、並列接続された複数の第２導電型の
トランジスタで構成したことを特徴とする。

【００１５】本発明の請求項８記載のディレイ回路は、
請求項６または請求項７において、第４のトランジスタ
のコレクタに第６のトランジスタのエミッタがオンする
より上の電圧で動作する下側クランプ回路を設け、第２
のトランジスタのコレクタに第５のトランジスタのエミ
ッタがオンするより下の電圧で動作する上側クランプ回
路を設け、第５のトランジスタおよび第６のトランジス
タのコレクタにそれぞれのトランジスタが飽和しない電
圧でクランプするクランプ回路を設けたことを特徴とす
る。

【００１６】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図９に基づいて説明する。（実施の形態１）図１は本発明の（実施の形態１）のデ
ィレイ回路を示す。

【００１７】この図１（ａ）のディレイ回路は、第１，
第２の電流ミラー回路１０，１１と、分圧回路を構成す
る第１，第２の抵抗８，９と、出力回路が直列接続され
た第１，第２のスイッチＳＷ１，ＳＷ２と、容量１２
と、コンパレータ１３とで構成されている。

【００１８】詳しくは、第１の電流ミラー回路１０のグ
ローバルノード１４は電源のＶＣＣに接続され、第２の
電流ミラー回路１１グローバルノード１５は電源のＧＮ
Ｄに接続されている。第１の電流ミラー回路１０の１次
側と第２の電流ミラー回路１１の１次側の間には、直列
接続された第１，第２の抵抗８，９が接続されている。

【００１９】第１の電流ミラー回路１０の２次側と第２
の電流ミラー回路１１の２次側の間には、出力回路が直
列接続された第１，第２のスイッチＳＷ１，ＳＷ２が接
続されている。

【００２０】第１，第２のスイッチＳＷ１，ＳＷ２はＨ
Ｉアクティブの半導体スイッチで、第１のスイッチＳＷ
１と第２のスイッチＳＷ２との接続点のノードＢはコン
パレータ１３の非反転入力（＋）に接続され、このライ
ンと電源のＧＮＤの間には容量１２が接続されている。

【００２１】コンパレータ１３の反転入力（−）には、
第１の抵抗８と第２の抵抗９との接続点の分圧電圧が印
加されている。ここで第１，第２の抵抗８，９の抵抗値
はＲである。

【００２２】前記第１のスイッチＳＷ１の制御ラインに
はインバータ１６を介して入力１の信号が反転して印加
され、前記第２のスイッチＳＷ２の制御ラインには入力
１の信号がそのまま印加されている。入力１に入力され
た信号のディレイ出力はコンパレータ１３の出力の出力
２に発生する。

【００２３】このディレイ回路は、第１の抵抗８と第２
の抵抗９と第１，第２の電流ミラー回路１０，１１によ
り、電源変動に応じた電流Ｉを発生させ、それをミラー
し、第１のスイッチＳＷ１または第２のスイッチＳＷ２
がアクティブ時に容量１２にチャージまたはディスチャ
ージする電流として使用する。

【００２４】また、コンパレータ１３の基準電圧とし
て、抵抗８，９が接続されたノードＣの電圧を使用する
ことで、電源電圧をＶＣＣとすると、ほぼ１／２ＶＣＣ
となり、これも電源変動に応じ変化する。

【００２５】第１の抵抗８、第２の抵抗９が接続された
電流Ｉを発生させる経路の第１の電流ミラー回路１０と
第２の電流ミラー回路１１で発生する電圧は、ＶＣＣ大
時には、ＶＣＣに対し小さいので、Ｉ＝ＶＣＣ／２Ｒと
あらわせる。また、第１のスイッチＳＷ１、第２のスイ
ッチＳＷ２が接続された第１の電流ミラー回路１０の最
大電圧は、ＶＣＣ大時にはＶＭＡＸ＝ＶＣＣ、第２の電
流ミラー回路１１の最小電圧は、ＶＭＩＮ＝０とあらわ
せる。

【００２６】したがって、出力１のディレイ量Ｔは、容
量１２の容量値をＣとすると、（ＶＭＡＸ−ＶＣＣ／２）・Ｃ＝（ＶＣＣ／２−ＶＭＩＮ）・Ｃ＝ＶＣＣ／２・Ｃ＝Ｉ・Ｔここで、Ｉ＝ＶＣＣ／２Ｒより、Ｔ＝ＲＣとな
る。

【００２７】図１（ｂ）は要部の波形図を示す。すなわ
ち、ＶＣＣ変動があっても、入力の立ち上がり、立ち下
がりからのディレイ量は、常にＲＣで一定となり、ディ
レイ量の変動が抑えられ、デューティの保存性も保たれ
る。

【００２８】（実施例１）図２は第１の電流ミラー回路
１０をＰＮＰトランジスタＴＲ１，ＴＲ２で構成し、第
２の電流ミラー回路１１をＮＰＮトランジスタＴＲ３，
ＴＲ４で構成している。この回路構成は、バイポーラプ
ロセスでのディレイ回路に最適である。

【００２９】（実施例２）図３は第１の電流ミラー回路
１０をＰＭＯＳトランジスタＭ１，Ｍ２で構成、第２の
電流ミラー回路１１をＮＭＯＳトランジスタＭ３，Ｍ４
で構成している。この回路構成は、ＣＭＯＳプロセスで
のディレイ回路に最適である。

【００３０】（実施の形態２）図４は本発明の（実施の
形態２）のディレイ回路を示し、図２に示した（実施例
１）のＰＮＰトランジスタＴＲ２のコレクタ部に、電源
電圧ＶＣＣ−（ＰＮＰトランジスタＴＲ１のエミッタ−
コレクタ間電圧）より上で作動する第１のクランプ回路
１７を備え、ＮＰＮトランジスタＴＲ４のコレクタがＮ
ＰＮトランジスタＴＲ３のエミッタ−コレクタ間電圧よ
り下で作動する第２のクランプ回路１８を備え、第１，
第２の抵抗８，９の抵抗値が同じである。

【００３１】この構成によると、（実施例１）で示した
図２の回路において、電源電圧ＶＣＣが低くなって、Ｐ
ＮＰトランジスタＴＲ１のＤ１電圧、および、ＰＮＰト
ランジスタＴＲ２の飽和電圧、ＮＰＮトランジスタＴＲ
３のＤ２電圧、およびＮＰＮトランジスタＴＲ４の飽和
電圧が無視できなくなった場合でも、ディレイ絶対値精
度、デューティ保存性を確保できる。

【００３２】この回路における、コンパレータ１３のス
レッシュレベルからノードＢのＨＩ側電圧、およびスレ
ッシュレベルからノードＢのＬＯ側電圧のそれぞれの差
電圧は、（ＶＣＣ−Ｄ１−Ｄ２）／２であらわされる。
また、チャージおよびディスチャージ電流Ｉは、（ＶＣ
Ｃ−Ｄ１−Ｄ２）／２Ｒであらわされる。したがって、
ディレイ時間Ｔは、（（ＶＣＣ−Ｄ１−Ｄ２）／２Ｒ）
＊Ｔ＝（（ＶＣＣ−Ｄ１−Ｄ２）／２）＊Ｃより、Ｔ＝
Ｒ・Ｃとなる。

【００３３】したがって、電源電圧ＶＣＣが低くなった
場合でも、ＶＣＣ変動、Ｄ１、Ｄ２のばらつきによら
ず、入力の立ち上がり、立ち下がりからのディレイ量
は、つねにＲＣで一定となり、ディレイ量の変動が抑え
られ、デューティの保存性も保たれる。

【００３４】なお、第１，第２の抵抗８，９は同一の抵
抗値であったが、第１，第２の抵抗８，９の互いの抵抗
値を異ならせることによって、デューティ変換が可能に
なる。具体的には、コンパレータ１３のスレッシュレベ
ルからノードＢのＨＩ側電圧、およびスレッシュレベル
からノードＢのＬＯ側電圧のそれぞれの差電圧を意識的
にかえることが可能となり、デューティ精度を確保しつ
つ、デューティ変換が可能になる。

【００３５】（実施の形態３）図５は、本発明の（実施
の形態３）のディレイ回路を示し、図４に示した（実施
の形態２）のＰＮＰトランジスタＴＲ１が、複数個（Ｎ
個）のＰＮＰトランジスタＴＲ１−１，〜，ＴＲ１−Ｎ
を並列接続して構成されている。

【００３６】さらに、ＮＰＮトランジスタＴＲ３が、複
数個（Ｎ個）のＮＰＮトランジスタＴＲ３−１，〜，Ｔ
Ｒ３−Ｎを並列接続して構成されている。この構成によ
ると、チャージ、およびディスチャージ電流Ｉは、ＰＮ
ＰトランジスタＴＲ１が単数の図４に比べてＩ／Ｎとな
り、ディレイ時間Ｔは、Ｔ＝Ｎ・Ｒ・Ｃとなる。すなわち、図４に示した（実施の形態４）のデ
ィレイ時間のＮ倍のディレイ時間を実現でき、さらに、
電源電圧ＶＣＣが低くなって、ＰＮＰトランジスタＴＲ
１のＤ１電圧、および、ＴＲ２の飽和電圧、ＮＰＮトラ
ンジスタＴＲ３のＤ２電圧、およびＮＰＮトランジスタ
ＴＲ４の飽和電圧が無視できなくなった場合でも、ＶＣ
Ｃ変動、Ｄ１、Ｄ２のばらつきによらず、入力の立ち上
がり、立ち下がりからのディレイ量は、常にＲＣで一定
となり、ディレイ量の変動が抑えられ、デューティの保
存性も保たれる。

【００３７】なお、第１，第２の抵抗８，９は同一の抵
抗値であったが、第１，第２の抵抗８，９の互いの抵抗
値を異ならせることによって、デューティ変換の機能を
もたせ、かつ、ディレイ時間をＮ倍することが可能にな
る。

【００３８】（実施の形態４）図６は本発明の（実施の
形態８）のディレイ回路を示す。電源電圧ＶＣＣが印加
されるグローバルノード１４がエミッタに接続されたＰ
ＮＰトランジスタＴＲ１，ＴＲ２で第１のミラー回路１
０を構成している。

【００３９】電源のＧＮＤに接続されるグローバルノー
ドがエミッタに接続されたＮＰＮトランジスタＴＲ３，
ＴＲ４で第２のミラー回路１１を構成している。ＰＮＰ
トランジスタＴＲ１のコレクタ、ベースとＰＮＰトラン
ジスタＴＲ２のベースと、ＮＰＮトランジスタＴＲ３の
コレクタ、ベースとＮＰＮトランジスタＴＲ４のベース
との間に、抵抗９を介装している。

【００４０】ＰＮＰトランジスタＴＲ２のコレクタとＮ
ＰＮトランジスタＴＲ４のコレクタとの間に、ＨＩアク
ティブの第１のスイッチＳＷ１の出力回路とＨＩアクテ
ィブの第２のスイッチＳＷ２の出力回路を直列接続して
介装している。

【００４１】第１のスイッチＳＷ１と第２のスイッチＳ
Ｗ２との接続点とＧＮＤとの間には容量１２が介装され
ている。第１のスイッチＳＷ１と第２のスイッチＳＷ２
との接続点には、ＰＮＰトランジスタＴＲ５およびＮＰ
ＮトランジスタＴＲ６のエミッタが接続されている。

【００４２】ＰＮＰトランジスタＴＲ７は、ベースとコ
レクタがＰＮＰトランジスタＴＲ５のベースに接続され
ている。ＰＮＰトランジスタＴＲ８は、ベースとコレク
タがＰＮＰトランジスタＴＲ７のエミッタに接続され、
エミッタが前記グローバルノード１４に接続されてい
る。

【００４３】ＮＰＮトランジスタＴＲ９は、ベースとコ
レクタがＮＰＮトランジスタＴＲ６のベースに接続され
ている。ＮＰＮトランジスタＴＲ１０は、ベースとコレ
クタがＮＰＮトランジスタＴＲ９のエミッタに接続さ
れ、エミッタがＧＮＤに接続されている。

【００４４】ＰＮＰトランジスタＴＲ１１は、ベースが
ＰＮＰトランジスタＴＲ１，ＴＲ２のベースに接続さ
れ、エミッタが前記グローバルノード１４に接続され、
コレクタがＮＰＮトランジスタＴＲ６のベースに接続さ
れている。

【００４５】ＮＰＮトランジスタＴＲ１２は、ベースが
ＮＰＮトランジスタＴＲ３，ＴＲ４のベースに接続さ
れ、エミッタがＧＮＤに接続され、コレクタがＰＮＰト
ランジスタＴＲ５のベースに接続されている。

【００４６】インバータ１９の入力側は、ＰＮＰトラン
ジスタＴＲ５のコレクタとＮＰＮトランジスタＴＲ６の
コレクタに接続されている。ディレイを掛ける入力信号
は、第１，第２のスイッチＳＷ１，ＳＷ２の制御ライン
の一方に印加し、他方に入力信号をインバータ１６で反
転した信号を印加し、前記インバータ１９の出力側の出
力２からディレイ信号を出力する。

【００４７】この構成により、インバータ１９の入力側
であるノードＢの論理が反転するのは、容量１２の端子
電圧であるノードＤの電圧がＶＣＣ−Ｄ１、またはＤ２
の場合であり、その間の電圧差は、ＶＣＣ−Ｄ１−Ｄ２
となる。ここでＤ１はＰＮＰトランジスタＴＲ１のエミ
ッタとコレクタ間の電圧降下、Ｄ２はＮＰＮトランジス
タＴＲ３のエミッタとコレクタ間の電圧降下である。

【００４８】また、抵抗９の抵抗値を２Ｒとすれば、電
流Ｉは、（ＶＣＣ−Ｄ１−Ｄ２）／２Ｒであらわされる
ので、ディレイ時間Ｔは、Ｔ＝２Ｒ・Ｃと、図１の（実
施の形態１）の回路に対し、２倍のディレイ時間を実現
でき、さらに、ＶＣＣ変動があっても、入力の立ち上が
り、立ち下がりからのディレイ量は、常にＲＣで一定と
なり、ディレイ量の変動が抑えられ、デューティの保存
性も保たれる。

【００４９】（実施の形態５）図７は、本発明の（実施
の形態５）のディレイ回路を示し、図６に示した（実施
の形態４）のＰＮＰトランジスタＴＲ１が、複数個（Ｎ
個）のＰＮＰトランジスタＴＲ１−１，〜，ＴＲ１−Ｎ
を並列接続して構成されている。

【００５０】さらに、ＮＰＮトランジスタＴＲ３が、複
数個（Ｎ個）のＮＰＮトランジスタＴＲ３−１，〜，Ｔ
Ｒ３−Ｎを並列接続して構成されている。これにより、
ディレイ時間をＮ倍することが可能になる。

【００５１】（実施の形態６）図８は、本発明の（実施
の形態６）のディレイ回路を示し、図６に示した（実施
の形態４）のＮＰＮトランジスタＴＲ４のコレクタに、
ＮＰＮトランジスタＴＲ６のエミッタがオンするより上
の電圧で動作する下側クランプ回路２０が接続され、Ｐ
ＮＰトランジスタＴＲ２のコレクタにＰＮＰトランジス
タＴＲ５のエミッタがオンするより下の電圧で動作する
上側クランプ回路２１が接続され、ＰＮＰトランジスタ
ＴＲ５およびＮＰＮトランジスタＴＲ６のコレクタにそ
れぞれのトランジスタが飽和しない電圧でクランプする
クランプ回路２２が接続されることを特徴とする。

【００５２】この構成により、ＰＮＰトランジスタＴＲ
２、ＮＰＮトランジスタＴＲ４、ＰＮＰトランジスタＴ
Ｒ５、ＮＰＮトランジスタＴＲ６の飽和からの復帰応答
時間の誤差をなくすことが可能で、さらにデューティ精
度を上げることが可能である。

【００５３】（実施の形態７）図９は、本発明の（実施
の形態７）のディレイ回路を示し、図８に示した（実施
の形態６）のＰＮＰトランジスタＴＲ１を、並列接続さ
れた複数個（Ｎ個）のＰＮＰトランジスタで構成し、Ｎ
ＰＮトランジスタＴＲ３を、並列接続された複数個（Ｎ
個）のＮＰＮトランジスタで構成したことを特徴とす
る。これにより、ディレイ時間をＮ倍することが可能に
なる。

【００５４】

【発明の効果】以上のように本発明によると、電源変動
に応じた電流をつくり、それをチャージ、ディスチャー
ジ電流として使用する、コンパレータ基準電圧も電源変
動に応じてかえる、電源変動に応じた電流をミラー比を
かえることにより、ディレイ変動を抑え、デューティ保
存性を確保し、ディレイ絶対値を拡大し、デューティを
精度よく可変することができる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）のディレイ回路図

【図２】同実施の形態の実施例１の構成図

【図３】同実施の形態の実施例２の構成図

【図４】本発明の（実施の形態２）のディレイ回路図

【図５】本発明の（実施の形態３）のディレイ回路図

【図６】本発明の（実施の形態４）のディレイ回路図

【図７】本発明の（実施の形態５）のディレイ回路図

【図８】本発明の（実施の形態６）のディレイ回路図

【図９】本発明の（実施の形態７）のディレイ回路図

【図１０】従来例のディレイ回路図

【符号の説明】１０第１の電流ミラー回路１１第２の電流ミラー回路８，９第１，第２の抵抗（分圧回路）ＳＷ１，ＳＷ２第１，第２のスイッチ１３コンパレータ１２容量１７第１のクランプ回路１８第２のクランプ回路１９インバータ２０下側クランプ回路２１上側クランプ回路２２クランプ回路

Claims

【特許請求の範囲】

【請求項１】グローバルノードが電源の一方に接続され
た第１の電流ミラー回路と、グローバルノードが電源の他方に接続された第２の電流
ミラー回路と、前記第１の電流ミラー回路の１次側と前記第２の電流ミ
ラー回路の１次側の間に接続された分圧回路と、前記第１の電流ミラー回路の２次側と前記第２の電流ミ
ラー回路の２次側の間に出力回路が直列接続された第
１，第２のスイッチと、前記分圧回路の分圧電圧と前記第１，第２のスイッチの
中点電位を比較するコンパレータと、前記第１，第２のスイッチの中点電位と前記電源との間
に介装された容量とを設け、第１，第２のスイッチの制
御ラインの一方に入力信号を印加し、他方に入力信号を
反転した信号を印加し、前記コンパレータの出力からデ
ィレイ信号を出力するディレイ回路。
【請求項２】前記第１の電流ミラー回路を、グローバル
ノードがエミッタに接続された第１導電型のバイポーラ
またはＭＯＳの第１，第２のトランジスタで構成し、前記第２の電流ミラー回路を、グローバルノードがエミ
ッタに接続された第２導電型のバイポーラまたはＭＯＳ
の第３，第４のＮＰＮトランジスタで構成した請求項１
記載のディレイ回路。
【請求項３】前記第１の電流ミラー回路を、グローバル
ノードがエミッタに接続された第１導電型の第１，第２
のトランジスタで構成し、前記第２の電流ミラー回路を、グローバルノードがエミ
ッタに接続された第２導電型の第３，第４のＮＰＮトラ
ンジスタで構成し、前記第１のトランジスタのコレクタとベースと前記第２
のトランジスタのベースを、前記第１の抵抗と前記第２
の抵抗を介して、前記第３のトランジスタのコレクタと
ベースと前記第４のトランジスタのベースに接続し、第２のトランジスタのコレクタと第４のトランジスタの
コレクタの間に第１，第２のスイッチの出力回路を直列
に接続し、さらに、前記第２のトランジスタのコレクタが電源電圧
−（第１のトランジスタのエミッタ−コレクタ間電圧）
より上で作動する第１のクランプ回路を備え、前記第４のトランジスタのコレクタが第３のトランジス
タのエミッタ−コレクタ間電圧より下で作動する第２の
クランプ回路を備えた請求項１記載のディレイ回路。
【請求項４】第１のトランジスタを、並列接続された複
数個の第１導電型トランジスタで構成し、第３のトランジスタを、並列接続された複数個の第２導
電型トランジスタで構成した請求項３記載のディレイ回
路。
【請求項５】第１の抵抗８と第２の抵抗９の抵抗値が異
なる請求項３または請求項４に記載のディレイ回路。
【請求項６】電源の一方に接続されるグローバルノード
がエミッタに接続された第１導電型の第１，第２のトラ
ンジスタで第１のミラー回路を構成し、前記電源の他方に接続されるグローバルノードがエミッ
タに接続された第２導電型の第３，第４のＮＰＮトラン
ジスタで第２のミラー回路を構成し、第１のトランジスタのコレクタ、ベースと第２のトラン
ジスタのベースと、第３のトランジスタのコレクタ、ベ
ースと第４のトランジスタのベースとの間に、抵抗を介
装し、第２のトランジスタのコレクタと第４のトランジスタの
コレクタとの間に、第１のスイッチの出力回路と第２の
スイッチの出力回路を直列接続して介装し、第１のスイッチと第２のスイッチとの接続点と前記電源
の他方との間に介装された容量と、第１のスイッチと第２のスイッチとの接続点にエミッタ
が接続された第１導電型の第５のトランジスタおよび第
２導電型の第６のトランジスタと、ベースとコレクタが第５のトランジスタのベースに接続
された第１導電型の第７のトランジスタと、ベースとコレクタが第７のトランジスタのエミッタに接
続され、エミッタが電源の一方に接続された第１導電型
の第８のトランジスタと、ベースとコレクタが第６のトランジスタのベースに接続
された第２導電型の第９のトランジスタと、ベースとコレクタが第９のＮトランジスタのエミッタに
接続され、エミッタが電源の他方に接続された第２導電
型の第１０のトランジスタと、ベースが第１，第２のトランジスタのベースに接続さ
れ、エミッタが前記グローバルノードに接続され、コレ
クタが第６のトランジスタのベースに接続された第１導
電型の第１１のトランジスタと、ベースが第３，第４のトランジスタのベースに接続さ
れ、エミッタが電源の他方に接続され、コレクタが第５
のトランジスタのベースに接続され第２導電型の第１２
のトランジスタと、入力側が第５のトランジスタのコレクタと第６のトラン
ジスタのコレクタに接続されたインバータとを設け、第
１，第２のスイッチの制御ラインの一方に入力信号を印
加し、他方に入力信号を反転した信号を印加し、前記イ
ンバータの出力側からディレイ信号を出力するディレイ
回路。
【請求項７】第１のトランジスタを、並列接続された複
数個の第１導電型のトランジスタで構成し、第３のトランジスタを、並列接続された複数個の第２導
電型のトランジスタで構成した請求項６記載のディレイ
回路。
【請求項８】第４のトランジスタのコレクタに第６のト
ランジスタのエミッタがオンするより上の電圧で動作す
る下側クランプ回路を設け、第２のトランジスタのコレクタに第５のトランジスタの
エミッタがオンするより下の電圧で動作する上側クラン
プ回路を設け、第５のトランジスタおよび第６のトランジスタのコレク
タにそれぞれのトランジスタが飽和しない電圧でクラン
プするクランプ回路を設けた請求項６または請求項７記
載のディレイ回路。