JPH0865147A

JPH0865147A - チャージ・ポンプ回路

Info

Publication number: JPH0865147A
Application number: JP7175733A
Authority: JP
Inventors: Manisuwamii Goda Sdeele; スディール・マニスワミィ・ゴウダ; Jon Shin Hyun; ヒュン・ジョン・シン; Robert Renner Kevin; ケヴィン・ロバート・レナー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-07-18
Filing date: 1995-07-12
Publication date: 1996-03-08

Abstract

(57)【要約】【目的】スイッチング・デバイスによる電圧降下を発
生させることなく、実質上、入力電圧の２倍の出力電圧
を与えるチャージ・ポンプ回路を提供すること。【構成】第１と第２のプリチャ−ジ／ブースト回路
２、４を含むチャージ・ポンプは、チャージの排出（リ
ーク）を生ずることなく、入力の２倍の大きさ一定電圧
レベルに保つように、ｐ−ＭＯＳＦＥＴスイッチング・
デバイスＰ１３をスイッチする。第１のプリチャージ／
ブースト回路２は、電源Ｖ_DDに接続されたｐ−ＭＯＳＦ
ＥＴスイッチＰ１１およびスイッチＰ１１のゲートに出
力が接続されたインバータＩ６６を含む。第２のプリチ
ャージ／ブースト回路４は、電源Ｖ_DDに接続されたｐ−
ＭＯＳＦＥＴスイッチＰ２１およびスイッチＰ２１のゲ
ートに出力が接続されたＮＡＮＤゲートＩ６８を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電圧ＣＭＯＳ技術に
関するものであり、特にＣＭＯＳ回路における効果的な
チャージ・ポンプ回路に関するものである。

【０００２】

【従来の技術】多くの回路は、機能させたりパフォーマ
ンスを向上させるために、供給電圧（Ｖ_DD）以上の動作
電圧を必要とする。例えば、一般的に電気的にプログラ
ム可能なＲＯＭは、プログラミングやその内容を消去す
る場合にブースト電圧を用いる。ＤＲＡＭやＳＲＡＭ
は、セル・アクセス・デバイスを頻繁にオン状態にする
ために、ワードライン・ドライバの出力をブーストする
こともある。ＬＣＤドライバや低電圧電源のような回路
では、適切に動作させるためにブースト電圧を必要とす
る。

【０００３】電圧のブースティングは、通常、チャージ
・ポンプを用いて行われる。しかしながら、電圧ブース
トを用いた通常のチャージ・ポンプ回路は、大部分の先
進的な半導体技術において十分に機能しない。これらの
技術では、デバイス・パフォーマンスを向上させるため
に、ゲート酸化膜をより薄くし、サイズの小型化を図
り、デバイス面をより浅くすることが望まれているか
ら、デバイスの信頼性を維持し、消費電力を低減するた
めには、より低い供給電圧が必要とされている。

【０００４】ダイオ−ドの電圧降下は、高電圧技術にお
いて実施される通常のチャ−ジ・ポンプでは、普通に、
見受けられることであるがそのまま放置されている。し
かしながら、供給電圧が減少した場合、そのようなダイ
オ−ドの電圧降下は、チャージ・ポンプ回路を実用的で
ないものにする。この問題は、ブースティング・ステー
ジを追加することでは、簡単に取り除くことはできな
い。マルチ・ステージ・ポンプは、ブースト・レベルを
最悪の条件下で容認し得る最小値へ上げることが可能で
あるとはいえ、マルチ・ステージ・ポンプは、別のプロ
セス及び動作条件の下で容認し得ない高電圧を発生させ
ることがある。これらの高電圧レベルは、デバイスの信
頼性を落としかねない。

【０００５】低いＶ_DDを用いて効果的なチャージ・ポン
プが行える既存の回路があるが、それらは低電圧技術に
十分には適してはいない。例えば、ＭＯＳＦＥＴを使用
した場合、チャージ・ポンプ回路の一部のキャパシタ
は、ゲート酸化物間に約２Ｖ_DDの電圧が加わっても耐え
うるものでなければならない。しかしながら、低電圧の
用途では、技術の信頼性の限界を越えない電圧条件の下
で、ポンプ回路の全てのデバイスを動作させなければと
いう制限がある。より明確には、熱電子による劣化、酸
化物の破壊、パンチ・スルーのような問題は、避けなけ
ればならない。

【０００６】

【発明が解決しようとする課題】本発明の目的は、低電
圧技術に適合するやり方で、供給電圧よりも大きいオン
・チップ電圧を生成し、保持するチャージ・ポンプ回路
を提供することである。

【０００７】

【課題を解決するための手段】本発明は、入力電圧をブ
ーストするための低電圧チャージ・ポンプ回路であり、
回路のどの素子も、入力電圧にほぼ等しい電圧よりも大
きな電位差を受けないように構成される。この回路は、
周期的に変動する電源を含み、この電源は０ボルトとＶ
_DDボルトとの間のレベルで周期的に変化する電圧を発生
するリング・オシレータのような電圧発生手段を有す
る。第１のチャージ・ストア・デバイスの第１の端がこ
の電圧発生手段に接続され、第１のチャージ・ストア・
デバイスの第２の端はトランジスタ・スイッチの第１の
端に接続される。トランジスタ・スイッチの第２の端
は、ポンプ出力ノードに接続される。第１のプリチャー
ジ／ブースト回路が上記第１のチャージ・ストア・デバ
イスと上記トランジスタ・スイッチの接続点に接続れ、
この接続点にＶ_DDと約２Ｖ_DDのレベルの間で周期的に変
動する電圧を発生させる。第２のプリチャージ／ブース
ト回路が上記トランジスタ・スイッチの制御端子に接続
され、第１のチャージ・ストア・デバイスと上記トラン
ジスタ・スイッチの接続点の電圧がＶ_DDの時に、上記ト
ランジスタ・スイッチをオフにし、上記第１のチャージ
・ストア・デバイスと上記第１のスイッチの接続点の電
圧が約２Ｖ_DDの時に、上記トランジスタ・スイッチをオ
ンにする。上記第１と第２のプリチャージ／ブースト回
路は、どのデバイスの両端の電圧降下も回路入力電圧を
越えることがないように構成される。

【０００８】

【実施例】図１は、従来技術によるチャージ・ポンプ回
路の概要を表したものである。この回路は、１００と１
０２の２つのキャパシタを含み、後者は１０２ａと１０
２ｂとの組み合わせから成る。回路は、ダイオード１０
４、１０６、１０８も含んでいる。ダイオード１０８の
目的は、端子Ｖ_BOOSTの出力電圧がＶ_DD−Ｖ_TまたはＶ_DD
−V_BEよりも低い電圧に降下しないようにすることによ
って、チャージ・ポンプ回路の出力に初期の高電圧を供
給することである。（ここで表されるＶ_Tというのは、
デバイス１０８のしきい値または'ターン・オン'電圧降
下であり、Ｖ_BEは対応デバイスとしてバイポーラ・トラ
ンジスタを用いたときのベース・エミッタ間の電圧降下
である）。デバイス両端の電圧がＶ_BEであるかまたは、
Ｖ_Tであるかは、使用する特定のデバイスに依存する。
本明細書では、簡単化のため、ダイオードの電圧降下を
Ｖ_Tと想定することにする。インバータ１１０は、チャ
ージ・ポンプ回路と入力トリガ信号との間のバッファと
して働くように、チャージ・ポンプ回路の入力に置かれ
る。インバータ１１０は、本発明の動作に必要な特徴で
はないが、典型的なＩＣ技術では用いられる。

【０００９】このチャージ・ポンプ回路は、次のように
動作する。インバータ１１０への入力が高い場合は、イ
ンバータ１１０は低い出力を発生する（'高い'というこ
とは、電圧レベルが近似的にＶ_DDに等しく、'低い'とい
うことは、ゼロに等しいことである）。インバータ出力
は、キャパシタ１００への入力として用いられる。キャ
パシタ１００の両端の電圧は、瞬間的に変化できないた
め、キャパシタ１００の出力の電圧は、Ｖ_DDだけ降下す
る。この低レベルの出力が、ダイオード１０４を導通さ
せ、ノードＡにおける電圧をＶ_DD−Ｖ_Tのレベルに上昇
させる。最初、ノードＢの電圧もＶ_DD−Ｖ_Tであり、ま
た、ダイオード１０６の両端に電位差がないから、ダイ
オード１０６は導通しない。

【００１０】インバータ１１０への入力が低くなった場
合、インバータ１１０の出力は高くなる。キャパシタの
両端の電圧は、瞬間的に変化することができないから、
キャパシタ１００の出力は、Ｖ_DDの値まで上昇する。そ
の結果、ノードＡの電圧は、Ｖ_DD＋Ｖ_DD−Ｖ_T の電圧に
なり、ダイオード１０４をオフにする。これは、ダイオ
ード１０６の両端に電位差を生じて、これを導通させ、
キャパシタ１０２ａと１０２ｂをチャージする。このサ
イクルが繰り返され、数回のサイクルの後に、キャパシ
タ１０２ａと１０２ｂは、合わせて２Ｖ_DD−２V_Tのレベ
ルまでチャージされる。

【００１１】このようにして、従来技術のチャージ・ポ
ンプ回路は、よくて２Ｖ_DD−２Ｖ_Tのピーク出力電圧を
得ることができた。従来の高電圧の用途では、この２Ｖ
_Tの損失はなんらの問題を引き起こさなかったが、低電
圧の用途では、このような電圧降下は回路を実用的でな
いものにする。本発明のチャージ・ポンプ回路は、従来
技術のこの欠点を解決したものである。

【００１２】本発明は、ダイオード・スイッチングに代
わるＭＯＳＦＥＴスイッチング技術を採用したチャージ
・ポンプ回路である。このチャージ・ポンプ回路は、ス
イッチング素子の両端の電圧降下が非常に小さいという
利点と、動作中にどの回路素子も約Ｖ_DDの電圧を越える
電圧を受けないという利点がある。この後者の特徴は、
今日の破壊されやすいＣＭＯＳデバイス上のストレスを
低減させるために重要である。

【００１３】図２は、本発明に関するチャージ・ポンプ
回路の略図を示しており、この回路は、２つのプリチャ
ージ／ブースト回路２と４、ＭＯＳＦＥＴスイッチＰ１
３、タイミング回路（図３にリング・オシレータとして
示す）、その他の関連素子を含んでいる。この回路は、
負電圧を発生させたり、ｐ−ウェル技術で実施するよう
に、容易に変更可能である。

【００１４】図４に、上記回路のより詳細な図を示す。
図２と図４の構成素子が同一である場合、これらの構成
素子は、同じ参照番号で示されている。

【００１５】図４に示した回路へのタイミング入力は、
図３に示したリング・オシレータ２００によって供給さ
れ、リング・オシレータ２００は、ポンピングの割合を
セットし、一組のタイミング信号Ａ１〜Ａ９までを与え
る。リング・オシレータは、Ｉ２〜Ｉ９までの複数のイ
ンバータと、ＮＡＮＤゲートＩ１と、入力ＶＣＯＮＴを
含み、図３に示すように構成されている。ＶＣＯＮＴ
は、リング・オシレータをオン／オフする制御信号であ
る。図示したリング・オシレータが好ましいが、本発明
のチャージ・ポンプ回路の制御信号の要求に合致する回
路であれば、いかなるものでも使用し得る。リング・オ
シレータ中のインバータは、それぞれ遅延を与え、従っ
て相次ぐインバータのノードからタップを取ることによ
り、順次に時間差を持った、交互に極性が変わる出力が
得られる。これらのノード出力は、本発明のチャージ・
ポンプ回路への色々なタイミング入力として利用され
る。リング・オシレータの出力波形は、図５のシグナル
Ａ１〜Ａ９として示されている。そのようなリング・オ
シレータの構造と動作については、技術的によく知られ
ていることである。

【００１６】図２の回路は、次のように動作する。図２
を参照して、チャージ・ポンプ回路の好ましい実施例に
ついて説明する。第１のプリチャージ／ブースト回路２
は、ポンピング・ノードＶＢ１を制御し、最初、Ｖ_DDま
でＶＢ１をプリチャージし、そして、最終的に２Ｖ_DDま
でブーストする。プリチャージ／ブースト回路２の動作
は、次のように行われる。

【００１７】インバータＩ６６の入力が高い場合は、そ
の出力は低くなる。これは、スイッチング・トランジス
タＰ１１をオン状態にし、ＶＢ１ノード電圧をＶ_DD に
上昇させる。その後、少したつと、インバータＩ６７へ
の入力が高くなり、その出力は低くなり、キャパシタＰ
１０への入力を０ボルトまで降下させる。このことは、
ＶＢ１ノード電圧を急速に０ボルトに向かって降下させ
る。しかしながら、ＶＢ１は、Ｖ_DDのレベルまで急速に
チャージ・バックし始める。この動作シーケンスは、後
述するように、スイッチＰ１１を通るチャージ排出（リ
ーク）をなくすために重要である。インバータＩ６７
は、チャージ・ポンプ回路と入力トリガ信号間のバッフ
ァとして働くように回路の入力に置かれる。インバータ
Ｉ６７は、本発明の動作になくてはならないものではな
いが、典型的なＩＣ手法の特徴を表すものである。

【００１８】ＶＢ１が、Ｖ_DDのレベルまでチャージさ
れた後、Ｉ６６への入力は低くなる。その後間もなく、
Ｉ６７への入力も低くなり、その出力は高くなる。これ
は、キャパシタＰ１０の入力にＶ_DDの電位を与える。キ
ャパシタの両端の電圧は、瞬時に変化することができな
いため、ノードＶＢ１電圧は、Ｖ_DDだけ上昇して、２Ｖ
_DDのレベルになる。インバータＩ６６への電源供給は、
ラインＩ６６ａを介してノードＶＢ１から行われるか
ら、Ｉ６６の高い出力は直ちに２Ｖ_DDのレベルまで跳ね
上がり、スイッチＰ１１をオフにして、ＶＢ１からＰ１
１を通ってチャージが排出するのを防止する。インバー
タＩ６６とＩ６７のその後のサイクル動作では、ノード
ＶＢ１電圧はＶ_DDと２Ｖ_DD間で周期的に変化する。

【００１９】次に、図２のプリチャージ／ブースト回路
４および第２図の回路の下側部分の動作について説明す
る。回路の下側部分は、ＮＡＮＤゲートＩ２２とＩ６
８、キャパシタＰ２０、スイッチＰ２１から構成され
る。これらの構成部品の動作は、基本的には、回路２に
関連して上述した対応構成部品の動作と同じである。す
なわち、Ｉ６８の出力（入力は、リング・オシレータか
ら与えられる）が低い場合、スイッチＰ２１はオンとな
り、ノードＶＢ２の電圧レベルをＶ_DDのレベルまで上昇
させる。その後、間もなく、Ｉ２２の出力が低下し、キ
ャパシタＰ２０への入力を０ボルトに降下させ、ノード
ＶＢ２電圧を０ボルトに向けて低下させる。Ｐ２０は、
チャージを開始し、ノードＶＢ２電圧をＶ_DDに戻す。Ｉ
６８の出力は、この時、高レベルになり、続いてＩ２２
の出力が高レベルになる。Ｉ２２の出力が高くなること
で、ノードＶＢ２電圧がＶ_DDから２Ｖ_DDに跳ね上がる。
Ｉ６８への電源供給は、ノードＶＢ２から行われるた
め、スイッチＰ２１のゲート電圧を２Ｖ_DDのレベルに上
昇させＰ２１をオフにする。ノードＶＢ２電圧は、その
後、Ｖ_DDと２Ｖ_DDレベル間で周期的に変化する。

【００２０】記述した図２のプリチャージ／ブースト回
路４の機能は、スイッチング・トランジスタＰ１３のゲ
ート・ノードであるＶＢ２を制御することである。

【００２１】前述のように、チャージ・ポンプ回路のタ
イミングは、ＶＢ１が２Ｖ_DDへブーストされる間に、Ｖ
Ｂ２がＶ_DDにプリチャージされるように構成される。こ
れは、ｐ−ＭＯＳＦＥＴスイッチＰ１３をオンにし、ポ
ンプされたノードＶＢ１から出力ＶＢＯＯＳＴへチャー
ジを供給する。ｐ−ＭＯＳＦＥＴＰ１５とＰ１６から
構成されるキャパシタは、出力ＶＢＯＯＳＴに接続され
ており、このチャージをストアする。２Ｖ_DDのレベルに
達するまでＰ１５とＰ１６から構成されるキャパシタを
チャージするためには、数回のサイクルが必要である。
反対に、ＶＢ１がＶ_DDまでプリチャージしている間、Ｖ
Ｂ２は、２Ｖ_DDまでブーストされ、トランジスタ・スイ
ッチＰ１３をオフし、ＶＢＯＯＳＴからＶＢ１にもどる
ディスチャージを最小にする。

【００２２】次に、図４を参照して、インバータＩ６６
とＮＡＮＤゲートＩ６８（図２に簡略して示され、図４
に詳細に示されている）の詳細について説明する。イン
バータＩ６６の実際の構成は、ＮＡＮＤゲートＩ１０、
ＮＯＲゲートＩ１１、トランジスタＰ１２、Ｎ１０とＮ
１１から構成される。ＮＡＮＤＩ６８の実際の構成は、
ＮＡＮＤゲートＩ２０、ＮＯＲゲートＩ２１、トランジ
スタＰ２２、Ｎ２０、Ｎ２１から構成される。インバー
タＩ６６とＮＡＮＤゲートＩ６８の両者のトランジスタ
は、正確なタイミング制御を用いて、ブロック２および
４のいかなるデバイスも約Ｖ_DDよりも大きな電圧降下を
受けないようにするとともに、キャパシタＰ１０とＰ２
０の中のストアされたチャ−ジの排出を防止するように
構成される。図５は、このようなタイミングと論理構成
の結果、得られるタイミング図を示している。

【００２３】ＮＡＮＤゲートＩ１０、Ｉ２０、Ｉ２２
と、ＮＯＲゲートＩ１１、Ｉ２１へのタイミング信号の
入力は、ＶＢ１がブーストされる間のみ、スイッチＰ１
３がオンになることを保証するように、二つのプリチャ
ージ／ブースト回路２と４のタイミングを制御する。イ
ンバータＩ６６とＮＡＮＤゲートＩ６８は、リング・オ
シレータの入力Ａ３とＡ４を共有することがわかる。Ａ
５は、Ｉ６７とＩ５（図３）の出力に相当する。この構
成は、トランジスタ・スイッチＰ１１、Ｐ２１、Ｐ１３
のスイッチングにおける適切な同期を保証するものであ
る。

【００２４】まとめると、高効率の低Ｖ_DD動作が、本発
明の新規な回路により達成される。ポンピング効率を高
める特徴として、次のことが挙げられる。（ａ）全てのしきい値あるいはダイオード電圧降下がブ
ースティング・プロセスから取り除かれる。（ｂ）ブーストされた電圧と結合するｐ−ＭＯＳＦＥＴ
デバイス（Ｐ１１とＰ１３）は、ブースト・レベル（Ｖ
Ｂ１、ＶＢ２）を用いてオフにされ、意図しない経路を
通じてのディスチャージを防ぐ。（ｃ）ｐ−ＭＯＳＦＥＴデバイスは、ウェルがソース／
ドレインに接続された場合、｜Ｖ_T｜＜｜Ｖ_TN｜となる
ため選択されており、これらのデバイスがポンピング・
キャパシタとして働く（Ｖ_TNは、基板バイアスあるい
は、いわゆる'基板効果'を持つＮＭＯＳのしきい値であ
る）。（ｄ）ウェルは、接合ダイオードが回路のパフォーマン
スを低下させないように、そして、可能であれば、動作
効果を改善するように接続される。例えば、デバイスＰ
１１、Ｐ２１、Ｐ１４中に形成されるｐ＋−ｎ−ウェル
・ダイオードは、Ｖ_DDからのＶＢＯＯＳＴ、ＶＢ１、Ｖ
Ｂ２の初期チャージ動作を助け、より高速なブースト動
作を与える。また、デバイスＰ１３に形成されたｐ＋−
ｎ−ウェル・ダイオードは、ＶＢ１からＶＢＯＯＳＴへ
のチャージの初期の転送を援助する。

【００２５】低電圧技術との適合性は、ＭＯＳＦＥＴ端
子間に印加される電圧差を最小にすることにより達成さ
れる。全てのゲート酸化物の両端の最大電圧は、Ｖ_DDに
制限され、これにより、酸化物の破壊と熱電子による劣
化の可能性を低減している。例えば、ＮＡＮＤゲートＩ
１０は、ブーストされた電圧によってｐ−ＭＯＳＦＥＴ
Ｐ１２にストレスが加えられるのを防止する。ゲート
ＶＸ１Ｐは、ＶＸ１をＶ_DDへ上昇させるのに十分な期間
だけ低レベルになり、ＶＢ１が２Ｖ_DDにブーストされる
前に高レベルになる（図５の'＊'）。このことは、ブー
スティングの間中Ｐ１２をオンに保持し、Ｐ１２に過大
な｜Ｖ_GD｜または｜Ｖ_GB｜（Ｖ_GDは、ゲート−ドレイン
の電圧降下であり、Ｖ_GBはゲート−基板の電圧降下であ
る）を加えることなく、ＸＶ１も２Ｖ_DDに上昇できるよ
うにする。ＮＡＮＤゲートＩ２０は、同様にして、トラ
ンジスタＰ２２を保護する。

【００２６】更に、電圧をストアするＶＢＯＯＳＴ上の
キャパシタは、直列なＭＯＳＦＥＴＰ１５とＰ１６から
成り、約２Ｖ_DDの最終電圧は等しく、２つのデバイスに
分けられる。

【００２７】最後に、チャージ・ポンプ回路中における
各々のデバイスの最大のドレイン−ソース電圧は、約Ｖ
_DDに制限され、このようにして、パンチ・スルーの可能
性を減少させている。例えば、トランジスタＮ１０は、
ＶＸ１Ｎが低い間は、ブースト電圧がトランジスタＮ１
１の両端に印加されるのを防ぐ。代わりに、Ｎ１１のド
レイン−ソース電圧がＶ_DD−Ｖ_TNの電圧を受けるだけで
ある。Ｎ１０の両端の最大ドレイン−ソース電圧は、Ｖ
_DD＋Ｖ_TNに制限される。パンチ・スルーは、更に、デバ
イス・チャネルの長さを長くすることにより避けること
が可能である。トランジスタＮ２０は、同様に、トラン
ジスタＮ２１を保護する。

【００２８】このようにして、本発明によれば、低いＶ
_DDで機能し、従って低電圧技術と適合するＶ_DDより大き
い電圧に効果的にブーストし、保持する回路が得られ
る。そのようなチャージ・ポンプ回路は、供給電圧より
も高い動作電圧を必要とするあらゆる回路の低電圧技術
（言い換えると、サブミクロンのＣＭＯＳ技術）におい
て有効である。そのような回路の例は、ＥＰＲＯＭ、Ｓ
ＲＡＭ、ＤＲＡＭ、ＬＣＤドライバ、電圧レギュレータ
である。

【００２９】

【発明の効果】本発明により、従来のようなダイオード
電圧降下を伴わずに、供給電圧よりも大きいオン・チッ
プ電圧を生成し、保持するチャージ・ポンプ回路が得ら
れる。

【図面の簡単な説明】

【図１】従来のチャージ・ポンプ回路の概略図である。

【図２】本発明によるチャージ・ポンプ回路の概略図で
ある。

【図３】発明によるチャージ・ポンプで用いたリング・
オシレータの概略図である。

【図４】図２のチャージ・ポンプ回路のより詳細な回路
図である。

【図５】図４の回路の種々のノードにおける電圧を表す
タイミング図である。

【符号の説明】

２：プリチャージ／ブースト回路４：プリチャージ／ブースト回路Ｉ２２：ＮＡＮＤゲートＩ６６：インバータＩ６７：インバータＩ６８：ＮＡＮＤゲートＰ１０：キャパシタＰ１１：トランジスタＰ１３：トランジスタＰ１４：トランジスタＰ１５：キャパシタＰ１６：キャパシタＰ２０：キャパシタＰ２１：トランジスタ

フロントページの続き (72)発明者ヒュン・ジョン・シンアメリカ合衆国コネチカット州リッジフィールドホビー・ドライブ42 (72)発明者ケヴィン・ロバート・レナーアメリカ合衆国ニュージャージ州リッジウッドハイ・ストリート44

Claims

【特許請求の範囲】

【請求項１】０ボルトとＶ_DDボルトとの間のレベルで周
期的に変化する電圧を発生する手段と、第１の端が上記電圧発生手段に接続された第１のチャー
ジ・ストア・デバイスと、第１の端が上記チャージ・ストア・デバイスの第２の端
に接続され、第２の端がポンプ出力ノードに接続された
トランジスタ・スイッチと、上記第１のチャージ・ストア・デバイスと上記トランジ
スタ・スイッチの接続点に接続され、この接続点にＶ_DD
と約２Ｖ_DDとの間で周期的に変動する電圧を発生させる
第１のプリチャージ／ブースト回路と、上記第１のチャ−ジ・ストア・デバイスと上記トランジ
スタ・スイッチの接続点の電圧がＶ_DDの時に上記トラン
ジスタ・スイッチをオフにし、上記第１のチャージ・ス
トア・デバイスと上記トランジスタ・スイッチの接続点
の電圧が約２Ｖ_DDの時に上記トランジスタ・スイッチを
オンにする上記トランジスタ・スイッチとの制御端子に
接続された第２のプリチャージ／ブースト回路とを含む
チャージ・ポンプ回路。
【請求項２】約２Ｖ_DDの一定した出力ノード電圧を保つ
ために、上記ポンプ出力ノードに接続された第２のチャ
ージ・ストア・デバイスを含む、請求項１のチャージ・
ポンプ回路。