KR20210142543A - 집적 회로 레이아웃을 위한 시스템들 및 방법들 - Google Patents

Abstract

집적 회로 설계를 제공하기 위한 방법이 개시된다. 이 방법은 집적 회로 설계의 거동 서술을 수신하고 합성하는 단계를 포함한다. 이 방법은, 합성된 거동 서술에 기초하여, 복수의 트랜지스터-기반 셀을 배치하고 배선함으로써 레이아웃을 생성하는 단계를 포함한다. 이 방법은 복수의 비-트랜지스터-기반 셀을 포함하는 셀 라이브러리에 선택적으로 액세스하는 단계 - 복수의 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 - 를 포함한다. 이 방법은 복수의 비-트랜지스터-기반 셀 중 하나 이상을 삽입함으로써 레이아웃을 업데이트하는 단계를 포함한다.

Description

집적 회로 레이아웃을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR INTEGRATED CIRCUIT LAYOUT}

관련 출원에 대한 상호 참조

본 출원은, 참조에 의해 그 전체가 본 명세서에 포함되는, 2020년 5월 18일에 출원된 미국 가출원 제63/026,506호에 대한 우선권을 주장한다.

집적 회로를 설계하는 것의 일 양상은 집적 회로를 특징짓는 타이밍 성능을 결정하는 것을 포함한다. 일반적으로, 집적 회로 설계(예를 들면, VLSI(very large scale integrated circuit) 설계)는 시간이 지남에 따라 계속 감소하는 피처 사이즈로 전환되어 왔다. 이러한 전환에 따라, 복잡한 집적 회로 설계로 높은 전기적 성능을 달성하기 위해 타이밍 검증이 더욱 중요해지고 있다. 게다가, 오늘날의 집적 회로 설계에 대한 제품 출시 기간 윈도(time to market product window) 요구사항을 충족시키기 위해 빠르고 정확한 타이밍 검증 기술이 중요하다.

본 개시의 양태는 첨부 도면과 함께 읽을 때 이하의 상세한 서술로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른, 프로세싱 시스템의 블록 다이어그램을 예시한다.
도 2는 일부 실시예에 따른, 전자 설계 자동화에 의해 사용되는 흐름 다이어그램을 예시한다.
도 3은 일부 실시예에 따른, 물리적 레이아웃을 업데이트하기 위해 도 2의 전자 설계 자동화에 의해 수행되는 방법의 플로차트를 예시한다.
도 4는 일부 실시예에 따른, 예시적인 집적 회로 설계를 예시한다.
도 5, 도 6, 도 7 및 도 8은 일부 실시예에 따른, 도 2의 전자 설계 자동화에 의해 사용될 수 있는 RC 지연 셀을 제조하기 위한 설계 레이아웃의 다양한 예를 예시한다.
도 9, 도 10, 도 11, 도 12, 도 13 및 도 14는, 제각기, 일부 실시예에 따른, 도 5 내지 도 8의 RC 지연 셀에 대한, 해당 셀이 적어도 부분적으로 제조될 때의, 대응하는 단면도를 예시한다.
도 15는 일부 실시예에 따른, 비-트랜지스터-기반 셀과 트랜지스터-기반 셀을 동시에 만드는 방법의 플로차트를 예시한다.

이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 서술에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 추가적으로, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.

게다가, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)" "상부의(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는, 본 명세서에서 서술의 편의를 위해, 도면에 예시된 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 기술하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향 외에도 사용 또는 동작 중의 디바이스의 상이한 배향을 포괄하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향으로 있음), 본 명세서에서 사용되는 공간적으로 상대적인 서술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.

일반적으로, 전자 설계 자동화(EDA) 툴은 프로세싱 시스템을 사용하여 집적 회로를 회로 요소의 네트리스트(netlist)로서 정의하는 것에 기초한다. 주어진 기술을 사용한 네트리스트에 있는 회로 요소의 물리적 구현에서 사용할 수 있는 셀의 특성을 명시하는 셀 라이브러리가 제공된다. 라이브러리에 있는 엔트리는 레이아웃 데이터, 지연 모델 및 전력 모델과 같은 성능 데이터, 및 다른 지원 정보를 포함한다. 네트리스트를 구현(또는 때때로 합성(synthesize)이라고도 지칭됨)하기 위해, 셀이 셀 라이브러리로부터 선택되어 레이아웃 공간에 배치되며, 셀 간의 상호연결이 정의된다. 셀을 선택하는 것, 셀을 배치하는 것 및 셀 간의 상호연결을 정의하는 것은 때때로 배치 및 배선(placement and routing)이라고 지칭된다. 배치 및 배선 절차의 결과는, 각각의 셀의 각자의 컴포넌트/요소의 물리적 형상과 위치 및 셀의 상호연결을 명시하는, 레이아웃이다. 레이아웃은 나중에 집적 회로로 만들어질 수 있다.

레이아웃이 생성되면, 전형적으로 집적 회로의 타이밍 제약을 분석 및 검증하기 위해 타이밍 분석이 수행된다. 타이밍 분석에서, 타이밍 제약은 신호가 집적 회로의 하나의 섹션으로부터 다른 섹션으로 어떻게 전파되는지를 정의한다. 예를 들어, 타이밍 제약은 집적 회로에서 송신기/드라이버 회로로부터 수신기 회로로의 상승 신호(에지) 및 하강 신호(에지) 전파 시간을 정의할 수 있다. 타이밍 분석은 집적 회로(설계)를 다수의 타이밍 경로(예를 들면, 데이터 경로, 클록 경로, 클록 게이팅 경로, 비동기 경로 등)로 나누고, 각각의 타이밍 경로를 따르는 신호 전파 지연을 계산하며, 집적 회로 내부에서의 타이밍 제약의 위반(violation) 및 입/출력 인터페이스에서의 타이밍 제약의 위반에 대해 검사한다. 예를 들어, 신호가 정의된 대로 집적 회로를 통해 전파되지 않을 때, 타이밍 위반이 식별된다. 일반적으로, 타이밍 위반은 두 가지 주요 카테고리, 즉 홀드 위반(hold violation)과 셋업 위반(setup violation)으로 그룹화될 수 있다. 홀드 위반은 데이터 신호가 타이밍 경로를 통해 클록 속도에 비해 너무 빨리 전파될 때 발생할 수 있다. 셋업 위반은 데이터 신호가 타이밍 경로를 통해 클록 속도에 비해 너무 느리게 전파될 때 발생할 수 있다. 홀드 및/또는 셋업 위반은 집적 회로의 논리를 방해하고 집적 회로가 행하도록 설계된 작업을 수행하지 못하게 한다.

타이밍 분석 이후에, 타이밍 경로들 중 일부가 몇 피코초 범위에서 하나 이상의 홀드 위반을 가짐을 관찰하는 것은 드문 일이 아니다. 이 문제를 해결하기 위해, 기존 기술에서는, (예를 들면, 타이밍 경로를 따라 지연 값을 조정하는 것에 의해) 홀드 위반을 제거하기 위해 트랜지스터-기반 셀로서 구현되는 하나 이상의 지연 버퍼가 위반 타이밍 경로에 삽입된다. 그렇지만, 이것은, 예를 들어, 전형적으로 몇 피코초 범위의 윈도(또는 마진) 내에 있는 것으로 정의되는 하나 이상의 셋업 위반과 같은, 다른 문제를 트리거할 수 있다. 이러한 이유는 트랜지스터-기반 셀의 대응하는 지연 값이 전형적으로 30 내지 50 피코초 범위에 있기 때문이다. 이와 관련하여, 일부 기존 기술은 트랜지스터-기반 셀을 사용하는 대신에 추가적인 상호연결 와이어(때때로 경관 와이어(scenic wire)라고 지칭됨)를, 경관 와이어에 의해 기여되는 상대적으로 작은 지연 값에 기초하여, 위반 타이밍 경로에 추가하도록 제안하였다. 셋업 위반을 트리거하지 않으면서 보류 위반이 수정(fix)될 수 있지만, 이 접근법은 다른 문제를 일으킬 수 있다. 예를 들어, 첨단 기술 노드에서, 상호연결 와이어의 폭 및 인접한 상호연결 와이어들 사이의 간격 둘 모두가 계속 축소되고 있다. 그러한 경관 와이어를 삽입하는 것은 집적 회로를 설계하는 것의 복잡도를 크게 증가시킨다(예를 들면, 설계 규칙 검사(DRC)를 복잡하게 함). 게다가, 새로 추가된 와이어는 이웃하는 타이밍 경로에 새로운 타이밍 위반 및/또는 노이즈 위반을 야기할 수 있다. 게다가, 경관 와이어의 대응하는 지연 값은 전형적으로 제어하기 어렵다.

본 개시는 비-트랜지스터-기반 셀에 기초하여 집적 회로를 수정, 보완 또는 달리 설계하기 위한 시스템 및 방법의 다양한 실시예를 제공한다. 예를 들어, 개시된 시스템은, 각각이 다수의 비-트랜지스터-기반 셀을 포함하는, 하나 이상의 셀 라이브러리를 제공한다. 비-트랜지스터-기반 셀 각각은 하나 이상의 폴리실리콘 저항기에 의해 정의될 수 있는 각자의 지연 값에 대응할 수 있다. 예를 들어, 비-트랜지스터-기반 셀의 폴리실리콘 저항기를 각자의 상이한 치수 및/또는 구성으로 만드는 것에 의해, 비-트랜지스터-기반 셀이 각자의 상이한 지연 값으로 특성화될 수 있다. 게다가, 각각의 비-트랜지스터-기반 셀의 지연 값은 그의 폴리실리콘 저항기(들)의 치수를 구성하는 것에 의해, 전형적인 트랜지스터-기반 셀이 도달할 수 없는, 몇 피코초(예를 들면, 약 2 내지 10 피코초) 범위에 이르기까지 잘 정의될 수 있다. 이에 따라, 5 피코초의 셋업 마진 하에서 타이밍 경로를 따라 3 피코초의 홀드 위반이 존재하는 예에서, 추가 셋업 위반을 트리거하지 않으면서, 홀드 위반을 수정하기 위해 개시된 비-트랜지스터-기반 셀이 삽입될 수 있다. 게다가, 그러한 비-트랜지스터-기반 셀을 표준화하는 것(예를 들면, 이들을 집적 회로의 설계 동안 셀 라이브러리에서의 표준 셀로서 이용 가능하게 만드는 것)에 의해, 타이밍 위반(예를 들면, 홀드 위반)이 발생할 때, 경관 와이어를 사용하는 것을 피하면서, 개시된 비-트랜지스터-기반 셀이 타이밍 위반을 수정하기 위해 위반 타이밍 경로에 삽입하는 데 즉각 이용 가능할 수 있다.

도 1을 참조하면, 본 개시의 다양한 실시예에 따른 프로세싱 시스템(100)의 블록 다이어그램이 제공된다. 프로세싱 시스템(100)은 본 명세서에서 논의된 프로세스들 중 일부 또는 전부를 구현하는 데 사용될 수 있다. 프로세싱 시스템(100)은, 데스크톱 컴퓨터, 워크스테이션, 랩톱 컴퓨터, 또는 특정 애플리케이션에 커스터마이징된 전용 유닛과 같은, 프로세싱 툴(110)을 포함할 수 있다. 프로세싱 시스템(100)에는 디스플레이(114) 및, 마우스, 키보드 또는 프린터와 같은, 하나 이상의 입출력 디바이스(112)가 장비될 수 있다. 프로세싱 유닛(110)은 버스(130)에 연결된, 중앙 프로세싱 유닛(CPU)(120), 메모리(122), 대용량 저장 디바이스(124), 비디오 어댑터(126), 및 I/O 인터페이스(128)를 포함할 수 있다.

버스(130)는, 메모리 버스 또는 메모리 제어기, 주변기기 버스, 또는 비디오 버스를 포함한, 임의의 유형의 여러 버스 아키텍처 중 하나 이상일 수 있다. CPU(120)는 임의의 유형의 전자 데이터 프로세서를 포함할 수 있으며, 메모리(122)는, 정적 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 판독 전용 메모리(ROM)와 같은, 임의의 유형의 시스템 메모리를 포함할 수 있다.

대용량 저장 디바이스(124)는 데이터, 프로그램, 및 다른 정보를 저장하고 데이터, 프로그램, 및 다른 정보를 버스(130)를 통해 액세스 가능하게 만들도록 구성된 임의의 유형의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(124)는, 예를 들어, 하드 디스크 드라이브, 자기 디스크 드라이브, 광학 디스크 드라이브 등 중 하나 이상을 포함할 수 있다.

비디오 어댑터(126) 및 I/O 인터페이스(128)는 외부 입출력 디바이스를 프로세싱 툴(110)에 결합시키기 위한 인터페이스를 제공한다. 도 1에 예시된 바와 같이, 입출력 디바이스의 예는 비디오 어댑터(126)에 결합된 디스플레이(114) 및 I/O 인터페이스(128)에 결합된, 마우스, 키보드, 프린터 등과 같은, I/O 디바이스(112)를 포함한다. 다른 디바이스가 프로세싱 툴(110)에 결합될 수 있고, 추가적인 또는 더 적은 인터페이스 카드가 이용될 수 있다. 예를 들어, 직렬 인터페이스 카드(도시되지 않음)는 프린터를 위한 직렬 인터페이스를 제공하는 데 사용될 수 있다. 프로세싱 툴(110)은 LAN(local area network) 또는 WAN(wide area network)(116)에 대한 유선 링크 및/또는 무선 링크일 수 있는 네트워크 인터페이스(140)를 또한 포함할 수 있다.

프로세싱 시스템(100)이 다른 컴포넌트를 포함할 수 있음에 유의해야 한다. 예를 들어, 프로세싱 시스템(100)은 전원, 케이블, 마더보드, 이동식 저장 매체, 케이스 등을 포함할 수 있다. 이러한 다른 컴포넌트는, 비록 도시되어 있지 않지만, 프로세싱 시스템(100)의 일부로 간주된다.

본 개시의 다양한 실시예에서, 전자 설계 자동화(EDA)는 (도 2와 관련하여 아래에서 추가로 설명되는) 사용자 파일을 분석하여 집적 회로 레이아웃을 획득하기 위해 CPU(120)에 의해 실행되는 프로그램 코드이다. 게다가, EDA의 실행 동안, EDA는, 본 기술 분야에서 알려진 바와 같이, 레이아웃의 기능 컴포넌트를 분석할 수 있다. 프로그램 코드는 메모리(122), 대용량 저장 디바이스(124) 등으로부터 버스(130)를 통해 또는 네트워크 인터페이스(140)를 통해 원격으로 CPU(120)에 의해 액세스될 수 있다.

도 2는 사용자가 공급한 거동/기능 설계(201) 및 일단의 설계 제약(203)에 기초하여 물리적 레이아웃을 자동으로 생성하고, 필요한 경우, 업데이트하기 위해 본 발명의 일 실시예에서 EDA에 의해 사용되는 하나의 일반적인 흐름(200)을 예시한다. 거동/기능 설계(201)는 전체 설계의 입력에 인가되는 다양한 신호 또는 자극에 기초하여 회로의 원하는 거동 또는 기능을 명시하고, 하드웨어 서술 언어(HDL)와 같은, 적절한 언어로 작성될 수 있다. 거동/기능 설계(201)는, 예컨대, EDA가 실행되는 동안 파일을 생성하는 사용자에 의해, I/O 인터페이스(128)를 통해 프로세싱 툴(110)(도 1 참조)에 업로드될 수 있다. 대안적으로, 거동/기능 설계(201)는 메모리(122) 또는 대용량 저장 디바이스(124)에 업로드 및/또는 저장될 수 있거나, 거동/기능 설계(201)는 원격 사용자로부터 네트워크 인터페이스(140)를 통해 업로드될 수 있다(도 1 참조). 이러한 경우에, CPU(120)는 EDA의 실행 동안 거동/기능 설계(201)에 액세스할 것이다.

다양한 실시예에서, 거동/기능 설계(201)의 물리적 레이아웃의 전체 설계를 제약하기 위해 설계 제약(203)이 (예를 들면, 사용자에 의해) 제공될 수 있다. 설계 제약(203)은, 예를 들어, I/O 인터페이스(128)를 통해, 네트워크 인터페이스(140)를 통해 다운로드하는 것 등을 통해 입력될 수 있다. 설계 제약(203)은 거동/기능 설계(201)가, 일단 집적 회로로 물리적으로 형성되면, 준수해야 하는 다양한 타이밍 제약 및 다른 적절한 제약을 명시할 수 있다. 예를 들어, 타이밍 제약은 셋업 제약 및 홀드 제약을 포함할 수 있다.

일반적으로, 셋업 제약은 순서 디바이스(sequential device)(예를 들면, 플립플롭, 레지스터 등)의 입력에서 데이터가 이용 가능하기 위해, 해당 디바이스에서 데이터를 캡처하는 클록 에지 이전에, 얼마만큼의 시간이 필요한지를 명시한다. 이 제약은 클록 에지에 상대적인 데이터 경로 상에서의 최대 지연을 강제한다. 셋업 제약이 무시될 때, 이는 때때로 셋업 위반의 발생이라고 지칭된다. 예를 들어, 데이터 신호가 특정 타이밍 경로를 통해 클록 속도에 비해 너무 느리게 전파될 수 있다. 홀드 제약은 순서 디바이스(예를 들면, 플립플롭, 레지스터 등)의 입력에서 데이터가 안정적이기 위해, 해당 디바이스에서 데이터를 캡처하는 클록 에지 이후에, 얼마만큼의 시간이 필요한지를 명시한다. 이 제약은 클록 에지에 상대적인 데이터 경로 상에서의 최소 지연을 강제한다. 홀드 제약이 무시될 때, 이는 때때로 홀드 제약의 발생이라고 지칭된다. 예를 들어, 데이터 신호가 특정 타이밍 경로를 통해 클록 속도에 비해 너무 빨리 전파될 수 있다.

EDA는 거동/기능 설계(201) 및 설계 제약(203)을 취하고, 예를 들면, 합성 툴(205)에 의해 합성을 수행하여, 네트리스트와 같은, 기능적으로 동등한 논리 게이트-레벨 회로 서술을 생성한다. 합성 툴(205)은 거동/기능 설계(201)로부터 요망되는 거동 및/또는 기능을 설계 제약(203)을 충족시키는 셀 라이브러리(206)로부터의 표준 셀과 매칭시키는 것에 의해 기능적으로 동등한 논리 게이트-레벨 회로 서술을 형성할 수 있다.

셀 라이브러리(206)는, 셀 라이브러리(207), 셀 라이브러리(209), 셀 라이브러리(211) 및 셀 라이브러리(213)와 같은, 하나 이상의 개별 셀 라이브러리를 포함할 수 있다. 도 2의 예시된 실시예에는 4개의 셀 라이브러리가 도시되어 있지만, 셀 라이브러리(206)가 본 개시의 범위 내에 있으면서 임의의 개수의 개별 셀 라이브러리들을 포함할 수 있음이 이해되어야 한다. 개별 셀 라이브러리들 각각은, 셀이라고 하는, 미리 설계된 컴포넌트의 목록을 포함하며, 각각의 셀은 작은 스케일로 이산 논리 기능을 수행할 수 있다. 셀은 내부 회로 요소, 이러한 회로 요소에 대한 다양한 연결, 각각의 셀의 높이를 셀의 설계된 전력 레일, 도펀트 임플란트, 웰과 함께 포함하는 미리 설계된 물리적 레이아웃 패턴 등을 포함하는 정보로서 개별 셀 라이브러리(예컨대, 셀 라이브러리(207), 셀 라이브러리(209), 셀 라이브러리(211) 또는 셀 라이브러리(213))에 저장된다. 추가적으로, 저장된 셀은 셀의 형상, 외부 연결을 위한 단자 위치, 지연 특성, 전력 소비 등을 또한 포함할 수 있다.

예를 들어, 셀 라이브러리(207 및 209)은 각각, 예를 들어, 다수의 트랜지스터를 포함하는, NAND, AND, NOR, OR, INVERT, 플립플롭, 래치 및 버퍼와 같은, 저레벨 논리 기능을 정의하기 위한 특성화 데이터(예를 들면, 레이아웃 데이터, 기능 정의, 지연 정보, 전력 정보, 노이즈 정보 등)를 포함하는 (표준) 셀의 집합체를 포함할 수 있다. 이에 따라, 셀 라이브러리(207 및 209)는 때때로, 제각기, "트랜지스터-기반 셀 라이브러리(207)" 및 "트랜지스터-기반 셀 라이브러리(209)"라고 지칭될 수 있다. 게다가, 셀 라이브러리(207) 내의 각각의 셀이 공통 셀 높이(예를 들면, 셀 높이 A)를 갖는 반면, 셀 라이브러리(209) 내의 각각의 셀이 또한 셀 높이 A와 상이한 공통 셀 높이(예를 들면, 셀 높이 B)를 갖는다. 다른 한편으로, 셀 라이브러리(211 및 213)은 각각, 예를 들어, 트랜지스터를 포함하지 않는 지연 값과 같은 타이밍 파라미터를 정의하기 위한 특성화 데이터(예를 들면, 레이아웃 데이터, 기능 정의, 지연 정보, 전력 정보 및 노이즈 정보)를 포함하는 (표준) 셀의 집합체를 포함할 수 있다. 이에 따라, 셀 라이브러리(211 및 213)에 포함된 셀은 때때로, 제각기, "비-트랜지스터-기반 셀 라이브러리(211)" 및 "비-트랜지스터-기반 셀 라이브러리(213)"라고 지칭될 수 있다. 유사하게, 셀 라이브러리(211) 내의 각각의 셀이 공통 셀 높이(예를 들면, 셀 높이 A)를 갖는 반면, 셀 라이브러리(213) 내의 각각의 셀이 또한 셀 높이 A와 상이한 공통 셀 높이(예를 들면, 셀 높이 B)를 갖는다.

이러한 라이브러리에서의 셀 높이는 셀을 통해 서로 평행하게 배선될 수 있는 금속 와이어(또는 트랙)의 개수로 측정될 수 있다. 예를 들어, 셀 라이브러리(207 및 211) 내의 셀은 모두가 5개의 트랙의 셀 높이 또는 셀을 통해 서로 평행하게 배선된 5개의 금속 와이어를 가질 수 있는 반면, 셀 라이브러리(209 및 213) 내의 셀은 모두가 3개의 트랙의 셀 높이 또는 셀을 통해 서로 평행하게 배선된 3개의 금속 와이어를 가질 수 있다. 개별 트랙의 실제 치수가 이용되는 기술/프로세스 노드(예를 들면, 5 nm 프로세스 노드, 3 nm 프로세스 노드 등)에 의존할 수 있음이 이해되어야 한다.

일단 합성 툴(205)이 셀 라이브러리(206)(예를 들면, 트랜지스터-기반 셀 라이브러리(207 및 209)) 중 하나 이상을 사용하여 거동/기능 설계(201) 및 설계 제약(203)으로부터 기능적으로 동등한 논리 게이트-레벨 회로 서술을 생성하면, 배치 및 배선 툴(213)은 전체 구조에 대한 실제 물리적 설계(예를 들면, 물리적 레이아웃)를 생성할 수 있다. 배치 및 배선 툴(213)은 트랜지스터-기반 셀 라이브러리(207 및 209)로부터 선택된 셀을 취하고 이들을 셀 열(cell row)에 배치하는 것에 의해 물리적 설계를 형성할 수 있다. 전력 레일, 임플란트 및 웰이 개별 셀들 사이에 정렬될 수 있도록, 이러한 셀 열은 일반적으로 해당 셀 열 내에 위치된 대부분의 개별 셀의 높이와 유사한 열 높이(row height)를 갖는다. 각각의 개별 셀을 셀 열 내에 배치하는 것 및 각각의 셀 열을 다른 셀 열과 관련하여 배치하는 것은 결과적인 집적 회로의 배선 길이 및 면적 요구사항을 최소화하기 위해 비용 함수에 의해 안내될 수 있다. 이러한 배치는 배치 및 배선 툴(213)에 의해 자동으로 수행될 수 있거나, 대안적으로 수동 프로세스를 통해 부분적으로 수행될 수 있으며, 이에 의해 사용자는 하나 이상의 셀을 열(row)에 수동으로 삽입할 수 있다.

일단 배치 및 배선 툴(213)이 전체 구조에 대한 실제 물리적 설계를 생성하는 것을 완료하면, 타이밍 분석 툴(215)은 설계 제약(203)에 명시된 타이밍 제약이 충족되는지의 여부를 검사할 수 있다. 타이밍 분석 툴(215)은 회로 시뮬레이터, 예를 들면, SPICE(Simulation Program with Integrated Circuit Emphasis)을 사용하여 하나 이상의 시뮬레이션을 수행하는 것에 의해 그러한 타이밍 분석을 수행할 수 있다. 도 2의 예시된 실시예에서는, 타이밍 분석 툴(215)만이 도시되어 있지만, EDA가 물리적 레이아웃을 분석하여 모든 설계 제약이 충족되는지의 여부를 검사하기 위해 다양한 다른 툴(명확성을 위해 도시되지 않음) 중 임의의 것을 포함할 수 있음이 이해되어야 한다. 예를 들어, EDA는 제조, 전기 문제, 노이즈 문제, 리소그래피 문제 및 회로에 대한 정확성을 검사할 수 있다. 모든 설계 제약이 충족되는 경우, 물리적 레이아웃은, 예를 들면, 원하는 설계의 물리적 제조에 사용될 수 있는 포토리소그래피 마스크를 생성하기 위해 제조 툴(217)로 송신될 수 있다. 물리적 레이아웃은 LAN/WAN(116)(도 1)을 통해 제조 툴(217)로 또는 다른 적절한 형태의 전송을 통해 EDA로부터 제조 툴(217)로 송신될 수 있다. 다른 한편으로, 설계 제약(예를 들면, 타이밍 제약) 전부가 충족되지는 않는 경우, 타이밍 분석 툴(215)은 배치 및 배선 툴(213)와 통신하여 물리적 레이아웃을 수정, 조정 또는 달리 업데이트할 수 있다.

도 3을 참조하면, 다양한 실시예에 따른, 물리적 레이아웃의 타이밍 성능을 분석하는 것에 기초하여 물리적 레이아웃을 업데이트하는 방법(300)의 플로차트가 묘사되어 있다. 방법(300)은 EDA, 예를 들면, 도 2의 프로세스 흐름(200)의 일부일 수 있다. 다양한 실시예에서, 방법(300)의 동작은 도 2에 예시된 하나 이상의 컴포넌트에 의해 수행될 수 있다. 논의의 목적으로, 방법(300)의 이하의 실시예가 도 2, 및 도 4의 비제한적인 예와 함께 설명될 것이다. 방법(300)의 예시된 실시예는 단지 예일 뿐이다. 따라서, 본 개시의 범위 내에 있으면서 다양한 동작들 중 임의의 것이 생략, 재배열 및/또는 추가될 수 있음이 이해된다.

간략한 개요에서, 방법(300)은 레이아웃을 수신하는 제공 동작(301)으로 시작된다. 다음으로, 방법(300)은 레이아웃에 대해 타이밍 분석을 수행하는 동작(303)을 계속된다. 방법(300)은 하나 이상의 타이밍 제약이 충족되는지의 여부를 검사하는 결정 동작(305)을 계속된다. 만약 그렇다면, 방법(300)은 동작(307)으로 그리고 이어서 동작(309)으로 진행하여, 제각기, 레이아웃에 기초하여 마스크가 제조되고 마스크에 기초하여 집적 회로가 제조된다. 위에서 언급된 바와 같이, 동작(307) 이전에, EDA는, 본 개시의 범위 내에 있으면서, 다양한 다른 검사(예를 들면, 전기 검사, 노이즈 검사, 리소그래피 검사 등)를 수행할 수 있다. 다른 한편으로, 만약 그렇지 않다면, 방법(300)은 미리 정의된 문턱치(예를 들면, 10 피코초) 이상인 셋업 위반(들) 및 홀드 위반(들)을 수정하는 동작(311)으로 진행한다. 다음으로, 방법(300)은 미리 정의된 문턱치 미만인 임의의 홀드 위반이 있는지의 여부를 검사하는 결정 동작(313)으로 진행한다. 만약 그렇지 않다면, 방법(300)은 또다시 결정 동작(305)으로 진행한다. 그렇지만, 만약 그렇다면, 방법(300)은 하나 이상의 비-트랜지스터-기반 셀을 레이아웃에 삽입하는 동작(315)으로 진행하고, 이어서 또다시 결정 동작(305)으로 진행한다.

합성 툴(205)과 배치 및 배선 툴(213)(도 2)은 동작(301)에서 수신된 레이아웃을 집합적으로 제공할 수 있다. 일부 실시예에서, 그러한 초기 레이아웃은 트랜지스터-기반 셀 라이브러리(207 및 209)로부터의 셀을 사용하여 집적 회로를 명시하는 거동/기능 설계(201) 및 설계 제약(203)에 기초하여 생성된다. 레이아웃을 수신하면, 타이밍 분석 툴(215)(도 2)은 동작(303)에서 203(도 2)에 명시된 설계 제약에 기초하여 적어도 하나의 타이밍 분석을 수행할 수 있다. 타이밍 분석 툴(215)은 타이밍 위반에 대해 모든 가능한 타이밍 경로를 검사하는 것에 의해 레이아웃의 타이밍 성능을 검증할 수 있다.

예를 들어, 타이밍 분석 툴(215)은 (예를 들면, 초기에 레이아웃된 후의) 집적 회로 설계를 다수의 타이밍 경로로 나누고, 각각의 타이밍 경로를 따르는 신호 전파 지연을 계산하며, 레이아웃의 타이밍 제약의 위반에 대해 검사할 수 있다. 각각의 타이밍 경로는 시작점, 조합 논리 회로망(combinational logic network) 및 종료점과 같은 요소로 구성된다. 시작점은 데이터가 클록 에지에 의해 론칭되거나 특정 시간에 데이터가 이용 가능할 필요가 있는 타이밍 경로의 시작일 수 있다. 모든 시작점은 입력 포트 또는 레지스터 클록 핀이다. 조합 논리 회로망은 메모리 또는 내부 상태를 갖지 않는 하나 이상의 요소를 포함할 수 있다. 예를 들어, 조합 논리는 AND, OR, XOR 및 인버터 요소를 포함할 수 있지만, 플립플롭, 래치, 레지스터 또는 RAM을 포함할 수 없다. 종료점은 데이터가 클록 에지에 의해 캡처되거나 데이터가 특정 시간에 이용 가능할 필요가 있는 타이밍 경로의 끝일 수 있다. 모든 종료점은 레지스터 데이터 입력 핀 또는 출력 포트이다.

도 4는 다양한 실시예에 따른, 예시적인 집적 회로 설계(400)를 예시한다. 집적 회로 설계(400)는 입력 포트(402), 클록 입력 포트(403) 및 출력 포트(404)를 포함한다. 입력 포트(402)와 출력 포트(404) 사이에는, 다수의 조합 논리(각각 도 4의 예에서 논리 구름(logic cloud)으로서 예시됨)(405, 407, 409 및 411)와 다수의 순서 디바이스(각각이 도 4의 예에서 플립플롭으로서 예시됨)(414 및 416)가 있다. 순서 디바이스(414 및 416) 각각은 클록 입력 포트(403)에 의해 트리거되거나 달리 구동될 수 있다. 집적 회로 설계(400)가 단지 예시된 예일 뿐이며, 따라서 본 개시의 범위 내에 있으면서 집적 회로 설계(400)가 임의의 수의 입력 포트, 출력 포트, 클록 신호, 조합 논리 및/또는 순서 디바이스를 포함할 수 있음이 이해되어야 한다.

도 3의 동작(303)을 (도 2 및 도 4와 함께) 또다시 참조하면, 타이밍 분석 툴(215)은 집적 회로 설계(400)를 타이밍 경로(431, 433, 435 및 437)로 나눌 수 있다. 예를 들어, 타이밍 경로(431)는 입력 포트(402)에 시작점을 갖고, 조합 논리(405)를 통과하며, 플립플롭(414)의 데이터 입력 포트에 종료점을 가지며; 타이밍 경로(433)는 플립플롭(414)의 클록 포트에 시작점을 갖고, 조합 논리(407)를 통과하며, 플립플롭(416)의 데이터 입력 포트에 종료점을 가지며; 타이밍 경로(435)는 플립플롭(416)의 클록 포트에 시작점을 갖고, 조합 논리(409)를 통과하며, 출력 포트(404)에 종료점을 가지며; 타이밍 경로(437)는 입력 포트(402)에 시작점을 갖고, 조합 논리(405, 411 및 409)를 통과하며, 출력 포트(404)에 종료점을 갖는다.

각각의 조합 논리가 다수의 경로를 포함할 수 있고, 그 중 일부는 더 많은 게이트를 가질 수 있고(더 긴 타이밍 경로를 렌더링함) 그 중 다른 것은 더 적은 게이트를 가질 수 있음(더 짧은 타이밍 경로를 렌더링함)이 이해되어야 한다. 일부 실시예에서, 타이밍 분석 툴(215)은 가장 긴 타이밍 경로를 사용하여 최대 지연을 계산하고, 가장 짧은 경로를 사용하여 최소 지연을 계산할 수 있다. 비록 도시되어 있지는 않지만, 타이밍 분석 툴(215)은 또한, 본 개시의 범위 내에 있으면서, 예를 들어, 클록 경로, 클록 게이팅 경로 및 비동기 경로와 같은 하나 이상의 다른 유형의 타이밍 경로를 분석할 수 있다. 클록 경로는 클록 입력 포트 또는 셀 포트로부터 시작되고, 하나 이상의 버퍼 또는 인버터를 통과하며, 순서 디바이스의 클록 포트에 이를 수 있다. 클록 게이팅 경로는 입력 포트로부터 시작되어 클록 게이팅 디바이스에 이를 수 있다. 비동기 경로는 입력 포트로부터 시작되어 순서 디바이스의 비동기 세트(set) 또는 클리어(clear) 포트에 이를 수 있다.

설계를 일단의 타이밍 경로로 나누면, 타이밍 분석 툴(215)은 각각의 타이밍 경로를 따르는 지연을 계산할 수 있다. 경로의 총 지연은 타이밍 경로를 따르는 모든 셀 지연(cell delay)과 네트 지연(net delay)의 합이다. 셀 지연은 입력으로부터 타이밍 경로에 있는 논리 게이트의 출력까지의 지연의 양이다. 타이밍 분석 툴(215)은 셀에 대한 셀 라이브러리(예를 들면, 트랜지스터-기반 셀 라이브러리(207 및 209))에 제공된 지연 테이블로부터 셀 지연을 계산할 수 있다. 전형적으로, 지연 테이블은 지연의 양을, 입력 천이 시간 및 출력 부하 커패시턴스와 같은, 하나 이상의 변수의 함수로서 열거한다. 이러한 테이블 엔트리로부터, 타이밍 분석 툴(215)은 각각의 셀 지연을 계산할 수 있다. 네트 지연은 셀의 출력으로부터 타이밍 경로에 있는 다음 셀의 입력까지의 지연의 양이다. 이러한 지연은, 네트 저항(net resistance) 및 네트를 구동하는 셀의 제한된 구동 강도와 결합되어, 2개의 셀 사이의 상호연결 와이어의 기생 커패시턴스에 의해 야기될 수 있다.

다음으로, 동작(305)에서, 타이밍 분석 툴(215)은, 예를 들어, 설계 제약(203)에 명시된 셋업 제약 및 홀드 제약과 같은 타이밍 경로 각각에서의 타이밍 제약의 위반에 대해 검사하는 것에 의해 설계 제약(203)이 충족되는지의 여부를 검사할 수 있다. 위에서 설명된 바와 같이, 셋업 제약은 순서 디바이스(예를 들면, 플립플롭, 레지스터 등)의 입력에서 데이터가 이용 가능하기 위해, 해당 디바이스에서 데이터를 캡처하는 클록 에지 이전에, 얼마만큼의 시간이 필요한지를 명시하고; 홀드 제약은 순서 디바이스(예를 들면, 플립플롭, 레지스터 등)의 입력에서 데이터가 안정적이기 위해, 해당 디바이스에서 데이터를 캡처하는 클록 에지 이후에, 얼마만큼의 시간이 필요한지를 명시한다.

예를 들어, 타이밍 분석 툴(215)은 셋업 제약에 기초하여 셋업 위반 검사를 수행할 수 있다. 데이터 경로인 타이밍 경로(433)(도 4)를 대표적인 예로서 사용하여, 타이밍 분석 툴(215)은 플립플롭(414)으로부터 론칭된 데이터가 하나의 클록 사이클 내에 플립플롭(416)에 도달하고, 데이터가 플립플롭(416)에서 다음 클록 에지에 의해 캡처되는 것보다 적어도 제1 시간 기간 이전에 도착하는지를 검증한다. 데이터 경로 지연이 너무 긴 경우(예를 들면, 이는 제1 시간 기간을 셋업 제약에 의해 명시된 셋업 윈도/마진보다 커지게 함), 타이밍 분석 툴(215)은 타이밍 경로를 따라 셋업 위반의 존재(및 제1 시간 기간이 셋업 윈도를 얼마나 초과하는지인 셋업 위반의 대응하는 양)를 결정할 수 있다. 그러한 셋업 위반 검사를 위해, 타이밍 분석 툴(215)은 플립플롭(414)과 플립플롭(416) 사이에서 타이밍 경로(433)를 따른 가능한 가장 긴 지연 및 (예를 들면, 클록 포트(403)로부터 플립플롭(416)의 클록 포트까지의) 클록 경로를 따르는 가능한 가장 짧은 지연을 고려할 수 있다.

다른 예에서, 타이밍 분석 툴(215)은 홀드 제약에 기초하여 홀드 위반 검사를 수행할 수 있다. 타이밍 경로(433)의 위의 예를 계속하면, 타이밍 분석 툴(215)은 플립플롭(414)으로부터 론칭된 데이터가 이전 클록 사이클에 대한 캡처 클록 에지보다 빠르지 않게 플립플롭(416)에 도달하는지를 검증한다. 이 검사는 플립플롭(416)의 데이터 입력 포트에 이미 존재하는 데이터가 이전 사이클에 대한 데이터를 캡처하는 클록 에지 이후에 충분히 오랫동안(예를 들면, 제2 시간 기간 동안) 안정적으로 유지되도록 보장한다. 데이터 경로 지연이 너무 짧은 경우(예를 들면, 이는 제2 시간 기간을 홀드 제약에 의해 명시된 홀드 윈도/마진보다 작아지게 함), 타이밍 분석 툴(215)은 타이밍 경로를 따라 홀드 위반의 존재(및 제2 시간 기간이 홀드 윈도에 얼마나 미치지 못하는지인 홀드 위반의 대응하는 양)를 결정할 수 있다. 그러한 홀드 위반 검사를 위해, 타이밍 분석 툴(215)은 플립플롭(414)과 플립플롭(416) 사이에서 데이터 경로를 따르는 가능한 가장 짧은 지연 및 (예를 들면, 클록 포트(403)로부터 플립플롭(416)의 클록 포트까지의) 클록 경로를 따르는 가능한 가장 긴 지연을 고려할 수 있다.

모든 타이밍 제약이 충족되지는 않는다(예를 들면, 셋업 및/또는 홀드 위반의 존재)고 결정할 때, 동작(311)에서, 타이밍 분석 툴(215)은 먼저 식별된 셋업 위반(들) 및 상대적으로 큰 홀드 위반(들)을 수정할 수 있다. 일부 실시예에서, 타이밍 분석 툴(215)은 홀드 위반의 대응하는 양이 미리 정의된 조건을 충족시키지 않는다(예를 들면, 조건의 상한보다 크다)는 것을 식별하는 것에 의해 홀드 위반을 "상대적으로 큰" 것으로 결정할 수 있다. 일부 실시예에서, 조건은 약 2 피코초 내지 약 10 피코초의 범위를 포함할 수 있지만, 다른 범위가 가능할 수 있다. 타이밍 분석 툴(215)은 레이아웃을 업데이트하는 것에 의해 셋업 위반을 수정할 수 있다. 타이밍 분석 툴(215)은 배치 및 배선 툴(205)이 레이아웃을 업데이트하게 할 수 있다. 예를 들어, 배치 및 배선 툴(205)은 위반 데이터 경로를 따라 하나 이상의 셀을 제거하여 그의 지연을 감소시키거나, (예를 들면, 트랜지스터-기반 셀 라이브러리(207 및 209)로부터의) 하나 이상의 버퍼를 추가하여 클록 지연을 증가시키거나, 또는 이들의 조합일 수 있다. 또한, 타이밍 분석 툴(215)은 트랜지스터-기반 셀 라이브러리(207 및 209)로부터의 셀을 사용하여 레이아웃을 업데이트하는 것에 의해 상대적으로 큰 홀드 위반을 수정할 수 있다. 타이밍 분석 툴(215)은 배치 및 배선 툴(205)이 레이아웃을 업데이트하게 할 수 있다. 예를 들어, 배치 및 배선 툴(205)은 위반 데이터 경로를 따라 (예를 들면, 트랜지스터-기반 셀 라이브러리(207 및 209)로부터의) 하나 이상의 버퍼를 삽입하여 그의 지연을 증가시키거나, 위반 데이터 경로를 따르는 하나 이상의 셀을 더 작은 크기의 (예를 들면, 트랜지스터-기반 셀 라이브러리(207 및 209)로부터의) 하나 이상의 버퍼로 바꾸거나, 또는 이들의 조합일 수 있다.

다음으로, (예를 들면, 셋업 위반(들) 및 상대적으로 큰 홀드 위반(들)을 수정한 후의) 동작(313)에서, 타이밍 분석 툴(215)은 임의의 상대적으로 작은 홀드 위반이 있는지의 여부를 결정할 수 있다. 타이밍 분석 툴(215)은 홀드 위반의 대응하는 양이 미리 정의된 조건을 충족시킨다(예를 들면, 조건 내에 있다)는 것을 식별하는 것에 의해 홀드 위반을 "상대적으로 작은" 것으로 결정할 수 있다. 일부 실시예에서, 조건은 약 2 피코초 내지 약 10 피코초의 범위를 포함할 수 있지만, 다른 범위가 가능할 수 있다. 타이밍 분석 툴(215)은 또한 레이아웃을 업데이트하는 것에 의해 그러한 상대적으로 작은 홀드 위반을 수정할 수 있다.

셋업 위반 및 상대적으로 큰 홀드 위반을 수정할 때 트랜지스터-기반 셀 라이브러리(207 및 209)에 액세스하는 것과는 달리, 상대적으로 작은 홀드 위반의 존재를 결정한 것에 응답하여, 타이밍 분석 툴(215)은 배치 및 배선 툴(205)이 비-트랜지스터-기반 셀 라이브러리(211 및 213)에 액세스하여 레이아웃을 업데이트하게 할 수 있다. 예를 들어, 동작(315)에서, 배치 및 배선 툴(205)은 위반 데이터 경로를 따라 (예를 들면, 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터의) 하나 이상의 셀을 삽입하여 그의 지연을 증가시키거나, 위반 데이터 경로를 따르는 하나 이상의 셀을 더 작은 크기의 (예를 들면, 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터의) 하나 이상의 버퍼로 바꾸거나, 또는 이들의 조합일 수 있다. 일부 실시예에서, 배치 및 배선 툴(205)은 위반 데이터 경로를 따라 데이터를 캡처하도록 구성된 순서 디바이스의 데이터 입력 포트에 비-트랜지스터-기반 셀(들)을 삽입할 수 있다. 일부 실시예에서, 배치 및 배선 툴(205)은 위반 데이터 경로를 따라 출력 포트에 비-트랜지스터-기반 셀(들)을 삽입할 수 있다.

타이밍 경로(433)가 상대적으로 작은 홀드 위반을 갖는 것으로 식별되는 예에서, 배치 및 배선 툴(205)은 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터 선택된 하나 이상의 셀을 타이밍 경로(433)에 삽입할 수 있다. 배치 및 배선 툴(205)은 플립플롭(416)의 데이터 입력 포트 바로 앞과 조합 논리(407) 뒤에 하나의 비-트랜지스터-기반 셀을 삽입할 수 있다. 본 명세서에 예시된 바와 같은, 플립플롭(416)은 타이밍 경로(433)를 따라 데이터를 캡처하도록 구성된 캡처 플립플립이라고 때때로 지칭된다. 타이밍 경로(435)가 상대적으로 작은 홀드 위반을 갖는 것으로 식별되는 다른 예에서, 배치 및 배선 툴(205)은 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터 선택된 하나 이상의 셀을 타이밍 경로(435)에 삽입할 수 있다. 배치 및 배선 툴(205)은 출력 포트(404) 바로 앞과 조합 논리(409) 뒤에 하나의 비-트랜지스터-기반 셀을 삽입할 수 있다. 타이밍 경로(431)가 상대적으로 작은 홀드 위반을 갖는 것으로 식별되는 또 다른 예에서, 배치 및 배선 툴(205)은 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터 선택된 하나 이상의 셀을 타이밍 경로(431)에 삽입할 수 있다. 배치 및 배선 툴(205)은 플립플롭(414)의 데이터 입력 포트 바로 앞과 조합 논리(405) 뒤에 하나의 비-트랜지스터-기반 셀을 삽입할 수 있다. 본 명세서에 예시된 바와 같은, 플립플롭(414)은 타이밍 경로(431)를 따라 데이터를 캡처하도록 구성된 캡처 플립플립이라고 때때로 지칭된다. 타이밍 경로(437)가 상대적으로 작은 홀드 위반을 갖는 것으로 식별되는 또 다른 예에서, 배치 및 배선 툴(205)은 비-트랜지스터-기반 셀 라이브러리(211 및 213)로부터 선택된 하나 이상의 셀을 타이밍 경로(437)에 삽입할 수 있다. 배치 및 배선 툴(205)은 출력 포트(404) 바로 앞과 조합 논리(409) 뒤에 하나의 비-트랜지스터-기반 셀을 삽입할 수 있다. 그렇지만, 본 개시의 범위 내에 있으면서, 배치 및 배선 툴(205)이 하나 이상의 그러한 비-트랜지스터-기반 셀을 위반 타이밍 경로 각각을 따라 임의의 다른 위치에 삽입할 수 있음이 이해되어야 한다.

게다가, 배치 및 배선 툴(205)은 위반 타이밍 경로의 다른 셀이 배치되는 (레이아웃 공간 상의) 셀 열의 열 높이에 기초하여 비-트랜지스터 셀 라이브러리(211 및 213) 중 어느 것에 액세스할지를 선택할 수 있다. 구체적으로, 위반 타이밍 경로를 따르는 순서 디바이스(들) 및 조합 논리(들)의 각자의 (트랜지스터 기반) 셀이 특정 열 높이를 갖는 셀 열을 따라 배치될 때, 배치 및 배선 툴(205)은 열 높이에 적합할 수 있는 셀 높이를 갖는 셀을 가진 비-트랜지스터 셀 라이브러리를 선택할 수 있다.

예를 들어, 타이밍 경로(433)가 상대적으로 작은 홀드 위반을 갖는 것을 식별할 때, 배치 및 배선 툴(205)은 먼저 플립플롭(416)의 셀이 배치되는 셀 열의 열 높이를 결정할 수 있다. 플립플롭(416)의 셀이 (예를 들면, 셀 라이브러리(207)로부터의) 셀 높이 A의 1배를 갖는 셀 열을 따라 배치되는 실시예에서, 배치 및 배선 툴(205)은, 모든 셀이 셀 높이 A를 공유하는, 셀 라이브러리(211)로부터의 하나의 비-트랜지스터-기반 셀을 선택하고, 선택된 셀을 플립플롭(416)의 셀에 인접하게 배치할 수 있다. 플립플롭(416)의 셀이 (예를 들면, 셀 라이브러리(209)로부터의) 셀 높이 B의 1배를 갖는 셀 열을 따라 배치되는 다른 실시예에서, 배치 및 배선 툴(205)은, 모든 셀이 셀 높이 B를 공유하는, 셀 라이브러리(213)로부터의 하나의 비-트랜지스터-기반 셀을 선택하고, 선택된 셀을 플립플롭(416)의 셀에 인접하게 배치할 수 있다. 플립플롭(416)의 셀이 (예를 들면, 셀 라이브러리(207)로부터의) 셀 높이 A의 2배를 갖는 셀 열을 따라 배치되는 또 다른 실시예에서, 배치 및 배선 툴(205)은, 모든 셀이 셀 높이 A를 공유하는, 셀 라이브러리(211)로부터의 2개의 비-트랜지스터-기반 셀을 선택하고, 이러한 2개의 비-트랜지스터-기반 셀을 서로 인접하게 하며, 인접된 셀을 플립플롭(416)의 셀에 인접하게 배치할 수 있다. 플립플롭(416)의 셀이 (예를 들면, 셀 라이브러리(207)로부터의) 셀 높이 A의 1배 및 (예를 들면, 셀 라이브러리(209)로부터의) 셀 높이 B의 1배를 갖는 셀 열을 따라 배치되는 또 다른 실시예에서, 배치 및 배선 툴(205)은, 모든 셀이 셀 높이 A를 공유하는, 셀 라이브러리(211)로부터의 하나의 비-트랜지스터-기반 셀 및 모든 셀이 셀 높이 B를 공유하는, 셀 라이브러리(213)로부터의 하나의 비-트랜지스터-기반 셀을 선택하고, 이러한 2개의 비-트랜지스터-기반 셀을 서로 인접하게 하며, 인접된 셀을 플립플롭(416)의 셀에 인접하게 배치할 수 있다.

본 개시의 다양한 실시예에 따르면, 비-트랜지스터-기반 셀 라이브러리(211 및 213)에 포함된 셀은 각각 수동 디바이스를 포함하고 능동 디바이스(예를 들면, 트랜지스터)를 포함하지 않는다. 예를 들어, 셀은, 본 명세서에 개시된 바와 같이, 폴리실리콘 저항기로서 구현될 수 있는 적어도 하나의 저항기를 포함한다. 폴리실리콘 저항기는 기판 위의 활성 영역(예를 들면, 하나 이상의 반도체 핀) 또는 격리 영역(하나 이상의 얕은 트렌치 격리부(STi)) 위에 형성될 수 있으며, 이는 폴리실리콘 저항기와 기판 사이에 커패시터를 유도할 수 있다. 이에 따라, 개시된 셀 각각은 적어도 하나의 저항기 및 하나의 커패시터를 포함할 수 있으며, 이러한 저항기와 커패시터는 집합적으로 각자의 RC 지연을 갖는 셀(이후부터 "RC 지연 셀")을 결과할 수 있다. 예를 들어, 저항기의 대응하는 저항과 커패시터의 대응하는 커패시턴스는 RC 지연의 값에 기여한다.

수동 디바이스(들)를 통해 RC 지연 셀에 지연을 도입하는 것에 의해, 대응하는 지연 값이 종래의 트랜지스터-기반 셀이 도달할 수 없는 몇 피코초 범위까지 제어될 수 있다. 게다가, RC 지연 셀의 형성은 다른 트랜지스터-기반 셀의 형성과 호환되며, 이는 추가로 RC 지연 셀의 표준화(예를 들면, 셀 라이브러리를 통해 액세스되는 것)를 가능하게 할 수 있다. 환언하면, 개시된 RC 지연 셀은, 필요할 때(예를 들면, 상대적으로 작은 홀드 위반을 가질 때), 레이아웃 설계에 삽입되기 위해 즉각 쉽게 이용 가능할 수 있다. 대안적으로 또는 추가적으로, RC 지연 셀은 새로운 표준 셀로서 트랜지스터-기반 셀과 결합될 수 있다. 예를 들어, RC 지연 셀은 (트랜지스터-기반 셀로 구현되는) 버퍼의 입력 포트에, 버퍼의 출력 포트에, 또는 버퍼의 2개의 인버터 사이에 결합될 수 있다. 상이한 유형의 셀(예를 들면, 트랜지스터-기반 셀, RC 지연 셀)의 이용 가능성은 합성 툴(205)과 배치 및 배선 툴(213)이 설계 제약(203)의 제한 내에서 거동/기능 설계(201)에 의해 요구되는 성능 특성(예를 들면, 전력 소비, 속도 등)에 가장 적합한 셀을 선택할 수 있게 하여, 전체 설계의 더 나은 효율성을 가능하게 한다.

도 5, 도 6, 도 7 및 도 8은 다양한 실시예에 따른, 개시된 RC 지연 셀을 제조하기 위한 설계 레이아웃의 다양한 예를 예시한다. 레이아웃 각각은 적어도 하나의 폴리실리콘 저항기과 하나의 유도된 커패시터를 포함하는 RC 지연 셀을 제조하는 데 사용될 수 있다. 도 5 내지 도 8에서의 레이아웃(예를 들면, 폴리실리콘 저항기의 개수, 셀 높이 등)의 상이한 구성이 주어지면, 대응하는 RC 지연 셀 각각은 각자의 RC 지연 값을 가질 수 있다. 게다가, 레이아웃(예를 들면, 폴리실리콘 저항기의 치수, 폴리실리콘 저항기의 전도 특성 등) 각각 내에서 하나 이상의 구성을 변경하는 것에 의해, 대응하는 RC 지연 값이 추가로 조정될 수 있다. 도 9, 도 10, 도 11, 도 12, 도 13 및 도 14는, 제각기, (특정 기술을 채택하는 것에 의해) 도 5 내지 도 8의 RC 지연 셀에 대한, 해당 셀이 적어도 부분적으로 제조될 때의, 대응하는 단면도를 예시한다. 예를 들어, 도 9 내지 도 14는 FinFET(fin-based field-effect-transistor) 기술에 기초한 부분적으로 제조된 RC 지연 셀을 예시한다. 본 개시의 범위 내에 있으면서, 도 5 내지 도 8의 RC 지연 셀이 다양한 다른 기술(예를 들면, 평면형 상보성 금속 산화물 반도체(CMOS) 기술, 게이트 올 어라운드(GAA) 트랜지스터 기술 등)을 채택하여 제조될 수 있음이 이해된다.

도 5를 참조하면, 다양한 실시예에 따른, RC 지연 셀(500)의 레이아웃이 묘사된다. RC 지연 셀(500)의 레이아웃은 다양한 피처를 포함하고, 그 각각은 하나 이상의 물리적 디바이스 피처를 만들기 위한 하나 이상의 패터닝 프로세스(예를 들면, 포토리소그래피 프로세스)에 대응한다. 물리적 디바이스 피처들 중 일부는 도 9의 단면도에 도시되어 있으며, 여기서 예시적인 디바이스(900)는 (예를 들면, FinFET 기술을 채택하는 것에 의해) 도 5의 레이아웃에 기초하여 제조된다. 도 9의 단면도는 도 5에 표시된 바와 같은 A-A 방향을 따라 절단된 것이다. 이후부터, 도 5의 RC 지연 셀(500)의 레이아웃이 때때로 도 9와 함께 논의될 수 있다.

예를 들어, 레이아웃은 RC 지연 셀(500)의 경계(이후부터, 셀 경계(501))를 규정하는 피처(501)를 포함한다. 셀 경계(501)는, 위에서 설명된 바와 같이, 셀 높이 A 또는 셀 높이 B와 동일할 수 있는, (Y 방향을 따른) 셀 높이를 가질 수 있다. 셀 경계(501)는 기판(901) 위의 영역에 대응할 수 있다. 셀 경계(501) 위에, 레이아웃(500)은, Y 방향을 따라 서로 분리된, 활성 피처(502 및 504)를 포함한다. 활성 피처(502)는 도 9에서의 제1 전도 유형(예를 들면, n형)을 갖는 제1 활성 영역(902)(이후부터, 활성 영역(902))을 규정하도록 구성될 수 있다. 활성 피처(504)는 도 9에서의 제2 전도 유형(예를 들면, p형)을 갖는 제2 활성 영역(904)(이후부터, 활성 영역(904))을 규정하도록 구성될 수 있다. 활성 피처(502 및 504)(및 대응하는 활성 영역(902 및 904))가, 예를 들면, 격리 영역(도시되지 않음)에 의해 서로 분리되게 형성되지만, 본 개시의 범위 내에 있으면서, 그러한 2개의 피처/영역이 서로 인접하게 형성될 수 있음이 이해되어야 한다.

다양한 실시예에서, 활성 영역(902 및 904)은 하나 이상의 채널 구조체의 풋프린트를 규정할 수 있다. RC 지연 셀(500)의 채널 구조체는 소스/드레인 구조체를 포함하지 않을 수 있으며, 따라서 채널 구조체는 전류를 전도하도록 구성되지 않을 수 있다. RC 지연 셀(500)의 이러한 채널 구조체는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 소스/드레인 구조체를 형성하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 채널 구조체와 동시에 형성될 수 있다. 이러한 채널 구조체는 각각 기판(901)으로부터 돌출된 핀 구조체로서 형성될 수 있지만, 다양한 다른 구조체(예를 들면, 서로 수직으로 분리된 일단의 나노구조체)가 가능할 수 있다. 예를 들어, 도 9에서, 다수의 핀 구조체(902-1, 902- 2 및 902-3)가 제1 활성 영역(902) 위에 형성되고, 다수의 핀 구조체(904-1, 904-2 및 904-3)가 제2 활성 영역(904) 위에 형성된다. 이웃하는 핀 구조체는 하나 이상의 격리 영역(예를 들면, 얕은 트렌치 격리부(STi))(903)에 의해 서로 분리(예를 들면, 전기적으로 격리)될 수 있다. 3개의 핀 구조체가 활성 영역 각각 위에 도시되어 있지만, 임의의 수의 핀 구조체가 활성 영역 각각에 형성될 수 있음이 이해되어야 한다.

도 5를 (도 9와 함께) 또다시 참조하면, 활성 피처(502) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(510)를 포함한다. 벌크 콘택트는 제1 활성 영역(902)을, 상호연결 피처(505)에 기초하여 형성될 수 있는, 상호연결 구조체(905)에 전기적으로 연결시키도록 구성된다. 활성 피처(504) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(512)를 포함한다. 벌크 콘택트는 제2 활성 영역(904)을, 상호연결 피처(507)에 기초하여 형성될 수 있는, 상호연결 구조체(907)에 전기적으로 연결시키도록 구성된다. (활성 피처(502)와 대향하는) 활성 피처(504)에 인접하여, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(514)를 포함한다. 벌크 콘택트는 기판(901)을, 상호연결 피처(509)에 기초하여 형성될 수 있는, 상호연결 구조체(909)에 전기적으로 연결시키도록 구성된다. 제1 활성 영역(902)이 n형 도펀트를 포함하고 제2 활성 영역(904)이 p형 도펀트를 포함하는 예에서, 상호연결 구조체(905)는 제1 전원(VDD)을 제공하도록 구성된 제1 전력 레일을 포함하거나 이에 결합될 수 있고, 상호연결 구조체(907/909)는 제2 전원(VSS)(또는 접지)을 제공하도록 구성된 제2 전력 레일을 포함하거나 이에 결합될 수 있다.

다양한 실시예에서, RC 지연 셀(500)의 레이아웃은 Y 방향을 따라 연장되고 활성 피처(502 및 504) 각각의 일 부분 위를 가로지르는 게이트 피처(520)를 포함한다. 게이트 피처(520)는, 도 9에 도시된 바와 같이, 활성 영역(902 및 904)에, 제각기, 형성된 채널 구조체 위에 더미 게이트 구조체(920)를 규정하도록 구성될 수 있다. 일부 실시예에서, 더미 게이트 구조체(920)는 핀 구조체(902-1-3 및 904-1-3)(의 일 부분)를 오버레이하는 더미 게이트 유전체(921) 및 더미 게이트 유전체(921)를 오버레이하는 더미 게이트(923)를 포함한다. RC 지연 셀(500)의 더미 게이트 구조체(920)는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 더미 게이트 구조체를 대체하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 더미 게이트 구조체와 동시에 형성될 수 있다.

다양한 실시예에서, 더미 게이트(923)는, 폴리실리콘 저항기(이후부터, 폴리실리콘 저항기(923))를 형성할 수 있는, 폴리실리콘을 포함한다. 더미 게이트(923)는 (예를 들면, 이온 주입을 통해) 도핑되지 않거나 도핑된 폴리실리콘을 포함할 수 있고, 더미 게이트 유전체(921)는 하이-k 유전체 재료 층을 포함할 수 있다. 더미 게이트(923)는 대안적으로 또는 추가적으로 비정질 실리콘을 포함할 수 있다. 하이-k 더미 게이트 유전체(921)는 약 3.9인 열 실리콘 산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 일 예에서, 하이-k 더미 게이트 유전체(921)는 하프늄 산화물(HfO)을 포함한다. 다양한 예에서, 하이-k 더미 게이트 유전체(921)는 금속 산화물, 금속 질화물, 또는 이들의 조합을 포함한다. 도 5 및 도 9의 예시된 실시예에서, 폴리실리콘 저항기(923)가 하나 이상의 활성 영역(예를 들면, 902, 904) 위에 형성되지만, 본 개시의 범위 내에 있으면서, 폴리실리콘 저항기(923)가 기판의 비활성 영역 위에 형성될 수 있음이 이해되어야 한다. 예를 들어, 폴리실리콘 저항기(923)는 기판(901)의 격리 영역(예를 들면, 얕은 트렌치 격리부(STI))에 형성될 수 있다.

다양한 실시예에서, RC 지연 셀(500)의 레이아웃은, 도 9에 도시된 바와 같이, 콘택트(930 및 940)를 규정하는 데 사용될 수 있는, 게이트 피처(520)의 단부에 배치된, 콘택트 피처(530 및 540)를 포함한다. 콘택트(930 및 940)는 폴리실리콘 저항기(923)를, 상호연결 피처(535 및 545)에 의해 제각기 규정될 수 있는, 상호연결 구조체(935 및 945)에 전기적으로 연결시키도록 구성될 수 있다. 상호연결 구조체(935 및 945)는, 제각기, RC 지연 셀(500)이 다른 셀에 전기적으로 결합할 수 있게 하는 입출력 포트로서 기능할 수 있다. 이에 따라, 폴리실리콘 저항기(923)는 RC 지연 셀(500)의 RC 지연의 제1 부분을 구성하는 저항을 제공할 수 있고; 폴리실리콘 저항기(923), 더미 게이트 유전체(921) 및 기판(901)(활성 영역(902 및 904)을 포함함)은 집합적으로 RC 지연의 제2 부분을 구성하는 커패시턴스를 제공할 수 있으며; 콘택트(930)는 RC 지연의 제3 부분을 구성하는 저항을 제공할 수 있고; 콘택트(940)는 RC 지연의 제4 부분을 구성하는 저항을 제공할 수 있다.

다양한 실시예에서, 제1, 제3 및 제4 부분은 제2 부분보다 상당히 더 클 수 있으며, 따라서 RC 지연 셀(500)의 RC 지연은 폴리실리콘 저항기(923) 및 콘택트(930 및 940)의 저항에 의해 좌우될 수 있다. 게다가, 폴리실리콘 저항기(923) 및 콘택트(930 및 940)의 저항은 그 각자의 치수에 따라 달라질 수 있다. 예를 들어, 도 5 및 도 9에서, 콘택트(930)와 콘택트(940) 사이의 폴리실리콘 저항기(923)(게이트 피처(520))의 부분은 (Y 방향을 따른) 길이 L, (X 방향을 따른) 폭 W, 및 (Z 방향을 따른) 높이 H를 갖는다. RC 지연의 제1 부분은 L, W 및 H의 값에 따라 달라질 수 있다. 유사하게, RC 지연의 제2 부분 및 제3 부분은, 제각기, 콘택트(930 및 940)의 치수에 따라 달라질 수 있다. 게다가, 폴리실리콘 저항기(923) 및 콘택트(930 및 940)의 저항은 그 각자의 전도 특성에 따라 달라질 수 있다. 예를 들어, RC 지연의 제1 부분은 폴리실리콘 저항기(923)의 전도도에 따라 달라질 수 있으며, 이 전도도는 폴리실리콘 저항기(923)를 상이한 농도로 도핑하는 것 또는 폴리실리콘 저항기(923)의 재료를 변경하는 것에 의해 조정될 수 있다. 다른 예에서, RC 지연의 제2 부분 및 제3 부분은, 제각기, 콘택트(930 및 940)의 전도도에 따라 달라질 수 있으며, 이 전도도는 콘택트(930 및 940)의 재료를 변경하는 것에 의해 조정될 수 있다.

도 6을 참조하면, 다양한 실시예에 따른, 다른 RC 지연 셀(600)의 레이아웃이 묘사된다. RC 지연 셀(600)의 레이아웃은 다양한 피처를 포함하고, 그 각각은 하나 이상의 물리적 디바이스 피처를 만들기 위한 하나 이상의 패터닝 프로세스(예를 들면, 포토리소그래피 프로세스)에 대응한다. 물리적 디바이스 피처들 중 일부는 도 10 및 도 11의 단면도에 도시되어 있으며, 여기서 예시적인 디바이스(1000)는 (예를 들면, FinFET 기술을 채택하는 것에 의해) 도 6의 레이아웃에 기초하여 제조된다. 도 10 및 도 11의 단면도는, 도 6에 표시된 바와 같이, 제각기, A-A 방향과 B-B 방향을 따라 절단된 것이다. 이후부터, 도 6의 RC 지연 셀(600)의 레이아웃이 때때로 도 10 및 도 11과 함께 논의될 수 있다.

예를 들어, 레이아웃은 RC 지연 셀(600)의 경계(이후부터, 셀 경계(601))를 규정하는 피처(601)를 포함한다. 셀 경계(601)는, 위에서 설명된 바와 같이, 셀 높이 A 또는 셀 높이 B와 동일할 수 있는, (Y 방향을 따른) 셀 높이를 가질 수 있다. 셀 경계(601)는 기판(1001) 위의 영역에 대응할 수 있다. 셀 경계(601) 위에, 레이아웃은, Y 방향을 따라 서로 분리된, 활성 피처(602 및 604)를 포함한다. 활성 피처(602)는 도 10 및 도 11에서의 제1 전도 유형(예를 들면, n형)을 갖는 제1 활성 영역(1002)(이후부터, 활성 영역(1002))을 규정하도록 구성될 수 있다. 활성 피처(604)는 도 10 및 도 11에서의 제2 전도 유형(예를 들면, p형)을 갖는 제2 활성 영역(1004)(이후부터, 활성 영역(1004))을 규정하도록 구성될 수 있다. 활성 피처(602 및 604)(및 대응하는 활성 영역(1002 및 1004))가, 예를 들면, 격리 영역(도시되지 않음)에 의해 서로 분리되게 형성되지만, 본 개시의 범위 내에 있으면서, 그러한 2개의 피처/영역이 서로 인접하게 형성될 수 있음이 이해되어야 한다.

다양한 실시예에서, 활성 영역(1002 및 1004)은 하나 이상의 채널 구조체의 풋프린트를 규정할 수 있다. RC 지연 셀(600)의 채널 구조체는 소스/드레인 구조체를 포함하지 않을 수 있으며, 따라서 채널 구조체는 전류를 전도하도록 구성되지 않을 수 있다. RC 지연 셀(600)의 이러한 채널 구조체는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 소스/드레인 구조체를 형성하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 채널 구조체와 동시에 형성될 수 있다. 이러한 채널 구조체는 각각 기판(1001)으로부터 돌출된 핀 구조체로서 형성될 수 있지만, 다양한 다른 구조체(예를 들면, 서로 수직으로 분리된 일단의 나노구조체)가 가능할 수 있다. 예를 들어, 도 10에서, 다수의 핀 구조체(1002-1, 1002-2 및 1002-3)가 제1 활성 영역(1002) 위에 형성되고, 다수의 핀 구조체(1004-1, 1004-2 및 1004-3)가 제2 활성 영역(1004) 위에 형성된다. 이웃하는 핀 구조체는 하나 이상의 격리 영역(예를 들면, 얕은 트렌치 격리부(STi))(1003)에 의해 서로 분리(예를 들면, 전기적으로 격리)될 수 있다. 3개의 핀 구조체가 활성 영역 각각 위에 도시되어 있지만, 임의의 수의 핀 구조체가 활성 영역 각각에 형성될 수 있음이 이해되어야 한다.

도 6를 (도 10 및 도 11와 함께) 또다시 참조하면, 활성 피처(602) 위에, 레이아웃은 벌크(또는 보디) 콘택트(1010)를 규정하도록 구성된 하나 이상의 콘택트 피처(610)를 포함한다. 벌크 콘택트(1010)는 제1 활성 영역(1002)을, 상호연결 피처(605)에 기초하여 형성될 수 있는, 상호연결 구조체(1005)에 전기적으로 연결시키도록 구성된다. 활성 피처(604) 위에, 레이아웃은 벌크(또는 보디) 콘택트(1012)를 규정하도록 구성된 하나 이상의 콘택트 피처(612)를 포함한다. 벌크 콘택트(1012)는 제2 활성 영역(1004)을, 상호연결 피처(607)에 기초하여 형성될 수 있는, 상호연결 구조체(1007)에 전기적으로 연결시키도록 구성된다. (활성 피처(602)와 대향하는) 활성 피처(604)에 인접하여, 레이아웃은 벌크(또는 보디) 콘택트(1014)를 규정하도록 구성된 하나 이상의 콘택트 피처(614)를 포함한다. 벌크 콘택트(1014)는 기판(1001)을, 상호연결 피처(609)에 기초하여 형성될 수 있는, 상호연결 구조체(1009)에 전기적으로 연결시키도록 구성된다. 제1 활성 영역(1002)이 n형 도펀트를 포함하고 제2 활성 영역(1004)이 p형 도펀트를 포함하는 예에서, 상호연결 구조체(1005)는 제1 전원(VDD)을 제공하도록 구성된 제1 전력 레일을 포함하거나 이에 결합될 수 있고, 상호연결 구조체(1007/1009)는 제2 전원(VSS)(또는 접지)을 제공하도록 구성된 제2 전력 레일을 포함하거나 이에 결합될 수 있다.

다양한 실시예에서, RC 지연 셀(600)의 레이아웃은, 각각이 Y 방향을 따라 연장되고 활성 피처(1002 및 1004) 각각의 일 부분 위를 가로지르는, 제1 게이트 피처(620) 및 제2 게이트 피처(622)를 포함한다. 게이트 피처(620)는, 도 10에 도시된 바와 같이, 활성 영역(1002 및 1004)에, 제각기, 형성된 채널 구조체 위에 더미 게이트 구조체(1020)를 규정하도록 구성될 수 있다. 유사하게, 게이트 피처(622)는, 도 11에 도시된 바와 같이, 활성 영역(1002 및 1004)에, 제각기, 형성된 채널 구조체의 일부 위에, 더미 게이트 구조체(1020)와 평행하게, 더미 게이트 구조체(1022)를 규정하도록 구성될 수 있다. 일부 실시예에서, 더미 게이트 구조체(1020)는 핀 구조체(1002-1 내지 1002-3 및 1004-1 내지 1004-3)(의 일 부분)를 오버레이하는 더미 게이트 유전체(1021) 및 더미 게이트 유전체(1021)를 오버레이하는 더미 게이트(1023)를 포함하고; 더미 게이트 구조체(1022)는 핀 구조체(1002-2 및 1002-3 및 1004-1 내지 1004-3)(의 일 부분)를 오버레이하는 더미 게이트 유전체(1025) 및 더미 게이트 유전체(1025)를 오버레이하는 더미 게이트(1027)를 포함한다. RC 지연 셀(600)의 더미 게이트 구조체(1022 및 1022)는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 더미 게이트 구조체를 대체하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 더미 게이트 구조체와 동시에 형성될 수 있다.

다양한 실시예에서, 더미 게이트(1023 및 1027)는 각각 폴리실리콘을 포함할 수 있으며, 이 폴리실리콘은 각자의 폴리실리콘 저항기(이후부터 폴리실리콘 저항기(1023) 및 폴리실리콘 저항기(1027))를 형성할 수 있다. 더미 게이트(1023 및 1027)는 도핑되지 않거나 도핑된 폴리실리콘을 포함할 수 있고, 더미 게이트 유전체(1021 및 1025)는 하이-k 유전체 재료 층을 포함할 수 있다. 더미 게이트(1023 및 1027)는 대안적으로 또는 추가적으로 비정질 실리콘을 포함할 수 있다. 하이-k 더미 게이트 유전체(1021 및 1025)는 약 3.9인 열 실리콘 산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 일 예에서, 하이-k 더미 게이트 유전체(1021 및 1025)는 하프늄 산화물(HfO)을 포함한다. 다양한 예에서, 하이-k 더미 게이트 유전체(1021 및 1025)는 금속 산화물, 금속 질화물, 또는 이들의 조합을 포함한다. 도 6, 도 10 및 도 11의 예시된 실시예에서, 폴리실리콘 저항기(1023 및 1027)가 각각 하나 이상의 활성 영역(예를 들면, 1002, 1004) 위에 형성되지만, 본 개시의 범위 내에 있으면서, 폴리실리콘 저항기(1023 및 1027)가 각각 기판의 비활성 영역 위에 형성될 수 있음이 이해되어야 한다. 예를 들어, 폴리실리콘 저항기(1023 및 1027)는 각각 기판(1001)의 격리 영역(예를 들면, 얕은 트렌치 격리부(STI))에 형성될 수 있다.

다양한 실시예에서, RC 지연 셀(600)의 레이아웃은, 도 10에 도시된 바와 같이, 콘택트(1030 및 1040)를 규정하는 데 사용될 수 있는, 게이트 피처(620)의 단부에 배치된, 콘택트 피처(630 및 640)를 포함하고; RC 지연 셀(600)의 레이아웃은, 도 11에 도시된 바와 같이, 콘택트(1032 및 1042)를 규정하는 데 사용될 수 있는, 게이트 피처(622)의 단부에 배치된, 콘택트 피처(632 및 642)를 포함한다. 콘택트(1030 및 1040)는 폴리실리콘 저항기(1023)를, 상호연결 피처(635 및 645)에 의해 제각기 규정될 수 있는, 상호연결 구조체(1035 및 1045)에 전기적으로 연결시키도록 구성될 수 있고; 콘택트(1032 및 1042)는 폴리실리콘 저항기(1027)를, 상호연결 피처(637 및 645)에 의해 제각기 규정될 수 있는, 상호연결 구조체(1037 및 1045)에 전기적으로 연결시키도록 구성될 수 있다. 상호연결 구조체(1035 및 1037)는, 제각기, RC 지연 셀(600)이 다른 셀에 전기적으로 결합할 수 있게 하는 입출력 포트로서 기능할 수 있다. 이에 따라, 폴리실리콘 저항기(1023)는 RC 지연 셀(600)의 RC 지연의 제1 부분을 구성하는 저항을 제공할 수 있고; 폴리실리콘 저항기(1027)는 RC 지연의 제2 부분을 구성하는 저항을 제공할 수 있으며; 폴리실리콘 저항기(1023 및 1027), 더미 게이트 유전체(1021 및 1025) 및 기판(1001)(활성 영역(1002 및 1004)을 포함함)은 집합적으로 RC 지연의 제3 부분을 구성하는 커패시턴스를 제공할 수 있고; 콘택트(1030)는 RC 지연의 제4 부분을 구성하는 저항을 제공할 수 있으며; 콘택트(1040)는 RC 지연의 제5 부분을 구성하는 저항을 제공할 수 있고; 콘택트(1042)는 RC 지연의 제6 부분을 구성하는 저항을 제공할 수 있으며; 콘택트(1032)는 RC 지연의 제7 부분을 구성하는 저항을 제공할 수 있다.

다양한 실시예에서, 제1, 제2, 제4, 제5, 제6 및 제7 부분은 제3 부분보다 상당히 더 클 수 있으며, 따라서 RC 지연 셀(600)의 RC 지연은 폴리실리콘 저항기(1023 및 1027) 및 콘택트(1030, 1040, 1032 및 1042)의 저항에 의해 좌우될 수 있다. 게다가, 폴리실리콘 저항기(1023 및 1027) 및 콘택트(1030, 1040, 1032 및 1042)의 저항은 그 각자의 치수에 따라 달라질 수 있다. 예를 들어, 도 6, 도 10 및 도 11에서, 콘택트(1030)와 콘택트(1040) 사이의 폴리실리콘 저항기(1023)(게이트 피처(620))의 부분은 (Y 방향을 따른) 길이 L1, (X 방향을 따른) 폭 W1, 및 (Z 방향을 따른) 높이 H1을 갖고; 콘택트(1032)와 콘택트(1042) 사이의 폴리실리콘 저항기(1027)(게이트 피처(622))의 부분은 (Y 방향을 따른) 길이 L2, (X 방향을 따른) 폭 W2, 및 (Z 방향을 따른) 높이 H2를 갖는다. RC 지연의 제1 부분은 L1, W1 및 H1의 값에 따라 달라질 수 있고, RC 지연의 제2 부분은 L2, W2 및 H2의 값에 따라 달라질 수 있다. 유사하게, RC 지연의 제4, 제5, 제6 및 제7 부분은, 제각기, 콘택트(1030, 1040, 1032 및 1042)의 치수에 따라 달라질 수 있다. 게다가, 폴리실리콘 저항기(1023 및 1027) 및 콘택트(1030, 1040, 1032 및 1042)의 저항은 그 각자의 전도 특성에 따라 달라질 수 있다. 예를 들어, RC 지연의 제1 부분은 폴리실리콘 저항기(1023)의 전도도에 따라 달라질 수 있으며, 이 전도도는 폴리실리콘 저항기(1023)를 상이한 농도로 도핑하는 것 또는 폴리실리콘 저항기(1023)의 재료를 변경하는 것에 의해 조정될 수 있다. 다른 예에서, RC 지연의 제4, 제5, 제6 및 제7 부분은, 제각기, 콘택트(1030, 1040, 1032 및 1042)의 전도도에 따라 달라질 수 있으며, 이 전도도는 콘택트(1030, 1040, 1032 및 1042)의 재료를 변경하는 것에 의해 조정될 수 있다.

도 7을 참조하면, 다양한 실시예에 따른, 또 다른 RC 지연 셀(700)의 레이아웃이 묘사된다. RC 지연 셀(700)의 레이아웃은 다양한 피처를 포함하고, 그 각각은 하나 이상의 물리적 디바이스 피처를 만들기 위한 하나 이상의 패터닝 프로세스(예를 들면, 포토리소그래피 프로세스)에 대응한다. 물리적 디바이스 피처들 중 일부는 도 12의 단면도에 도시되어 있으며, 여기서 예시적인 디바이스(1200)는 (예를 들면, FinFET 기술을 채택하는 것에 의해) 도 7의 레이아웃에 기초하여 제조된다. 도 12의 단면도는 도 7에 표시된 바와 같은 A-A 방향을 따라 절단된 것이다. 이후부터, 도 7의 RC 지연 셀(700)의 레이아웃이 때때로 도 12와 함께 논의될 수 있다.

예를 들어, 레이아웃은 RC 지연 셀(700)의 경계(이후부터, 셀 경계(701))를 규정하는 피처(701)를 포함한다. 셀 경계(701)는, 위에서 설명된 바와 같이, 셀 높이 A의 2배 또는 셀 높이 B의 2배와 동일할 수 있는, (Y 방향을 따른) 셀 높이를 가질 수 있다. 셀 경계(701)는 기판(1201) 위의 영역에 대응할 수 있다. 셀 경계(701) 위에, 레이아웃(700)은, Y 방향을 따라 서로 분리된, 활성 피처(702, 704 및 706)를 포함한다. 활성 피처(702)는 도 12에서의 제1 전도 유형(예를 들면, p형)을 갖는 제1 활성 영역(1202)(이후부터, 활성 영역(1202))을 규정하도록 구성될 수 있다. 활성 피처(704)는 도 12에서의 제2 전도 유형(예를 들면, n형)을 갖는 제2 활성 영역(1204)(이후부터, 활성 영역(1204))을 규정하도록 구성될 수 있다. 활성 피처(706)는 도 12에서의 제1 전도 유형(예를 들면, p형)을 갖는 제3 활성 영역(1206)(이후부터, 활성 영역(1206))을 규정하도록 구성될 수 있다. 활성 피처(702 내지 706)(및 대응하는 활성 영역(1202 내지 1206))가, 예를 들면, 격리 영역(도시되지 않음)에 의해 서로 분리되게 형성되지만, 본 개시의 범위 내에 있으면서, 그러한 3개의 피처/영역이 서로 인접하게 형성될 수 있음이 이해되어야 한다.

다양한 실시예에서, 활성 영역(1202 및 1204)은 하나 이상의 채널 구조체의 풋프린트를 규정할 수 있다. RC 지연 셀(700)의 채널 구조체는 소스/드레인 구조체를 포함하지 않을 수 있으며, 따라서 채널 구조체는 전류를 전도하도록 구성되지 않을 수 있다. RC 지연 셀(700)의 이러한 채널 구조체는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 소스/드레인 구조체를 형성하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 채널 구조체와 동시에 형성될 수 있다. 이러한 채널 구조체는 각각 기판(1201)으로부터 돌출된 핀 구조체로서 형성될 수 있지만, 다양한 다른 구조체(예를 들면, 서로 수직으로 분리된 일단의 나노구조체)가 가능할 수 있다. 예를 들어, 도 12에서, 다수의 핀 구조체(1202-1 및 1202-2)가 제1 활성 영역(1202) 위에 형성되고, 다수의 핀 구조체(1204-1 및 1204-2)가 제2 활성 영역(1204) 위에 형성되며, 다수의 핀 구조체(1206-1 및 1206-2)가 제3 활성 영역(1206) 위에 형성된다. 이웃하는 핀 구조체는 하나 이상의 격리 영역(예를 들면, 얕은 트렌치 격리부(STi))(1203)에 의해 서로 분리(예를 들면, 전기적으로 격리)될 수 있다. 2개의 핀 구조체가 활성 영역 각각 위에 도시되어 있지만, 임의의 수의 핀 구조체가 활성 영역 각각에 형성될 수 있음이 이해되어야 한다. 일부 실시예에서, 활성 영역(1204) 위에 형성된 핀 구조체의 개수는 활성 영역(1202 및 1206) 중 어느 하나에 형성된 핀 구조체의 개수의 2배일 수 있다.

도 7을 (도 12와 함께) 또다시 참조하면, 활성 피처(702) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(712)를 포함한다. 벌크 콘택트는 제1 활성 영역(1202)을, 상호연결 피처(707)에 기초하여 형성될 수 있는, 상호연결 구조체(1207)에 전기적으로 연결시키도록 구성된다. (활성 피처(704)와 대향하는) 활성 피처(702)에 인접하여, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(710)를 포함한다. 벌크 콘택트는 기판(1201)을, 상호연결 피처(705)에 기초하여 형성될 수 있는, 상호연결 구조체(1205)에 전기적으로 연결시키도록 구성된다. 활성 피처(704) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(714 및 716)를 포함한다. 벌크 콘택트는 제2 활성 영역(1204)을, 상호연결 피처(713 및 715)에, 제각기, 기초하여 형성될 수 있는, 상호연결 구조체(1213 및 1215)에 전기적으로 연결시키도록 구성된다. 활성 피처(706) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(718)를 포함한다. 벌크 콘택트는 제3 활성 영역(1206)을, 상호연결 피처(709)에 기초하여 형성될 수 있는, 상호연결 구조체(1209)에 전기적으로 연결시키도록 구성된다. (활성 피처(704)와 대향하는) 활성 피처(706)에 인접하여, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(720)를 포함한다. 벌크 콘택트는 기판(1201)을, 상호연결 피처(711)에 기초하여 형성될 수 있는, 상호연결 구조체(1211)에 전기적으로 연결시키도록 구성된다. 제2 활성 영역(1024)이 n형 도펀트를 포함하고 제1 및 제3 활성 영역(1202 및 1206)이 p형 도펀트를 포함하는 예에서, 상호연결 구조체(1213 및 1215)는 제1 전원(VDD)을 제공하도록 구성된 제1 전력 레일을 포함하거나 이에 결합될 수 있고, 상호연결 구조체(1205, 1207, 1209 및 1211)는 제2 전원(VSS)(또는 접지)을 제공하도록 구성된 제2 전력 레일을 포함하거나 이에 결합될 수 있다.

다양한 실시예에서, RC 지연 셀(700)의 레이아웃은 Y 방향을 따라 연장되고 활성 피처(702 내지 706) 각각의 일 부분 위를 가로지르는 게이트 피처(730)를 포함한다. 게이트 피처(730)는, 도 12에 도시된 바와 같이, 활성 영역(1202 내지 1206)에, 제각기, 형성된 채널 구조체 위에 더미 게이트 구조체(1230)를 규정하도록 구성될 수 있다. 일부 실시예에서, 더미 게이트 구조체(1230)는 핀 구조체(1202-1과 1202-2, 1204-1과 1204-2, 및 1206-1과 1206-2)(의 일 부분)를 오버레이하는 더미 게이트 유전체(1231) 및 더미 게이트 유전체(1231)를 오버레이하는 더미 게이트(1233)를 포함한다. RC 지연 셀(700)의 더미 게이트 구조체(1230)는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 더미 게이트 구조체를 대체하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 더미 게이트 구조체와 동시에 형성될 수 있다.

다양한 실시예에서, 더미 게이트(1233)는, 폴리실리콘 저항기(이후부터, 폴리실리콘 저항기(1233))를 형성할 수 있는, 폴리실리콘을 포함한다. 더미 게이트(1233)는 도핑되지 않거나 도핑된 폴리실리콘을 포함할 수 있고, 더미 게이트 유전체(1231)는 하이-k 유전체 재료 층을 포함할 수 있다. 더미 게이트(1233)는 대안적으로 또는 추가적으로 비정질 실리콘을 포함할 수 있다. 하이-k 더미 게이트 유전체(1231)는 약 3.9인 열 실리콘 산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 일 예에서, 하이-k 더미 게이트 유전체(1231)는 하프늄 산화물(HfO)을 포함한다. 다양한 예에서, 하이-k 더미 게이트 유전체(1231)는 금속 산화물, 금속 질화물, 또는 이들의 조합을 포함한다. 도 7 및 도 12의 예시된 실시예에서, 폴리실리콘 저항기(1233)가 하나 이상의 활성 영역(예를 들면, 1202, 1204, 1206) 위에 형성되지만, 본 개시의 범위 내에 있으면서, 폴리실리콘 저항기(1233)가 기판의 비활성 영역 위에 형성될 수 있음이 이해되어야 한다. 예를 들어, 폴리실리콘 저항기(1233)는 기판(1201)의 격리 영역(예를 들면, 얕은 트렌치 격리부(STI))에 형성될 수 있다.

다양한 실시예에서, RC 지연 셀(700)의 레이아웃은, 도 12에 도시된 바와 같이, 콘택트(1240 및 1250)를 규정하는 데 사용될 수 있는, 게이트 피처(730)의 단부에 배치된, 콘택트 피처(740 및 750)를 포함한다. 콘택트(1240 및 1250)는 폴리실리콘 저항기(1233)를, 상호연결 피처(745 및 755)에 의해 제각기 규정될 수 있는, 상호연결 구조체(1245 및 1255)에 전기적으로 연결시키도록 구성될 수 있다. 상호연결 구조체(1245 및 1255)는, 제각기, RC 지연 셀(700)이 다른 셀에 전기적으로 결합할 수 있게 하는 입출력 포트로서 기능할 수 있다. 이에 따라, 폴리실리콘 저항기(1233)는 RC 지연 셀(700)의 RC 지연의 제1 부분을 구성하는 저항을 제공할 수 있고; 폴리실리콘 저항기(1233), 더미 게이트 유전체(1231) 및 기판(1201)(활성 영역(1202 내지 1206)을 포함함)은 집합적으로 RC 지연의 제2 부분을 구성하는 커패시턴스를 제공할 수 있으며; 콘택트(1240)는 RC 지연의 제3 부분을 구성하는 저항을 제공할 수 있고; 콘택트(1250)는 RC 지연의 제4 부분을 구성하는 저항을 제공할 수 있다.

다양한 실시예에서, 제1, 제3 및 제4 부분은 제2 부분보다 상당히 더 클 수 있으며, 따라서 RC 지연 셀(700)의 RC 지연은 폴리실리콘 저항기(1233) 및 콘택트(1240 및 1250)의 저항에 의해 좌우될 수 있다. 게다가, 폴리실리콘 저항기(1233) 및 콘택트(1240 및 1250)의 저항은 그 각자의 치수에 따라 달라질 수 있다. 예를 들어, 도 7 및 도 12에서, 콘택트(1240)와 콘택트(1250) 사이의 폴리실리콘 저항기(1233)(게이트 피처(730))의 부분은 (Y 방향을 따른) 길이 L, (X 방향을 따른) 폭 W, 및 (Z 방향을 따른) 높이 H를 갖는다. RC 지연의 제1 부분은 L, W 및 H의 값에 따라 달라질 수 있다. 유사하게, RC 지연의 제2 부분 및 제3 부분은, 제각기, 콘택트(1240 및 1250)의 치수에 따라 달라질 수 있다. 게다가, 폴리실리콘 저항기(1233) 및 콘택트(1240 및 1250)의 저항은 그 각자의 전도 특성에 따라 달라질 수 있다. 예를 들어, RC 지연의 제1 부분은 폴리실리콘 저항기(1233)의 전도도에 따라 달라질 수 있으며, 이 전도도는 폴리실리콘 저항기(1233)를 상이한 농도로 도핑하는 것 또는 폴리실리콘 저항기(1233)의 재료를 변경하는 것에 의해 조정될 수 있다. 다른 예에서, RC 지연의 제2 부분 및 제3 부분은, 제각기, 콘택트(1240 및 1250)의 전도도에 따라 달라질 수 있으며, 이 전도도는 콘택트(1240 및 1250)의 재료를 변경하는 것에 의해 조정될 수 있다.

도 8을 참조하면, 다양한 실시예에 따른, 또 다른 RC 지연 셀(800)의 레이아웃이 묘사된다. RC 지연 셀(800)의 레이아웃은 다양한 피처를 포함하고, 그 각각은 하나 이상의 물리적 디바이스 피처를 만들기 위한 하나 이상의 패터닝 프로세스(예를 들면, 포토리소그래피 프로세스)에 대응한다. 물리적 디바이스 피처들 중 일부는 도 13 및 도 14의 단면도에 도시되어 있으며, 여기서 예시적인 디바이스(1300)는 (예를 들면, FinFET 기술을 채택하는 것에 의해) 도 8의 레이아웃에 기초하여 제조된다. 도 13 및 도 14의 단면도는, 도 8에 표시된 바와 같이, 제각기, A-A 방향과 B-B 방향을 따라 절단된 것이다. 이후부터, 도 8의 RC 지연 셀(800)의 레이아웃이 때때로 도 13 및 도 14와 함께 논의될 수 있다.

예를 들어, 레이아웃은 RC 지연 셀(800)의 경계(이후부터, 셀 경계(801))를 규정하는 피처(801)를 포함한다. 셀 경계(801)는, 위에서 설명된 바와 같이, 셀 높이 A 또는 셀 높이 B와 동일할 수 있는, (Y 방향을 따른) 셀 높이를 가질 수 있다. 셀 경계(801)는 기판(1301) 위의 영역에 대응할 수 있다. 셀 경계(801) 위에, 레이아웃은, Y 방향을 따라 서로 분리된, 활성 피처(802 및 804)를 포함한다. 활성 피처(802)는 도 13 및 도 14에서의 제1 전도 유형(예를 들면, n형)을 갖는 제1 활성 영역(1302)(이후부터, 활성 영역(1302))을 규정하도록 구성될 수 있다. 활성 피처(804)는 도 13 및 도 14에서의 제2 전도 유형(예를 들면, p형)을 갖는 제2 활성 영역(1304)(이후부터, 활성 영역(1304))을 규정하도록 구성될 수 있다. 활성 피처(802 및 804)(및 대응하는 활성 영역(1302 및 1304))가, 예를 들면, 격리 영역(도시되지 않음)에 의해 서로 분리되게 형성되지만, 본 개시의 범위 내에 있으면서, 그러한 2개의 피처/영역이 서로 인접하게 형성될 수 있음이 이해되어야 한다.

다양한 실시예에서, 활성 영역(1302 및 1304)은 하나 이상의 채널 구조체의 풋프린트를 규정할 수 있다. RC 지연 셀(800)의 채널 구조체는 소스/드레인 구조체를 포함하지 않을 수 있으며, 따라서 채널 구조체는 전류를 전도하도록 구성되지 않을 수 있다. RC 지연 셀(800)의 이러한 채널 구조체는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 소스/드레인 구조체를 형성하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 채널 구조체와 동시에 형성될 수 있다. 이러한 채널 구조체는 각각 기판(1301)으로부터 돌출된 핀 구조체로서 형성될 수 있지만, 다양한 다른 구조체(예를 들면, 서로 수직으로 분리된 일단의 나노구조체)가 가능할 수 있다. 예를 들어, 도 13에서, 다수의 핀 구조체(1302-1, 1302-2 및 1302-3)가 제1 활성 영역(1302) 위에 형성되고, 다수의 핀 구조체(1304-1, 1304-2 및 1304-3)가 제2 활성 영역(1304) 위에 형성된다. 이웃하는 핀 구조체는 하나 이상의 격리 영역(예를 들면, 얕은 트렌치 격리부(STi))(1303)에 의해 서로 분리(예를 들면, 전기적으로 격리)될 수 있다. 3개의 핀 구조체가 활성 영역 각각 위에 도시되어 있지만, 임의의 수의 핀 구조체가 활성 영역 각각에 형성될 수 있음이 이해되어야 한다.

도 8을 (도 13 및 도 14와 함께) 또다시 참조하면, 활성 피처(1302) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(1310)를 포함한다. 벌크 콘택트는 제1 활성 영역(1302)을, 상호연결 피처(805)에 기초하여 형성될 수 있는, 상호연결 구조체(1305)에 전기적으로 연결시키도록 구성된다. 활성 피처(1304) 위에, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(812)를 포함한다. 벌크 콘택트는 제2 활성 영역(1304)을, 상호연결 피처(807)에 기초하여 형성될 수 있는, 상호연결 구조체(1307)에 전기적으로 연결시키도록 구성된다. (활성 피처(1302)와 대향하는) 활성 피처(1304)에 인접하여, 레이아웃은 벌크(또는 보디) 콘택트를 규정하도록 구성된 하나 이상의 콘택트 피처(814)를 포함한다. 벌크 콘택트는 기판(1301)을, 상호연결 피처(809)에 기초하여 형성될 수 있는, 상호연결 구조체(1309)에 전기적으로 연결시키도록 구성된다. 제1 활성 영역(1302)이 n형 도펀트를 포함하고 제2 활성 영역(1304)이 p형 도펀트를 포함하는 예에서, 상호연결 구조체(1305)는 제1 전원(VDD)을 제공하도록 구성된 제1 전력 레일을 포함하거나 이에 결합될 수 있고, 상호연결 구조체(1307/1309)는 제2 전원(VSS)(또는 접지)을 제공하도록 구성된 제2 전력 레일을 포함하거나 이에 결합될 수 있다.

다양한 실시예에서, RC 지연 셀(800)의 레이아웃은, 각각이 Y 방향을 따라 연장되고 활성 피처(1302 및 1304) 각각의 일 부분 위를 가로지르는, 제1 게이트 피처(820) 및 제2 게이트 피처(822)를 포함한다. 게이트 피처(820)는, 도 13에 도시된 바와 같이, 활성 영역(1302 및 1304)에, 제각기, 형성된 채널 구조체 위에 더미 게이트 구조체(1320)를 규정하도록 구성될 수 있다. 유사하게, 게이트 피처(822)는, 도 14에 도시된 바와 같이, 활성 영역(1302 및 1304)에, 제각기, 형성된 채널 구조체의 일부 위에, 더미 게이트 구조체(1320)와 평행하게, 더미 게이트 구조체(1322)를 규정하도록 구성될 수 있다. 일부 실시예에서, 더미 게이트 구조체(1320)는 핀 구조체(1302-1 내지 1302-3 및 1304-1 내지 1304-3)(의 일 부분)를 오버레이하는 더미 게이트 유전체(1321) 및 더미 게이트 유전체(1321)를 오버레이하는 더미 게이트(1323)를 포함하고; 더미 게이트 구조체(1322)는 핀 구조체(1302-1 내지 1302-3 및 1304-1 내지 1304-3)(의 일 부분)를 오버레이하는 더미 게이트 유전체(1325) 및 더미 게이트 유전체(1325)를 오버레이하는 더미 게이트(1327)를 포함한다. RC 지연 셀(800)의 더미 게이트 구조체(1320 및 1322)는 순서 디바이스(414 및 416) 및 조합 논리(405 내지 411)(도 4에 도시됨)를 형성하는 데 사용되지만 특정 프로세스 단계(예를 들면, 트랜지스터-기반 셀을 위한 더미 게이트 구조체를 대체하는 단계) 동안 마스킹되는 트랜지스터-기반 셀의 각자의 더미 게이트 구조체와 동시에 형성될 수 있다.

다양한 실시예에서, 더미 게이트(1323 및 1327)는 각각 폴리실리콘을 포함할 수 있으며, 이 폴리실리콘은 각자의 폴리실리콘 저항기(이후부터 폴리실리콘 저항기(1323) 및 폴리실리콘 저항기(1327))를 형성할 수 있다. 더미 게이트(1323 및 1327)는 도핑되지 않거나 도핑된 폴리실리콘을 포함할 수 있고, 더미 게이트 유전체(1321 및 1325)는 하이-k 유전체 재료 층을 포함할 수 있다. 더미 게이트(1323 및 1327)는 대안적으로 또는 추가적으로 비정질 실리콘을 포함할 수 있다. 하이-k 더미 게이트 유전체(1321 및 1325)는 약 3.9인 열 실리콘 산화물의 유전 상수보다 높은 유전 상수를 갖는 유전체 재료를 포함할 수 있다. 일 예에서, 하이-k 더미 게이트 유전체(1321 및 1325)는 하프늄 산화물(HfO)을 포함한다. 다양한 예에서, 하이-k 더미 게이트 유전체(1321 및 1325)는 금속 산화물, 금속 질화물, 또는 이들의 조합을 포함한다. 도 8, 도 13 및 도 14의 예시된 실시예에서, 폴리실리콘 저항기(1323 및 1327)가 각각 하나 이상의 활성 영역(예를 들면, 1302, 1304) 위에 형성되지만, 본 개시의 범위 내에 있으면서, 폴리실리콘 저항기(1323 및 1327)가 각각 기판의 비활성 영역 위에 형성될 수 있음이 이해되어야 한다. 예를 들어, 폴리실리콘 저항기(1323 및 1327)는 각각 기판(1301)의 격리 영역(예를 들면, 얕은 트렌치 격리부(STI))에 형성될 수 있다.

다양한 실시예에서, RC 지연 셀(800)의 레이아웃은, 도 13에 도시된 바와 같이, 콘택트(1330 및 1340)를 규정하는 데 사용될 수 있는, 게이트 피처(820)의 단부에 배치된, 콘택트 피처(830 및 840)를 포함하고; RC 지연 셀(800)의 레이아웃은, 도 14에 도시된 바와 같이, 콘택트(1332 및 1342)를 규정하는 데 사용될 수 있는, 게이트 피처(822)의 단부에 배치된, 콘택트 피처(832 및 842)를 포함한다. 콘택트(1330 및 1340)는 폴리실리콘 저항기(1323)를, 상호연결 피처(835 및 845)에 의해 제각기 규정될 수 있는, 상호연결 구조체(1335 및 1345)에 전기적으로 연결시키도록 구성될 수 있고; 콘택트(1332 및 1342)는 폴리실리콘 저항기(1327)를 동일한 상호연결 구조체(1335 및 1345)에 전기적으로 연결시키도록 구성될 수 있다. 상호연결 구조체(1335 및 1337)는, 제각기, RC 지연 셀(800)이 다른 셀에 전기적으로 결합할 수 있게 하는 입출력 포트로서 기능할 수 있다. 이에 따라, 병렬로 연결된 폴리실리콘 저항기(1323 및 1327)는 집합적으로 RC 지연 셀(800)의 RC 지연의 제1 부분을 구성하는 등가 저항(예를 들면, 폴리실리콘 저항기(1323 및 1327)의 저항의 절반)을 제공할 수 있다. 폴리실리콘 저항기(1323 및 1327), 더미 게이트 유전체(1321 및 1325) 및 기판(1301)(활성 영역(1302 및 1304)을 포함함)은 집합적으로 RC 지연의 제2 부분을 구성하는 커패시턴스를 제공할 수 있고; 콘택트(1330 및 1332) 중 하나는 RC 지연의 제3 부분을 구성하는 저항을 제공할 수 있으며; 콘택트(1340 및 1342) 중 하나는 RC 지연의 제4 부분을 구성하는 저항을 제공할 수 있다.

다양한 실시예에서, 제1, 제3 및 제4 부분은 제2 부분보다 상당히 더 클 수 있으며, 따라서 RC 지연 셀(800)의 RC 지연은 폴리실리콘 저항기(1323 및 1327) 및 콘택트(1330, 1340, 1332, 및 1342)의 저항에 의해 좌우될 수 있다. 게다가, 폴리실리콘 저항기(1323 및 1327) 및 콘택트(1330, 1340, 1332 및 1342)의 저항은 그 각자의 치수에 따라 달라질 수 있다. 예를 들어, 도 8, 도 13 및 도 14에서, 콘택트(1330)와 콘택트(1340) 사이의 폴리실리콘 저항기(1323)(게이트 피처(820))의 부분은 (Y 방향을 따른) 길이 L1, (X 방향을 따른) 폭 W1, 및 (Z 방향을 따른) 높이 H1을 갖고; 콘택트(1332)와 콘택트(1342) 사이의 폴리실리콘 저항기(1327)(게이트 피처(822))의 부분은 (Y 방향을 따른) 길이 L2, (X 방향을 따른) 폭 W2, 및 (Z 방향을 따른) 높이 H2를 갖는다. RC 지연의 제1 부분은 L1, W1 및 H1의 값에 따라 달라질 수 있고, RC 지연의 제2 부분은 L2, W2 및 H2의 값에 따라 달라질 수 있다. 유사하게, RC 지연의 제3 및 제4 부분은, 제각기, 콘택트(1330, 1340, 1332 및 1342)의 치수에 따라 달라질 수 있다. 게다가, 폴리실리콘 저항기(1323 및 1327) 및 콘택트(1330, 1340, 1332 및 1342)의 저항은 그 각자의 전도 특성에 따라 달라질 수 있다. 예를 들어, RC 지연의 제1 부분은 폴리실리콘 저항기(1323)의 전도도에 따라 달라질 수 있으며, 이 전도도는 폴리실리콘 저항기(1323)를 상이한 농도로 도핑하는 것 또는 폴리실리콘 저항기(1323)의 재료를 변경하는 것에 의해 조정될 수 있다. 다른 예에서, RC 지연의 제4, 제5, 제6 및 제7 부분은, 제각기, 콘택트(1330, 1340, 1332 및 1342)의 전도도에 따라 달라질 수 있으며, 이 전도도는 콘택트(1330, 1340, 1332 및 1342)의 재료를 변경하는 것에 의해 조정될 수 있다.

도 15는 본 개시의 다양한 실시예에 따른, 개시된 비-트랜지스터-기반 셀(예를 들면, RC 지연 셀(500 내지 800)) 및 트랜지스터-기반 셀을 동시에 만드는 방법(1500)의 플로차트를 예시한다. 방법(1500)의 적어도 일부 동작은 각각이 핀형 구조로 구성되는 비-트랜지스터-기반 셀 및 트랜지스터-기반 셀을 형성하는 데 사용될 수 있다. 예를 들어, 비-트랜지스터-기반 셀 각각은 (도 9 내지 도 14에 도시된 바와 같이) 하나 이상의 핀 구조체를 포함하는 것으로서 형성될 수 있고, 트랜지스터-기반 셀 각각은 FinFET 디바이스(예를 들면, 하나 이상의 FinFET를 포함함)로서 형성될 수 있다. 그렇지만, 본 개시의 범위 내에 있으면서, 비-트랜지스터-기반 셀과 트랜지스터-기반 셀이 각각, 예를 들어, 평면형 상보성 금속 산화물 반도체(CMOS) 구조체, 게이트 올 어라운드(GAA) 트랜지스터 구조체와 같은 다양한 다른 구조체 중 임의의 것으로 구성될 수 있음이 이해되어야 한다.

방법(1500)이 단지 예일 뿐이며, 본 개시를 제한하는 것으로 의도되지 않는다는 점에 유의한다. 따라서, 방법(1500) 이전에, 그 동안에 및/또는 그 이후에 추가 동작이 제공될 수 있고, 일부 다른 동작이 본 명세서에서 단지 간략하게 설명될 수 있음이 이해되어야 한다. 방법(1500)의 일부 동작은 도 10 내지 도 14에 도시된 단면도와 연관될 수 있으며, 따라서 방법(1500)에 대한 이하의 논의는 도 10 내지 도 14의 하나 이상의 컴포넌트를 참조할 수 있다.

간략한 개요에서, 방법(1500)은 반도체 기판을 제공하는 동작(1502)으로 시작된다. 방법(1500)은 다수의 핀 구조체를 형성하는 동작(1504)으로 진행한다. 방법(1500)은 다수의 더미 게이트 구조체를 형성하는 동작(1506)으로 진행한다. 방법(1500)은 비-트랜지스터-기반 셀을 위한 더미 게이트 구조체 중 일부를 도핑하는 동작(1508)으로 선택적으로 진행한다. 방법(1500)은 트랜지스터-기반 셀을 위한 소스/드레인 구조체를 형성하는 동작(1510)으로 진행한다. 방법(1500)은 트랜지스터-기반 셀을 위한 활성 게이트 구조체를 형성하는 동작(1512)으로 진행한다. 방법(1500)은 상호연결 구조체를 형성하는 동작(1514)으로 진행한다.

(도 9 내지 도 14를 또한 참조할 수 있는) 동작(1502)에 대응하여, 반도체 기판(예를 들면, 도 9의 901, 도 10 및 도 11의 1001, 도 12의 1201, 도 13 및 도 14의 1301)은, (예를 들면, p형 또는 n형 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성되는 반도체 재료의 층을 포함한다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 기판은 다수의 구역 또는 영역을 가질 수 있으며, 이들 중 일부는 비-트랜지스터-기반 셀을 형성하도록 구성되고(이후부터, "비-트랜지스터 영역") 이들 중 일부는 트랜지스터-기반 셀을 형성하도록 구성된다(이후부터, "트랜지스터 영역").

(도 9 내지 도 14를 또한 참조할 수 있는) 동작(1504)에 대응하여, 비-트랜지스터 영역 위에, 다수의 핀(예를 들면, 도 9의 902-1 내지 902-3 및 904-1 내지 904-3, 1002-1 내지 1002-3, 도 11의 1004-1 내지 1004-3, 도 12의 1202-1과 1202-2, 1204-1과 1204-2 및 1206-1과 1206-2, 도 13 및 도 14의 1302-1 내지 1302-3 및 1304-1 내지 1304-3)이 형성될 수 있다. 동시에, 트랜지스터 영역 위에, 다수의 핀(도시되지 않음)이 형성될 수 있다. 핀은, 예를 들어, 포토리소그래피 및 에칭 기술을 사용하여 기판을 패터닝하는 것에 의해 형성될 수 있다. 예를 들어, 패드 산화물 층 및 위에 놓인 패드 질화물 층과 같은, 마스크 층이 기판 위에 형성된다. 패드 산화물 층은, 예를 들어, 열 산화 프로세스를 사용하여 형성된 실리콘 산화물을 포함하는 박막일 수 있다. 패드 산화물 층은 기판과 위에 놓인 패드 질화물 층 사이의 접착 층으로서 작용할 수 있다. 일부 실시예에서, 패드 질화물 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 등, 또는 이들의 조합으로 형성된다. 패드 질화물 층은, 예를 들어, 저압 화학적 기상 퇴적(LPCVD) 또는 플라스마 강화 화학적 기상 퇴적(PECVD)을 사용하여 형성될 수 있다.

(도 9 내지 도 14를 또한 참조할 수 있는) 동작(1506)에 대응하여, 더미 게이트 구조체(예를 들면, 도 9의 920, 도 10의 1020, 도 11의 1022, 도 12의 1230, 도 13의 1320 및 도 14의 1322) 중 일부는 비-트랜지스터 영역에서 핀 위에 형성될 수 있다. 동시에, 더미 게이트(도시되지 않음) 중 일부는 트랜지스터 영역에서 핀 위에 형성될 수 있다. 더미 게이트 구조체는 각각 더미 게이트 유전체 및 더미 게이트를 포함할 수 있다. 더미 게이트 구조체를 형성하기 위해, 유전체 층이 핀 상에 형성된다. 유전체 층은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 다중 층 등일 수 있고, 퇴적되거나 열적으로 성장될 수 있다. 유전체 층 위에 게이트 층이 형성되고, 게이트 층 위에 마스크 층이 형성된다. 게이트 층은 유전체 층 위에 퇴적되고 이어서, 예컨대, CMP에 의해, 평탄화될 수 있다. 게이트 층 위에 마스크 층이 퇴적될 수 있다. 본 개시의 다양한 실시예에서, 게이트 층은, 예를 들어, 폴리실리콘으로 형성될 수 있지만, 다른 재료가 또한 사용될 수 있다. 마스크 층은, 예를 들어, 실리콘 질화물 등으로 형성될 수 있다. 층(예를 들면, 유전체 층, 게이트 층 및 마스크 층)이 형성된 후에, 마스크를 패터닝하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 마스크 층이 패터닝될 수 있다. 마스크의 패턴이 이어서 허용 가능한 에칭 기술에 의해 게이트 층 및 유전체 층으로 전사되어, 제각기, 더미 게이트 및 아래에 놓인 더미 게이트 유전체를 형성할 수 있다.

(도 9 내지 도 14를 또한 참조할 수 있는) 선택적인 동작(1508)에 대응하여, 도핑 종(doping species)이 (저항기로서 기능하는) 더미 게이트 구조체 내로 도입되어 그의 저항을 사실상 변경하도록, 이온 주입 프로세스가 비-트랜지스터 영역에서의 더미 게이트 구조체에 적용된다. 이온 주입 프로세스(또는 확산)는 저항기 내로 도입될, 붕소(B)와 같은, p형 도핑 종을 사용한다. 대안적으로, 붕소 이플루오르화물(boron-difluoride)(BF2)과 같은, 다른 붕소 함유 도핑 종이 이용된다. 이온 주입 프로세스에서, 도핑 종이 저항기에서 위에서 아래로 균일하게 분포되도록, 도핑 에너지가 저항기의 두께에 따라 조절된다. 대안적으로, 도핑 종이 저항기의 일 부분 내로 분포되도록, 도핑 에너지가 조정된다. 후속 어닐링 프로세스 이후에, 도핑 종이 저항기에 균일하게 분포될 수 있다. 저항기의 최종 저항률 또는 저항이 설계된 영역 내에 있도록, 도핑 도스(doping dose)가 저항기의 두께 및 저항기의 설계된 저항률 또는 저항에 따라 튜닝된다. 일 실시예에서, 저항기의 도핑 농도는 약 5 x10¹⁸/cm³ 미만이다. 저항기의 두께가 약 1 마이크로미터 이하일 때, 도핑 도스는 약 1x 10¹⁴/cm² 미만이다.

선택적 동작(1510)에 대응하여, 소스/드레인 구조체가 트랜지스터 영역에 형성될 수 있다. 트랜지스터 영역에 소스/드레인 구조체를 형성하는 동안, 비-트랜지스터 영역은 (예를 들면, 마스크 층에 의해) 덮일 수 있다. 소스/드레인 구조체는 트랜지스터 영역에서 더미 게이트 구조체에 인접하게 각각의 핀의 리세스에 형성된다. 일부 실시예에서, 리세스는, 예를 들면, 더미 게이트 구조체를 에칭 마스크로서 사용하는 이방성 에칭 프로세스에 의해 형성되지만, 임의의 다른 적절한 에칭 프로세스가 또한 사용될 수 있다. 소스/드레인 구조체는, 금속 유기 CVD(MOCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE), 기상 에피택시(VPE), 선택적 에피택셜 성장(SEG) 등 또는 이들의 조합과 같은 적절한 방법을 사용하여, 리세스에 반도체 재료를 에피택셜적으로 성장시키는 것에 의해 형성된다.

선택적 동작(1512)에 대응하여, 트랜지스터 영역에서의 더미 게이트 구조체는 각각 활성 게이트 구조체로 대체될 수 있다. 트랜지스터 영역에 활성 게이트 구조체를 형성하는 동안, 비-트랜지스터 영역은 (예를 들면, 마스크 층에 의해) 덮일 수 있다. 활성 게이트 구조체는 게이트 유전체 층, 금속 게이트 층 및 하나 이상의 다른 층을 포함할 수 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물 또는 이들의 다중 층을 포함한다. 예시적인 실시예에서, 게이트 유전체 층은 하이-k 유전체 재료를 포함하고, 이러한 실시예에서, 게이트 유전체 층은 약 7.0 초과의 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층의 형성 방법은 분자 빔 퇴적(MBD), 원자 층 퇴적(ALD), PECVD 등을 포함할 수 있다. 금속 게이트 층은 게이트 유전체 층 위에 형성된다. 일부 실시예에서, 금속 게이트 층은 P형 일함수 층, N형 일함수 층, 이들의 다중 층, 또는 이들의 조합일 수 있다. 따라서, 금속 게이트 층은 때때로 일함수 층이라고 지칭된다. 본 명세서에서의 논의에서, 일함수 층은 일함수 금속이라고도 지칭될 수 있다. P형 디바이스에 대한 게이트 구조체에 포함될 수 있는 예시적인 P형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, M0Si2, TaSi2, NiSi2, WN, 다른 적절한 P형 일함수 재료, 또는 이들의 조합을 포함한다. N형 디바이스에 대한 게이트 구조체에 포함될 수 있는 예시적인 N형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 N형 일함수 재료, 또는 이들의 조합을 포함한다.

(도 9 내지 도 14를 또한 참조할 수 있는) 선택적인 동작(1514)에 대응하여, 다수의 상호연결 구조체가 트랜지스터 영역 및 비-트랜지스터 영역에 형성될 수 있다. 예를 들어, 상호연결 구조체들 중 일부는 비-트랜지스터 영역에서의 비-트랜지스터-기반 셀을 위한 콘택트(도 9의 903 및 940, 도 10 및 도 11의 1010, 1012, 1014, 1030, 1032 및 1042, 도 12의 1240 및 1250, 도 13 및 도 14의 1330, 1332, 1340 및 1342)로서 형성될 수 있다. 동시에, 상호연결 구조체들 중 일부는 트랜지스터 영역에서의 트랜지스터-기반 셀을 위한 콘택트(도시되지 않음)로서 형성될 수 있다. 상호연결 구조체는 전도성 재료를 포함할 수 있다. 전도성 재료는, 예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W) 또는 이들의 조합과 같은 금속 재료를 포함할 수 있다.

본 개시의 일 양태에서, 집적 회로 설계 구현 시스템이 개시된다. 이 시스템은 복수의 제1 비-트랜지스터-기반 셀을 포함하는 제1 셀 라이브러리 - 복수의 제1 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 - 를 포함한다. 이 시스템은 회로 설계의 거동 서술(behavioral description)을 수신하고 합성하며, 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하도록 구성된 합성 툴을 포함한다. 이 시스템은 논리 게이트-레벨 회로 서술로부터 레이아웃을 생성하도록 구성된 배치 및 배선 툴을 포함한다. 이 시스템은 레이아웃의 타이밍 경로를 따라 타이밍 위반을 검출하고, 타이밍 위반의 값을 결정하며, 이 결정에 기초하여, 배치 및 배선 툴이 복수의 제1 비-트랜지스터-기반 셀 중 하나 이상을 타이밍 경로에 삽입함으로써 레이아웃을 업데이트하게 하기 위해 제1 셀 라이브러리에 액세스하도록 구성된 타이밍 분석 툴을 포함한다. 이 시스템은 업데이트된 레이아웃을 제조 툴에 출력하도록 구성된 출력 툴을 포함한다.

본 개시의 다른 양태에서, 집적 회로 설계를 제공하기 위한 방법이 개시된다. 이 방법은 집적 회로 설계의 거동 서술을 수신하고 합성하는 단계를 포함한다. 이 방법은, 합성된 거동 서술에 기초하여, 복수의 트랜지스터-기반 셀을 배치하고 배선함으로써 레이아웃을 생성하는 단계를 포함한다. 이 방법은 복수의 비-트랜지스터-기반 셀을 포함하는 셀 라이브러리에 선택적으로 액세스하는 단계 - 복수의 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 - 를 포함한다. 이 방법은 복수의 비-트랜지스터-기반 셀 중 하나 이상을 삽입함으로써 레이아웃을 업데이트하는 단계를 포함한다.

본 개시의 또 다른 양태에서, 집적 회로 설계를 제공하기 위한 프로세싱 시스템 프로그램 제품이 개시된다. 프로세싱 시스템 프로그램 제품은 프로세싱 시스템 프로그램이 구현되어 있는 비일시적 프로세싱 시스템 판독가능 매체를 갖는다. 프로세싱 시스템 프로그램은 집적 회로 설계의 거동 서술을 수신하고 합성하기 위한 프로세싱 시스템 프로그램 코드를 포함한다. 프로세싱 시스템 프로그램은 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하기 위한 프로세싱 시스템 프로그램을 포함한다. 프로세싱 시스템 프로그램은 레이아웃을 생성하기 위해 복수의 트랜지스터-기반 셀을 배치하고 배선하기 위한 프로세싱 시스템 프로그램 코드를 포함한다. 프로세싱 시스템 프로그램은 레이아웃의 타이밍 경로를 따라 타이밍 위반의 존재를 검출하기 위한 프로세싱 시스템 프로그램 코드를 포함한다. 프로세싱 시스템 프로그램은 타이밍 위반의 유형 및 값을 결정하기 위한 프로세싱 시스템 프로그램 코드를 포함한다. 프로세싱 시스템 프로그램은 복수의 비-트랜지스터-기반 셀을 포함하는 셀 라이브러리에 액세스하기 위한 프로세싱 시스템 프로그램 코드 - 복수의 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 - 를 포함한다. 프로세싱 시스템 프로그램은 복수의 비-트랜지스터-기반 셀 중 하나 이상을 타이밍 경로에 삽입함으로써 레이아웃을 업데이트하기 위한 프로세싱 시스템 프로그램 코드를 포함한다. 프로세싱 시스템 프로그램은 업데이트된 레이아웃을 제조 툴에 출력하기 위한 프로세싱 시스템 프로그램 코드를 포함한다.

전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.

실시예들

실시예 1. 집적 회로 설계 구현 시스템에 있어서,

복수의 제1 비-트랜지스터-기반 셀들을 포함하는 제1 셀 라이브러리 - 상기 복수의 제1 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ;

합성 툴(synthesis tool)로서,

회로 설계의 거동 서술(behavioral description)을 수신하고 합성하도록; 그리고

상기 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하도록 구성된, 상기 합성 툴;

상기 논리 게이트-레벨 회로 서술로부터 레이아웃을 생성하도록 구성된 배치 및 배선 툴(place and route tool);

타이밍 분석 툴로서,

상기 레이아웃의 타이밍 경로를 따라 타이밍 위반(timing violation)을 검출하도록;

상기 타이밍 위반의 값을 결정하도록; 그리고

상기 결정에 기초하여, 상기 배치 및 배선 툴이 상기 복수의 제1 비-트랜지스터-기반 셀들 중 하나 이상을 상기 타이밍 경로에 삽입함으로써 상기 레이아웃을 업데이트하게 하기 위해 상기 제1 셀 라이브러리에 액세스하도록 구성된, 상기 타이밍 분석 툴; 및

상기 업데이트된 레이아웃을 제조 툴에 출력하도록 구성된 출력 툴

을 포함하는, 집적 회로 설계 구현 시스템.

실시예 2. 실시예 1에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 위반에 대응하는 지연 값이 미리 정의된 조건을 충족시킨다고 결정한 것에 응답하여 상기 제1 셀 라이브러리에 액세스하도록 구성되는 것인, 집적 회로 설계 구현 시스템.

실시예 3. 실시예 2에 있어서, 상기 미리 정의된 조건은 약 10 피코초 미만의 범위를 포함하는 것인, 집적 회로 설계 구현 시스템.

실시예 4. 실시예 1에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 위반의 유형이 홀드 타임 위반이라고 결정한 것에 응답하여 상기 제1 셀 라이브러리에 액세스하도록 구성되는 것인, 집적 회로 설계 구현 시스템.

실시예 5. 실시예 1에 있어서, 복수의 제2 비-트랜지스터-기반 셀들을 포함하는 제2 셀 라이브러리 - 상기 제2 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 -

를 더 포함하고, 상기 복수의 제1 비-트랜지스터-기반 셀들은 제1 셀 높이를 가지며 상기 복수의 제2 비-트랜지스터-기반 셀들은 상이한 제2 셀 높이를 갖는 것인, 집적 회로 설계 구현 시스템.

실시예 6. 실시예 5에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 경로를 따르는 셀들의 셀 높이에 기초하여 상기 제1 셀 라이브러리에 액세스할지 또는 상기 제2 셀 라이브러리에 액세스할지의 여부를 결정하도록 구성되는 것인, 집적 회로 설계 구현 시스템.

실시예 7. 실시예 1에 있어서, 상기 배치 및 배선 툴은, 상기 타이밍 분석 툴이 상기 레이아웃에 어떤 타이밍 위반도 존재하지 않음을 검출할 때까지 상기 레이아웃을 반복적으로 업데이트하도록 구성되는 것인, 집적 회로 설계 구현 시스템.

실시예 8. 실시예 1에 있어서, 복수의 트랜지스터-기반 셀들을 포함하는 제3 셀 라이브러리 - 상기 복수의 트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 -

를 더 포함하는, 집적 회로 설계 구현 시스템.

실시예 9. 실시예 8에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 위반의 값이 미리 정의된 문턱치 이상이라고 결정한 것에 응답하여 상기 제3 셀 라이브러리에 액세스하여, 상기 배치 및 배선 툴이 상기 복수의 트랜지스터-기반 셀들 중 하나 이상을 상기 타이밍 경로에 삽입함으로써 상기 레이아웃을 업데이트하게 하도록 구성되고, 상기 미리 정의된 문턱치는 약 10 피코초인 것인, 집적 회로 설계 구현 시스템.

실시예 10. 실시예 1에 있어서, 상기 배치 및 배선 툴은, 데이터를 캡처하도록 구성된 상기 타이밍 경로를 따르는 셀의 입력에 상기 하나 이상의 제1 비-트랜지스터-기반 셀을 삽입하도록 구성되는 것인, 집적 회로 설계 구현 시스템.

실시예 11. 실시예 1에 있어서, 상기 복수의 제1 비-트랜지스터-기반 셀들 각각은 적어도 하나의 폴리실리콘 저항기를 포함하고, 상기 각자의 지연 값은, 상기 적어도 하나의 폴리실리콘 저항기의 저항 값 및 반도체 기판과 상기 적어도 하나의 폴리실리콘 저항기 사이에 유도된 커패시터의 커패시턴스 값과 연관되는 것인, 집적 회로 설계 구현 시스템.

실시예 12. 집적 회로 설계를 제공하기 위한 방법에 있어서,

집적 회로 설계의 거동 서술을 수신하고 합성하는 단계;

상기 합성된 거동 서술에 기초하여, 복수의 트랜지스터-기반 셀들을 배치하고 배선함으로써 레이아웃을 생성하는 단계;

복수의 비-트랜지스터-기반 셀들을 포함하는 셀 라이브러리에 선택적으로 액세스하는 단계 - 상기 복수의 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ; 및

상기 복수의 비-트랜지스터-기반 셀들 중 하나 이상을 삽입함으로써 상기 레이아웃을 업데이트하는 단계

를 포함하는, 집적 회로 설계를 제공하기 위한 방법.

실시예 13. 실시예 12에 있어서,

상기 레이아웃의 타이밍 경로를 따라 타이밍 위반의 존재를 검출하는 단계;

상기 타이밍 위반의 유형 및 상기 타이밍 위반에 대응하는 지연 값이 미리 정의된 조건을 충족시키는 것에 따라 상기 셀 라이브러리에 액세스하기로 결정하는 단계;

상기 하나 이상의 비-트랜지스터-기반 셀의 각자의 지연 값 및 상기 타이밍 위반의 값에 기초하여 상기 하나 이상의 비-트랜지스터-기반 셀을 선택하는 단계; 및

상기 하나 이상의 비-트랜지스터-기반 셀을 상기 타이밍 경로에 삽입하는 단계

를 더 포함하는, 방법.

실시예 14. 실시예 13에 있어서, 상기 미리 정의된 조건은 약 2 피코초 내지 약 10 피코초의 범위를 포함하는 것인, 방법.

실시예 15. 실시예 13에 있어서, 상기 타이밍 위반의 유형은 홀드 타임 위반인 것인, 방법.

실시예 16. 실시예 12에 있어서, 상기 복수의 비-트랜지스터-기반 셀들 각각은 적어도 하나의 폴리실리콘 저항기를 포함하고, 상기 각자의 지연 값은 상기 적어도 하나의 폴리실리콘 저항기의 저항 값 및 반도체 기판과 상기 적어도 하나의 폴리실리콘 저항기 사이에 유도된 커패시터의 커패시턴스 값과 연관되는 것인, 방법.

실시예 17. 실시예 16에 있어서, 상기 적어도 하나의 폴리실리콘 저항기는, 상기 반도체 기판 위에 배치되고 제1 방향에 수직인 제2 방향을 따라 연장되는 하나 이상의 활성 영역을 횡단(traverse)하도록 상기 제1 방향을 따라 연장되고, 상기 하나 이상의 활성 영역 각각은 핀 또는 복수의 나노구조체들을 포함하는 것인, 방법.

실시예 18. 실시예 17에 있어서, 상기 업데이트된 레이아웃을 제조 툴에 출력하는 단계

를 더 포함하는, 방법.

실시예 19. 집적 회로 설계를 제공하기 위한 프로세싱 시스템 프로그램을 갖는 비-일시적 프로세싱 시스템 판독가능 저장 매체에 있어서, 상기 프로세싱 시스템 프로그램은,

집적 회로 설계의 거동 서술을 수신하고 합성하기 위한 프로세싱 시스템 프로그램 코드;

상기 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하기 위한 프로세싱 시스템 프로그램 코드;

레이아웃을 생성하기 위해 복수의 트랜지스터-기반 셀들을 배치하고 배선하기 위한 프로세싱 시스템 프로그램 코드;

상기 레이아웃의 타이밍 경로를 따라 타이밍 위반의 존재를 검출하기 위한 프로세싱 시스템 프로그램 코드;

상기 타이밍 위반의 유형 및 값을 결정하기 위한 프로세싱 시스템 프로그램 코드;

복수의 비-트랜지스터-기반 셀들을 포함하는 셀 라이브러리에 액세스하기 위한 프로세싱 시스템 프로그램 코드 - 상기 복수의 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ;

상기 복수의 비-트랜지스터-기반 셀들 중 하나 이상을 상기 타이밍 경로에 삽입함으로써 상기 레이아웃을 업데이트하기 위한 프로세싱 시스템 프로그램 코드; 및

상기 업데이트된 레이아웃을 제조 툴에 출력하기 위한 프로세싱 시스템 프로그램 코드

를 포함하는 것인, 집적 회로 설계를 제공하기 위한 프로세싱 시스템 프로그램을 갖는 비-일시적 프로세싱 시스템 판독가능 저장 매체.

실시예 20. 실시예 19에 있어서, 상기 복수의 비-트랜지스터-기반 셀들 각각은 적어도 하나의 폴리실리콘 저항기를 포함하고, 상기 각자의 지연 값은 상기 적어도 하나의 폴리실리콘 저항기의 저항 값 및 반도체 기판과 상기 적어도 하나의 폴리실리콘 저항기 사이에 유도된 커패시터의 커패시턴스 값과 연관되는 것인, 비-일시적 프로세싱 시스템 판독가능 저장 매체.

Claims (10)

1. 집적 회로 설계 구현 시스템에 있어서,
   복수의 제1 비-트랜지스터-기반 셀들을 포함하는 제1 셀 라이브러리 - 상기 복수의 제1 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ;
   합성 툴(synthesis tool)로서,
   회로 설계의 거동 서술(behavioral description)을 수신하고 합성하도록; 그리고
   상기 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하도록 구성된, 상기 합성 툴;
   상기 논리 게이트-레벨 회로 서술로부터 레이아웃을 생성하도록 구성된 배치 및 배선 툴(place and route tool);
   타이밍 분석 툴로서,
   상기 레이아웃의 타이밍 경로를 따라 타이밍 위반(timing violation)을 검출하도록;
   상기 타이밍 위반의 값을 결정하도록; 그리고
   상기 결정에 기초하여, 상기 배치 및 배선 툴이 상기 복수의 제1 비-트랜지스터-기반 셀들 중 하나 이상을 상기 타이밍 경로에 삽입함으로써 상기 레이아웃을 업데이트하게 하기 위해 상기 제1 셀 라이브러리에 액세스하도록 구성된, 상기 타이밍 분석 툴; 및
   상기 업데이트된 레이아웃을 제조 툴에 출력하도록 구성된 출력 툴
   을 포함하는, 집적 회로 설계 구현 시스템.
2. 제1항에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 위반에 대응하는 지연 값이 미리 정의된 조건을 충족시킨다고 결정한 것에 응답하여 상기 제1 셀 라이브러리에 액세스하도록 구성되는 것인, 집적 회로 설계 구현 시스템.
3. 제1항에 있어서, 상기 타이밍 분석 툴은, 상기 타이밍 위반의 유형이 홀드 타임 위반이라고 결정한 것에 응답하여 상기 제1 셀 라이브러리에 액세스하도록 구성되는 것인, 집적 회로 설계 구현 시스템.
4. 제1항에 있어서, 복수의 제2 비-트랜지스터-기반 셀들을 포함하는 제2 셀 라이브러리 - 상기 제2 비-트랜지스터-기반 셀 각각은 각자의 지연 값과 연관됨 -
   를 더 포함하고, 상기 복수의 제1 비-트랜지스터-기반 셀들은 제1 셀 높이를 가지며 상기 복수의 제2 비-트랜지스터-기반 셀들은 상이한 제2 셀 높이를 갖는 것인, 집적 회로 설계 구현 시스템.
5. 제1항에 있어서, 상기 배치 및 배선 툴은, 상기 타이밍 분석 툴이 상기 레이아웃에 어떤 타이밍 위반도 존재하지 않음을 검출할 때까지 상기 레이아웃을 반복적으로 업데이트하도록 구성되는 것인, 집적 회로 설계 구현 시스템.
6. 제1항에 있어서, 복수의 트랜지스터-기반 셀들을 포함하는 제3 셀 라이브러리 - 상기 복수의 트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 -
   를 더 포함하는, 집적 회로 설계 구현 시스템.
7. 제1항에 있어서, 상기 배치 및 배선 툴은, 데이터를 캡처하도록 구성된 상기 타이밍 경로를 따르는 셀의 입력에 상기 하나 이상의 제1 비-트랜지스터-기반 셀을 삽입하도록 구성되는 것인, 집적 회로 설계 구현 시스템.
8. 제1항에 있어서, 상기 복수의 제1 비-트랜지스터-기반 셀들 각각은 적어도 하나의 폴리실리콘 저항기를 포함하고, 상기 각자의 지연 값은, 상기 적어도 하나의 폴리실리콘 저항기의 저항 값 및 반도체 기판과 상기 적어도 하나의 폴리실리콘 저항기 사이에 유도된 커패시터의 커패시턴스 값과 연관되는 것인, 집적 회로 설계 구현 시스템.
9. 집적 회로 설계를 제공하기 위한 방법에 있어서,
   집적 회로 설계의 거동 서술을 수신하고 합성하는 단계;
   상기 합성된 거동 서술에 기초하여, 복수의 트랜지스터-기반 셀들을 배치하고 배선함으로써 레이아웃을 생성하는 단계;
   복수의 비-트랜지스터-기반 셀들을 포함하는 셀 라이브러리에 선택적으로 액세스하는 단계 - 상기 복수의 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ; 및
   상기 복수의 비-트랜지스터-기반 셀들 중 하나 이상을 삽입함으로써 상기 레이아웃을 업데이트하는 단계
   를 포함하는, 집적 회로 설계를 제공하기 위한 방법.
10. 집적 회로 설계를 제공하기 위한 프로세싱 시스템 프로그램을 갖는 비-일시적 프로세싱 시스템 판독가능 저장 매체에 있어서, 상기 프로세싱 시스템 프로그램은,
    집적 회로 설계의 거동 서술을 수신하고 합성하기 위한 프로세싱 시스템 프로그램 코드;
    상기 거동 서술로부터 논리 게이트-레벨 회로 서술을 생성하기 위한 프로세싱 시스템 프로그램 코드;
    레이아웃을 생성하기 위해 복수의 트랜지스터-기반 셀들을 배치하고 배선하기 위한 프로세싱 시스템 프로그램 코드;
    상기 레이아웃의 타이밍 경로를 따라 타이밍 위반의 존재를 검출하기 위한 프로세싱 시스템 프로그램 코드;
    상기 타이밍 위반의 유형 및 값을 결정하기 위한 프로세싱 시스템 프로그램 코드;
    복수의 비-트랜지스터-기반 셀들을 포함하는 셀 라이브러리에 액세스하기 위한 프로세싱 시스템 프로그램 코드 - 상기 복수의 비-트랜지스터-기반 셀들 각각은 각자의 지연 값과 연관됨 - ;
    상기 복수의 비-트랜지스터-기반 셀들 중 하나 이상을 상기 타이밍 경로에 삽입함으로써 상기 레이아웃을 업데이트하기 위한 프로세싱 시스템 프로그램 코드; 및
    상기 업데이트된 레이아웃을 제조 툴에 출력하기 위한 프로세싱 시스템 프로그램 코드
    를 포함하는 것인, 집적 회로 설계를 제공하기 위한 프로세싱 시스템 프로그램을 갖는 비-일시적 프로세싱 시스템 판독가능 저장 매체.

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