CN113451303B - 集成电路结构及其形成方法 - Google Patents

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Abstract

IC结构包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，位于衬底上；以及第一金属化层和第二金属化层，位于晶体管上方。第一金属化层具有多个第一金属线，多个第一金属线沿第一方向横向延伸并且具有在第二方向上测量的第一线宽度。第一金属线中的一个或多个是电连接第一晶体管和第二晶体管的第一网的一部分。第二金属化层具有多个第二金属线，多个第二金属线沿第二方向横向延伸并且具有在第一方向上测量并且小于第一线宽度的第二线宽度。第二金属线中的一个或多个是电连接第三晶体管和第四晶体管的第二网的一部分，并且第二网的总长度小于第一网的总长度。本申请的实施例还涉及形成IC结构的方法。

Description

集成电路结构及其形成方法
技术领域
本申请的实施例涉及集成电路结构及其形成方法。
背景技术
由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速的增长。在大多数情况下，集成密度的提高来自最小部件尺寸的重复减小，这允许更多的组件可以集成至给定区域中。
发明内容
本申请的一些实施例提供了一种集成电路(IC)结构，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层具有多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且具有在垂直于所述第一方向的第二方向上测量的第一线宽度，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及第二金属化层，位于所述第一金属化层上方，所述第二金属化层具有多个第二金属线，所述多个第二金属线沿所述第二方向横向延伸并且具有在所述第一方向上测量的第二线宽度，其中，所述第二金属线的所述第二线宽度小于所述第一金属线的所述第一线宽度，所述多个第二金属线中的一个或多个是电连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。
本申请的另一些实施例提供了一种集成电路(IC)结构，包括：第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层包括多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且以第一线至线间隔布置，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及第二金属化层，位于所述第一金属化层上方，所述第二金属化层包括多个第二金属线，沿垂直于所述第一方向的第二方向横向延伸并且以第二线至线间隔布置，其中，所述第一线至线间隔大于所述第二线至线间隔，所述多个第二金属线中的一个或多个是连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。
本申请的又一些实施例提供了一种形成集成电路结构的方法，包括：在存储介质中存储多个模型的分组金属化层；在布局中，在半导体器件上方放置所述多个模型的分组金属化层中的第一个；在布局中，在所述多个模型的分组金属化层中的所述第一个上方放置所述多个模型的分组金属化层中的第二个，其中，所述多个模型的分组金属化层中的所述第二个的最底部金属化层具有比所述多个模型的分组金属化层中的所述第一个的最顶部金属化层更小的金属线宽度；至少部分地在所述多个模型的分组金属化层中的所述第一个的最顶部金属化层上布线第一网；至少部分地在所述多个模型的分组金属化层中的所述第二个的最底部金属化层上布线第二网，其中，所述第二网具有比所述第一网的总长度短的总长度；以及基于所述布局制造集成电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的用于制造IC的示例性制造流程的流程图。
图2是根据一些实施例的自动布局布线(APR)功能的示意图。
图3A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图3B是示出图3A的布局中的金属化层之间的金属线宽度差异的示意图。
图3C是根据本发明的一些实施例的使用图3A的布局制造的IC结构的截面图。
图4A是示出在具有与图3A的布局类似的金属化层的布局中布线的示例性网的示意图。
图4B是根据本发明的一些实施例的使用图4A的布局制造的IC结构的截面图。
图5A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图5B是示出图5A的布局中的金属化层之间的金属线宽度差异的示意图。
图5C是根据本发明的一些实施例的使用图5A的布局制造的IC结构的截面图。
图6A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图6B是示出图6A的布局中的金属化层之间的金属线宽度差异的示意图。
图6C是根据本发明的一些实施例的使用图6A的布局制造的IC结构的截面图。
图7A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图7B是示出图7A的布局中的金属化层之间的金属线宽度差异的示意图。
图7C是根据本发明的一些实施例的使用图7A的布局制造的IC结构的截面图。
图8A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图8B是示出图8A的布局中的金属化层之间的金属线宽度差异的示意图。
图8C是根据本发明的一些实施例的使用图8A的布局制造的IC结构的截面图。
图9A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图9B是示出图9A的布局中的金属化层之间的金属线宽度差异的示意图。
图9C是根据本发明的一些实施例的使用图9A的布局制造的IC结构的截面图。
图10A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局的立体图。
图10B是示出图10A的布局中的金属化层之间的金属线宽度差异的示意图。
图10C是根据本发明的一些实施例的使用图10A的布局制造的IC结构的截面图。
图11是示出根据本发明的一些实施例的APR功能的一部分的流程图。
图12是根据本发明的一些实施例的电子设计自动化(EDA)系统的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
集成电路(IC)包括许多器件，诸如晶体管、电阻器和电容器。这些器件最初彼此隔离，然后使用形成在电路器件上面的多个金属化层中的金属线彼此互连。金属线连接各个器件以构成单元(包括供电至单元)，并且全局(即，在芯片级)将单个单元彼此连接以实现IC的预期功能。金属线的单元布局布线是用于IC总体设计工艺的一部分。
在IC制造中，随着先进技术节点(例如，10nm、7nm、5nm、3nm技术节点)的发展，出现了器件按比例缩小工艺或“缩小”。在按比例缩小或缩小工艺期间，集成电路或其布局从更大尺寸按比例缩放至更小尺寸。按比例缩放集成电路和IC布局，以便将更多的器件安装至衬底上，以提高一代又一代的半导体器件的性能。按比例缩放集成电路和IC布局以减小功耗并且适应集成电路中更小尺寸的器件。
当缩小集成电路中的器件时，用于连接器件的互连金属线也在至少一维上缩小。因此，在一些实施例中，器件的缩小伴随有互连金属线的线宽度的减小。但是，线宽度的减小导致由金属线形成的网(即，共同形成电路的半导体器件的节点或端子之间的导电路径)的电阻的增大，这进而将降低IC性能(例如，RC延迟)。因此，与下部金属化层中的那些更薄的线(即，具有更小的线宽度)相比，一些上部金属化层中的金属线被设计为更厚的线(即，具有更大的线宽度)，这进而减轻了由更薄的线路引起的RC延迟影响。为了减小长网的阻力，自动布局布线(APR)操作可以在更厚的金属线上布线长网。但是，在上部金属化层上的更厚金属线上布线长网伴随有用于到达上部金属化层的更多的通孔，这进而降低了如上所讨论的更厚的线的益处。本发明的实施例描述了在下部金属化层中设计和制造更厚的金属线的方法，这进而允许布线器在下部金属化层上布线长网，因此减小了长网中的电阻。
图1是根据一些实施例的用于制造IC的示例性制造流程100的流程图。制造流程100利用至少一种电子设计自动化(EDA)工具和至少一种制造工具以执行流程100中的一个或多个操作。在一些实施例中，流程100中的操作可以由不同的实体实施，诸如设计室、掩模室和/或半导体器件制造商/制造厂(“fab”)，它们在设计、开发和制造周期中相互影响，并且/或提供与IC相关的服务。在一些实施例中，设计室、掩模室和制造厂中的两个或多个由单个更大的公司拥有，并且因此流程100可以由单个实体实施。在一些实施例中，设计室、掩模室和制造厂中的两个或多个共在公共设施中存在，并且因此可以使用公共资源以实施流程100。图1中所示的流程100是示例性的。对流程100中的阶段的修改(诸如阶段顺序的改变)、阶段的划分以及阶段的删除或添加都在本发明的预期范围内。
首先，在流程100的系统设计阶段102，提供了具有高级描述的感兴趣的芯片的系统架构。在阶段102，根据设计规范确定芯片功能以及性能要求。芯片功能由相应的示意性功能模块或块表示。此外，可以寻求优化或性能折衷以在可接受的成本和功率水平上实现设计规范。
在流程100的逻辑设计阶段104，使用硬件描述语言以寄存器传输级(RTL)描述功能模块或块。通常使用商用语言工具，诸如Verilog或VHDL。在一些实施例中，在逻辑设计阶段104实施初步功能检查，以验证所实现的功能是否符合系统设计阶段102中提出的规范。
随后，在流程100的综合阶段106，将RTL描述中的模块转换成网表数据，其中建立每个功能模块的电路结构，例如逻辑门和寄存器。在一些实施例中，进行逻辑门和寄存器到标准单元库中的可用单元的技术映射。此外，提供网表数据以在门级描述芯片的功能关系。在一些实施例中，网表数据从门级视图转换至晶体管级视图。
随后，在预布局模拟阶段108验证门级网表数据。在阶段108的验证工艺期间，如果一些功能在模拟中未能通过验证，则流程100可以暂时暂停，或者可以返回至阶段102或104以进行进一步修改。在布局前模拟阶段108之后，芯片设计已经通过初步验证，并且完成前段设计工艺。下一步，进行后段物理设计工艺。
在布局布线阶段110，实现了代表在前段工艺期间确定的芯片的物理架构。布局开发依次涉及放置操作和布线操作。在放置操作中确定IC芯片的器件(例如，晶体管)的详细结构和相关的几何形状。放置操作之后，布线不同器件之间的互连。实施布局布线操作以符合设计规则检查(DRC)平台，使得满足芯片的制造要求。在一些实施例中，在数字电路的布局布线阶段实施时钟树综合操作，其中将时钟发生器和电路结合至设计中。在一些实施例中，在初步布线操作之后实施后布线操作，以解决初步布线操作的时序问题。一旦完成布局布线阶段110，创建布局布线的布局，并且相应地生成网表以及有关布局布线的数据。
在流程100的参数提取阶段112，进行布局参数提取(LPE)操作，以得出由布局布线阶段110中开发的布局产生的布局相关参数，诸如寄生电阻和电容。随后，生成包括布局相关参数的布局后网表数据。
在流程100的布局后模拟阶段114，可以考虑先前阶段中获取的参数来实施物理验证。进行晶体管级行为的模拟，以检查芯片性能是否满足要求的系统规范。在一些实施例中，实施布局后模拟以最小化在芯片制造工艺期间的电问题或布局困难的可能性。
下一步，在流程100的阶段116中，确定布局后网表是否满足设计规范。如果肯定，则在阶段118接受电路设计，并且然后相应地签字。IC芯片根据公认的布局后网表制造。但是，如果布局后模拟的结果是不利的，则流程100循环回到先前的阶段以调整功能或结构。例如，流程100可以循环回到布局布线阶段110，其中重新开发布局，以从物理角度解决问题。可选地，在不能在后段物理设计工艺中解决问题的情况下，流程100可以退回至更早的阶段102或104，以从功能级别重作芯片设计。
在流程100的掩模制造阶段120，基于在阶段118接受的布局后网表制造一个或多个光掩模。例如，掩模室使用在阶段118接受的布局制造以用于根据布局制造IC芯片的各个层的一个或多个光掩模(可互换地称为掩模版)。在一些实施例中，掩模室实施掩模数据准备，其中将设计布局翻译成代表性数据文件(“RDF”)。掩模数据准备将RDF提供至掩模写入器。掩模写入器将RDF转换为衬底上的图像以形成光掩模。光掩模是用于允许特定波长范围内的光通过而阻挡特定波长范围外的光的图案化的掩模，以在光敏层(例如，晶圆上的光刻胶层)上形成部件的图案。在一些实施例中，多层布局网表可以使用多个光掩模，其中在对应的光掩模中建立每层中的部件图案。因此，在随后的IC制造操作122中，通过光刻操作将光掩模上的布局部件的几何形状转移至感光层。
在流程100的IC制造操作122，使用在掩模制造操作120中制造的光掩模在晶圆上制造集成电路。制造可以涉及各个半导体制造操作，诸如光刻、蚀刻、沉积和热扩散操作。在一些实施例中，可以在IC制造操作122的中间或最后阶段中利用测试操作，以确保制造的IC的物理和功能完整性。分割操作用于将晶圆分隔成单个IC芯片(或管芯)。因此完成了IC芯片的制造。
图2是根据一些实施例的自动布局布线(APR)功能200的示意图。
APR功能200可以对应于图1中阶段110的布局布线操作。图2中所示的
APR功能中的操作是示例性的。对流程100中的阶段的修改(诸如阶段顺序的改变)、阶段的划分以及阶段的删除或添加都在本发明的预期范围内。
首先，为APR功能200接收或提供与半导体制造工艺有关的技术文件202、网表数据204和单元库206。例如在APR库/数据库208中限定多个分组金属化层模型，以扩展或补充设计规则，从而为APR功能200建立分组金属化层模型库。接收或提供金属电阻信息210以用于分析分组金属化层的模型。在操作212中，基于金属电阻信息210分析分组金属化层的模型。分析包括例如基于金属电阻信息210计算由分组金属化层的每个模型产生的电阻、电容和/或信号延迟。
APR功能200包括放置操作214，以基于技术文件202、网表204、标准单元库206和/或从操作212生成的分组金属化层的模型的分析结果在布局中放置单元。作为非限制性实例，在放置操作214中，将逻辑门的映射单元和电路块的寄存器放置在布局中的具体位置。
APR功能200还包括在放置操作214之后在布局上实施时钟树综合(CTS)操作216。在CTS操作216期间，在布局中放置时钟信号发生器，并且对布局中的节点实施时序分析，以确保时序分布满足规范要求。在一些实施例中，CTS工具可以自动设计时钟树，用于将时钟信号分配给响应于时钟信号脉冲而改变状态的多个时钟器件，诸如触发器、寄存器和/或锁存器。CTS工具可以按照试图使时钟信号与从接收来自外部源的时钟信号的IC输入端子传输到每个时钟器件的距离相等的方式来布局形成时钟树的导体。CTS工具可以在树的分支点放置缓冲区或放大器，以驱动分支点下游的所有缓冲区或时钟器件。基于时钟树每个分支中信号路径延迟的估计，CTS工具可以通过在时钟树的选定分支中插入加法缓冲器来调整时钟树的平衡，以调整这些分支内的路径延迟，以确保时钟树将几乎同时将每个时钟信号脉冲传递给每个时钟器件。
APR功能200还包括基于技术文件202、网表204、标准单元库206和/或从操作212生成的分组金属化层的模型的分析结果实施以布线金属线以连接单元中的器件(例如，晶体管)的布线操作218。例如，在布线操作218中，从库208中选择分组金属化层的一个或多个模型，以将金属化布线层堆叠在布局中的器件(例如，晶体管)上方。
在APR功能200的操作220中，对从操作218生成的布局布线实施优化。优化包括检查，例如，布局布线的布局是否满足合格的电特性(例如，寄生电阻和电容)、制造标准和/或设计规范以及然后如果检查结果不利时再次重复放置操作214、CTS操作216和工艺路线操作，直至检查结果合格。例如，初始布线操作218从库208选择分组金属化层的一个或多个模型(例如，如图3A所示的模型Group_1和Grou_2)，并且如果优化操作220中的检查结果不利，则APR功能200可以循环回到布线操作218以选择其它分组金属化层模型(例如，如图5A所示的模型Group_3和Grou_4)以替换先前选择的模型(例如，如图3A所示的模型Group_1和Grou_2)。一旦APR功能200完成，则可以基于优化的布局布线的布局制造IC芯片，例如，通过实施如图1所示的制造流程100中的阶段112-122。
图3A至图10C示出了分组金属化层和使用对应的模型制造的IC结构的各个示例性模型。这些模型是非限制性实例，并且可以在如图2所示的模型库208中限定。如果优化操作220的检查结果不利，则APR功能200可以首先从模型库208中选择模型的任何组合，并且然后用来自库208的一个或多个其它模型替换一个或多个选择的模型。将在下面更详细描述这些示例性模型和对应的IC结构。
图3A是在本发明的一些实施例中包括分组金属化层的示例性模型的布局300的立体图。图3B是示出图3A的布局中的金属化层之间的金属线宽度差异的示意图。布局300可用于制造如图3C所示的IC 300A。
布局300包括堆叠在第一分组金属化层模型Group_1上方的第一分组金属化层模型Group_1和第二分组金属化层模型Group_2。可以在如图2所示的库208中限定这些模型Group_1和Group_2。第一组分组金属化层模型Group_1包括第一金属化层M1、位于第一金属化层M1上方的第二金属化层M2和位于第二金属化层M2上方的第三金属化层M3。
如图3A和图3B所示，第一金属化层M1包括在半导体器件(例如，晶体管)之上水平或横向延伸的水平互连件(诸如多个第一金属线311)以及在第一金属线311和半导体器件之间垂直延伸的垂直互连件(诸如金属通孔321)。因此，金属通孔321在第一金属线311和半导体器件之间提供电连接。如图3A所示，第一金属线311沿布局300的第一方向(例如，X方向)延伸，并且沿布局300的第二方向(例如，Y方向)彼此间隔开。在一些实施例中，第二方向Y垂直于第一方向X。第一金属线311每个具有在Y方向上测量的第一线宽度W31，并且每个第一金属线311在Y方向上与相邻的第一金属线311分隔开第一线至线间隔S31。
第二金属化层M2也包括在第一金属化层M1之上水平或横向延伸的水平互连件(诸如多个第二金属线312)以及在第二金属线312和第一金属线311之间垂直延伸的垂直互连件(诸如金属通孔322)。因此，金属通孔322在第二金属线312和第一金属线311之间提供电连接。第二金属线312沿Y方向延伸并且沿X方向彼此间隔开。换句话说，第二金属线312在垂直于第一金属线311的长度方向的方向上延伸。第二金属线312每个具有在X方向上测量的第一线宽度W32，并且每个第二金属线312在X方向上与相邻的第二金属线312分隔开第二线至线间隔S32。
第三金属化层M3也包括在第二金属化层M2之上水平或横向延伸的水平互连件(诸如多个第二金属线313)以及在第三金属线313和第二金属线312之间垂直延伸的垂直互连件(诸如金属通孔323)。因此，金属通孔323在第三金属线313和第二金属线312之间提供电连接。第三金属线313沿X方向延伸并且沿Y方向彼此间隔开，如图3A所示。换句话说，第三金属线313在垂直于第二金属线312的长度方向并且与第一金属线311的长度方向平行的方向上延伸。第三金属线313每个具有在Y方向上测量的第三线宽度W33，并且每个第三金属线313在Y方向上与相邻的第二金属线312分隔开第三线至线间隔S33。
第一金属线311的第一线宽度W31小于第二金属线312的第二线宽度W32，并且第二线宽度W32小于第三金属线313的第三线宽度W33。此外，第一金属线311的第一线至线间隔S31小于第二金属线312的第二线至线间隔S32，并且第二线至线间隔S32小于第三金属线313的第三线至线间隔间距S33。因此，第一金属化层M1的布线密度大于上部金属化层M2和M3的布线密度，这进而有助于在第一金属化层M1下方连接按比例缩小的器件(例如，10nm、7nm、5nm或3nm技术节点的晶体管)。此外，因为上部金属化层M2和M3的线宽度W32和W33大于下部金属化层M1的线宽度W31，所以上部金属化层M2和M3可以有助于降低网的电阻。
在一些实施例中，作为非限制性实例，第一金属线311的线高度H31(其在垂直于如图3A所示的X-Y平面的Z方向上测量)小于第二金属线312的线高度H32，并且第三金属线313的线高度H33与第二金属线312的线高度相同。在一些实施例中，作为非限制性实例，第一金属线311的线高度H31大于通孔321的通孔高度，第二金属线312的线高度H32大于通孔322的通孔高度，并且第三金属线313的线高度H33大于通孔323的通孔高度。
第二分组金属化层模型Group_2包括第四金属化层M4、位于第四金属化层M4上方的第五金属化层M5和位于第五金属化层M5上方的第六金属化层M6。
如图3A和图3B所示，第四金属化层M4包括在第三金属化层M3之上水平或横向延伸的水平互连件(诸如多个第四金属线314)以及在第四金属线314和第三金属线313之间垂直延伸的垂直互连件(诸如金属通孔324)。因此，金属通孔324在第四金属线314和第三金属线313之间提供电连接。如图3A所示，第四金属线314沿X方向延伸并且沿Y方向彼此间隔开。第四金属线314每个具有在X方向上测量的第四线宽度W34，并且每个第四金属线314在X方向上与相邻的第四金属线314分隔开第四线至线间隔S34。
第五金属化层M5也包括在第四金属化层M4之上水平或横向延伸的水平互连件(诸如多个第五金属线315)以及在第五金属线315和第四金属线314之间垂直延伸的垂直互连件(诸如金属通孔325)。因此，金属通孔325在第五金属线315和第四金属线314之间提供电连接。第五金属线315沿X方向延伸并且沿Y方向彼此间隔开。换句话说，第五金属线315在垂直于第四金属线314、第二金属线312的长度方向并且与第三金属线313、第一金属线311的长度方向平行的方向上延伸。第五金属线315每个具有在Y方向上测量的第一线宽度W35，并且每个第五金属线315在X方向上与相邻的第五金属线315分隔开第五线至线间隔S35。
第六金属化层M6也包括在第六金属化层M5之上水平或横向延伸的水平互连件(诸如多个第六金属线316)以及在第六金属线316和第五金属线315之间垂直延伸的垂直互连件(诸如金属通孔326)。因此，金属通孔326在第六金属线316和第五金属线315之间提供电连接。第六金属线316沿Y方向延伸并且沿X方向彼此间隔开，如图3A所示。换句话说，第六金属线316在垂直于第五金属线315、第三金属线313、第一金属线311的长度方向并且与第四金属线314、第二金属线312的长度方向平行的方向上延伸。第六金属线316每个具有在X方向上测量的第六线宽度W36，并且每个第六金属线316在X方向上与相邻的第二金属线312分隔开第六线至线间隔S36。
第四金属线314的第四线宽度W34小于第五金属线315的第五线宽度W35，并且第五线宽度W35小于第六金属线316的第六线宽度W36。此外，第四金属线314的第四线至线间隔S34小于第五金属线315的第五线至线间隔S35，并且第五线至线间隔S35小于第六金属线316的第六线至线间隔S36。因此，第四金属化层M4的布线密度大于上部金属化层M5和M6的布线密度，这进而有助于布线更多的网。此外，因为上部金属化层M5和M6的线宽度W35和W36大于下部金属化层M4的线宽度W34，所以上部金属化层M5和M6可以有助于降低网的电阻。
在一些实施例中，第三金属线313的第三线宽度W33大于第三金属线313之上的第四金属线314的第四线宽度W34。因此，第三金属线313具有比第四金属线314更低的电阻。这样，可以在第三金属化层M3上布线较长的网(即，较长的导电路径)以减小较长的网的电阻，并且可以在其它金属化层上布线较短的网(即，较短的导电路径)。
在一些实施例中，作为非限制性实例，第四金属线314的线高度H34(其在垂直于如图6A所示的X-Y平面的Z方向上测量)小于第五金属线315的线高度H35，并且第六金属线316的线高度H36与第五金属线315的线高度相同。在一些实施例中，作为非限制性实例，第四金属线314的线高度H34大于通孔324的通孔高度，第五金属线315的线高度H35大于通孔325的通孔高度，并且第六金属线316的线高度H36大于通孔326的通孔高度。
在一些实施例中，第一金属线311的第一线宽度W31和第一线间隔S31分别与第四金属线314的第四线宽度W34和第四线间隔S34相同，第二金属线312的第二线宽度W32和第二线间隔S32分别与第五金属线315的第五线宽度W35和第五线间隔S35相同，并且第三金属线313的第三线宽度W33和第三线间隔S33分别与第六金属线316的第六线宽度W36和第六线间隔S36相同。作为非限制性实例，金属线311-316的线宽度可以满足关系W31＝W34<W32＝W35<W33＝W36，并且金属线311-316的线至线间隔可以满足关系S31＝S34<S32＝S35<S33＝S36。此外，金属线311-316的线高度可以满足关系H31＝H34<H32＝H33＝H35＝H36。
图3C是根据本发明的一些实施例的使用布局300制造的IC结构300A的截面图，并且因此，IC结构300A继承了布局300中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构300A。IC结构300A是用于促进本发明的说明的非限制性实例。
在一些实施例中，IC结构300A可以包括衬底301A。衬底301A可以包括例如掺杂或未掺杂的块状硅或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的半导体材料层，诸如硅。绝缘层可以是例如掩埋氧化物(BOX)层或氧化硅层。在诸如硅或玻璃衬底的衬底上提供绝缘层。可选地，衬底301A可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的；或它们的组合。也可以使用其它衬底，诸如多层或梯度衬底。
在衬底301A上形成一个或多个有源和/或无源器件302A(在图3C中图示为单个晶体管)。一个或多个有源和/或无源器件302A可以包括各个N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。本领域普通技术人员将理解，提供以上实例仅用于说明的目的，并不意味着以任何方式限制本发明。对于给定的应用，也可以适当地形成其它电路。
在所描绘的实施例中，器件302A是鳍式场效应晶体管(FinFET)，其是形成在称为鳍的半导体突起303A的鳍状条中的三维MOSFET结构。图3C所示的截面是沿鳍的纵轴在平行于源极/漏极区域304A之间的电流流动方向的方向上截取的。鳍303A可以通过使用光刻和蚀刻技术图案化衬底301A形成。例如，可以使用间隔件图像转移(SIT)图案化技术。在该方法中，使用合适的光刻和蚀刻工艺在衬底上方形成并且图案化牺牲层以形成芯轴。间隔件使用自对准工艺在芯轴旁边形成。然后通过适当的选择性蚀刻工艺去除牺牲层。然后，每个剩余的间隔件可以用作硬掩模，以通过使用例如反应性离子蚀刻(RIE)将沟槽蚀刻至衬底301A中图案化相应的鳍303A。图3C示出了单个鳍303A，但是衬底301A可以包括任何数量的鳍。
在图3C中示出了形成在鳍303A的下部周围的浅沟槽隔离(STI)区域305A。STI区域305A可以通过沉积一种或多种介电材料(例如，氧化硅)以完全填充鳍周围的沟槽并且然后使介电材料的顶面凹进形成。STI区域305A的介电材料可以使用高密度等离子体化学汽相沉积(HDP-CVD)、低压CVD(LPCVD)、次大气压CVD(SACVD)、可流动CVD(FCVD)、旋涂等或它们的组合沉积。在沉积之后，可以实施退火工艺或固化工艺。在一些情况下，STI区域305A可以包括衬垫，诸如例如通过使硅表面氧化生长的热氧化物衬垫。凹进工艺可以使用例如平坦化工艺(例如，化学机械抛光(CMP))，随后是可以使STI区域305A中的介电材料的顶面凹进的选择性蚀刻工艺(例如，湿蚀刻或干蚀刻或它们的组合)，从而使得鳍303A的上部从围绕的绝缘STI区域305A突出。在一些情况下，也可以通过平坦化工艺去除用于形成鳍303A的图案化硬掩模。
在一些实施例中，图3C所示的FinFET器件302A的栅极结构306A是可以使用后栅极工艺流程形成的高k金属栅极(HKMG)栅极结构。在后栅极工艺流程中，在形成STI区域305A之后形成牺牲伪栅极结构(未示出)。伪栅极结构可以包括伪栅极电介质、伪栅电极和硬掩模。首先，可以沉积伪栅极介电材料(例如，氧化硅、氮化硅等)。下一步，可以在伪栅极电介质上方沉积并且然后平坦化(例如，通过CMP)伪栅极材料(例如，非晶硅、多晶硅等)。可以在伪栅极材料上方形成硬掩模层(例如，氮化硅、碳化硅等)。然后，伪栅极结构通过使用适当的光刻和蚀刻技术图案化硬掩模并且将图案转移至伪栅极电介质和伪栅极材料形成。伪栅极结构可以沿突出鳍的多侧延伸，并且在STI区域305A的表面上方的鳍之间延伸。如下面更详细描述的，伪栅极结构可以由图3C所示的HKMG栅极结构306A替换。用于形成伪栅极结构和硬掩模的材料可以使用诸如CVD、等离子增强CVD(PECVD)、原子层沉积(ALD)、等离子增强ALD(PEALD)等任何合适的方法或通过半导体表面的热氧化或它们的组合沉积。
图3C所示的FinFET 302A的源极/漏极区域304A和间隔件307A形成为例如与伪栅极结构自对准。间隔件307A可以通过在伪栅极图案化完成之后实施的间隔件介电层的沉积和各向异性蚀刻形成。间隔件介电层可以包括一种或多种电介质，诸如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或它们的组合。各向异性蚀刻工艺从伪栅极结构的顶部上方去除间隔件介电层，从而沿横向延伸至鳍303A的部分表面上的伪栅极结构的侧壁留下间隔件307A。
源极/漏极区域304A是与半导体鳍303A直接接触的半导体区域。在一些实施例中，源极/漏极区域304A可以包括重掺杂区域和相对轻掺杂的漏极延伸或LDD区域。通常，使用间隔件307A将重掺杂区域与伪栅极结构间隔开，而可以在形成间隔件307A之前形成LDD区域，并且因此在间隔件307A下面延伸，并且在一些实施例中，进一步延伸至伪栅极结构下方的半导体鳍303A的部分中。LDD区域可以例如通过使用离子注入工艺注入掺杂剂(例如，As、P、B、In等)形成。
源极/漏极区域304A可以包括外延生长的区域。例如，在形成LDD区域之后，可以形成间隔件307A，并且随后，可以通过首先蚀刻鳍部303A以形成凹槽将重掺杂的源极和漏极区域形成为与间隔件307A自对准，并且然后，通过选择性外延生长(SEG)工艺(可以填充凹槽并且可以进一步延伸超过鳍303A的原始表面)将结晶半导体材料沉积在凹槽中，以形成凸起的源极/漏极外延结构。晶体半导体材料可以是元素(例如，Si或Ge等)或是合金(例如，Si1-xCx或Si1-xGex等)。SEG工艺可以使用任何合适的外延生长方法，诸如汽相/固相/液相外延(VPE、SPE、LPE)或金属有机CVD(MOCVD)或分子束外延(MBE)等。可以在SEG期间原位或通过在SEG之后实施的离子注入工艺任一方式或通过它们的组合将高剂量的(例如，从约1014cm-2至1016cm-2)掺杂剂引入至重掺杂的源极和漏极区域304A中。
一旦形成源极/漏极区域304A，则在源极/漏极区域304A上方沉积第一ILD层(例如，ILD层341A的下部)。在一些实施例中，在沉积ILD材料之前，可以沉积合适的电介质(例如，氮化硅、碳化硅等或它们的组合)的接触蚀刻停止层(CESL)(未示出)。可以实施平坦化工艺(例如，CMP)以从伪栅极上方去除过量的ILD材料和任何剩余的硬掩模材料以形成顶面，其中伪栅极材料的顶面被暴露并且可以与第一ILD层的顶面基本共面。然后，图3C所示的HKMG栅极结构306A可以通过首先使用一种或多种蚀刻技术去除伪栅极结构形成，从而在相应的间隔件307A之间产生沟槽。下一步，沉积包括一种或多种电介质的替换栅极介电层GD、随后的包括一种或多种金属的替换栅极金属层GM以完全填充沟槽。可以使用例如CMP工艺从第一ILD的顶面上方去除栅极结构层的过量的部分。如图3C所示的所得的结构可以包括HKMG栅极层GD和GM的嵌入在相应的间隔件307A之间的剩余部分。
栅极介电层GD包括例如高k介电材料，诸如金属的氧化物和/或硅酸盐(例如，Hf、Al、Zr、La、Mg、Ba、Ti和其它金属的氧化物和/或硅酸盐)、氮化硅、氧化硅等或它们的组合或它们的多层。在一些实施例中，栅极金属层GM可以是包括阻挡层、功函层和相继形成在栅极介电层GD的顶部上的栅极填充层的多层金属栅极堆叠件。用于阻挡层的示例性材料包括TiN、TaN、Ti、Ta等或多层它们的组合。功函层可以包括用于p型FET的TiN、TaN、Ru、Mo、Al和用于n型FET的Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用其它合适的功函材料或组合或它们的多层。填充沟槽的剩余部分的栅极填充层可以包括诸如Cu、Al、W、Co、Ru等的金属或它们的组合或它们的多层。可以通过任何合适的方法(例如CVD、PECVD、PVD、ALD、PEALD、电化学镀(ECP)、化学镀等)沉积在形成栅极结构中使用的材料。
在形成HKMG结构306A之后，在第一ILD层上方沉积第二ILD层，并且将第一ILD层和第二ILD层组合称为ILD层341A，如图3C所示。在一些实施例中，用于形成第一ILD层和第二ILD层的绝缘材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、低介电常数(低k)电介质(诸如氟硅酸盐玻璃(FSG)、碳氧化硅(SiOCH)、碳掺杂的氧化物(CDO)、可流动氧化物或多孔氧化物(例如，干凝胶/气凝胶))等或它们的组合。可以使用任何合适的方法(诸如CVD、物理汽相沉积(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋涂等或它们的组合)沉积用于形成第一ILD层和第二ILD层的介电材料。
分别在FinFET 302A的栅极结构306A和源极/漏极区域304A上方形成接触件308A。接触件308A可以使用光刻、蚀刻和沉积技术形成。例如，可以在ILD层341A上方形成图案化的掩模，并且用于蚀刻延伸穿过ILD层341A的开口以暴露栅极结构306A以及源极/漏极区域304A。之后，可以在ILD层341A中的开口中形成导电衬垫。随后，用导电填充材料填充开口。衬垫包括势垒金属，用于减少导电材料从接触件308A向外扩散至围绕的介电材料中。在一些实施例中，衬垫可包括两个势垒金属层。第一势垒金属与源极/漏极区域304A中的半导体材料接触，并且随后可以与源极/漏极区域304A中的重掺杂半导体化学反应以形成低电阻欧姆接触件，此后可以去除未反应的金属。例如，如果源极/漏极区域304A中的重掺杂半导体是硅或硅锗合金半导体，则然后第一势垒金属可以包括Ti、Ni、Pt、Co、其它合适的金属或它们的合金。导电衬垫的第二势垒金属层可以额外包括其它金属(例如，TiN、TaN、Ta或其它合适的金属或它们的合金)。可以使用任何可接受的沉积技术(例如，CVD、ALD、PEALD、PECVD、PVD、ECP、化学镀等或它们的任何组合)在导电衬垫上方沉积导电填充材料(例如，W、Al、Cu、Ru、Ni、Co、这些的合金、它们的组合等)以填充接触开口。下一步，平坦化工艺(例如，CMP)可以用于从ILD层341A的表面上方去除所有导电材料的过量的部分。所得的导电插塞延伸至ILD层341A中并且构成接触件308A，从而制成至电子器件(诸如图3C所示的三栅极FinFET 302A)的电极的物理和电连接。在一些实施例中，示出为垂直连接件的源极/漏极接触件308A可以延伸以形成横向传输电流的导线。
在形成接触件308A之后，可以根据集成电路设计采用的后段制程(BEOL)方案，在ILD层341A的之上垂直堆叠形成包括多个互连层的互连结构330A。互连结构330A电互连一个或多个有源和/或无源器件302A，以在IC结构300A内形成功能电路。互连结构330A可以包括使用如图3A和图3B所示的布局300的金属化层M1-M6的布局图案制造的金属化层M1A-M6A，并且因此，金属化层M1A-M6A继承了布局300的布局图案的几何形状，如下面更详细描述的。
金属化层M1A-M6A分别包括金属间介电(IMD)层351A-356A和IMD层361A-366A。在对应的IMD层351A-356A上方形成IMD层361A-366A。金属化层M1A-M6A包括分别在IMD层361A-366A中水平或横向延伸的水平互连件(诸如金属线311A-316A)以及分别在IMD层351A-356A中垂直延伸的垂直互连件(诸如金属通孔321A-326A)。金属化层M1A-M6A的形成可以称为后段制程(BEOL)工艺。
金属化层M1A-M6A使用任何合适的方法(诸如单重金属镶嵌工艺、双重金属镶嵌工艺等)形成。作为非限制性实例，金属化层M1A的制造包括：在ILD层341A上方形成IMD层351A；使用具有布局300中的通孔321的布局图案的光掩模图案化IMD层351A以在IMD层351A中形成通孔开口；将一种或多种金属沉积至通孔中；平坦化一种或多种金属直至IMD层351A的顶面(例如，通过使用CMP)，而在通孔中保留金属通孔321A；在金属通孔321A上方形成IMD层361A；使用具有布局300中的金属线311的布局图案的另一光掩模图案化IMD层361A以在IMD层361A中形成沟槽；将一种或多种金属沉积至IMD层361A中的沟槽中；以及平坦化一种或多种金属直至IMD层361A的顶面(例如，通过使用CMP)，以将金属线311A留在IMD层361A中的沟槽中。其它金属化层M2A-M6A的制造类似于金属化层M1A的制造，并且因此为了简洁不再重复。
在一些实施例中，ILD层341A和IMD层351A-356A、361A-366A可以包括具有设置在这样的金属部件之间低于约4.0或甚至2.0的k值的低k介电材料。在一些实施例中，ILD和IMD层可以由例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、氧化硅、氮氧化硅、它们的组合等制成，通过任何合适的方法(诸如旋涂、化学汽相沉积(CVD)、等离子增强CVD(PECVD)等)形成。金属线311A-316A和金属通孔321A-326A可以包括导电材料，诸如铜、铝、钨、它们的组合等。在一些实施例中，金属线311A-316A和金属通孔321A-326A还可以包括一个或多个阻挡/粘合层(未示出)，以保护相应的IMD层351A-356A和361A-366A免受金属扩散(例如，铜扩散)和金属中毒的影响。一个或多个阻挡/粘合层可包括钛、氮化钛、钽、氮化钽等，并且可使用物理汽相沉积(PVD)、CVD、ALD等形成。虽然图3C所示的金属线311A-316A和金属通孔321A-326A具有垂直的侧壁，但是它们可以具有锥形的侧壁，如图3C中的金属线311A和金属通孔321A中的虚线所示。这是因为在IMD层351A-356A和361A-366A中形成通孔开口和沟槽的蚀刻工艺可以导致通孔开口和沟槽中的锥形侧壁。
金属线311A-316A和金属通孔321A-326A具有与布局300中的相应金属线311-316和金属通孔321-326相同的几何形状。更详细地，金属线311A、313A和315A沿第一方向(例如，如图3A的立体图所示的X方向)延伸并且沿第二方向(例如，如图3A的立体图所示的Y方向)彼此间隔开。金属线312A、314A和316A沿第二方向(如图3A所示的Y方向)延伸并且沿第一方向(如图3A所示的X方向)彼此间隔开。因此，金属线311A、313A和315A的长度方向垂直于金属线312A、314A和316A的长度方向。
金属线311A、313A、315A具有在如图3A所示的Y方向上测量的相应的线宽度W31、W33、W35，并且以在如图3A所示的Y方向上测量的相应的线至线间隔S31、S33、S35布置。金属线312A、314A、316A具有在如图3A所示的X方向上测量的相应的线宽度W32、W34、W36，并且以在如图3A所示的X方向上测量的相应的线至线间隔S32、S34、S36布置。
金属线311A的线宽度W31小于金属线312A的线宽度W32，并且线宽度W32小于金属线313A的线宽度W33。此外，金属线311A的线至线间隔S31小于金属线312A的线至线间隔S32，并且线至线间隔S32小于金属线313A的线至线间隔S33。因此，下部金属化层M1A的布线密度大于上部金属化层M2A和M3A的布线密度，这进而有助于在金属化层M1A下方连接FinFET 302A。此外，因为上部金属化层M2A和M3A的线宽度W32和W33大于下部金属化层M1A的与W31的线宽度，所以上部金属化层M2A和M3A可以有助于降低网的电阻。
此外，金属线312A、313A的线宽度W32、W33大于在金属线313A之上延伸的金属线314A的线宽度W34。因此，金属线312A、313A具有比金属线314A更低的电阻。这样，可以在金属化层M3A和/或金属化层M2A上布线较长的网(即，较长的导电路径)以减小较长的网的电阻，并且可以在金属化层M4A上布线较短的网(即，较短的导电路径)。
此外，金属线315A的线宽度W35大于金属线314A的线宽度W34，并且金属线316A的线宽度W36大于线宽度W35。此外，金属线314A的线至线间隔S34小于金属线315A的线至线间隔S35、金属线316A的线至线间隔S36、金属线313A的线至线间隔S33和金属线312A的线至线间隔S32。因此，金属化层M4A的布线密度大于上部金属化层M5A和M6A以及下部金属化层M3A和M2A的布线密度，这进而有助于在金属化层M4A上布线比金属化层M2A、M3A、M5A和M6A上更多的网。此外，因为上部金属化层M5A和M6A的线宽度W35、W36大于下部金属化层M4A的W34的线宽度，所以上部金属化层M5A和M6A可以有助于降低网的电阻。
图4A是示出在具有与布局300中类似的金属化层的布局400中布线的示例性长网N1和示例性短网N2的示意图。布局400可用于制造如图4B所示的IC 400A。
布局400包括第一分组金属化层模型Group_1和堆叠在第一分组金属化层模型Group_1上方的第二分组金属化层模型Group_2，如上所描述。第一组分组金属化层模型Group_1包括第一金属化层M1、位于第一金属化层M1上方的第二金属化层M2和位于第二金属化层M2上方的第三金属化层M3。第二分组金属化层模型Group_2包括第四金属化层M4、位于第四金属化层M4上方的第五金属化层M5和位于第五金属化层M5上方的第六金属化层M6。金属化层M1-M6中的金属线411-416和金属通孔421-426的几何形状与如图3A至图3B所示的布局300中的金属线311-316和金属通孔321-326的几何形状相同，并且因此为了简洁不再重复。
在金属化层M3上布线连接两个半导体器件的长网N1，而不是在上部金属化层(例如，第六金属化层M6)上布线。因此，减少了用于长网N1的通孔数。例如，在所描绘的布局400中，其中在第三金属化层M3上布线长网N1，网N使用六个通孔(例如，两个通孔421、两个通孔422和两个通孔423)。相反，如果在第六金属化层M6上布线长线N1，则该长线N1可以使用十二个通孔(例如，两个通孔421、两个通孔422、两个通孔423、两个通孔424、两个通孔425和两个通孔426)，这进而将导致电阻的增大。因此，在低于上部金属化层的金属化层上布线长网N1可以使得长网N1的电阻减小。此外，因为连接其它半导体器件的短网N2具有比长网N1短的长度(例如，网的金属线的总长度)，所以可以在高于金属化层M3的金属化层上布线短网N2。作为非限制性实例，在高于金属化层M3并且具有比金属化层M3更小的金属线宽度和更小的线至线间隔的金属化层M4上布线短网N2，因为与长网N1相比，短网N2对信号延迟的关注更为宽松。
图4B是根据本发明的一些实施例的使用布局400制造的IC结构400A的截面图，并且因此IC结构400A继承了布局400中那些图案的几何形状。可以在如图1所示的制造流程100的阶段122处制造IC结构400A。IC结构400A是用于促进本发明的说明的非限制性实例。
IC结构400A包括四个器件402A、电连接器件402A中的两个的长网N1和连接器件402A中的两个的短网N2。在所描绘的实施例中，器件402A是FinFET，每个包括从衬底401A突出并且具有由STI区域405A横向围绕的下部的鳍403A、形成在鳍403A中的源极/漏极区域404A、横向位于源极/漏极区域404A之间的HKMG栅极结构406A以及位于栅极结构406A的相对侧壁上的栅极间隔件407A。衬底401A、鳍403A、源极/漏极区域404A、STI区域405A、栅极结构406A和栅极间隔件407A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构400A还包括位于FinFET 402A上方的ILD层441A以及延伸穿过ILD层441A以接合在FinFEts 402A的栅极结构406A和/或源极/漏极区域404A上的接触件408A。ILD层441A和接触件408A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构400A还包括互连结构430A，包括使用如图4A所示的布局400的金属化层M1-M6的布局图案制造的多个金属化层M1A-M6A，并且因此，金属化层M1A-M6A继承了布局400中的金属化层M1-M6的布局图案的几何形状。金属化层M1A-M6A分别包括IMD层451A-456A和461A-466A。在对应的IMD层451A-456A上方形成IMD层461A-466A。金属化层M1A-M6A包括分别在IMD层461A-466A中水平或横向延伸的水平互连件(诸如金属线411A-416A)以及分别在IMD层451A-456A中垂直延伸的垂直互连件(诸如金属通孔421A-426A)。IC结构400A的金属化层M1A-M6A的示例材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。
在金属化层M3A上布线连接两个FinFET 402A的长网N1，而不是在上部金属化层(例如，第六金属化层M6A)上布线。因此，减少了用于长网N1的通孔数。例如，在所描绘的IC结构400A中，在第三金属化层M3A上布线长网N1，长网N1使用六个通孔(例如，两个通孔421A、两个通孔422A和两个通孔423A)。相反，如果在第六金属化层M6A上布线长网N1，则该长网N1可使用十二个通孔(例如，两个通孔421A、两个通孔422A、两个通孔423A、两个通孔424A、两个通孔425A和两个通孔426A)，这进而将导致电阻增大。因此，在低于上部金属化层的金属化层上布线长网N1可以使得长网N1的电阻减小。此外，因为连接其它FinFET 402A的短网N2具有比长网N1短的长度(例如，网的金属线的总长度)，所以可以在高于金属化层M3的金属化层上布线短网N2。作为非限制性实例，在高于金属化层M3并且具有比金属化层M3A更小的金属线宽度和更小的线至线间隔的金属化层M4A上布线短网N2，因为与长网N1相比，短网N2对信号延迟的关注更为宽松。
图5A是在本发明的一些实施例中包括分组金属层的其它示例性模型的布局500的立体图。图5B是示出图5A的布局中的金属化层之间的金属线宽度差异的示意图。布局500可用于制造如图5C所示的IC结构500A。
布局500包括第三分组金属化层模型Group_3和堆叠在第三分组金属化层模型Group_3上方的第四分组金属化层模型Group_4。模型Group_3和Group_4与如先前关于图3A和图3B所讨论的模型Group_1和Group_2不同，并且也可以在如图2所示的库208中限定。模型Group_3仅包括两个金属化层，例如，第一金属化层M1和位于第一金属化层M1上方的第二金属化层M2。模型Group_4也仅包括两个金属化层，例如，位于第二金属化层M2上方的第三金属化层M3和位于第三金属化层M3上方的第四金属化层M4。
金属化层M1-M4包括水平互连件(诸如水平或横向延伸的金属线511-514)和相应的垂直互连件(诸如分别垂直延伸的金属通孔521-524)。金属线511和金属线513沿第一方向(例如，如图5A的立体图所示的X方向)延伸并且沿第二方向(例如，如图5A的立体图所示的Y方向)彼此间隔开。金属线512和514沿第二方向(如图5A所示的Y方向)延伸并且沿第一方向(如图5A所示的X方向)彼此间隔开。因此，金属线511和513的长度方向垂直于金属线512和514的长度方向。
金属线511、513具有在Y方向上测量的对应的线宽度W51、W53，并且以在Y方向上测量的对应的线至线间隔S51、S53布置。金属线512、514具有在X方向上测量的对应的线宽度W52、W54，并且以在X方向上测量的对应的线至线间隔S52、S54布置。金属线511、513的线宽度W51、W53小于金属线512、514的线宽度W52、W54。金属线511、513的线至线间隔S51、S53小于金属线512、514的线至线间隔S52、S54。因此，金属化层M1的布线密度大于金属化层M2的布线密度，这进而有助于在第一金属化层M1下方连接按比例缩小的器件(例如，10nm、7nm、5nm或3nm技术节点的晶体管)。此外，因为金属线512的线宽度W52大于金属线512之上的金属线513的线宽度W53，所以金属线512具有比金属线513更低的电阻。这样，可以在金属化层M2上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M3上布线较短的网(即，具有更小金属线总长度的网)。
在一些实施例中，金属线511的线宽度W51和线至线间隔S51与金属线513的线宽度W53和线至线间隔S53相同，并且金属线512的线宽度W52和线至线间隔S52与金属线514的线宽度W54和线至线间隔S54相同。换句话说，分组金属化层模型Group_3和Group_4可以具有相同的尺寸参数(例如，对应的金属化层中相同数量的金属化层、相同的线宽度和相同的线间隔)。例如，模型Group_3的金属化层M1具有与模型Group_4的金属化层M3相同的线宽度和相同的线间隔，并且模型Group_3的金属化层M2具有与模型Group_4的金属化层M4相同的线宽度和相同的线间隔。但是，在一些其它实施例中，金属化层M1的线宽度W51和线至线间隔S51可以与金属化层M3的线宽度W53和线至线间隔S53不同，并且金属化层M2的线宽度W52和线至线间隔S52可以与金属化层M4的线宽度W54和线至线间隔S54不同。
在一些实施例中，作为非限制性实例，金属线511、513的线高度H51、H53(其在垂直于如图5A所示的X-Y平面的Z方向上测量)小于金属线512、514的线高度H52、H54。在一些实施例中，作为非限制性实例，金属线511、513的线高度H51、H53小于通孔521-524的通孔高度，但是金属线512、514的线高度H52、H54大于通孔521-524的通孔高度。如图5A和图5B中所描绘的实施例所示，作为非限制性实例，金属线511-514的线宽度可以满足关系W51＝W53<W52＝W54，金属线511-514的线至线间隔可以满足关系S51＝S53<S52＝S54，并且金属线511-514的线高度可以满足关系H51＝H53<H52＝H54。
图5C是根据本发明的一些实施例的使用布局500制造的IC结构500A的截面图，并且因此IC结构500A继承了布局500中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构500A。IC结构500A是用于促进本发明的说明的非限制性实例。
IC结构500A包括器件502A，其可以是FinFET，包括从衬底501A突出并且具有由STI区域505A横向围绕的下部的鳍503A、形成在鳍503A中的源极/漏极区域504A、横向位于源极/漏极区域504A之间的HKMG栅极结构506A以及位于栅极结构506A的相对侧壁上的栅极间隔件507A。衬底501A、鳍503A、源极/漏极区域504A、STI区域505A、栅极结构506A和栅极间隔件507A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET 302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构500A还包括位于FinFET 502A上方的ILD层541A以及延伸穿过ILD层541A以接合在FinFET 502A的栅极结构506A和/或源极/漏极区域504A上的接触件508A。ILD层541A和接触件508A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的材料和制造，并且因此为了简洁不再重复。
IC结构500A还包括互连结构530A，包括使用如图5A所示的布局500的金属化层M1-M4的布局图案制造的多个金属化层M1A-M4A，并且因此金属化层M1A-M4A继承了布局500中金属化层M1-M4的布局图案的几何形状。金属化层M1A-M4A分别包括IMD层551A-554A和561A-564A。在对应的IMD层551A-554A上方形成IMD层561A-564A。金属化层M1A-M4A包括分别在IMD层561A-564A中水平或横向延伸的水平互连件(诸如金属线511A-514A)以及分别在IMD层551A-554A中垂直延伸的垂直互连件(诸如金属通孔521A-524A)。IC结构500A的金属化层M1A-M4A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。
金属线511A-514A和金属通孔521A-524A具有与布局500中的对应的金属线511-514和金属通孔521-524相同的几何形状。更详细地，金属线511A和513A沿第一方向(例如，如图5A的立体图所示的X方向)延伸并且沿第二方向(例如，如图5A的立体图所示的Y方向)彼此间隔开。金属线512A和514A沿第二方向(如图5A所示的Y方向)延伸并且沿第一方向(如图5A所示的X方向)彼此间隔开。因此，金属线511A和513A的长度方向垂直于金属线512A和514A的长度方向。
金属线511A、513A的线宽度W51、W53小于金属线512A、514A的线宽度W52、W54。金属线511A、513A的线至线间隔S51、S53小于金属线512A、514A的线至线间隔S52、S54。因此，金属化层M1A的布线密度大于金属化层M2A的布线密度，这进而有助于在第一金属化层M1A下方连接按比例缩小的器件(例如，10nm、7nm、5nm或3nm技术节点的晶体管)。此外，因为金属线512A的线宽度W52大于金属线512A之上的金属线513A的线宽度W53，所以金属线512A具有比金属线513A更低的电阻。这样，可以在金属化层M2A上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M3A上布线较短的网(即，具有更小金属线总长度的网)。
在图5A至图5C中，两个相同的模型堆叠在一起。但是，对于相同模型的重复次数没有限制。例如，图6A至图6C示出了在布局中堆叠在一起的三个相同的模型。图6A是在本发明的一些实施例中包括堆叠在一起的三个相同模型的布局600的立体图。图6B是示出图6A的布局中的金属化层之间的金属线宽度差异的示意图。布局600可用于制造如图6C所示的IC结构600A。
先前关于图5A和图5B讨论了布局600中的模型Group_3和Group_4的细节，并且因此为了简洁不再重复。布局600还包括堆叠在模型Group_4上方并且具有与模型Group_3和Group_4相同的尺寸参数的第五分组金属化层模型Group_5。例如，模型Group_5仅包括两个金属化层，例如，第五金属化层M5和位于第五金属化层M5上方的第六金属化层M6。金属化层M5-M6包括水平互连件(诸如水平或横向延伸的金属线615-616)和相应的垂直互连件(诸如分别垂直延伸的金属通孔625-626)。金属线615沿X方向延伸并且沿Y方向彼此间隔开，并且因此金属线615与金属线513和511平行并且垂直于金属线514和512。金属线616沿Y方向延伸并且沿X方向彼此间隔开，并且因此金属线616与金属线514和512平行并且垂直于金属线615、513和511。
金属线615具有在Y方向上测量的线宽度W65和在Y方向上测量的线高度H65，并且金属线615以在Y方向上测量的线至线间隔S65布置。金属线615的线宽度W65、线高度H65和线至线间隔S65分别与金属线513的线宽度W53、线高度H53和线至线间隔S53相同，并且也分别与金属线511的线宽度W51、线高度H51和线至线间隔S51相同。金属线616具有在X方向上测量的线宽度W66和在Z方向上测量的线高度H66，并且金属线616以在X方向上测量的线至线间隔S66布置。金属线616的线宽度W66、线高度H66和线至线间隔S66分别与金属线514的线宽度W54、线高度H54和线至线间隔S54相同，并且也分别与金属线512的对应的线宽度W52、线高度H52和线至线间隔S52相同。因此，第五分组金属化层模型Group_5具有与模型Group_3和Group_4相同的尺寸参数。
更详细地，金属线511、513、615的线宽度W51、W53、W65小于金属线512、514、616的线宽度W52、W54、W66。金属线511、513、615的线至线间隔S51、S53、S65小于金属线512、514、616的线至线间隔S52、S54、S66。因此，金属线514具有比金属线615更低的电阻。这样，可以在金属化层M4上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M5上布线较短的网(即，具有更小金属线总长度的网)。
图6C是根据本发明的一些实施例的使用布局600制造的IC结构600A的截面图，并且因此IC结构600A继承了布局600中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构600A。IC结构600A是用于促进本发明的说明的非限制性实例。
IC结构600A类似于IC结构500A，除了互连结构630A还包括位于金属化层M4A上方的金属化层M5A和位于金属化层M5A上方的金属化层M6A之外。使用如图6A所示的布局600的金属化层M5-M6的布局图案制造金属化层M5A-M6A，并且因此金属化层M5A-M6A继承了布局600中金属化层M5-M6的布局图案的几何形状。金属化层M5A-M6A分别包括IMD层655A-656A和665A-666A。在对应的IMD层655A-656A上方形成IMD层665A-666A。金属化层M5A-M6A包括分别在IMD层665A-666A中水平或横向延伸的水平互连件(诸如金属线615A-616A)以及分别在IMD层655A-656A中垂直延伸的垂直互连件(诸如金属通孔625A-626A)。IC结构600A的金属化层M5A-M6A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。
金属线615A-616A和金属通孔625A-626A具有与布局500中的对应的金属线615-616和金属通孔625-626相同的几何形状，并且因此为了简洁不再重复。金属化层M1A-M4A与如先前关于图5C所讨论的IC结构500A的金属化层相同，并且因此为了简洁不再重复。
在一些实施例中，不同的模型具有不同数量的金属化层，如图7A至图7C所示。图7A是在本发明的一些实施例中包括分组金属层的示例性模型的布局700的立体图。图7B是示出图7A的布局中的金属化层之间的金属线宽度差异的示意图。布局700可用于制造如图7C所示的IC结构700A。
布局700包括第六分组金属化层模型Group_6和堆叠在第六分组金属化层模型Group_6上方的第七分组金属化层模型Group_7。在库208中限定模型Group_6和Group_7，并且至少在金属化层的数量上不同。例如，模型Group_6仅包括两个金属化层，例如，第一金属化层M1和位于第一金属化层M1上方的第二金属化层M2，但是模型Group_7包括三个金属化层，例如，位于第二金属化层M2上方的第三金属化层M3、位于第三金属化层M3上方的第四金属化层M4和位于第四金属化层M4上方的第五金属化层M5。
金属化层M1-M5包括水平互连件(诸如水平或横向延伸的金属线711-715)和相应的垂直互连件(诸如分别垂直延伸的金属通孔721-725)。金属线711、713和715沿第一方向(例如，如图7A的立体图所示的X方向)延伸并且沿第二方向(例如，如图7A的立体图所示的Y方向)彼此间隔开。金属线712和714沿第二方向(如图7A所示的Y方向)延伸并且沿第一方向(如图7A所示的X方向)彼此间隔开。因此，金属线711、713和715的长度方向方向垂直于金属线712和714的长度方向。
金属线711、713、715具有在Y方向上测量的对应的线宽度W71、W73、W75，并且以在Y方向上测量的对应的线至线间隔S71、S73、S75布置。金属线712、714具有在X方向上测量的对应的线宽度W72、W74，并且以在X方向上测量的对应的线至线间隔S72、S74布置。金属线711、713的线宽度W71、W73小于金属线712、714的线宽度W72、W74。金属线711、713的线至线间隔S71、S73小于金属线712、714的线至线间隔S72、S74。因此，金属化层M1的布线密度大于金属化层M2的布线密度，这进而有助于在第一金属化层M1下方连接按比例缩小的器件(例如，10nm、7nm、7nm或3nm技术节点的晶体管)。此外，因为金属线712的线宽度W72大于金属线712之上的金属线713的线宽度W73，所以金属线712具有比金属线713更小的电阻。这样，可以在金属化层M2上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M3上布线较短的网(即，具有更小金属线总长度的网)。在一些实施例中，金属线715的线宽度W75和线至线间隔S75分别与金属线714的线宽度W74和线至线间隔S74相同。作为非限制性实例，金属线711-715的线宽度可以满足关系W71＝W73<W72<W74＝W75，并且金属线711-715的线至线间隔可以满足关系S71＝S73<S72<S74＝S75。
在一些实施例中，作为非限制性实例，金属线711、712、713的线高度H71、H72、H73(其在垂直于如图7A所示的X-Y平面的Z方向上测量)小于金属线714、715的线高度H74、H75。在一些实施例中，作为非限制性实例，金属线711、712、713的线高度H71、H72、H73小于通孔721-725的通孔高度，但是金属线714、715的线高度H74、H75大于通孔721-725的通孔高度。作为非限制性实例，金属线711-715的线高度可以满足关系H71＝H72＝H73<H74＝H75或H71＝H73<H72<H74＝H75。
图7C是根据本发明的一些实施例的使用布局700制造的IC结构700A的截面图，并且因此IC结构700A继承了布局700中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂制造IC结构700A。IC结构700A是用于促进本发明的说明的非限制性实例。
IC结构700A包括器件702A，其可以是FinFET，包括从衬底701A突出并且具有由STI区域705A横向围绕的下部的鳍703A、形成在鳍703A中的源极/漏极区域704A、横向位于源极/漏极区域704A之间的HKMG栅极结构706A以及位于栅极结构706A的相对侧壁上的栅极间隔件707A。衬底701A、鳍703A、源极/漏极区域704A、STI区域705A、栅极结构706A和栅极间隔件707A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET 302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构700A还包括位于FinFET 702A上方的ILD层741A以及延伸穿过ILD层741A以接合在FinFET 702A的栅极结构706A和/或源极/漏极区域704A上的接触件708A。ILD层741A和接触件708A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构700A还包括互连结构730A，包括使用如图7A所示的布局700的金属化层M1-M5的布局图案制造的多个金属化层M1A-M5A，并且因此金属化层M1A-M5A继承了布局700中金属化层M1-M4的布局图案的几何形状。金属化层M1A-M5A分别包括IMD层751A-755A和761A-765A。在对应的IMD层751A-755A上方形成IMD层761A-765A。金属化层M1A-M5A包括分别在IMD层761A-765A中水平或横向延伸的水平互连件(诸如金属线711A-715A)以及分别在IMD层751A-755A中垂直延伸的垂直互连件(诸如金属通孔721A-725A)。IC结构700A的金属化层M1A-M5A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。金属线711A-715A和金属通孔721A-725A具有与布局700中的对应的金属线711-715和金属通孔721-725相同的几何形状，并且因此为了简洁不再重复。
图8A是在本发明的一些实施例中包括分组的金属层的示例性模型的布局800的立体图。图8B是示出图8A的布局中的金属化层之间的金属线宽度差异的示意图。布局800可用于制造如图8C所示的IC结构800A。
布局800包括第八分组金属化层模型Group_8和堆叠在第八分组金属化层模型Group_8上方的第九分组金属化层模型Group_9。在库208中限定模型Group_8和Group_9，并且至少在金属化层的数量上不同。例如，模型Group_8包括三个金属化层，例如，第一金属化层M1、位于第一金属化层M1上方的第二金属化层M2和位于第二金属化层M2上方的第三金属化层M3，但是模型Group_9仅包括两个金属化层，例如，位于第三金属化层M3上方的第四金属化层M4和位于第四金属化层M4上方的第五金属化层M5。
金属化层M1-M5包括水平互连件(诸如水平或横向延伸的金属线811-815)和相应的垂直互连件(诸如分别垂直延伸的金属通孔821-825)。金属线811、813和815沿第一方向(例如，如图8A的立体图所示的X方向)延伸并且沿第二方向(例如，如图8A的立体图所示的Y方向)彼此间隔开。金属线812和814沿第二方向(如图8A所示的Y方向)延伸并且沿第一方向(如图8A所示的X方向)彼此间隔开。因此，金属线811、813和815的长度方向垂直于金属线812和814的长度方向。
金属线811、813、815具有在Y方向上测量的对应的线宽度W81、W83、W85，并且以在Y方向上测量的对应的线至线间隔S81、S83、S85布置。金属线812、814具有在X方向上测量的对应的线宽度W82、W84，并且以在X方向上测量的对应的线至线间隔S82、S84布置。金属线811、812、814的线宽度W81、W82、W84小于金属线813、815的线宽度W83、W85。金属线811、812、814的线至线间隔S81、S82、S84小于金属线813、815的线至线间隔S83、S85。因此，金属化层M1的布线密度大于金属化层M3的布线密度，这进而有助于在第一金属化层M1下方连接按比例缩小的器件(例如，10nm、8nm、8nm或3nm技术节点的晶体管)。此外，因为金属线813的线宽度W83大于金属线813之上的金属线814的线宽度W84，所以金属线813具有比金属线814更低的电阻。这样，可以在金属化层M3上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M4上布线较短的网(即，具有更小金属线总长度的网)。作为非限制性实例，金属线811-815的线宽度可以满足关系W81<W82＝W84<W83＝W85，并且金属线811-815的线至线间隔可以满足关系S81<S82＝S84<S83＝S85。
在一些实施例中，作为非限制性实例，金属线811、812、814的线高度H81、H82、H84(其在垂直于如图8A所示的X-Y平面的Z方向上测量)小于金属线813、815的线高度H83、H85。在一些实施例中，作为非限制性实例，金属线811、812、814的线高度H81、H82、H84小于通孔821-825的通孔高度，但是金属线813、815的线高度H83、H85大于通孔821-825的通孔高度。作为非限制性实例，金属线811-815的线高度可以满足关系H81＝H82＝H84<H83＝H85或H81<H82＝H84<H83＝H85。
图8C是根据本发明的一些实施例的使用布局800制造的IC结构800A的截面图，并且因此IC结构800A继承了布局800中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构800A。IC结构800A是用于促进本发明的说明的非限制性实例。
IC结构800A包括器件802A，其可以是FinFET，包括从衬底801A突出并且具有由STI区域805A横向围绕的下部的鳍803A、形成在鳍803A中的源极/漏极区域804A、横向位于源极/漏极区域804A之间的HKMG栅极结构806A以及位于栅极结构806A的相对侧壁上的栅极间隔件807A。衬底801A、鳍803A、源极/漏极区域804A、STI区域805A、栅极结构806A和栅极间隔件807A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET 302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构800A还包括位于FinFET 802A上方的ILD层841A以及延伸穿过ILD层841A以接合在FinFET 802A的栅极结构806A和/或源极/漏极区域804A上的接触件808A。ILD层841A和接触件808A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构800A还包括互连结构830A，包括使用如图8A所示的布局800的金属化层M1-M5的布局图案制造的多个金属化层M1A-M5A。并且因此，金属化层M1A-M5A继承了布局800中金属化层M1-M5的布局图案的几何形状。金属化层M1A-M5A分别包括IMD层851A-855A和861A-865A。在对应的IMD层851A-855A上方形成IMD层861A-865A。金属化层M1A-M5A包括分别在IMD层861A-865A中水平或横向延伸的水平互连件(诸如金属线811A-815A)以及分别在IMD层851A-855A中垂直延伸的垂直互连件(诸如金属通孔821A-825A)。IC结构800A的金属化层M1A-M5A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。金属线811A-815A和金属通孔821A-825A具有与布局800中的对应的金属线811-815和金属通孔821-825相同的几何形状，并且因此为了简洁不再重复。
图9A是在本发明的一些实施例中包括分组金属层的示例性模型的布局900的立体图。图9B是示出图9A的布局中的金属化层之间的金属线宽度差异的示意图。布局900可用于制造如图9C所示的IC结构900A。
布局900包括第十分组金属化层模型Group_10、堆叠在第十分组金属化层模型Group_10上方的第十一分组金属化层模型Group_11和堆叠在第十一分组金属化层模型Group_11上方的第十二分组金属化层模型Group_12。在库209中限定模型Group_10、Group_11和Group_12，并且至少在金属化层的数量上不同。例如，模型Group_10包括一个金属化层M1，模型Group_11包括两个金属化层，例如，位于第一金属化层上方的第二金属化层M2和位于第二金属化层M2上方的第三金属化层M3，并且模型Group_12包含三个金属化层，例如，位于第三金属化层M3上方的第四金属化层M4、位于第四金属化层M4上方的第五金属化层M5和位于第五金属化层M5上方的第六金属化层M6。
金属化层M1-M6包括水平互连件(诸如水平或横向延伸的金属线911-916)和相应的垂直互连件(诸如分别垂直延伸的金属通孔921-926)。金属线911、913和915沿第一方向(例如，如图9A的立体图所示的X方向)延伸并且沿第二方向(例如，如图9A的立体图所示的Y方向)彼此间隔开。金属线912、914和916沿第二方向(如图9A所示的Y方向)延伸并且沿第一方向(如图9A所示的X方向)彼此间隔开。因此，金属线911、913和915的长度方向方向垂直于金属线912、914和916的长度方向。
金属线911、913、915具有在Y方向上测量的对应的线宽度W91、W93、W95和在Z方向上测量的线高度H91、H93、H95，并且以在Y方向上测量的对应的线至线间隔S91、S93、S95布置。金属线912、914、916具有在X方向上测量的对应的线宽度W92、W94、W96和在Z方向上测量的线高度H92、H94、H96，并且以在X方向上测量的对应的线至线间隔S92、S94、S96布置。作为非限制性实例，金属线911-916的线宽度可以满足关系W94＝W95＝W96<W92<W91＝W93，金属线911-916的线至线间隔可以满足关系S94＝S95＝S96<S92<S91＝S93，并且金属线911-916的线高度可以满足关系H94＝H95＝H96＝H92<H91＝H93或H94＝H95＝H96<H92<H91＝H93。
因为金属线913的线宽度W93大于金属线913之上的金属线914的线宽度W94，所以金属线913具有比金属线914更低的电阻。这样，可以在金属化层M3上布线较长的网(即，具有更大金属线总长度的网)以减小较长的网的电阻，并且可以在金属化层M4上布线较短的网(即，具有更小金属线总长度的网)。
图9C是根据本发明的一些实施例的使用布局900制造的IC结构900A的截面图，并且因此IC结构900A继承了布局900中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构900A。IC结构900A是用于促进本发明的说明的非限制性实例。
IC结构900A包括器件902A，其可以是FinFET，包括从衬底901A突出并且具有由STI区域905A横向围绕的下部的的鳍903A、形成在鳍903A中的源极/漏极区域904A、横向位于源极/漏极区域904A之间的HKMG栅极结构906A以及位于栅极结构906A的相对侧壁上的栅极间隔件907A。衬底901A、鳍903A、源极/漏极区域904A、STI区域905A、栅极结构906A和栅极间隔件907A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET 302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构900A还包括位于FinFET 902A上方的ILD层941A以及延伸穿过ILD层941A以接合在FinFEts 902A的栅极结构906A和/或源极/漏极区域904A上的接触件908A。ILD层941A和接触件908A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构900A还包括互连结构930A，包括使用如图9A所示的布局900的金属化层M1-M6的布局图案制造的多个金属化层M1A-M6A，并且因此金属化层M1A-M6A继承了布局900中金属化层M1-M6的布局图案的几何形状。金属化层M1A-M6A分别包括IMD层951A-956A和961A-966A。在对应的IMD层951A-956A上方形成IMD层961A-966A。金属化层M1A-M6A包括分别在IMD层961A-966A中水平或横向延伸的水平互连件(诸如金属线911A-916A)以及分别在IMD层951A-956A中垂直延伸的垂直互连件(诸如金属通孔921A-926A)。IC结构900A的金属化层M1A-M6A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。金属线911A-916A和金属通孔921A-926A具有与布局900中的对应的金属线911-916和金属通孔921-926相同的几何形状，并且因此为了简洁不再重复。
图10A是在本发明的一些实施例中包括分组金属层的更多示例性模型的布局1000的立体图。图10B是示出图10A的布局中的金属化层之间的金属线宽度差异的示意图。布局1000可用于制造如图10C所示的IC结构1000A。
布局1000包括依次堆叠的第十三、第十四、第十五、第十六和第十七分组金属化层模型Group_13、Group_14、Group_15、Group_16和Group_17。模型Group_13包括第一金属化层M1和位于第一金属化层M1上方的第二金属化层M2。模型Group_14包括位于第二金属化层M2上方的第三金属化层M3和位于第三金属化层M3上方的第四金属化层M4。模型Group_15包括位于第四金属化层M4上方的第五金属化层M5和位于第五金属化层M5上方的第六金属化层M6。模型Group_16仅包括位于第六金属化层M6上方的第七金属化层M7，并且模型Group_17仅包括位于第七金属化层M7上方的第八金属化层M8。
金属化层M1-M8包括水平互连件(诸如水平或横向延伸的金属线1011-1018)和相应的垂直互连件(诸如分别垂直延伸的金属通孔1021-1028)。金属线1011、1013、1015、1017沿第一方向(例如，如图10A的立体图所示的X方向)延伸并且沿第二方向(例如，如图10A的立体图所示的Y方向)彼此间隔开。金属线1012、1014、1016、1018沿第二方向(如图10A所示的Y方向)延伸并且沿第一方向(如图10A所示的X方向)彼此间隔开。因此，金属线1011、1013、1015、1017的长度方向垂直于金属线1012、1014、1016、1018的长度方向。
金属线1011、1013、1015、1017具有在Y方向上测量的对应的线宽度W101、W103、W105、W107和在Z方向上测量的线高度H101、H103、H105、H107，并且以在Y方向上测量的对应的线至线间隔S101、S103、S105、S107布置。金属线1012、1014、1016、1018具有在X方向上测量的对应的线宽度W102、W104、W106、W108和在Z方向上测量的线高度H102、H104、H106、H108，并且以在X方向上测量的对应的线至线间隔S102、S104、S106、S108布置。作为非限制性实例，金属线1011-1018的线宽度可以满足关系W103＝W105＝W108<W104＝W107<W101＝W102＝W106，金属线1011-1018的线至线间隔可以满足关系S103＝S105＝S108<S104＝S107<S101＝S102＝S106，并且金属线1011-1018的线高度可以满足关系H103＝H105＝H108＝H104＝H107<H101＝H102＝H106或H103＝H105＝H108<H104＝H107<H101＝H102＝H106。
图10C是根据本发明的一些实施例的使用布局1000制造的IC结构1000A的截面图，并且因此IC结构1000A继承了布局1000中那些图案的几何形状，如下面更详细描述的。可以在如图1所示的制造流程100的阶段122的制造厂中制造IC结构1000A。IC结构1000A是用于促进本发明的说明的非限制性实例。
IC结构1000A包括器件1002A，其可以是FinFET，包括从衬底1001A突出并且具有由STI区域1005A横向围绕的下部的的鳍1003A、形成在鳍1003A中的源极/漏极区域1004A、横向位于源极/漏极区域1004A之间的HKMG栅极结构1006A以及位于栅极结构1006A的相对侧壁上的栅极间隔件1007A。衬底1001A、鳍1003A、源极/漏极区域1004A、STI区域1005A、栅极结构1006A和栅极间隔件1007A的示例性材料和制造类似于如先前关于图3C所讨论的FinFET 302A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构1000A还包括位于FinFET 1002A上方的ILD层1041A以及延伸穿过ILD层1041A以接合在FinFEts 1002A的栅极结构1006A和/或源极/漏极区域1004A上的接触件1008A。ILD层1041A和接触件1008A的示例性材料和制造类似于如先前关于图3C所讨论的ILD层341A和接触件308A的示例性材料和制造，并且因此为了简洁不再重复。
IC结构1000A还包括互连结构1030A，包括使用如图10A所示的布局1000的金属化层M1-M8的布局图案制造的多个金属化层M1A-M8A，并且因此金属化层M1A-M8A继承了布局1000中金属化层M1-M8的布局图案的几何形状。金属化层M1A-M8A分别包括IMD层1051A-1058A和1061A-1068A。在对应的IMD层1051A-1058A上方形成IMD层1061A-1068A。金属化层M1A-M8A包括分别在IMD层1061A-1068A中水平或横向延伸的水平互连件(诸如金属线1011A-1018A)以及分别在IMD层1051A-1058A中垂直延伸的垂直互连件(诸如金属通孔1021A-1028A)。IC结构1000A的金属化层M1A-M8A的示例性材料和制造类似于如先前关于图3C所讨论的IC结构300A的示例性材料和制造，并且因此为了简洁不再重复。金属线1011A-1018A和金属通孔1021A-1028A具有与布局1000中的对应的金属线1011-1018和金属通孔1021-1028相同的几何形状，并且因此为了简洁不再重复。
图11是示出根据本发明的一些实施例的APR功能的一部分的流程图。在操作1101中，首先从库208(如图2所示)中选择分组金属化层的一个或多个模型，并且放置在布局中。作为非限制性实例，选择模型Group_1和Group_2并且放置在布局中以构建如图3A所示的布局300。
在操作1102中，检查从操作1101生成的布局，以确定该布局是否满足合格的电特性(例如，寄生电阻和电容)、制造标准和/或设计规范。如果检查结果不利，则APR功能进行至操作1103，以从库208中选择一个或多个其它模型以替换首先选择的模型。作为非限制性实例，首先选择的模型Group_1和Group_2可以用模型Group_3、Group_4和Group_5替换，从而得到如图5A所示的布局500。然后，在操作1102中再次检查从操作1103生成的重建布局。如果检查结果是可接受的，则然后在操作1104中完成APR功能，并且因此生成布局布线的布局。
图12是根据一些实施例的电子设计自动化(EDA)系统1200的示意图。根据一个或多个实施例，本文描述的生成设计布局(例如，布局300、400、500、600、700、800、900和/或1000)的方法是可实现的，根据一些实施例，例如使用EDA系统1200。在一些实施例中，EDA系统1200是通用计算设备，其包括硬件处理器1202和非暂时性计算机可读存储介质1204。计算机可读存储介质1204等编码有，即存储一组可执行指令1206、设计布局1207、设计规则检查(DRC)平台1209或用于执行该指令集的任何中间数据。每个设计布局1207包括集成芯片的图形表示，诸如例如GSII文件。每个DRC平台1209包含具体于设计用于制造设计布局1207的半导体工艺的设计规则列表。由硬件处理器1202执行的指令1206、设计布局1207和DRC平台1209代表(至少部分)EDA工具，其根据一种或多种(下文中，注明的工艺和/或方法)实现例如本文描述的方法的部分或全部。
处理器1202通过总线1208电耦接至计算机可读存储介质1204。处理器1202也通过总线1208电耦接至I/O接口1210。网络接口1212也通过总线1208电连接至处理器1202。网络接口1212连接至网络1214，使得处理器1202和计算机可读存储介质1204能够通过网络1214连接至外部元件。处理器1202配置为执行编码在计算机可读存储介质1204中的指令1206，以使EDA系统1200可用于实施如图1所示的流程100的部分或全部操作阶段102-118。例如，处理器1202可以配置为执行诸如以下的步骤：提供设计规范；生成电路网表；实施布局前模拟；生成布局的设计数据；在库中限定分组金属化层的模型；实施布局布线操作以生成布局；实施布局后模拟；以及验证布局后模拟结果。在一个或多个实施例中，处理器1202是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1204是电的、磁的、光的、电磁的、红外的和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1204包括半导体或固态存储器、磁带、可移动计算机软盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1204包括光盘只读存储器(CD-ROM)、光盘读/写(CD-R/W)和/或数字视盘(DVD)。
在一个或多个实施例中，计算机可读存储介质1204存储指令1206、设计布局1207(例如，先前讨论的布局300、400、500、600、700、800、900和1000)、配置为使EDA系统1200(其中这种执行代表(至少部分)EDA工具)可用于实施所提到的工艺和/或方法的部分或全部的DRC平台1209。在一个或多个实施例中，存储介质1204也存储有助于实施如图1所示的流程100的所有操作阶段102-118的部分或全部的信息。例如，存储介质1204可以存储在APR操作中使用的分组金属化层的模型(例如，如先前讨论的模型Group_1-Group_17)。
EDA系统1200包括I/O接口1210。I/O接口1210耦接至外部电路。在一个或多个实施例中，I/O接口1210包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键，用于将信息和命令传达至处理器1202。
EDA系统1200也包括耦接至处理器1202的网络接口1212。网络接口1212允许EDA系统1200与连接至一个或多个其它计算机系统的网络1214通信。网络接口1212包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-131212。在一个或多个实施例中，在两个或更多个EDA系统1200中实现部分或全部所提到的工艺和/或方法。
EDA系统1200配置为通过I/O接口1210接收信息。通过I/O接口1210接收的信息包括指令、数据、设计规则、标准单元库和/或其它参数中的一个或多个，以由处理器1202处理。信息通过总线1208传输至处理器1202。EDA系统1200配置为通过I/O接口1210接收与用户界面(UI)1216有关的信息。信息作为UI 1216存储在计算机可读介质1204中。
在一些实施例中，使用诸如可用的(来自于CADENCE DESIGNSYSTEMS，Inc)工具或另一合适的布局生成工具生成包括标准单元的布局图。
在一些实施例中，该工艺被实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的实例包括但不限于外部/可移动和/或内部/内置存储器或存储器单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体存储器(诸如ROM、RAM、存储卡)等中的一个或多个。
图12中也示出了掩模室1230，其接收例如通过网络1214从EDA系统1200生成的经验证的布局。掩模室1230具有基于从EDA系统1200生成的经验证的布局用于制造一个或多个光掩模(例如，用于制造例如IC300A、400A、500A、600A、700A、800A、900A和/或1000A的光掩模)的掩模制造工具1232(例如，掩模写入器)。IC制造厂(“Fab”)1220可以通过例如网络1214连接至掩模室1230和EDA系统1200。制造厂1220包括IC制造工具1222，用于使用由掩模室1230制造的光掩模来制造IC芯片(例如，IC 300A、400A、500A、600A、700A、800A、900A和/或1000A)。作为非限制性实例，IC制造工具1222可以是用于制造IC芯片的群集工具。群集工具可以是多反应室型复合设备，其包括具有插入其中心处的晶圆处理机器人的多面传送室；位于多面传送室的每个壁面上的多个工艺室(例如，CVD室、PVD室、蚀刻室、退火室等)；以及安装在传输室的不同壁面处负载锁定室。
在一些实施例中，EDA系统1200、掩模室1230和制造厂1220中的两个或多个由单个公司拥有。例如，EDA系统1200、掩模室1230和制造厂1220中的两个或多个在公共设施中并存并且使用公共资源。在一些其它实施例中，EDA系统1200由设计室拥有，其是与掩模室1230和制造厂1220不同的实体。在这样的实施例中，拥有EDA系统1200的掩模室1230、制造厂1220和设计室中的每个与一个或多个其它实体交互并且向一个或多个其它实体提供服务和/或接收服务。
基于以上讨论，可以看出本发明提供了优势。但是，应该理解，其它实施例可以提供额外的优势，并且不是所有的优势都已在此处讨论，并且没有特定的优势对于所有实施例都是需要的。一个优势是，利用分组金属化层，布线器可以在更低的金属化层上使用更厚的金属线来减小网电阻，从而减少信号延迟。另一优势是，由于减少了信号延迟，时钟树综合可以在IC布局中放置更少的缓冲区，这进而在最终IC芯片中产生更少的缓冲区，这进而允许进一步按比例缩小芯片面积。
在一些实施例中，IC结构包括第一、第二、第三和第四晶体管、第一金属化层和第二金属化层。在衬底上形成第一、第二、第三和第四晶体管。第一金属化层位于第一、第二、第三和第四晶体管之上。第一金属化层具有多个第一金属线，多个第一金属线沿第一方向横向延伸并且具有在垂直于第一方向的第二方向上测量的第一线宽度。多个第一金属线中的一个或多个是电连接第一晶体管和第二晶体管的第一网的一部分。第二金属化层具有多个第二金属线，多个第二金属线沿第二方向横向延伸并且具有在第一方向上测量的第二线宽度。第二金属线的第二线宽度小于第一金属线的第一线宽度。多个第二金属线中的一个或多个是电连接第三晶体管和第四晶体管的第二网的一部分，并且第二网的总长度小于第一网的总长度。
在一些实施例中，集成电路结构还包括：第三金属化层，位于所述第一金属化层下方，所述第三金属化层具有多个第三金属线，所述多个第三金属线沿所述第二方向延伸并且具有在所述第一方向上测量的第三线宽度，其中，所述第三金属线的第三线宽度小于所述第一金属线的第一线宽度。在一些实施例中，所述第三金属线的第三线宽度大于所述第二金属线的第二线宽度。在一些实施例中，集成电路结构还包括：第四金属化层，位于所述第二金属化层上方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第一金属线的第一线宽度。在一些实施例中，所述第四金属线的第四线宽度大于所述第二金属线的第二线宽度。在一些实施例中，所述第四金属线的第四线宽度与所述第三金属线的第三线宽度相同。在一些实施例中，集成电路结构还包括：第四金属化层，位于所述第三金属化层下方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第三金属线的第三线宽度。在一些实施例中，所述第四金属线的第四线宽度与所述第二金属线的第二线宽度相同。在一些实施例中，集成电路结构还包括：第三金属化层，位于所述第二金属化层上方，所述第三金属化层具有多个第三金属线，所述多个第三金属线沿所述第二方向延伸并且具有在所述第一方向上测量的第三线宽度，其中，所述第三金属线的第三线宽度大于所述第二金属线的第二线宽度。在一些实施例中，所述第三金属线的第三线宽度与所述第一金属线的第一线宽度相同。在一些实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是鳍式场效应晶体管(FinFET)。
在一些实施例中，IC结构包括第一、第二、第三和第四晶体管、第一金属化层和第二金属化层。第一金属化层位于第一、第二、第三和第四晶体管之上。第一金属化层包括多个第一金属线，多个第一金属线沿第一方向横向延伸并且以第一线至线间隔布置。多个第一金属线中的一个或多个是电连接第一晶体管和第二晶体管的第一网的一部分。第二金属化层位于第一金属化层上方。第二金属化层包括多个第二金属线，多个第二金属线沿垂直于第一方向的第二方向横向延伸并且以第二线至线间隔布置。第一线至线间隔大于第二线至线间隔。多个第二金属线中的一个或多个是连接第三晶体管和第四晶体管的第二网的一部分，并且第二网的总长度小于第一网的总长度。
在一些实施例中，集成电路结构还包括：第三金属化层，位于所述第二金属化层上方，所述第三金属化层包括多个第三金属线，所述多个第三金属线沿所述第一方向延伸并且以第三线至线间隔布置，其中，所述第三线至线间隔大于所述第二线至线间隔。在一些实施例中，所述第三线至线间隔与所述第一线至线间隔相同。在一些实施例中，集成电路结构还包括：第三金属化层，位于所述第一金属化层下方，所述第三金属化层沿所述第二方向延伸并且以第三线至线间隔布置，其中，所述第三线至线间隔小于所述第一线至线间隔。在一些实施例中，所述第三线至线间隔与所述第二线至线间隔相同。
在一些实施例中，方法包括：在存储介质中存储多个模型的分组金属化层；在布局中，在半导体器件上方放置多个模型的分组金属化层中的第一个；在布局中，在多个模型的分组金属化层中的第一个上方放置多个模型的分组金属化层中的第二个，其中，多个模型的分组金属化层中的第二个的最底部金属化层具有比多个模型的分组金属化层中的第一个的最顶部金属化层更小的金属线宽度；至少部分地在多个模型的分组金属化层中的第一个的最顶部金属化层上布线第一网；至少部分地在多个模型的分组金属化层中的第二个的最底部金属化层上布线第二网；以及基于布局制造集成电路。第二网具有比第一网的总长度短的总长度。
在一些实施例中，所述多个模型的分组金属化层中的所述第一个和所述第二个在金属化层的数量上相同。在一些实施例中，所述多个模型的分组金属化层中的所述第一个比所述多个模型的分组金属化层中的所述第二个具有更多金属化层。在一些实施例中，所述多个模型的分组金属化层中的所述第一个比所述多个模型的分组金属化层中的所述第二个具有更少金属化层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路(IC)结构，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；
第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层具有多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且具有在垂直于所述第一方向的第二方向上测量的第一线宽度，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及
第二金属化层，位于所述第一金属化层上方，所述第二金属化层具有多个第二金属线，所述多个第二金属线沿所述第二方向横向延伸并且具有在所述第一方向上测量的第二线宽度，其中，所述第二金属线的所述第二线宽度小于所述第一金属线的所述第一线宽度，所述多个第二金属线中的一个或多个是电连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。
2.根据权利要求1所述的集成电路结构，还包括：
第三金属化层，位于所述第一金属化层下方，所述第三金属化层具有多个第三金属线，所述多个第三金属线沿所述第二方向延伸并且具有在所述第一方向上测量的第三线宽度，其中，所述第三金属线的第三线宽度小于所述第一金属线的第一线宽度。
3.根据权利要求2所述的集成电路结构，其中，所述第三金属线的第三线宽度大于所述第二金属线的第二线宽度。
4.根据权利要求2所述的集成电路结构，还包括：
第四金属化层，位于所述第二金属化层上方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第一金属线的第一线宽度。
5.根据权利要求4所述的集成电路结构，其中，所述第四金属线的第四线宽度大于所述第二金属线的第二线宽度。
6.根据权利要求4所述的集成电路结构，其中，所述第四金属线的第四线宽度与所述第三金属线的第三线宽度相同。
7.根据权利要求2所述的集成电路结构，还包括：
第四金属化层，位于所述第三金属化层下方，所述第四金属化层包括多个第四金属线，所述多个第四金属线沿所述第一方向延伸并且具有在所述第二方向上测量的第四线宽度，其中，所述第四金属线的第四线宽度小于所述第三金属线的第三线宽度。
8.根据权利要求7所述的集成电路结构，其中，所述第四金属线的第四线宽度与所述第二金属线的第二线宽度相同。
9.根据权利要求1所述的集成电路结构，还包括：
第三金属化层，位于所述第二金属化层上方，所述第三金属化层具有多个第三金属线，所述多个第三金属线沿所述第二方向延伸并且具有在所述第一方向上测量的第三线宽度，其中，所述第三金属线的第三线宽度大于所述第二金属线的第二线宽度。
10.根据权利要求9所述的集成电路结构，其中，所述第三金属线的第三线宽度与所述第一金属线的第一线宽度相同。
11.根据权利要求1所述的集成电路结构，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是鳍式场效应晶体管(FinFET)。
12.一种集成电路(IC)结构，包括：
第一晶体管、第二晶体管、第三晶体管和第四晶体管，形成在衬底上；
第一金属化层，位于所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管之上，所述第一金属化层包括多个第一金属线，所述多个第一金属线沿第一方向横向延伸并且以第一线至线间隔布置，其中，所述多个第一金属线中的一个或多个是电连接所述第一晶体管和所述第二晶体管的第一网的一部分；以及
第二金属化层，位于所述第一金属化层上方，所述第二金属化层包括多个第二金属线，沿垂直于所述第一方向的第二方向横向延伸并且以第二线至线间隔布置，其中，所述第一线至线间隔大于所述第二线至线间隔，所述多个第二金属线中的一个或多个是连接所述第三晶体管和所述第四晶体管的第二网的一部分，并且所述第二网的总长度小于所述第一网的总长度。
13.根据权利要求12所述的集成电路结构，还包括：
第三金属化层，位于所述第二金属化层上方，所述第三金属化层包括多个第三金属线，所述多个第三金属线沿所述第一方向延伸并且以第三线至线间隔布置，其中，所述第三线至线间隔大于所述第二线至线间隔。
14.根据权利要求13所述的集成电路结构，其中，所述第三线至线间隔与所述第一线至线间隔相同。
15.根据权利要求12所述的集成电路结构，还包括：
第三金属化层，位于所述第一金属化层下方，所述第三金属化层沿所述第二方向延伸并且以第三线至线间隔布置，其中，所述第三线至线间隔小于所述第一线至线间隔。
16.根据权利要求15所述的集成电路结构，其中，所述第三线至线间隔与所述第二线至线间隔相同。
17.一种形成集成电路结构的方法，包括：
在存储介质中存储多个模型的分组金属化层；
在布局中，在半导体器件上方放置所述多个模型的分组金属化层中的第一个；
在布局中，在所述多个模型的分组金属化层中的所述第一个上方放置所述多个模型的分组金属化层中的第二个，其中，所述多个模型的分组金属化层中的所述第二个的最底部金属化层具有比所述多个模型的分组金属化层中的所述第一个的最顶部金属化层更小的金属线宽度；
至少部分地在所述多个模型的分组金属化层中的所述第一个的最顶部金属化层上布线第一网；
至少部分地在所述多个模型的分组金属化层中的所述第二个的最底部金属化层上布线第二网，其中，所述第二网具有比所述第一网的总长度短的总长度；以及
基于所述布局制造集成电路。
18.根据权利要求17所述的方法，其中，所述多个模型的分组金属化层中的所述第一个和所述第二个在金属化层的数量上相同。
19.根据权利要求17所述的方法，其中，所述多个模型的分组金属化层中的所述第一个比所述多个模型的分组金属化层中的所述第二个具有更多金属化层。
20.根据权利要求17所述的方法，其中，所述多个模型的分组金属化层中的所述第一个比所述多个模型的分组金属化层中的所述第二个具有更少金属化层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11113443B1 (en) * 2020-06-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with thicker metal lines on lower metallization layer
US12272043B2 (en) * 2022-06-04 2025-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor topography simulation of non-removal type processes
US20240055494A1 (en) * 2022-08-12 2024-02-15 Qualcomm Incorporated Via alternate net spacing

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561623A (en) * 1994-02-09 1996-10-01 Fujitsu Limited High speed DRAM with novel wiring structure
JPH09321242A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
CN110364507A (zh) * 2018-03-26 2019-10-22 台湾积体电路制造股份有限公司 半导体元件

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197525A (ja) * 1997-09-19 1999-04-09 Hitachi Ltd 半導体装置およびその製造方法
TW396524B (en) * 1998-06-26 2000-07-01 United Microelectronics Corp A method for fabricating dual damascene
US7076750B1 (en) * 2001-02-06 2006-07-11 Advanced Micro Devices, Inc. Method and apparatus for generating trenches for vias
JP4497791B2 (ja) * 2002-05-09 2010-07-07 株式会社ルネサステクノロジ 半導体集積回路
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
JP3808866B2 (ja) * 2003-12-05 2006-08-16 株式会社東芝 半導体装置
DE102004021261B4 (de) * 2004-04-30 2007-03-22 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Hybrid-Metallisierungsschichtstapel für eine verbesserte mechanische Festigkeit während und nach dem Einbringen in ein Gehäuse
JP4602004B2 (ja) * 2004-06-22 2010-12-22 株式会社東芝 テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム
DE102005057076A1 (de) * 2005-11-30 2007-05-31 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verbessern der Haftung von Metallisierungsschichten durch Vorsehen von Platzhalterkontaktdurchführungen
DE102006004428B4 (de) * 2006-01-31 2017-12-21 Globalfoundries Inc. Technik zum zerstörungsfreien Überwachen der Metallablösung in Halbleiterbauelementen
DE102006025405B4 (de) * 2006-05-31 2018-03-29 Globalfoundries Inc. Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen
US7565638B2 (en) * 2006-11-21 2009-07-21 Sun Microsystems, Inc. Density-based layer filler for integrated circuit design
JP5104403B2 (ja) * 2008-02-29 2012-12-19 富士通株式会社 キャパシタ
US9711407B2 (en) * 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8618826B2 (en) * 2009-07-02 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for de-embedding
US8461035B1 (en) * 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9293366B2 (en) * 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
US9484973B1 (en) * 2010-08-09 2016-11-01 Qorvo Us, Inc. Voltage equalization for stacked FETs in RF switches
US10388568B2 (en) * 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US9406738B2 (en) * 2011-07-20 2016-08-02 Xilinx, Inc. Inductive structure formed using through silicon vias
US20140061915A1 (en) * 2012-08-30 2014-03-06 International Business Machines Corporation Prevention of thru-substrate via pistoning using highly doped copper alloy seed layer
JP6044240B2 (ja) * 2012-10-01 2016-12-14 株式会社ソシオネクスト 半導体装置及び半導体装置の設計方法
US8891280B2 (en) * 2012-10-12 2014-11-18 Micron Technology, Inc. Interconnection for memory electrodes
US8946884B2 (en) * 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
JP6332680B2 (ja) * 2014-06-13 2018-05-30 新光電気工業株式会社 配線基板及びその製造方法
TWI542077B (zh) * 2014-10-27 2016-07-11 國立臺灣大學 一種三維結構的頻率反射單元
US9620510B2 (en) * 2014-12-19 2017-04-11 Taiwan Semiconductor Manufacturing Company Ltd. Stacked metal layers with different thicknesses
US9659882B2 (en) * 2015-01-20 2017-05-23 Sandisk Technologies Llc System, method and apparatus to relieve stresses in a semiconductor die caused by uneven internal metallization layers
US11256846B2 (en) * 2015-03-27 2022-02-22 Samsung Electronics Co., Ltd. System and method of analyzing integrated circuit in consideration of a process variation and a shift
JP2016192443A (ja) * 2015-03-30 2016-11-10 株式会社東芝 記憶装置
US9547742B2 (en) * 2015-04-27 2017-01-17 Nxp Usa, Inc. Systems and methods for via placement
US9634243B1 (en) * 2015-11-27 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10460070B2 (en) * 2016-01-28 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Optimized electromigration analysis
US9898571B2 (en) * 2016-02-05 2018-02-20 International Business Machines Corporation Layout of interconnect lines in integrated circuits
US9911697B2 (en) * 2016-05-02 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Power strap structure for high performance and low current density
US10157258B2 (en) * 2016-11-18 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for evaluating failure-in-time
JP6971597B2 (ja) 2017-03-10 2021-11-24 キヤノン株式会社 情報処理装置、表示制御方法、及びプログラム
US10763304B2 (en) * 2017-06-27 2020-09-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10685157B2 (en) * 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Power-aware scan partitioning
TWI636542B (zh) * 2017-10-20 2018-09-21 智原科技股份有限公司 積體電路的配電網路
US10671788B2 (en) * 2017-11-21 2020-06-02 Taiwan Semiconductor Manufacturing Company Ltd. Method, system, and storage medium of resource planning for designing semiconductor device
US10360337B2 (en) 2017-11-22 2019-07-23 Taiwan Semiconductor Manufacturing Company Ltd. Method of forming conductive grid of integrated circuit
US10727272B2 (en) * 2017-11-24 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
EP3718142A4 (en) * 2017-11-30 2021-09-22 Intel Corporation FORMING OF WING PATTERNS FOR ADVANCED MANUFACTURING OF INTEGRATED CIRCUIT STRUCTURE
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US10586012B2 (en) * 2018-04-25 2020-03-10 International Business Machines Corporation Semiconductor process modeling to enable skip via in place and route flow
US11367749B2 (en) * 2018-06-28 2022-06-21 Intel Corporation Spin orbit torque (SOT) memory devices and their methods of fabrication
US10949597B2 (en) * 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Through-silicon vias in integrated circuit packaging
CN110323247B (zh) * 2019-07-04 2021-08-31 中国科学院微电子研究所 Mram器件及其制造方法及包括mram的电子设备
US10963609B2 (en) * 2019-08-08 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for analyzing electromigration (EM) in integrated circuit
US11113443B1 (en) * 2020-06-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with thicker metal lines on lower metallization layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561623A (en) * 1994-02-09 1996-10-01 Fujitsu Limited High speed DRAM with novel wiring structure
JPH09321242A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置およびその製造方法
CN110364507A (zh) * 2018-03-26 2019-10-22 台湾积体电路制造股份有限公司 半导体元件

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