TWI831028B - 用於使用自限製造技術來形成互補式場效電晶體（ｃｆｅｔ）之方法和系統 - Google Patents

用於使用自限製造技術來形成互補式場效電晶體（ｃｆｅｔ）之方法和系統 Download PDF

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Abstract

本發明提供一種形成一互補式場效電晶體(CFET)之方法。該方法包括：將一阻斷材料添加至具有一磊晶生長之該CFET之一豎直通道，該阻斷材料位於該生長之一下部部分下方且與該生長之該下部部分接觸；將一絕緣材料添加至該豎直通道內之一開放區域以包圍該磊晶生長之一部分；執行一蝕刻以(i)移除該絕緣材料之一部分，(ii)曝露該磊晶生長之一接觸表面及(iii)在該豎直通道內提供一豎直開口，該蝕刻留下該阻斷材料之一部分；及運用一導電材料來填充該豎直開口，該導電材料到達該磊晶生長經曝露之該接觸表面，該阻斷材料保持在該導電材料下方以防止在該導電材料與該生長下方的一矽基板之間的接觸。

Description

用於使用自限製造技術來形成互補式場效電晶體(CFET)之方法和系統
本發明係關於當製造互補式場效電晶體(CFET)時最小化短路接觸的可能性。
相關申請案
本申請案主張2021年7月9日申請(代理人案號SYNP 3625-2)之名為「改良互補式場效電晶體(CFET)之製造程序之穩固性的自限技術((SELF-LIMITING TECHNIQUES TO IMPROVE ROBUSTNESS OF THE MANUFACTURING PROCESS OF A COMPLEMENTARY FIELD EFFECT TRANSISTOR(CFET))」的美國非臨時申請案第17/372,254號之優先權，該非臨時申請案主張2020年7月17日申請(代理人案號SYNP 3625-1)之名為「改良互補式場效電晶體(CFET)之製造程序之穩固性的自限技術(SELF-LIMITING TECHNIQUES TO IMPROVE ROBUSTNESS OF THE MANUFACTURING PROCESS OF A COMPLEMENTARY FIELD EFFECT TRANSISTOR(CFET))」的美國臨時申請案第63/053,503號之優先權。該非臨時申請案及該臨時申請案之全文係以引用方式併入本文中。
電晶體堆疊、諸如實施於互補式場效電晶體(CFET)中之堆疊、為接下來5至10年電晶體密度縮放及維持莫耳定律(Moore's Law)的候選者。CFET所隱含之概念係藉由將一個電晶體豎直堆疊於另一電晶體上而在3D中進行縮放，從而導致在相同特徵大小的情況下密度加倍。此CFET架構需要在製造單一電晶體堆疊時尚未實施的創新的製造方法。
所記載技術在互補式場效電晶體(CFET)之下部層級上之源極及/或汲極磊晶的底部處實施蝕刻終止，且在CFET之埋入式電力軌(BPR)上方實施蝕刻終止，以便防止形成無意的電氣連接及/或電氣短路。
在一實施中，提供一種形成一互補式場效電晶體(CFET)之方法。該方法可包括：將一阻斷材料添加至一未完成CFET結構之一豎直通道，該未完成CFET結構在其一下部層級中具有一下部層級矽磊晶生長，該阻斷材料位於該下部層級矽磊晶生長之一下部部分下方且與該下部層級矽磊晶生長之該下部部分接觸；將一絕緣材料添加至該豎直通道內之一開放區域以包圍至少該下部層級矽磊晶生長之一部分；執行一第一蝕刻以(i)移除所添加絕緣材料之一部分，(ii)曝露該下部層級矽磊晶生長之一接觸表面及(iii)在該豎直通道內提供一豎直開口，該第一蝕刻留下該阻斷材料之至少一部分；及運用一導電材料來填充該豎直開口，該導電材料到達該下部層級矽磊晶生長之經曝露接觸表面，該阻斷材料保持在該導電材料下方以防止在該導電材料與位於該下部層級矽磊晶生長下方的一矽基板之間的接觸。
在一另外實施中，該豎直通道可由一豎直分隔物來形成。
在另一實施中，其中該絕緣材料經添加至之該開放區域可鄰近於 該豎直分隔物。
在一實施中，可將該絕緣材料添加至該開放區域以包圍在該未完成CFET結構之一上部層級中的一上部層級矽磊晶生長之一部分。
在一另外實施中，該第一蝕刻可進一步移除該所添加絕緣材料之一部分以曝露該上部層級矽磊晶生長之一接觸表面。
在另一實施中，其中該導電材料可到達該上部層級矽磊晶生長之該經曝露接觸表面。
在一實施中，該第一蝕刻可為反應性離子蝕刻(REI)以達成一各向異性蝕刻。
在一另外實施中，該方法可進一步包括在用該導電材料填充該豎直開口之前，執行一第二蝕刻以增大該下部層級矽磊晶生長之該經曝露接觸表面的一大小。
在另一實施中，該第二蝕刻可為一各向同性蝕刻。
在一實施中，該導電材料可為包括釕、鎢、鈷及鉬中之一者的一金屬。
在一另外實施中，該未完成CFET結構之該下部層級可形成一正通道金屬氧化物半導體。
在另一實施中，該下部層級矽磊晶生長可為下部層級SiGe磊晶生長。
在一實施中，該下部層級矽磊晶生長可為p+源極及汲極磊晶以形成p+ SiGe。
在一另外實施中，該第一蝕刻可將所有該阻斷材料留在該豎直通道中。
在另一實施中，該方法可進一步包括使用諸如化學機械拋光 (CMP)之一拋光技術來拋光該未完成CFET結構之一部分，以移除該未完成CFET結構之一上部部分。
在一實施中，提供一種系統。該系統可包括：一記憶體，其儲存用於形成一互補式場效電晶體(CFET)之指令；及一處理器，其與該記憶體耦接且用以執行該等指令。該等指令在經執行時可致使該處理器：將一阻斷材料添加至一未完成CFET結構之一豎直通道，該未完成CFET結構在其一下部層級中具有一下部層級矽磊晶生長，該阻斷材料位於該下部層級矽磊晶生長之一下部部分下方且與該下部層級矽磊晶生長之該下部部分接觸；將一絕緣材料添加至該豎直通道內之一開放區域以包圍至少該下部層級矽磊晶生長之一部分；執行一第一蝕刻以(i)移除所添加絕緣材料之一部分，(ii)曝露該下部層級矽磊晶生長之一接觸表面及(iii)在該豎直通道內提供一豎直開口，該第一蝕刻留下該阻斷材料之至少一部分；及運用一導電材料來填充該豎直開口，該導電材料到達該下部層級矽磊晶生長之經曝露接觸表面，該阻斷材料保持在該導電材料下方以防止在該導電材料與位於該下部層級矽磊晶生長下方的一矽基板之間的接觸。
在一另外實施中，提供一種其上記錄有電腦指令之非暫時性電腦可讀取記錄媒體。該等電腦指令在經執行於一或多個處理器上時可致使該一或多個處理器執行上文所描述之方法及/或系統的各種操作。
在另一實施中，提供一種形成一互補式場效電晶體(CFET)之方法。該方法可包括：將一阻斷材料添加至一未完成CFET結構之一豎直通道，該阻斷材料位於一埋入式電力軌(BPR)上方，該BPR駐存於該未完成CFET結構之一下部層級上之一下部層級矽磊晶生長下方；將氮化物(例如氮化矽(SiN)或氮氧化矽(SiON))添加至所添加阻斷材料上方的該豎直通道；執行一蝕刻以移除該氮化物以形成用於在該未完成CFET結構之一負通道金屬氧化物半導體 閘極與一正通道金屬氧化物半導體閘極之間的豎直搭接(strapping)的一空間，該蝕刻將該阻斷材料之至少一部分留在該豎直通道中以使該BPR絕緣；及運用一導電材料來填充藉由該蝕刻產生的一空間，使得由該阻斷材料形成之一蝕刻終止層保持在該導電材料與該BPR之間以提供電氣絕緣。
在一實施中，該蝕刻可為反應性離子蝕刻(REI)以達成一各向異性蝕刻。
在另一實施中，該導電材料可為包括釕、鎢、鈷及鉬中之一者的一金屬。
在一另外實施中，該未完成CFET結構之該下部層級可形成一正通道金屬氧化物半導體。
在一實施中，提供一種其上記錄有電腦指令之非暫時性電腦可取讀記錄媒體。該等電腦指令在經執行於一或多個處理器上時可致使該一或多個處理器執行方法之各種操作。
在另一實施中，提供一種系統。該系統可包括：一記憶體，其儲存用於形成一互補式場效電晶體(CFET)之指令；及一處理器，其與該記憶體耦接且用以執行該等指令。該等指令在經執行時可致使該處理器執行上文所描述之方法的各種操作。
100:操作
102:下部層級矽磊晶生長
104:上部層級矽磊晶生長
108:埋入式電力軌(BPR)
110:矽基板
112:硬式遮罩
113:阻斷材料
114:接觸孔
115:鎢
116:氮化矽(SiN)或氮氧化矽(SiON)
117:豎直分隔物
118:豎直分隔物
119:氧化矽淺溝槽隔離(STI)
120:操作
122:寬度
124:過深的蝕刻
140:操作
142:接觸材料
144:導電材料
160:操作
162:間隙
164:距離
200:操作
202:下部層級矽磊晶生長
204:阻斷材料
206:氮化物
207:豎直通道
208:豎直分隔物
210:氧化矽/層
212:氮化物層
214:內部間隔件/層
215:埋入式電力軌(BPR)
216:矽基板
217:氧化矽淺溝槽隔離(STI)
218:埋入式電力軌(BPR)蝕刻終止材料
220:操作
222:上部層級矽磊晶生長
224:絕緣材料
226:豎直開口
240:操作
242:豎直通道
260:操作
262:接觸材料
264:導電材料
280:操作
282:距離
300:操作
302:氮化物
304:豎直通道
306:氮化物層
308:埋入式電力軌(BPR)
320:操作
322:導電材料
340:操作
342:距離
400:操作
402:氮化物
404:埋入式電力軌(BPR)
406:豎直通道
408:阻斷材料
420:操作
422:導電材料
440:操作
442:距離
500:操作
502:操作
504:操作
506:操作
510:操作
512:操作
514:操作
516:操作
600:程序
610:產品想法
612:電子設計自動化(EDA)程序
614:系統設計
616:邏輯設計及功能驗證
618:用於測試之合成及設計
620:網表(netlist)驗證
622:設計規劃
624:實體實施
626:分析及提取
628:實體驗證
630:解析度增強
632:遮罩資料準備
634:下線投產
636:製造
638:封裝及組裝程序
640:成品積體電路
700:電腦系統
702:處理裝置
704:主記憶體
706:靜態記憶體
708:網路介面裝置
710:視訊顯示單元
712:文數字輸入裝置
714:游標控制裝置
716:信號產生裝置
718:資料儲存裝置
720:網路
722:圖形處理單元
724:機器可讀取儲存媒體
726:指令
728:視訊處理單元
730:匯流排
732:音訊處理單元
將根據下文給出之詳細描述及根據本發明之具體實例的附圖來更充分地理解本發明。該等圖用以提供對本發明具體實例的瞭解及理解，且並不將本發明之範圍限制於此等特定具體實例。此外，該等未必按比例繪製。
[圖1A]及[圖1B]說明未完成的互補式場效電晶體(CFET)結構，其中過度蝕刻已發生，此導致在金屬接點與矽基板之間形成過窄的間隙，此增 加電氣短路之風險。
[圖2A]及[圖2B]說明未完成的CFET結構，其中藉由在CFET結構之下部層級之源極及汲極磊晶生長的底部處實施蝕刻終止而將阻斷材料施加至CFET結構之下部層級。
[圖3]說明未完成的CFET結構，其中n通道金屬氧化物半導體(NMOS)與p通道金屬氧化物半導體(PMOS)的豎直搭接可由於使用定時蝕刻而有可能對基礎埋入式電力軌(BPR)造成短路，從而在豎直搭接片與BPR之間留下過薄的氮化物層。
[圖4]說明CFET結構，其中由於自限蝕刻而保留BPR之頂部上之蝕刻終止層。
[圖5A]及[圖5B]說明描述用於形成CFET之操作的流程圖。
[圖6]描繪根據本發明之一些具體實例的在積體電路之設計及製造期間使用的各種程序之流程圖。
[圖7]描繪其中本發明之具體實例可操作的實例電腦系統之抽象圖式。
本發明之態樣係關於用以防止互補式場效電晶體(CFET)中之電氣短路的自限製造技術。與單一電晶體堆疊相比，CFET之一個獨特態樣為形成下部層級堆疊及上部層級堆疊及該兩個層級之間的互連之製造序列。所記載技術提供製造包括在CFET之兩個層級之間的互連的CFET之程序。
具體言之，所記載之技術對應於程序整合方案，以確保穩固豎直蝕刻程序提供高縱橫比之接觸孔開口，從而在CFET結構內之上部堆疊與層級堆疊之間產生豎直連接。高縱橫比係指在CFET製造程序中接觸孔深度與直徑在5 至10之範圍內的比率。所記載之技術使用相對於其他曝露材料具有高蝕刻選擇性的蝕刻終止材料。換言之，與其他曝露材料相比，蝕刻終止材料具有極低或幾乎為零之蝕刻速率。所記載之技術在製造CFET時亦產生較寬程序邊限及較大良率。較寬程序邊限意謂蝕刻程序耐受程序條件之波動且能夠在每次運行中得到所需結果。
CFET結構中之下部層級電晶體與上部層級電晶體之間的豎直搭接(strapping)(例如連接CFET架構之豎直電晶體之上部層級閘極與下部層級閘極)為CFET技術的獨特特徵，且製造具有豎直搭接之可靠的CFET具有挑戰性。所記載技術實施自限技術以改良製造包括豎直搭接之CFET之程序之穩固性。另外，所記載之技術藉由使用蝕刻終止材料以最小化與CFET之材料(諸如底層下部及上部層級磊晶、導體、基板等)短路接觸的可能性從而改良穩固性。
可在CFET製造程序之各個階段期間應用自限蝕刻概念。所記載之技術提供兩個實例，其描述使用蝕刻終止層以用於自限蝕刻以防止不合需要的接觸開口，從而導致更穩固製造程序。第一實例包括在CFET結構之下部層級處之下部層級源極及/或汲極磊晶生長的底部處提供蝕刻終止(參見圖2A及圖2B)，及第二實例包括在CFET結構之埋入式電力軌(BPR)上方提供蝕刻終止(參見圖4)。
圖1A及圖1B說明未完成的互補式場效電晶體(CFET)結構，其中過度蝕刻已發生，此導致在金屬接點與矽基板之間形成過窄的間隙，此增加電氣短路之風險。
具體言之，圖1A及圖1B說明其中已發生非想要過度蝕刻的程序。程序包括操作100，其中將一或多個接觸孔114蝕刻至CFET中。在關於操作100進行進一步詳述之前，將描述圖1A及圖1B中所說明的未完成CFET之結構。
如上文所提及，CFET結構包括作為豎直通道之一或多個接觸孔 114。CFET結構包括在兩個層級(例如上部層級及下部層級)處之源極及汲極磊晶，該兩個層級皆在CFET結構之埋入式電力軌(BPR)108上方(參見在操作100中所說明將上部層級與下部層級區分之點線)。BPR可包括位於CFET之作用部分下方的金屬線，其用於將電力線及接地線佈線至其他組件。上部層級可為負通道金屬氧化物半導體(NMOS)，且CFET結構之下部層級可為正通道金屬氧化物半導體(PMOS)。替代地，上部層級可為PMOS且下部層級可為NMOS。
雖然在圖1A至圖4中之每一者中並未明確地說明在上部層級與下部層級之間的區別，但其中所說明的CFET結構中之每一者包括上部層級及下部層級。上部層級可包括上部層級矽磊晶生長104，其可為n+源極及汲極磊晶(例如n+摻雜矽)。下部層級可包括下部層級矽磊晶生長102，其可為p+源極及汲極磊晶(例如p+ SiGe)。
CFET結構亦可包括阻斷材料113，該阻斷材料使下部層級矽磊晶生長102與上部層級矽磊晶生長104以及CFET結構之其他層及/或材料絕緣。阻斷材料113可包括碳基材料、氧化物(例如氧化鋁)、氮化矽基材料及碳摻雜氧化矽(SiCOH)中的至少一者。CFET結構亦可包括在上部層級上方之硬式遮罩112，且亦可包括在下部層級下方之矽基板110。硬式遮罩112可與光阻(軟遮罩)相對地使用作為微影程序之部分，該微影程序典型地開始於經圖案化光阻，接著進行蝕刻以將圖案轉印至材料(硬式遮罩)上，該材料又在光阻經移除之後充當經圖案化層以用於藉由蝕刻將圖案進一步轉印至下部層級結構。
矽基板為所有事物皆建置於其上的矽晶圓之本體。CFET結構進一步包括氮化矽(SiN)或氮氧化矽(SiON)116，其用以形成例如在上部層級及下部層級之源極與汲極之間的豎直分隔物117。CFET亦可包括位於豎直分隔物117之左側及右側的豎直分隔物118。此等豎直分隔物117、118可形成豎直通道，其中阻斷材料113被添加至該豎直通道中。CFET結構亦可包括位於下部層級矽磊 晶生長102下方之氧化矽淺溝槽隔離(STI)119，且亦可包括經形成以將CFET閘極連接至BPR 108之鎢115。
如操作100中所說明，接觸孔114經蝕刻穿過硬式遮罩112及阻斷材料113，以將上部層級矽磊晶生長104之部分及下部層級矽磊晶生長102之部分曝露於接觸孔114。
在操作120中，接觸孔114之蝕刻繼續進行，使得接觸孔114之寬度122增大，且下部層級矽磊晶生長102之額外部分以及CFET之其他組件諸如氧化矽(STI)119曝露於接觸孔114。當接觸孔114中之一或多者之蝕刻發生下述情況時可能出現問題：(i)產生過寬之寬度122而如此可曝露CFET結構之非想要部分、及/或(ii)產生過深的蝕刻124而使得進入氧化矽(STI)119。如所說明，STI 119之一部分藉由此過度蝕刻而被移除，因此產生將接觸孔114置於更接近於矽基板110的間隙。應避免此窄的間隙以防止電氣短路。
在操作140中，可將諸如Ti或TiSi之接觸材料142添加至下部層級矽磊晶生長102及/或上部層級矽磊晶生長104之曝露部分的至少一部分。操作140亦包括將導電材料144添加至接觸孔114，使得導電材料144與接觸材料142以及阻斷材料113、氮化物116及氧化矽(STI)119接觸。此接觸材料142及導電材料144可與下部層級矽磊晶生長102及上部層級矽磊晶生長104形成包繞(wrap-around)接觸。可省略添加接觸材料142之操作，且可在不使用接觸材料142的情況下添加導電材料144。導電材料144可包含釕、鎢、鈷、鉬等中之至少一者。此操作140可包括運用導電材料144來完全地填充接觸孔114或運用導電材料144來部分地填充接觸孔114之至少一部分，使得下部層級矽磊晶生長102及上部層級矽磊晶生長104之經曝露部分被導電材料144覆蓋。
圖1B之參考元件160說明在導電材料144與矽基板110之間形成過窄的間隙162。此窄的間隙162在操作100及120中形成，在該等操作中，在蝕 刻接觸孔114之後，(各向同性或其他形式)蝕刻阻斷材料113或氮化物116以曝露下部層級矽磊晶生長102及上部層級矽磊晶生長104之更多部分，以便使用待添加之導電材料144來改良電接觸形成。如所說明，此相對較高縱橫比之接觸蝕刻可按距離164在下部層級矽磊晶生長102下方通過，從而接近鄰近的矽基板110且有可能導致電氣短路。參考元件160說明已發生的距離164之過度蝕刻，從而產生窄的間隙162。
圖2A及圖2B說明未完成的CFET結構，其中藉由在CFET結構之下部層級之源極及汲極磊晶生長的底部處實施蝕刻終止而將阻斷材料施加至CFET結構之下部層級。
實施蝕刻終止之此程序包括將阻斷材料204添加至未完成CFET結構的操作200。圖2A之未完成CFET結構與圖1A及圖1B之未完成CFET結構相似且省略對其之冗餘描述。具體言之，圖2A之未完成CFET結構包括下部層級矽磊晶生長202及阻斷材料204。下部層級矽磊晶生長202可為形成正通道金屬氧化物半導體(PMOS)的p+源極及汲極磊晶(例如p+ SiGe)。
此阻斷材料204(例如蝕刻終止層)可來自先前磊晶程序中用於生長下部層級矽磊晶生長202之後剩餘的阻斷材料。另外，阻斷材料204可藉由填滿豎直通道207且回蝕至矽磊晶生長202下方的層級而形成，同時覆蓋矽基板216及氧化矽STI 217。用於阻斷材料204之實例材料可包括碳、AlO、SiN等。阻斷材料204可進一步包含SiO2。此外，CFET結構可包括用以形成例如一或多個豎直分隔物208的氮化物206。豎直分隔物208中之一者(例如中心分隔物)可位於CFET之上部層級及下部層級之源極與汲極之間。豎直分隔物208亦可位在居於中心的豎直分隔物208的左側及右側。此等豎直分隔物208可形成一或多個豎直通道207。
此外，未完成CFET可包括位於上部及下部層級下方的埋入式電 力軌(BPR)215。BPR 215可包含釕、鉬、鎢等。未完成CFET亦可包括：(i)位於下部層級下方及阻斷材料204下方的矽基板216，(ii)位於阻斷材料204下方的氧化矽STI 217及(iii)位於BPR 215上方的BPR蝕刻終止材料(例如AlO)218。
未完成CFET可進一步包括氮化物層212、氧化矽210層及內部間隔件(亦即低介電常數材料，例如SiCOH)214層，其中層210、214及214曝露於豎直通道207中。
操作200包括將阻斷材料204添加至由豎直分隔物208形成之豎直通道207中的一或多者。阻斷材料204可經添加成位於下部層級矽磊晶生長202之下部部分下方且與下部層級矽磊晶生長202之該下部部分接觸。可在形成下部層級矽磊晶生長202之前或之後添加阻斷材料204。
操作220可包括執行上部層級矽磊晶生長222，其可為形成負通道金屬氧化物半導體(NMOS)之n+源極及汲極磊晶(例如n+摻雜矽)。操作220可進一步包括將絕緣材料224添加至豎直通道207中之一或多者內的開放區域，以包圍下部層級矽磊晶生長202之至少一部分及/或上部層級矽磊晶生長222之至少一部分。如所說明，絕緣材料224可經添加成鄰近於豎直分隔物208。具體言之，絕緣材料224可鄰近於中心的豎直分隔物208及/或其可鄰近於中心的豎直分隔物之左側及/或右側的豎直分隔物208。絕緣材料224可包含氧化矽。
此外，操作220包括執行第一蝕刻以(i)移除所添加絕緣材料224之一部分，(ii)曝露下部層級矽磊晶生長202之一或多個接觸表面及/或上部層級矽磊晶生長222之一或多個接觸表面，及(iii)在豎直通道207中之一或多者內提供豎直開口226。第一蝕刻可留下阻斷材料204中之一些或全部，使得氧化矽STI217不曝露於豎直開口226。第一蝕刻可為反應性離子蝕刻(REI)以達成各向異性蝕刻。
操作240可包括執行第二蝕刻以增大下部層級矽磊晶生長202及/ 或上部層級矽磊晶生長222之所曝露接觸表面的大小。如所說明，相比於第一蝕刻，第二蝕刻產生較寬的豎直通道242。第二蝕刻可留下阻斷材料204中之一些或全部，使得氧化矽STI 217未曝露於較寬的豎直通道242。第二蝕刻可為藉由電漿或濕式化學蝕刻之各向同性蝕刻。
操作260可包括將諸如Ti或TiSi之接觸材料262添加至下部層級矽磊晶生長202及/或上部層級矽磊晶生長222之經曝露接觸表面的至少一部分。操作260亦包括在豎直通道242(例如豎直開口)中添加(填充)導電材料264，使得導電材料264與接觸材料262、絕緣材料224、氮化物206以及阻斷材料204接觸。具體言之，可添加導電材料264，使得其到達下部層級矽磊晶生長202及/或上部層級矽磊晶生長222之經曝露接觸表面(或與此等經曝露接觸表面接觸的接觸材料262)中之一些或全部。此接觸材料262及導電材料264可與下部層級矽磊晶生長202及上部層級矽磊晶生長222形成包繞接觸。可省略添加接觸材料262之操作，且可在不使用接觸材料262的情況下添加導電材料264。導電材料264可包含釕、鎢、鈷、鉬等中之至少一者。此操作260可包括運用導電材料264來完全地填充豎直通道242或運用導電材料264來部分地填充豎直通道242之至少一部分，使得下部層級矽磊晶生長202及上部層級矽磊晶生長222之經曝露部分被導電材料264覆蓋。在此操作期間，阻斷材料204中之一些或全部保持在導電材料264下方以防止在導電材料264與下部層級矽磊晶生長202下方的矽基板216之間的接觸。
參考元件280說明由於阻斷材料204所引起的在導電材料264與矽基板216之間的距離282。此距離282確保在導電材料264與矽基板216之間將不存在電連接或短路。如所說明，距離282比圖1B之在導電材料144與矽基板110之間的間隙(距離)162大得多。
參看圖2A及圖2B所描述之此程序可進一步包括拋光、諸如化學 機械拋光(CMP)、以移除CFET結構之上部部分直至其在氮化物206處停止。
圖3說明未完成的CFET結構，其中n通道金屬氧化物半導體(NMOS)與p通道金屬氧化物半導體(PMOS)的豎直搭接可由於使用定時蝕刻而有可能對基礎埋入式電力軌(BPR)造成短路，從而在豎直搭接片與BPR之間留下過薄的氮化物層。
圖3之未完成CFET結構與圖1A、圖1B、圖2A及圖2B之未完成CFET結構相似且省略對其之冗餘描述。特定言之，圖3說明氮化物302、豎直通道304、氮化物層306及埋入式電力軌(BPR)308。
具體言之，圖3說明與用以豎直搭接(strapping)NMOS閘極及PMOS閘極之接觸蝕刻相關聯的問題。操作300包括執行蝕刻以形成豎直通道304，從而在豎直通道304與BPR 308之間留下薄的氮化物層306。換言之，若蝕刻過度完成(亦即比預期延伸更遠)，則存在對基礎BPR 308造成非想要的電氣短路的風險。
操作320包括將導電材料322添加至豎直通道304以形成豎直搭接片(strap)。參考元件340說明在導電材料322(豎直搭接片)與BPR 308之間小的距離342。當形成CFET結構時，添加導電材料322之豎直通道的此豎直搭接係必要的。然而，如圖3中所說明，難以形成豎直搭接而使得豎直搭接不接觸BPR 308，此係因為難以精確地控制豎直蝕刻之深度。
圖4說明未完成的CFET結構，其中由於自限蝕刻而在BPR之頂部上形成(或保留)薄蝕刻終止層。
圖4之未完成CFET結構與圖1A、圖1B、圖2A、圖2B及圖3之未完成CFET結構相似，且省略對其之冗餘描述。特定言之，圖4說明氮化物402、埋入式電力軌(BPR)404、豎直通道406及阻斷材料408。
圖4說明對於圖3中關於豎直搭接(例如未完成CFET結構之 NMOS閘極及PMOS閘極)所說明之問題的解決方案。在圖4中，操作400包括將阻斷材料408(例如蝕刻終止層)添加至未完成CFET結構之豎直通道406。阻斷材料408位於駐存在未完成CFET結構之下部層級上之下部層級矽磊晶生長下方的BPR 404上方。阻斷材料408可由AlO、AlON、SiON等構成。在操作400中，可將氮化物(例如氮化矽(SiN)或氮氧化矽(SiON))添加至阻斷材料408上方的豎直通道406，且接著可執行蝕刻(例如，RIE蝕刻)以移除氮化物，從而形成用於在未完成CFET結構之NMOS閘極與PMOS閘極之間進行豎直搭接的空間。該蝕刻可將阻斷材料408的至少一部分留在豎直通道406中。由於存在阻斷材料408，因此蝕刻是否移除所有的所添加氮化物並不重要。
操作420包括運用導電材料422來填充藉由蝕刻產生的空間(例如豎直通道406)，從而在導電材料422與BPR 404之間留下由阻斷材料408形成的蝕刻終止層。參考元件440說明在導電材料422與BPR 404之間的距離442，而與如圖3中所說明在導電材料322與BPR 308之間短的距離342形成對比。
圖5A及圖5B說明描述用於形成CFET之操作的流程圖。在圖5A中，操作可包括將阻斷材料添加至未完成CFET結構之豎直通道的操作500，該未完成CFET結構在其下部層級中具有下部層級矽磊晶生長，該阻斷材料位於該下部層級矽磊晶生長之下部部分下方且與該下部層級矽磊晶生長之下部部分接觸。操作可包括將絕緣材料添加至豎直通道內之開放區域以包圍至少下部層級矽磊晶生長之一部分的操作502。操作可進一步包括執行第一蝕刻以進行下述的操作504：(i)移除所添加絕緣材料之一部分，(ii)曝露下部層級矽磊晶生長之接觸表面及(iii)在豎直通道內提供豎直開口，該第一蝕刻留下阻斷材料之至少一部分。操作亦可包括運用導電材料來填充豎直開口的操作506，該導電材料到達下部層級矽磊晶生長之經曝露接觸表面，阻斷材料保持在導電材料下方以防止在導電材料與位於下部層級矽磊晶生長下方的矽基板之間的接觸。
在圖5B中，操作可包括將阻斷材料添加至未完成CFET結構之豎直通道的操作510，該阻斷材料位於埋入式電力軌(BPR)上方，此BPR駐存於該未完成CFET結構之下部層級上之下部層級矽磊晶生長下方。操作可進一步包括將氮化矽(SiN)或氮氧化矽(SiON)添加至所添加阻斷材料上方的豎直通道的操作512。操作亦可包括執行蝕刻以移除氮化矽(SiN)或氮氧化矽(SiON)以形成用於在未完成CFET結構之負通道金屬氧化物半導體閘極與正通道金屬氧化物半導體閘極之間進行豎直搭接的空間的操作514，該蝕刻將阻斷材料之至少一部分留在豎直通道中以使BPR絕緣。操作亦可包括運用導電材料來填充藉由蝕刻產生的空間以使得由阻斷材料形成之蝕刻終止層保持在導電材料與BPR之間以提供電氣絕緣的操作516。
圖6說明在諸如積體電路之製品之設計、驗證及製造期間使用以變換及驗證用以表示積體電路的設計資料及指令的程序600之實例集合。此等程序中之每一者可經結構化且經啟用為多個模組或操作。術語「EDA」表示術語「電子設計自動化」。此等程序開始於運用由使用者供應之資訊來產生產品想法610，該資訊經變換以產生使用一組EDA程序612之製品。當設計完成時，設計經過下線投產634，此時用於積體電路之原圖(例如幾何圖案)經發送至製造設施以製造遮罩集合，該遮罩集合接著用以製造積體電路。在下線投產之後，進行半導體晶粒之製造636且執行封裝及組裝程序638以產生成品積體電路640。上文關於未完成CFET結構所描述的程序可在此製造636階段期間進行。
電路或電子結構之規格可在自低層級電晶體材料佈局至高層級描述語言之範圍內。高層級之抽象化可用以使用諸如VHDL、Verilog、SystemVerilog、SystemC、MyHDL或OpenVera之硬體描述語言(「HDL」)來設計電路及系統。可將HDL描述變換成邏輯層級暫存器轉移層級(「RTL」)描述、閘層級描述、佈局層級描述或遮罩層級描述。較為不太抽象之描述的每一較低 抽象化層級將更多有用之細節添加至設計描述中，例如對於包括描述之模組的更多細節。較為不太抽象之描述的較低抽象化層級可藉由電腦產生、自設計庫導出，或藉由另一設計自動化程序產生。用於指定更詳細描述之在較低層級之抽象化語言處的規格語言的一實例為SPICE，其用於具有許多類比組件之電路的詳細描述。在每一抽象化層級處之描述經啟用以供彼層之對應工具(例如形式驗證工具)使用。設計程序可使用圖6中所描繪之序列。所描述之程序藉由EDA產品(或工具)來啟用。
在系統設計614期間，指定待製造之積體電路之功能性。可針對諸如功率消耗、效能、面積(物理及/或程式碼行)及成本降低等所需特性來最佳化設計。在此階段可發生將設計分割成不同類型之模組或組件。
在邏輯設計及功能驗證616期間，以一或多個描述語言來指定電路中之模組或組件，且檢查規格之功能準確度。舉例而言，可驗證電路之組件以產生與正被設計之電路或系統之規格要求匹配的輸出。功能驗證可使用模擬器及其他程式，諸如試驗台產生器、靜態HDL檢查器及形式驗證器。在一些具體實例中，使用被稱作「仿真器」或「原型設計系統」之特殊組件系統來加速功能驗證。
在用於測試之合成及設計618期間，將HDL程式碼變換為網表(netlist)。在一些具體實例中，網表可為圖表結構，其中圖表結構之邊緣表示電路之組件，且其中圖表結構之節點表示組件如何互連。HDL程式碼及網表兩者為可由EDA產品使用以驗證積體電路在製造時根據指定設計執行的階層式製品。可針對目標半導體製造技術來最佳化網表。另外，可測試成品積體電路以驗證積體電路滿足規格要求。
在網表驗證620期間，檢查網表是否遵從時序約束並與HDL程式碼對應。在設計規劃622期間，對積體電路之總體平面佈置圖進行建構並分析以 用於時序及頂部層級佈線。
在佈局或實體實施624期間，實體置放(諸如電晶體或電容器之電路組件的定位)及佈線(藉由多個導體進行之電路組件的連接)發生，且可執行自庫選擇胞元以啟用特定邏輯功能。如本文所使用，術語「胞元」可指定電晶體、其他組件及互連件之集合，其提供佈林(Boolean)邏輯函數(例如及(AND)、或(OR)、非(NOT)、互斥或(XOR))或儲存功能(諸如正反器或鎖存器)。如本文中所使用，電路「區塊」可指兩個或多於兩個胞元。胞元及電路區塊兩者可被稱作模組或組件，且既作為實體結構又在模擬中經啟用。針對所選擇胞元來指定參數(基於「標準胞元」)，諸如大小，且可在資料庫中存取此些參數以供EDA產品使用。
在分析及提取626期間，在佈局層級處驗證電路功能，此准許佈局設計之改進。在實體驗證628期間，檢查佈局設計以確保製造約束正確，諸如DRC約束、電約束、微影約束，且確保電路系統功能匹配HDL設計規格。在解析度增強630期間，變換佈局之幾何形狀以改良製造電路設計之方式。
在下線投產(tape-out)期間，產生待使用之資料(在適當時應用微影增強之後)以用於生產微影遮罩。在遮罩資料準備632期間，使用「下線投產」資料以產生用以產生成品積體電路之微影遮罩。
電腦系統(諸如圖7之電腦系統700)之儲存子系統可用以儲存程式及資料結構，其由本文中所描述的EDA產品及用於庫及用於使用庫之實體及邏輯設計的胞元之開發的產品中之一些或全部來使用。
圖7說明電腦系統700之實例機器，在該電腦系統內可執行用於致使機器執行本文中所論述之方法中之任一或多者的指令集。在替代實施中，機器可連接(例如網路連接)至LAN、企業內部網路、企業間網路及/或網際網路中之其他機器。機器可作為在用戶端-伺服器網路環境中之伺服器或用戶端機器 來操作，作為同級間(或分佈式)網路環境中之同級機器來操作，或作為雲端計算基礎設施或環境中之伺服器或用戶端機器來操作。
機器可為個人電腦(PC)、平板PC、數位機上盒(STB)、個人數位助理(PDA)、蜂巢式電話、網路設備、伺服器、網路路由器、交換器或橋接器、或能夠執行指定待由機器採取的動作之指令集(順序或以其他方式)的任何機器。另外，雖然說明單個機器，但術語「機器」亦應被視為包括個別地或聯合地執行一指令集(或多個指令集)以執行本文中所論述之方法中的任一或多者之機器的任何集合。
實例電腦系統700包括處理裝置702、主記憶體704(例如唯讀記憶體(ROM)、快閃記憶體、動態隨機存取記憶體(DRAM)(諸如同步DRAM(SDRAM))、靜態記憶體706(例如快閃記憶體、靜態隨機存取記憶體(SRAM)等)及資料儲存裝置718，其彼此經由匯流排730進行通信。
處理裝置702表示一或多個處理器，諸如微處理器、中央處理單元或其類似者。更特定言之，處理裝置可為複雜指令集計算(CISC)微處理器、精簡指令集計算(RISC)微處理器、超長指令字(VLIW)微處理器、或實施其他指令集之處理器、或實施指令集之組合之處理器。處理裝置702亦可為一或多個專用處理裝置，諸如特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)、數位信號處理器(DSP)、網路處理器或其類似者。處理裝置702可經組態以執行用於執行本文中所描述之操作及步驟的指令726。
電腦系統700可進一步包括用以經由網路720通信的網路介面裝置708。電腦系統700亦可包括視訊顯示單元710(例如液晶顯示器(LCD)或陰極射線管(CRT))、文數字輸入裝置712(例如鍵盤)、游標控制裝置714(例如滑鼠)、圖形處理單元722、信號產生裝置716(例如揚聲器)、圖形處理單元722、視訊處理單元728及音訊處理單元732。
資料儲存裝置718可包括機器可讀取儲存媒體724(亦被稱作非暫時性電腦可讀取媒體)，在該機器可讀取儲存媒體上儲存有體現本文中所描述之方法或功能中之任一或多者的一或多個指令集726或軟體。該等指令726在其由亦構成機器可讀取儲存媒體之電腦系統700、主記憶體704及處理裝置702執行期間亦可完全或至少部分地駐存於主記憶體704內及/或處理裝置702內。
在一些實施中，指令726包括用以實施對應於本發明之功能性的指令。雖然機器可讀取儲存媒體724在實例實施中經展示為單個媒體，但術語「機器可讀取儲存媒體」應被視為包括儲存一或多個指令集之單個媒體或多個媒體(例如集中式或分佈式資料庫、及/或相關聯之快取記憶體及伺服器)。術語「機器可讀取儲存媒體」亦應被視為包括能夠儲存或編碼指令集以供機器執行且致使機器及處理裝置702執行本發明之方法中之任一或多者的任何媒體。術語「機器可讀取儲存媒體」因此應被視為包括但不限於固態記憶體、光學媒體及磁性媒體。
已依據對電腦記憶體內之資料位元進行之操作的演算法及符號表示來呈現前述詳細敘述之一些部分。此等演算法敘述及表示為由熟習資料處理技術者用以將其工作實質最有效地傳達給其他熟習此項技術者的方式。演算法可為產生所要結果之一連串操作。該等操作為需要物理量之實體操控的操作。此類量可採取能夠儲存、組合、比較以及以其他方式操控之電信號或磁信號的形式。此類信號可被稱作位元、值、元素、符號、字符、項、數字或其類似者。
然而，應牢記，所有此等術語以及相似術語待與適當物理量相關聯，且僅僅為應用於此等量的便利標記。除非另外具體說明，否則如自本發明顯而易見，應理解到在整個敘述中，某些術語指電腦系統或類似電子計算裝置之動作及程序，其將表示為電腦系統之暫存器及記憶體內的物理(電子)量之 資料操縱及變換成類似地表示為電腦系統記憶體或暫存器或其他此類資訊儲存裝置內之物理量的其他資料。
本發明亦係關於用於執行本文中之操作的設備。此設備可經特別建構以達成預期目的，或其可包括由儲存於電腦中之電腦程式選擇性地啟動或重組態之電腦。可將此電腦程式儲存於電腦可讀取儲存媒體中，電腦可讀取儲存媒體諸如但不限於各自耦接至電腦系統匯流排之以下各者：任何類型之磁碟，包括軟碟、光碟、CD-ROM及磁光碟；唯讀記憶體(ROM)；隨機存取記憶體(RAM)；EPROM；EEPROM；磁性卡或光學卡；或適合於儲存電子指令之任何類型之媒體。
本文中所呈現之演算法及顯示畫面並非固有地與任何特定電腦或其他設備相關。各種其他系統可根據本文中之教示而與程式一起使用，或可證實對建構更專門的設備以執行方法係合宜的。另外，不參考任何特定程式設計語言來敘述本發明。將瞭解，多種程式設計語言可用以實施如本文中所敘述之本發明的教示。
本發明可提供為電腦程式產品或軟體，其可包括具有儲存於其上之指令的機器可讀取媒體，該等指令可用以程式化電腦系統(或其他電子裝置)以執行根據本發明之程序。機器可讀取媒體可包括用於儲存呈可由機器(例如，電腦)讀取之形式之資訊的任何機構。舉例而言，機器可讀取(例如電腦可讀取)媒體包括機器(例如電腦)可讀取儲存媒體，諸如唯讀記憶體(「ROM」)、隨機存取記憶體(「RAM」)、磁碟儲存媒體、光學儲存媒體、快閃記憶體裝置等。
在前述記載內容中，已參考本發明之特定實例實施來敘述本發明之實施。將顯而易見，可在不脫離如以下申請專利範圍中所闡述之本發明之實施的更廣精神及範圍的情況下對該等實施進行各種修改。在本發明提及呈單數時態之一些元件的情況下，可在圖中描繪多於一個元件，並且以類似編號標記 類似元件。因此，應在說明性意義而非限制性意義上看待本發明及圖式。
200:操作
202:下部層級矽磊晶生長
204:阻斷材料
206:氮化物
207:豎直通道
208:豎直分隔物
210:氧化矽/層
212:氮化物層
214:內部間隔件/層
215:埋入式電力軌(BPR)
216:矽基板
217:氧化矽淺溝槽隔離(STI)
218:埋入式電力軌(BPR)蝕刻終止材料
220:操作
222:上部層級矽磊晶生長
224:絕緣材料
226:豎直開口
240:操作
242:豎直通道

Claims (20)

  1. 一種形成互補式場效電晶體(CFET)之方法，該方法包含：將阻斷材料添加至未完成CFET結構之豎直通道，該未完成CFET結構在其下部層級中具有下部層級矽磊晶生長，該阻斷材料位於該下部層級矽磊晶生長之下部部分下方且與該下部層級矽磊晶生長之該下部部分接觸；將絕緣材料添加至被封閉在該豎直通道內之開放區域中以包圍至少該下部層級矽磊晶生長之一部分；執行第一蝕刻以(i)移除所添加之該絕緣材料之一部分，(ii)曝露該下部層級矽磊晶生長之接觸表面及(iii)在該豎直通道內提供豎直開口，該第一蝕刻留下該阻斷材料之至少一部分；及運用導電材料來填充該豎直開口，該導電材料到達該下部層級矽磊晶生長之經曝露之該接觸表面，該阻斷材料保持在該導電材料下方以防止在該導電材料與位於該下部層級矽磊晶生長下方的矽基板之間的接觸。
  2. 如請求項1之方法，其中該豎直通道係由豎直分隔物來形成。
  3. 如請求項2之方法，其中該絕緣材料經添加至之該開放區域鄰近於該豎直分隔物。
  4. 如請求項1之方法，其中將該絕緣材料添加至該開放區域以包圍在該未完成CFET結構之上部層級中的上部層級矽磊晶生長之一部分。
  5. 如請求項4之方法，其中該第一蝕刻進一步移除所添加之該絕緣材料之一部分以曝露該上部層級矽磊晶生長之接觸表面。
  6. 如請求項5之方法，其中該導電材料到達該上部層級矽磊晶生長之經曝露之該接觸表面。
  7. 如請求項1之方法，其中該第一蝕刻為反應性離子蝕刻(RIE)以達成各向異性蝕刻。
  8. 如請求項1之方法，其進一步包含在用該導電材料填充該豎直開口之前，執行第二蝕刻以增大該下部層級矽磊晶生長之經曝露之該接觸表面的大小。
  9. 如請求項8之方法，其中該第二蝕刻係各向同性蝕刻。
  10. 如請求項1之方法，其中該導電材料為包括釕、鎢、鈷及鉬中之一者的金屬。
  11. 如請求項1之方法，其中該未完成CFET結構之該下部層級形成正通道金屬氧化物半導體。
  12. 如請求項1之方法，其中該下部層級該矽磊晶生長為SiGe磊晶生長。
  13. 如請求項12之方法，其中該下部層級矽磊晶生長為p+源極及汲極磊晶以形成p+ SiGe。
  14. 如請求項1之方法，其中該第一蝕刻將所有該阻斷材料留在該豎直通道中。
  15. 如請求項1之方法，其進一步包含使用諸如化學機械拋光(CMP)之拋光技術來拋光該未完成CFET結構之一部分，以移除該未完成CFET結構之上部部分。
  16. 一種電腦系統，其包含：記憶體，其儲存用於形成互補式場效電晶體(CFET)之指令；及處理器，其與該記憶體耦接且用以執行該指令，該指令在經執行時致使該處理器：將阻斷材料添加至未完成CFET結構之豎直通道，該未完成CFET結構在其下部層級中具有下部層級矽磊晶生長，該阻斷材料位於該下部層級矽磊晶生長之下部部分下方且與該下部層級矽磊晶生長之該下部部分接觸； 將絕緣材料添加至被封閉在該豎直通道內之開放區域中以包圍至少該下部層級矽磊晶生長之一部分；執行第一蝕刻以(i)移除所添加之該絕緣材料之一部分，(ii)曝露該下部層級矽磊晶生長之接觸表面及(iii)在該豎直通道內提供豎直開口，該第一蝕刻留下該阻斷材料之至少一部分；及運用導電材料來填充該豎直開口，該導電材料到達該下部層級矽磊晶生長之經曝露之該接觸表面，該阻斷材料保持在該導電材料下方以防止在該導電材料與位於該下部層級矽磊晶生長下方的矽基板之間的接觸。
  17. 一種形成互補式場效電晶體(CFET)之方法，該方法包含：將阻斷材料添加至未完成CFET結構之豎直通道，該阻斷材料位於埋入式電力軌(BPR)上方，該BPR駐存於該未完成CFET結構之下部層級上之下部層級矽磊晶生長下方；將氮化矽(SiN)或氮氧化矽(SiON)添加至所添加之該阻斷材料上方的被封閉在該豎直通道內之開放區域中；執行蝕刻以移除該氮化矽(SiN)或氮氧化矽(SiON)以形成用於在該未完成CFET結構之負通道金屬氧化物半導體閘極與正通道金屬氧化物半導體閘極之間的豎直搭接(strapping)的一空間，該蝕刻將該阻斷材料之至少一部分留在該豎直通道中以使該BPR絕緣；及運用導電材料來填充藉由該蝕刻產生的空間，使得由該阻斷材料形成之蝕刻終止層保持在該導電材料與該BPR之間以提供電氣絕緣。
  18. 如請求項17之方法，其中該蝕刻為反應性離子蝕刻(RIE)以達成各向異性蝕刻。
  19. 如請求項17之方法，其中該導電材料為包括釕、鎢、鈷及鉬中之一者的金屬。
  20. 如請求項17之方法，其中該未完成CFET結構之該下部層級形成正通道金屬氧化物半導體。
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