KR20240068732A - 교차 전계 효과 트랜지스터(xfet) 아키텍처 공정 - Google Patents

교차 전계 효과 트랜지스터(xfet) 아키텍처 공정 Download PDF

Info

Publication number
KR20240068732A
KR20240068732A KR1020247013904A KR20247013904A KR20240068732A KR 20240068732 A KR20240068732 A KR 20240068732A KR 1020247013904 A KR1020247013904 A KR 1020247013904A KR 20247013904 A KR20247013904 A KR 20247013904A KR 20240068732 A KR20240068732 A KR 20240068732A
Authority
KR
South Korea
Prior art keywords
transistor
channel
integrated circuit
gaa
layout
Prior art date
Application number
KR1020247013904A
Other languages
English (en)
Inventor
리차드 티. 슐츠
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20240068732A publication Critical patent/KR20240068732A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

표준 셀의 레이아웃을 생성하는 시스템과 방법이 설명된다. 다양한 구현예에서, 표준 셀은, 트랜지스터들 사이에 직교 방향으로 전도 채널이 배향된 수직 적층 게이트 올 어라운드(GAA: gate all around) 트랜지스터를 포함하는 교차 전계 효과 트랜지스터(Cross FET: Cross field effect transistor)를 사용한다. 상부 GAA 트랜지스터의 전류 흐름 방향은 하부 GAA 트랜지스터의 전류 흐름 방향과 직교한다. 수직 적층 트랜지스터의 채널은 상반된 도핑 극성을 사용한다. 이 직교 배향으로, 상부 및 하부 GAA 트랜지스터 둘 다는 그들의 배향에 기초하여 그들의 개별 캐리어에 대해 최대 이동성을 갖는다. 교차 FET는 단일 금속 층 및 단일 비아 층을 사용하여 상부 GAA 트랜지스터와 하부 GAA 트랜지스터를 연결한다.

Description

교차 전계 효과 트랜지스터(XFET) 아키텍처 공정
반도체 제조 공정이 발전하고 온-다이 기하학적 치수(on-die geometric dimension)가 줄어듦에 따라, 반도체 칩은 공간을 덜 쓰면서도 더 많은 기능과 성능을 제공한다. 많은 발전이 이루어졌지만, 최신의 공정 및 집적 회로 설계 기술에서도 잠재적 이점을 제한하는 설계상의 문제는 여전히 발생하고 있다. 예를 들어, 반도체 칩의 전체 다이에 걸친 디바이스 배치와 신호 배선에 영향을 미치는 몇 가지 문제로는 용량성 결합, 전자 이동, 최소 누설 전류와 같은 단채널 효과 및 공정 수율이 있다. 이러한 문제는 설계 완성을 지연시키고 출시 기간에 영향을 미칠 수 있다.
반도체 칩의 설계 사이클을 단축하기 위해, 수작업에 의한 완전 주문형 설계를 가능하면 자동화로 대체하고 있다. 일부 경우에서는 표준 셀 레이아웃을 수작업으로 만들어내고 있다. 다른 경우에서는 배치 및 배선 도구(place-and-route tool)에서 사용하는 규칙을 조정해서 셀 제작을 자동화하고 있다. 그러나, 자동화된 공정은 성능, 전력 소비, 신호 무결성, 공정 수율, 내부 교차 결합 연결을 포함한 로컬 및 외부 신호 배선, 핀 액세스 등에 관련된 규칙들 각각을 때로는 충족시키지 못하는 경우가 있다. 따라서, 설계자는 여러 특성에 대해 더 나은 결과를 얻거나 배치 및 배선 도구의 규칙을 재작성하기 위해 이러한 셀을 수작업으로 제작한다. 그런데, 여러 번, 이러한 레이아웃 도구와 규칙이 비교적 최근의 비평면 디바이스보다는 평면 디바이스용으로 설정되어 있는 경우가 많다.
위와 같은 관점에서, 표준 셀의 레이아웃을 제작하는 효율적인 방법과 시스템이 필요하다.
도 1은 교차 전계 효과 트랜지스터(Cross FET)를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 2는 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 3은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 4는 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 5는 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 6은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 7은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 8은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 9는 교차 FET를 활용하는 표준 셀의 레이아웃을 효율적으로 생성하는 방법의 일 실시형태를 일반화한 선도이다.
도 10은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 11은 교차 FET를 활용하는 표준 셀 레이아웃의 평면도를 일반화한 선도이다.
도 12는 교차 FET를 활용하는 표준 셀을 포함하는 프로세서를 갖는 컴퓨팅 시스템의 일반화된 선도이다.
본 발명은 다양한 변형 및 대안적인 형태를 허용하지만, 특정 실시형태는 도면에 예로서 도시되고 본원에서 상세히 설명된다. 그러나, 도면과 그에 대한 상세한 설명이 본 발명을 개시된 특정 형태로 제한하려는 것은 아니고, 그 반대로, 본 발명이 첨부된 청구범위에 정의된 바와 같이 본 발명의 범위에 속하는 모든 변형, 균등물 및 대체물을 포괄하는 것으로 이해되어야 한다.
다음의 설명에서, 다양한 특정 세부사항은 본 발명의 철저한 이해를 제공하기 위해 설명된다. 그러나, 당업자는 본 발명이 이러한 특정 세부사항 없이 실시될 수 있음을 인식해야 한다. 일부 사례에서, 잘 알려진 회로, 구조, 및 기술은 본 발명을 모호하게 하는 것을 피하기 위해 상세히 도시되지 않았다. 또한, 예시의 단순성과 명확성을 위해, 도면에 도시된 요소가 반드시 축척대로 도시되지 않았음이 인식될 것이다. 예를 들어, 일부 요소의 치수는 다른 요소에 비해 과장될 수 있다.
표준 셀의 레이아웃을 생성하는 시스템과 방법이 고려되고 있다. 다양한 구현예에서, 하나 이상의 표준 셀은 교차 전계 효과 트랜지스터(Cross FET: cross field effect transistor)를 포함한다. 본원에서 사용되는 바와 같이, "교차 FET(Cross FET)"는 "XFET"라고도 한다. 또한, 본원에서 사용되는 바와 같이, "트랜지스터"는 "반도체 디바이스" 또는 "디바이스"라고도 한다. 일부 구현예에서, 교차 FET(Cross FET)는 수직 적층 게이트 올 어라운드(GAA: gate all around) 트랜지스터로서, 예를 들어 이 트랜지스터에서는 하부 GAA 트랜지스터 위에 상부 수직 GAA 트랜지스터(또는 GAA 트랜지스터)가 수직으로 형성되고 이들 두 GAA 트랜지스터 사이에는 적어도 격리 산화물 층이 제공된다. 또한, 상부 GAA 트랜지스터는 하부 GAA 트랜지스터의 하나 이상의 전도 채널에 직교하도록 배치된 하나 이상의 전도 채널을 갖는다. 따라서, 하나 이상의 상부 채널을 통한 상부 GAA 트랜지스터의 전류 흐름 방향은 하부 GAA 트랜지스터의 하나 이상의 하부 채널의 전류 흐름 방향과 직교한다.
상부 GAA 트랜지스터의 하나 이상의 상부 채널의 도핑 극성은 하부 GAA 트랜지스터의 하나 이상의 하부 채널의 도핑 극성과 반대 극성을 갖는다. 예를 들어, 한 구현예에서, 상부 GAA 트랜지스터는 하나 이상의 p형 채널을 포함하는 반면에, 하부 GAA 트랜지스터는 하나 이상의 n형 채널을 포함한다. 다른 구현예에서, 상부 GAA 트랜지스터와 하부 GAA 트랜지스터의 하나 이상의 채널 사이에는 p형 및 n형 극성이 반대로 된다. 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 사이의 직교 배향으로, 상부 및 하부 GAA 트랜지스터 모두는 그들의 배향에 기초하여 그들의 개별 캐리어에 대해 최대 이동성을 갖는다.
수직 GAA 트랜지스터와 달리 핀 전계 효과 트랜지스터(Fin FET)는 규소 기판과 물리적으로 접촉하는 도핑된 규소 핀을 갖는다. 수직 GAA 디바이스의 채널은 규소 기판과 물리적으로 접촉하지 않는다. 일반적으로, 핀 FET와 비교했을 때, GAA 트랜지스터는 더 낮은 임계 전압, 더 빠른 스위칭 시간, 더 적은 누설 전류, 및 더 감소된 단채널 효과를 제공한다. 일부 구현예에서, GAA 트랜지스터의 도핑된 규소 채널은 나노와이어(nanowire)이다. 다른 구현예에서, GAA 트랜지스터의 도핑된 규소 채널은 나노시트(nanosheet)이다. 나노시트는 도핑된 규소의 와이어가 아니라 도핑된 규소의 시트이다. 달리 말하면, 나노시트는 측방향 나노와이어보다 더 넓고 두꺼운 전도성 와이어이다. 나노시트는 또한 그 나노시트가 규소 기판과 물리적으로 접촉하지 않도록 회전되고 측면이 규소 기판 위에 수직 방향으로 배치된 핀으로 간주될 수 있다. 오히려, 금속 게이트가 나노시트와 규소 기판 사이에 형성된다. 하지만, 이 시각화는 나노시트를 형성하는 실제 제조 단계를 설명하지 못한다.
상부 GAA 트랜지스터를 하부 GAA 트랜지스터 위에 수직으로 적층하면, 성능이 더욱 향상되고 전력 소비가 감소하며 GAA 트랜지스터가 쓰는 온-다이 면적이 줄어들고 단채널 효과가 더욱 감소한다. 상보형 FET(CFET: complementary FET)는 하부 GAA 트랜지스터 위에 상부 GAA 트랜지스터를 수직으로 적층하고 그들 사이에 절연을 위해 적어도 산화물 층을 두고 있다. 그러나, CFET는 하나 이상의 채널이 하부 GAA 트랜지스터의 하나 이상의 채널과 동일한 방향으로 정렬된 상부 GAA 트랜지스터를 사용한다. 전술한 바와 같이, 교차 FET는 상부 GAA 트랜지스터의 하나 이상의 채널과 하부 GAA 트랜지스터의 하나 이상의 채널이 직교 배향된다. 상보형 FET에 비해, 교차 FET는 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 각각에 대해 더 나은 이동성을 가지므로 성능이 더 우수하다. 상보형 FET는 2개의 금속 층과 3개의 비아 층을 사용하여 상부 GAA 트랜지스터와 하부 GAA 트랜지스터 사이에 연결을 생성한다. 이와는 대조적으로, 교차 FET는 단일 금속 층과 단일 비아 층(single via layer)을 사용하여 상부 GAA 트랜지스터와 하부 GAA 트랜지스터를 연결한다. 교차 FET는 통상적인 반도체 제조 단계를 사용하여 하부 GAA 트랜지스터를 제1 웨이퍼에 형성하고 상부 GAA 트랜지스터를 제2 웨이퍼에 형성한다. 제1 웨이퍼와 제2 웨이퍼는 하이브리드 본드 공정을 통해 서로 연결되어 수율을 높인다.
다양한 구현예에서, 집적 회로의 하나 이상의 표준 셀에서 교차 FET를 생성하는 반도체 디바이스 제조 공정은 하부 웨이퍼의 규소 기판 상에 하부 GAA 트랜지스터를 형성하는 것을 포함한다. 하부 GAA 트랜지스터는 규소 기판 위에 형성된 하나 이상의 채널을 포함하고, 채널과 규소 기판 사이에는 적어도 금속 게이트가 존재한다. 이 공정은 하이브리드 본드를 사용하여 상부 웨이퍼를 하부 웨이퍼에 연결한다. 상부 웨이퍼와 하부 웨이퍼 사이에는 적어도 절연 산화물 층이 사용된다. 이 공정은 상부 웨이퍼에 상부 GAA 트랜지스터를 형성하며, 상부 GAA 트랜지스터의 하나 이상의 채널은 하부 GAA 트랜지스터의 하나 이상의 채널에 직교 배향으로 배치된다. 이 공정은 또한 일 단부가 하부 GAA 트랜지스터의 금속 게이트에 직접 연결되고 타 단부가 상부 GAA 트랜지스터의 금속 게이트에 직접 연결되는 식으로 단일 게이트 접점을 배치한다. 드레인 영역 연결의 경우, 이 공정은 단일 비아 층을 활용한다. 전원 공급 장치 전압이 하나 이상의 표준 셀들 중 소정의 표준 셀의 입력 노드에 인가될 때, 전류가 상부 GAA 트랜지스터 및 하부 GAA 트랜지스터 중의 하나를 통해 입력 노드로부터 소정의 표준 셀의 출력 노드로 전달된다.
다음 설명에서, 도 1 내지 도 8 및 도 10 및 도 11에 도시된 표준 셀 레이아웃 아키텍처는 표준 셀이 교차 FET를 사용하는 집적 회로의 디바이스에 대한 표준 셀을 제공한다. 도 1 내지 도 8 및 도 10 및 도 11은 교차 FET를 포함하는 수직 게이트 올 어라운드(GAA) 디바이스를 사용하는 인버터의 레이아웃을 예시한다. 그러나, 도 1 내지 도 8 및 도 10 및 도 11에 도시된 레이아웃 기술은 다른 복잡한 게이트 및 기능 유닛에 사용되는 다양한 다른 표준 셀에도 사용될 수 있다. 또한, 도 1 내지 도 8 및 도 10 및 도 11에 도시된 레이아웃 기술은 교차 FET를 생성하는 방식으로 배치된 핀 FET 디바이스를 사용하는 인버터에 사용될 수 있다. 일 구현예에서, p형 핀 FET는 p형 채널과 n형 채널 사이의 직교하는 배향으로 n형 핀 FET 위에 수직 적층된다. 다른 구현예에서, n형 핀 FET는 p형 채널과 n형 채널 사이의 직교하는 배향으로 p형 핀 FET 위에 수직 적층된다. 또 다른 구현예에서는, 핀 FET는 트리게이트 디바이스(Trigate device)로 대체된다.
이제 도 1을 참조하면, 교차 FET를 사용하는 표준 셀 레이아웃(100)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(100)은 2입력 부울 낸드 게이트를 위한 것이다. 그러나, 다른 구현예에서는, 표준 셀 레이아웃(100)에 사용된 특성 및 기법이 다양한 다른 유형의 부울 게이트 및 복합 게이트에 대해 사용된다. 레이아웃(100)에는 p형 및 n형 교차 FET의 3차원(3D) 도해가 함께 제공된다. 도시된 바와 같이, p형 디바이스는 n형 디바이스 위에 수직으로 적층된다. n형 디바이스는 적어도 n형 채널(104) 전체 주위에 형성된 n형 게이트(102)를 포함한다. 유사하게, p형 게이트(106)는 p형 채널(108) 전체 주위에 형성된다. 따라서, p형 채널(108)은 하부 n형 디바이스의 n형 채널(104)과는 반대 극성의 도핑 극성을 갖는다. 단일 n형 채널(104) 및 단일 p형 채널(108)이 도시되어 있지만, 다른 구현예에서는, 반도체 디바이스가 다른 수의 채널을 포함한다. 일부 구현예에서, 채널은 측방향 나노와이어이다. 다른 구현예에서, 채널은 나노시트이다.
n형 채널(104) 및 n형 게이트(102)는 p형 채널(108) 및 p형 게이트(106)에 직교 방향으로 배향된다. 달리 말하면, n형 채널(104) 및 n형 게이트(102)는 p형 채널(108) 및 p형 게이트(106)의 방향으로부터 90도인 방향으로 배향된다. 따라서, n형 채널(104)을 통한 하부 n형 디바이스의 전류 흐름 방향은 상부 p형 디바이스의 p형 채널(108)의 전류 흐름 방향과 직교한다. 상부 p형 디바이스와 하부 n형 디바이스 사이의 직교 배향으로, 두 디바이스는 그들의 배향에 기초하여 그들의 개별 캐리어에 대해 최대 이동성을 갖는다. 또한, 상부 p형 디바이스와 하부 n형 디바이스의 직교 배향은 수직 적층 디바이스 사이의 연결이 단일 비아 층을 사용할 수 있도록 한다.
표준 셀 레이아웃(100)에서, 금속 0층(metal zero layer)(M0 또는 Metal0)(130)은 최상단 층이다. 게이트 접점이 다음으로 수직 방향의 가장 높은 층이지만, 예시의 편의를 위해 게이트 접점은 도시하지 않는다. p형 게이트(106)가 그 다음으로 수직 방향의 가장 높은 층이고 그 다음이 p형 나노시트(108)인데, 이것은 p형 채널을 생성한다. 절연 층이 상부 p형 디바이스와 하부 n형 디바이스 사이에 있고, 그 절연 층의 디바이스들 사이에는 게이트 접점이 형성되어 있다. 이 게이트 접점은 표준 셀 레이아웃(100)(또는 레이아웃(100))에서 제공하는 상공 평면도에는 도시되어 있지 않다. 표준 셀 레이아웃의 단면도는 나중에 제공된다. 수직 적층 디바이스 사이의 게이트 접점은 임의의 금속 층을 통과하지 않고서 p형 금속 게이트(106)와 n형 금속 게이트(102)에 직접 연결된다.
p형 디바이스의 비아(또는 접점)(122)는 p형 디바이스의 드레인 영역을 p형 디바이스의 로컬 인터커넥트(local interconnect)(112)에 연결한다. n형 디바이스의 비아(또는 접점)(120)는 n형 디바이스의 드레인 영역을 n형 디바이스의 로컬 인터커넥트(110)에 연결한다. 레이아웃(100)의 수직 적층 디바이스는 온-다이 면적을 덜 쓴다. 단일 비아 층을 사용하면, 회로의 저항과 커패시턴스가 감소된다. 핀 FET(Fin FET)에 비해, 게이트 올 어라운드(GAA) 나노와이어 또는 나노시트를 사용하면, 임계 전압이 낮아지고 스위칭 시간이 빨라지며 누설 전류가 줄어들고 단채널 효과가 더욱 감소한다. 누설 전류 이외의 단채널 효과의 예로는, 래치업 효과(latchup effect), 드레인 유도 장벽 저하(DIBL: drain-induced barrier lowering), 펀치스루(punchthrough), 온도에 따른 성능 의존성, 충격 이온화(impact ionization), 규소 기판과 소스 및 드레인 영역에 사용되는 웰(well)에 대한 기생 커패시턴스 등이 있다.
레이아웃(100)에서 교차 FET의 직교 배향의 한 가지 장점은 단일 비아 층을 포함한다는 것이다. 반면, 상보형 FET(CFET)는 다수의 금속 층과 다수의 비아 층을 사용하여 수직 적층 디바이스 사이의 연결을 만든다. 교차 FET의 하부 디바이스의 소스 및 드레인 영역에 접근하는 것이 CFET에 비해 더 용이하다. 레이아웃(100)에서 교차 FET의 직교 배향의 또 다른 장점은 수직 적층 디바이스의 각 디바이스에서 각 캐리어의 최대 이동성을 이용할 수 있다는 것이다.
이제 도 2를 참조하면, 표준 셀 레이아웃(200)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(200)은 교차 FET를 사용하는 2입력 부울 낸드 게이트를 위한 것이다. 레이아웃(200)에는 p형 및 n형 교차 FET의 3차원(3D) 도해가 함께 제공된다. 전술한 접점(또는 비아), 재료 및 구조는 동일하게 번호가 부여된다. 도시된 바와 같이, n형 디바이스는 p형 디바이스 위에 수직으로 적층된다. 레이아웃(100)과 유사하게, 다른 구현예에서, 레이아웃(200)의 교차 FET는 다수의 n형 채널(104)과 다수의 p형 채널(108)을 사용한다. 레이아웃(100)과 유사하게, 레이아웃(200)은 n형 채널(104)과 p형 채널(108) 사이에 직교 배향을 사용하고 단일 비아 층을 사용하여 수직 적층 디바이스 사이의 연결을 생성한다.
다음 설명에서는, 교차 FET를 사용하는 표준 셀 레이아웃 아키텍처가 도 3 내지 도 8에 도시된다. 교차 FET를 사용하는 표준 셀의 레이아웃 아키텍처는 핀 FET, 수평 GAA 디바이스 또는 트리게이트 디바이스 또는 상보형 FET를 포함하는 표준 셀에 사용되는 레이아웃 아키텍처와는 다르다. 도 3 내지 도 8은 교차 FET를 사용하는 인버터의 레이아웃을 예시한다. 그러나, 도 3 내지 도 8에 도시된 레이아웃 기술은 다른 복잡한 게이트 및 기능 유닛에 사용되는 다양한 다른 표준 셀에도 사용될 수 있다.
도 3을 참조하면, 표준 셀 레이아웃(300)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(300)(또는 레이아웃(300))은 교차 FET를 사용하는 인버터용이다. 레이아웃(300)에 사용된 반도체 층의 단면도도 레이아웃(300)과 함께 제공된다. 레이아웃(300)의 평면도가 우측에 도시되고, 단면도가 좌측에 도시된다. 이 인버터의 경우, p형 디바이스가 n형 디바이스 위에 수직 적층된다. 그러나, 다른 구현예에서는, n형 디바이스를 p형 디바이스 위에 수직 적층하는 것이 가능하고 고려된다. 인버터의 각 디바이스는 게이트 영역에서 하나 이상의 나노시트를 360도 방식으로 감싸는 게이트 올 어라운드(GAA) 금속을 사용한다. 하부 n형 디바이스는 제1 웨이퍼 상에 제조된다. 상부 p형 디바이스는 별도의 제2 웨이퍼 상에 제조되고, 이어서 후술한 대로 제1 웨이퍼에 본딩된다.
여기에서는, 레이아웃(300)에서, 실리콘 온 인슐레이터(SOI: silicon on insulator) 산화물 층(304)이 규소 기판(302) 상에 증착된다. 다양한 구현예에서, SOI 산화물 층(304)은 이산화규소(SiO2) 층이다. 반도체 디바이스 제조 공정은 규소 기판(302)으로부터 디바이스 본체를 절연하는 국소 실리콘 온 인슐레이터(SOI)를 구축한다. 한 구현예에서, 형성된 SOI 산화물 층(304)은 비교적 두껍다. 예를 들어, 이산화규소 층(205)의 두께는 나노와이어 상에 이산화규소를 증착하는 이후 처리 단계에서 형성된 얇은 게이트 이산화규소 층의 두께보다 적어도 10배 이상 크다. 한 구현예에서, SOI 산화물 층(304)은 플라즈마 강화 화학적 증착(PECVD: plasma-enhanced chemical vapor deposition) 공정에 의해 형성된다. SOI 산화물 층(304)이 증착된 후, 화학적 기계적 평탄화(CMP: chemical mechanical planarization) 단계를 사용하여 불필요한 이산화규소를 제거하고 규소 웨이퍼에 남아있는 SOI 산화물 층(304)을 연마한다. CMP 단계는 거의 완벽에 가까운 평평하고 매끄러운 표면을 만드는데, 이 위에는 집적 회로부의 추가 층이 구축된다. 그 다음, SOI 산화물 층(304)이 원하는 두께로 에칭된다.
그 다음, 채널 스택이 SOI 산화물 층(304) 위에 형성된다. 한 구현예에서, 채널 스택은 n형 나노시트(306)이다. 일부 구현예에서, 별도의 웨이퍼는 규소 게르마늄 반도체 에피택셜 성장 층과 규소 반도체 에피택셜 성장 층이 교번하는 것과 같은 교번 성장 층을 갖는다. 교번 층을 갖는 별도의 웨이퍼는 SOI 산화물 층(304) 위에 본딩된다. 본딩은 열 압축 본딩으로도 알려진 구리 기반 웨이퍼 본딩 및 분자, 융합 또는 직접 웨이퍼 본딩으로도 알려진 산화물-산화물 본딩과 같은 임의의 다수의 웨이퍼 간 본딩 기술에 의해 수행된다. n형 나노시트(306)는 측벽 이미지 전사(SIT: sidewall image transfer) 공정, 극자외선(EUV) 리소그래피, 화학 에피택시 또는 자기 정렬 맞춤화를 통한 유도 자기 조립(DSA: directed self-assembly) 패터닝 중 하나를 사용하여 층을 n형 나노시트(306) 크기로 에칭함으로써 교번 층의 스택으로부터 생성된다. 다른 구현예에서는, 교번 층이 SOI 산화물 층(304) 위에 성장된 다음에 그들 층을 n형 나노시트(306) 크기로 에칭하기 위해 앞서 명명된 공정 중 하나가 수행된다.
교번하는 규소 게르마늄 반도체 에피택셜 성장층과 규소 반도체 에피택셜 성장층 중 소정의 전도층이 게이트 영역을 형성하기 위해 선택되어 남게 된다. 그 후, 선택된 층 이외의 모든 반도체 층이 제거된다. 게이트 금속 재료(308)가 증착된 후 게이트 금속(308)을 연마하는 CMP 단계가 이어진다. 다양한 구현예에서, 질화 티타늄(TiN)이 게이트 금속(308)에 사용된다. 게이트 금속(308)은 n형 나노시트(306) 전체 주위에 360도 방식으로 제공된다. 층간 유전체(ILD: interlayer dielectric) 산화물 층(310)은 게이트 영역 주위에 증착된다.
도 4를 참조하면, 표준 셀 레이아웃(400)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(400)(또는 레이아웃(400))은 교차 FET를 사용하는 인버터의 레이아웃(300)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(400)에 사용된 반도체 층의 단면도도 레이아웃(400)과 함께 제공된다. 레이아웃(400)의 평면도가 우측에 도시되고, 단면도가 좌측에 도시된다. n형 소스 및 드레인 영역(404)이 형성된다. 한 구현예에서, n형 소스 및 드레인 영역(404)은 인으로 도핑된 에피택셜 성장 규소이다. 그 후, n형 로컬 인터커넥트(402)가 형성된다. 일부 구현예에서, n형 로컬 인터커넥트(402)는 텅스텐, 코발트, 루테늄 또는 몰리브덴을 포함한다.
이제 도 5를 참조하면, 표준 셀 레이아웃(500)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(500)(또는 레이아웃(500))은 교차 FET를 사용하는 인버터의 레이아웃(400)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(500)에 사용된 반도체 층의 단면도도 레이아웃(500)과 함께 좌측에 도시된다. 규소 질화물 층(502)과 추가 ILD 산화물(310)이 초기 ILD 산화물 층(310)에 형성된다. 예를 들어, 규소 질화물(SiNx) 층(502)이 ILD 산화물 층(310) 위에 증착된다.
비정질 수소화 규소 질화물(SiNx)의 화학적 및 전기적 특성은 이 재료를 집적 회로의 절연 층에 적합한 후보 재료가 되게 한다. 일부 실시형태에서, 규소 질화물 층(502)은 플라즈마 강화 화학적 증착(PECVD) 기법으로 실란(SiH4) 및 암모니아(NH3)으로부터 형성된다. 다른 실시형태에서, 규소 질화물 층(502)은 저압 화학적 증착(LPCVD: low-pressure chemical vapor deposition) 기법으로 형성된다. 질화물 층(502)과 ILD 산화물 층(310) 각각은 에칭되어 게이트 접점(504)을 위한 공간을 만든다. 유사하게, 질화물 층(502)과 ILD 산화물 층(310) 에칭되어 드레인 접점(506)을 위한 공간을 만든다. 게이트 접점(504)과 드레인 접점(506)은 생성된 공간에 증착된다.
도 6을 참조하면, 표준 셀 레이아웃(600)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(600)(또는 레이아웃(600))은 교차 FET를 사용하는 인버터의 레이아웃(500)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(600)에 사용된 반도체 층의 단면도도 레이아웃(600)과 함께 좌측에 도시된다. 채널 스택은 ILD 산화물 층(310)의 n형 게이트 접점(504) 위에 형성된다. 한 구현예에서, 채널 스택은 p형 나노시트(602)이다. 일부 구현예에서, 별도의 웨이퍼의 규소 기판 상에 규소 반도체 에피택셜 성장 층과 교번하는 규소 게르마늄 반도체 에피택셜 성장 층과 같은 교번 성장 층이 성장된다. 일부 구현예에서, 규소 게르마늄 반도체 에피택셜 성장 층은 p형 나노시트(602) 구축용으로 선택된다. 다른 구현예에서는, 규소 에피택셜 성장 층이 p형 나노시트(602) 구축용으로 선택된다.
규소 게르마늄 반도체 에피택셜 성장 층이 선택되면, 별도 웨이퍼 상의 남은 규소 나노시트가 에칭되고 규소 게르마늄 클래딩 층이 규소 나노시트 상에 에피택셜 성장된다. 대안적으로, 별도 웨이퍼 상의 규소 나노시트가 제거되고 규소 게르마늄 반도체 에피택셜 성장 층이 잔류 층으로 남아서 p형 나노시트(602)를 형성한다. 비교적 얇은 이산화규소 층이 교번 층들 중의 선택된 층 상에서 성장되어 게이트 영역에 p형 나노시트(602)를 제공한다. 교번 층을 갖는 별도의 웨이퍼는 (도 5의) 레이아웃(500)의 ILD 산화물 층(310) 위에 본딩된다. 다른 구현예에서는, 교번 층이 레이아웃(500)의 ILD 산화물 층(310) 위에 성장되고 다음으로 p형 나노시트(602)의 사이즈로 에칭하기 위해 앞서 명명된 공정 중 하나가 수행된다. 앞서 명명된 공정은 n형 나노시트(306)를 형성하는 것과 관련하여 설명되었다.
이제 도 7을 참조하면, 표준 셀 레이아웃(700)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(700)(또는 레이아웃(700))은 교차 FET를 사용하는 인버터를 생성하는, 레이아웃(600)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(700)에 사용된 반도체 층의 단면도도 레이아웃(700)과 함께 좌측에 도시된다. ILD 산화물 층(310)은 에칭되어 p형 나노시트(602) 전체 주위에 배치되는 게이트 접점(702)을 위한 공간을 생성한다. 유사하게, ILD 산화물 층(310)은 에칭되어 드레인 접점(704)을 위한 공간을 생성한다. 게이트 접점(504)과 드레인 접점(704)은 생성된 공간에 증착된다.
도 8을 참조하면, 표준 셀 레이아웃(800)의 평면도를 일반화한 블록선도가 도시된다. 우측의 표준 셀 레이아웃(800)(또는 레이아웃(800))은 교차 FET를 사용하는 인버터를 생성하는, 레이아웃(700)에서 수행되는 반도체 공정 단계의 연속이다. 레이아웃(800)에 사용된 반도체 층의 단면도도 레이아웃(800)과 함께 좌측에 도시된다. 여기에서는, 금속 0(M0 또는 Metal0)(802)이 인버터의 추가 연결을 생성하기 위해 증착된다.
이제 도 9를 참조하면, 교차 FET를 활용하는 표준 셀의 레이아웃을 효율적으로 생성하는 방법(900)의 일 실시형태가 도시된다. 설명 목적상, 이 실시형태의 단계들은 순차적으로 도시된다. 그러나, 다른 실시형태에서, 일부 단계는 도시된 것과 상이한 순서로 발생하고, 일부 단계는 동시에 수행되고, 일부 단계는 다른 단계와 조합되고, 일부 단계는 생략된다.
제1 채널을 갖는 제1 트랜지스터가 형성된다(블록 902). 제2 채널을 갖는 제2 트랜지스터가 형성된다(블록 904). 일부 구현예에서, 제1 트랜지스터 및 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스로서 형성된다. 제2 트랜지스터는 제1 채널과 제2 채널 사이의 직교하는 배향으로 제1 트랜지스터 위에 수직 적층 방식으로 배치된다(블록 906). 제1 트랜지스터 및 제2 트랜지스터의 소스/드레인 영역은 단일 비아 층 및 단일 금속 층을 사용하여 연결된다(블록 908).
표준 셀의 입력 노드에 전위가 인가되지 않으면(조건부 블록 910의 "아니오" 분기), 표준 셀은 전원이 켜질 때까지 대기한다(블록 912). 그러나, 표준 셀의 입력 노드에 전위가 인가되면(조건부 블록 910의 "예" 분기), 표준 셀의 회로부는 교차 전계 효과 트랜지스터를 사용하는 두 트랜지스터 중 하나를 통해 입력 노드로부터 표준 셀의 출력 노드로 전류를 전달한다(블록 914).
도 10을 참조하면, 표준 셀 레이아웃(1000)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(1000)(또는 레이아웃(1000))은 교차 FET를 사용하는 인버터를 생성하는 (도 5의) 레이아웃(500)에서 수행되는 반도체 공정 단계의 연속이다. 여기에서, 별도의 웨이퍼는 규소 게르마늄 반도체 에피택셜 성장 층(1002)과 규소 반도체 에피택셜 성장 층(1004)이 교번하는 것과 같은 교번 성장 층을 갖는다. 교번 층(1002 및 1004)을 갖는 별도의 웨이퍼는 (도 5의) 레이아웃(500)의 ILD 산화물 층(310) 및 게이트 접점(504) 위에 본딩된다. 도 11을 참조하면, 표준 셀 레이아웃(1100)의 평면도를 일반화한 블록선도가 도시된다. 표준 셀 레이아웃(1100)(또는 레이아웃(1100))은 교차 FET를 사용하는 인버터를 생성하는 (도 10의) 레이아웃(1000)에서 수행되는 반도체 공정 단계의 연속이다. 교번 층(1002 및 1004)을 갖는 웨이퍼는 레이아웃(500)의 ILD 산화물 층(310) 및 게이트 접점(504) 위에 본딩된다. 전술한 바와 같이, 본딩은 열 압축 본딩으로도 알려진 구리 기반 웨이퍼 본딩 및 분자, 융합 또는 직접 웨이퍼 본딩으로도 알려진 산화물-산화물 본딩과 같은 임의의 다수의 웨이퍼 간 본딩 기술에 의해 수행된다.
도 12를 참조하면, 컴퓨팅 시스템(1200)의 일 실시형태가 도시된다. 컴퓨팅 시스템(1200)은 프로세서(1210) 및 메모리(1230)를 포함한다. 메모리 제어기, 버스 또는 통신 패브릭, 하나 이상의 위상 고정 루프(PLL: phased locked loop) 및 다른 클록 생성 회로부, 전력 관리 유닛 등과 같은 인터페이스는 예시의 편의를 위해 도시되지 않는다. 다른 구현예에서, 컴퓨팅 시스템(1200)이 프로세서(1210)와 동일한 유형 또는 상이한 유형의 하나 이상의 다른 프로세서, 하나 이상의 주변 디바이스, 네트워크 인터페이스, 하나 이상의 다른 메모리 디바이스 등을 포함하는 것이 이해된다. 일부 구현예에서, 컴퓨팅 시스템(1200)의 기능은 시스템 온 칩(SoC)에 통합된다. 다른 구현예에서, 컴퓨팅 시스템(1200)의 기능은 마더보드에 삽입된 주변 카드에 통합된다. 컴퓨팅 시스템(1200)은 데스크톱 컴퓨터, 태블릿 컴퓨터, 랩톱, 스마트폰, 스마트워치, 게임 콘솔, 개인 보조 디바이스 등과 같은 다양한 컴퓨팅 디바이스 중 임의의 디바이스에서 사용된다.
프로세서(1210)는 회로부와 같은 하드웨어를 포함한다. 예를 들어, 프로세서(1210)는 교차 FET(1222)를 활용하는 적어도 하나의 집적 회로(1220)를 포함한다. 예를 들어, 하나 이상의 표준 셀이 집적 회로(1220)에 인스턴스화된다. 이러한 표준 셀은 교차 FET(1222)를 포함한다. 교차 FET(1222)는 (도 1 및 도 2의) 레이아웃(100 내지 200)의 2입력 부울 낸드 게이트 및 (도 8의) 레이아웃(800)의 인버터에 사용되는 교차 FET를 나타낸다.
다양한 구현예에서, 프로세서(1210)는 하나 이상의 프로세싱 유닛을 포함한다. 일부 구현예에서, 프로세싱 유닛의 각각은 범용 데이터 프로세싱이 가능한 하나 이상의 프로세서 코어, 및 연관된 캐시 메모리 서브시스템을 포함한다. 이러한 구현예에서, 프로세서(1210)는 중앙 처리 장치(CPU)이다. 다른 구현예에서, 프로세싱 코어는 각각 다수의 병렬 실행 레인 및 연관된 데이터 저장 버퍼를 갖는 고도(highly) 병렬 데이터 마이크로아키텍처를 갖춘 컴퓨팅 유닛이다. 이러한 구현예에서, 프로세서(1210)는 그래픽 프로세싱 유닛(GPU), 디지털 신호 프로세서(DSP) 등이다.
일부 구현예에서, 메모리(1230)는 하드 디스크 드라이브, 솔리드스테이트 디스크, 다른 유형의 플래시 메모리, 휴대용 솔리드스테이트 드라이브, 테이프 드라이브 등 중 하나 이상을 포함한다. 메모리(1230)는 운영 체제(OS)(1232), 코드(1234)로 표현되는 하나 이상의 애플리케이션, 및 적어도 소스 데이터(1236)를 저장한다. 메모리(1230)는 또한 코드(1234)의 특정 애플리케이션을 실행할 때 프로세서(1210)에 의해 생성된 중간 결과 데이터 및 최종 결과 데이터를 저장할 수 있다. 단일 운영 체제(1232) 및 코드(1234)의 단일 인스턴스 및 소스 데이터(1236)가 도시되지만, 다른 구현예에서, 다른 개수의 이런 소프트웨어 구성요소가 메모리(1230)에 저장된다. 운영 체제(1232)는 프로세서(1210)의 부팅을 개시하고, 태스크를 하드웨어 회로부에 할당하고, 컴퓨팅 시스템(1200)의 자원을 관리하고, 하나 이상의 가상 환경을 호스팅하는 명령어를 포함한다.
프로세서(1210) 및 메모리(1230)의 각각은 컴퓨팅 시스템(1200)에 포함된 임의의 다른 하드웨어 컴포넌트뿐만 아니라 서로 통신하는 인터페이스 유닛을 포함한다. 인터페이스 유닛은 메모리 요청 및 메모리 응답을 서비스하는 대기열 및 특정 통신 프로토콜에 기반하여 서로 통신하는 제어 회로부를 포함한다. 통신 프로토콜은 공급 전압 레벨, 작동 공급 전압 및 작동 클록 주파수를 결정하는 전력 성능 상태, 데이터 전송률, 하나 이상의 버스트 모드 등과 같은 다양한 파라미터를 결정한다.
전술한 실시형태 중 하나 이상이 소프트웨어를 포함한다는 것이 주목된다. 그러한 실시형태에서, 방법 및/또는 메커니즘을 구현하는 프로그램 명령어는 컴퓨터 판독 가능 매체에 전달되거나 저장된다. 프로그램 명령어를 저장하도록 구성된 다양한 유형의 미디어는 이용 가능하고 하드 디스크, 플로피 디스크, CD-ROM, DVD, 플래시 메모리, 프로그램 가능 ROM(PROM), 랜덤 액세스 메모리(RAM) 및 다양한 다른 형태의 휘발성 또는 비휘발성 저장장치를 포함한다. 일반적으로 말하면, 컴퓨터 액세스 가능한 저장 매체는 컴퓨터에 명령어 및/또는 데이터를 제공하기 위해 사용 중에 컴퓨터에 의해 액세스 가능한 모든 저장 매체를 포함한다. 예를 들어, 컴퓨터 액세스 가능한 저장 매체는 자기 또는 광학 매체와 같은 저장 매체, 예를 들어 디스크(고정식 또는 이동식), 테이프, CD-ROM 또는 DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 또는 블루레이를 포함한다. 저장 매체는 RAM(예를 들어, 동기식 동적 RAM(SDRAM), 이중 데이터 레이트(DDR, DDR2, DDR3 등) SDRAM, 저전력 DDR(LPDDR2 등), SDRAM, 램버스 DRAM(RDRAM), 정적 RAM(SRAM) 등), ROM, 플래시 메모리, USB 인터페이스 같은 주변 인터페이스를 통해 액세스 가능한 비휘발성 메모리(예를 들어, 플래시 메모리) 등과 같은 휘발성 또는 비휘발성 메모리 매체를 더 포함한다. 저장 매체는 MEMS(microelectromechanical system), 및 네트워크 및/또는 무선 링크와 같은 통신 매체를 통해 액세스 가능한 저장 매체를 포함한다.
또한, 다양한 실시형태에서, 프로그램 명령어는 C와 같은 고급 프로그래밍 언어 또는 Verilog, VHDL과 같은 설계 언어(HDL), 또는 GDS II 스트림 포맷(GDSII)과 같은 데이터베이스 포맷의 하드웨어 기능의 동작 레벨 기술(description) 또는 레지스터 전송 레벨(RTL) 기술을 포함한다. 일부 경우에서, 기술은 합성 라이브러리의 게이트 목록을 포함하는 넷리스트를 생성하는 설명을 합성하는 합성 도구로 판독된다. 넷리스트는 또한 시스템을 포함한 하드웨어의 기능을 나타내는 게이트들의 세트를 포함한다. 이어서, 넷리스트는 마스크에 적용될 기하학적 형상을 설명하는 데이터 세트를 생성하기 위해 배치되고 라우팅된다. 이어서 마스크는 시스템에 대응하는 반도체 회로 또는 회로들을 생성하기 위해 다양한 반도체 제조 단계에서 사용된다. 대안적으로, 컴퓨터 액세스 가능한 저장 매체의 명령어는 원하는 대로 넷리스트(합성 라이브러리 유무에 관계없이) 또는 데이터 세트이다. 또한, 명령어는 Cadence®, EVE® 및 Mentor Graphics®와 같은 이러한 판매자로부터의 하드웨어 기반 유형 에뮬레이터에 의한 에뮬레이션 목적에 활용된다.
위의 실시형태가 상당히 상세하게 설명되었지만, 다수의 변형 및 수정은 위의 개시내용이 완전히 인식되면 당업자에게 명백해질 것이다. 다음의 청구범위는 이러한 모든 변형 및 수정을 포함하도록 해석되는 것으로 의도된다.

Claims (20)

  1. 집적 회로로서,
    제1 방향으로 배향된 제1 채널을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터에 인접한 산화물 층; 및
    상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함하며 상기 산화물 층에 인접한 제2 트랜지스터를 포함하며;
    상기 집적 회로의 셀의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중의 하나를 통해 상기 입력 노드로부터 상기 셀의 출력 노드로 전달되는, 집적 회로.
  2. 제1항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 집적 회로.
  3. 제2항에 있어서, 상기 제1 트랜지스터는 제3 채널을 더 포함하는, 집적 회로.
  4. 제1항에 있어서, 상기 제2 채널은 상기 산화물 층과 본딩된 웨이퍼 상에 형성되는, 집적 회로.
  5. 제1항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 단일 비아 층을 더 포함하는 집적 회로.
  6. 제5항에 있어서, 제1 단부에서 제1 금속 게이트에 직접 연결되고 제2 단부에서 제2 금속 게이트에 직접 연결되는 수직 게이트 접점을 더 포함하는 집적 회로.
  7. 제5항에 있어서, 상기 제1 채널의 제1 도핑 극성은 상기 제2 채널의 제2 도핑 극성의 반대 극성인, 집적 회로.
  8. 방법으로서,
    집적 회로 내에, 제1 트랜지스터 및 제2 트랜지스터를 배치하는 단계;
    제1 방향으로 배향된 제1 채널을 갖는 제1 트랜지스터를 형성하는 단계;
    상기 제1 트랜지스터에 인접한 산화물 층을 형성하는 단계;
    상기 산화물 층에 인접한 상기 제2 트랜지스터를 형성하는 단계 - 상기 제2 트랜지스터는 상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함함 -; 및
    상기 집적 회로의 셀의 입력 노드에 인가되는 전원 공급 장치 전압에 응답하여, 전류를 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중의 하나를 통해 상기 입력 노드로부터 상기 셀의 출력 노드로 전달하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 방법.
  10. 제8항에 있어서, 상기 제1 트랜지스터 내에, 상기 제1 채널에 더해 제3 채널을 형성하는 단계를 더 포함하는 방법.
  11. 제8항에 있어서, 상기 산화물 층과 본딩되는 웨이퍼 상에 상기 제2 채널을 형성하는 단계를 더 포함하는 방법.
  12. 제8항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 단일 비아 층을 배치하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서, 제1 단부에서 제1 금속 게이트에 직접 연결되고 제2 단부에서 제2 금속 게이트에 직접 연결되는 수직 게이트 접점을 배치하는 단계를 더 포함하는 방법.
  14. 제12항에 있어서, 상기 제1 채널을 상기 제2 채널의 제2 도핑 극성의 반대 극성인 제1 도핑 극성으로 형성하는 단계를 더 포함하는 방법.
  15. 컴퓨팅 시스템으로서,
    하나 이상의 태스크의 명령어 및 상기 하나 이상의 태스크에 의해 프로세싱될 소스 데이터를 저장하도록 구성된 메모리;
    상기 소스 데이터를 사용하여 상기 명령어를 실행하도록 구성된 집적 회로를 포함하며, 상기 집적 회로는:
    제1 방향으로 배향된 제1 채널을 포함하는 제1 트랜지스터;
    상기 제1 트랜지스터에 인접한 산화물 층; 및
    상기 제1 방향에 대해 직교하는 방향으로 배향되는 제2 채널을 포함하며 상기 산화물 층에 인접한 제2 트랜지스터를 포함하며;
    상기 집적 회로의 셀의 입력 노드에 인가되는 전위에 응답하여, 전류가 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중의 하나를 통해 상기 입력 노드로부터 상기 셀의 출력 노드로 전달되는, 컴퓨팅 시스템.
  16. 제15항에 있어서,
    채널은 나노시트를 포함하고;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 각각은 수직 게이트 올 어라운드(GAA) 디바이스인, 컴퓨팅 시스템.
  17. 제15항에 있어서, 상기 제1 트랜지스터는 제3 채널을 더 포함하는, 컴퓨팅 시스템.
  18. 제15항에 있어서, 상기 제2 채널은 상기 산화물 층과 본딩된 웨이퍼 상에 형성되는, 컴퓨팅 시스템.
  19. 제15항에 있어서, 상기 집적 회로는 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 단일 비아 층을 더 포함하는, 컴퓨팅 시스템.
  20. 제19항에 있어서, 상기 집적 회로는 제1 단부에서 제1 금속 게이트에 직접 연결되고 제2 단부에서 제2 금속 게이트에 직접 연결되는 수직 게이트 접점을 더 포함하는, 컴퓨팅 시스템.
KR1020247013904A 2021-09-29 2022-09-16 교차 전계 효과 트랜지스터(xfet) 아키텍처 공정 KR20240068732A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/489,221 US20230102901A1 (en) 2021-09-29 2021-09-29 Cross field effect transistor (xfet) architecture process
US17/489,221 2021-09-29
PCT/US2022/076562 WO2023056182A1 (en) 2021-09-29 2022-09-16 Cross field effect transistor (xfet) architecture process

Publications (1)

Publication Number Publication Date
KR20240068732A true KR20240068732A (ko) 2024-05-17

Family

ID=83689551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020247013904A KR20240068732A (ko) 2021-09-29 2022-09-16 교차 전계 효과 트랜지스터(xfet) 아키텍처 공정

Country Status (6)

Country Link
US (1) US20230102901A1 (ko)
EP (1) EP4409626A1 (ko)
KR (1) KR20240068732A (ko)
CN (1) CN118020148A (ko)
IL (1) IL311767A (ko)
WO (1) WO2023056182A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11848269B2 (en) * 2021-10-04 2023-12-19 Advanced Micro Devices, Inc. Techniques to create power connections from floating nets in standard cells

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6035564A (ja) * 1983-08-08 1985-02-23 Hitachi Ltd 半導体集積回路装置
FR2896620B1 (fr) * 2006-01-23 2008-05-30 Commissariat Energie Atomique Circuit integre tridimensionnel de type c-mos et procede de fabrication
BR112019001313A2 (pt) * 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US11139296B2 (en) * 2018-03-30 2021-10-05 Intel Corporation CMOS circuit with vertically oriented n-type transistor and method of providing same
US11158368B2 (en) * 2019-09-06 2021-10-26 Coventor, Inc. Static random-access memory cell design
US11502199B2 (en) * 2020-05-28 2022-11-15 Taiwan Semiconductor Manufacturing Co, Ltd. Independent control of stacked semiconductor device
US11670677B2 (en) * 2020-10-02 2023-06-06 Samsung Electronics Co., Ltd. Crossing multi-stack nanosheet structure and method of manufacturing the same

Also Published As

Publication number Publication date
US20230102901A1 (en) 2023-03-30
EP4409626A1 (en) 2024-08-07
CN118020148A (zh) 2024-05-10
IL311767A (en) 2024-05-01
WO2023056182A1 (en) 2023-04-06

Similar Documents

Publication Publication Date Title
US10691859B2 (en) Integrated circuit and method of designing layout of integrated circuit
US10037401B2 (en) Methods of designing a layout of a semiconductor device including field effect transistor and methods of manufacturing a semiconductor device using the same
TWI674661B (zh) 半導體裝置及其製造方法
US20220114320A1 (en) Integrated circuit including asymmetric power line and method of designing the same
KR20240033144A (ko) 셀의 활성 영역 위의 게이트 접점
TWI831028B (zh) 用於使用自限製造技術來形成互補式場效電晶體（ｃｆｅｔ）之方法和系統
US20240258322A1 (en) Cross field effect transistor library cell architecture design
TW202147554A (zh) 包含簡單單元互連的積體電路及其設計方法
KR20240068732A (ko) 교차 전계 효과 트랜지스터(xfet) 아키텍처 공정
US20240032270A1 (en) Cross fet sram cell layout
US11410988B2 (en) Integrated circuit including multiple height cell and method of designing the same
US11862640B2 (en) Cross field effect transistor (XFET) library architecture power routing
US20220367439A1 (en) Integrated circuit including standard cell and method of designing the same
KR20240057441A (ko) 감소된 접촉 게이트 폴리 피치 및 이중 높이 셀들을 활용하는 감소된 전압 드룹을 위한 표준 셀 설계 아키텍처
US20240162320A1 (en) Three-dimensional cross field effect self-aligned transistors with frontside and backside power connections
US20240304241A1 (en) Memory bit cells with three-dimensional cross field effect transistors
Bhat et al. SkyBridge-3D-CMOS 2.0: IC technology for stacked-transistor 3D ICs beyond FinFETs
US20240250028A1 (en) Integrated circuit including backside wiring and method of designing the same
US20240038596A1 (en) Double side transistors on same silicon wafer
US20240128192A1 (en) Backside power with on-die power switches
US20230023073A1 (en) Input/output devices that are compatible with gate-all-around technology
US20240113022A1 (en) Power via with reduced resistance
Bhat et al. SkyBridge 2.0: A Fine-grained Vertical 3D-IC Technology for Future ICs
KR20230052125A (ko) 듀얼 포트 에스램 셀 및 그의 설계 방법