JPH06507054A - 高められた機能能力を有する出力ロジックマクロセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高められた機能能力を有する出力ロジックマクロセル技術分野 本発明はプログラマブルロジックアレイ及びその他の形式のロジックブロックに 関し、特にロジックブロックと共に用いられるのに適しかつ高められた機能能力 を有する出力ロジックマクロセル（ＯＬＭＣ）に関する。

背景技術 プログラマブルロジックアレイなどのロジックブロックが広く知られている。例 えば、米国特許第４．　１２４．　８９９号は、プログラマブルロジックアレイ 及びフィールドプログラマブルロジックアレイの技術背景及び利用方法に関する 記載を含んでいる。典型的なプログラマブルロジックアレイは、ＡＮＤアレイを 経て一組のＡＮＤゲートに至る複数の入力を備えている。積項と呼ばれるＡＮＤ ゲートの出力は、ＯＲアレイを介して一組のＯＲゲートに供給される。ＯＲゲー トの出力は、要するにプログラマブルロジックアレイの出力となるが、本明細書 に於て説明されるように、積項もまた出力として利用することができ、これらの 出力は出力セルを介して、様々な要領をもって操作されることとなる。

プログラマブルロジックアレイに於ける典型的なＡＮＤ−ＯＲ形式はやや限定さ れたものとなっている。エクスクル−シブＯＲ（ＸＯＲ）機能や、非同期レジス タ制御及びクロッキング或いはＴ型及びＪ−に型フリップフロップ機能のエミュ レーションなど、ＡＮＤ−ＯＲ形式によっては容易に実現し得ない機能が存在す る。これらの機能は、アレイが、コンパレータ、カウンタ、パリティジェネレー タ或いは算術ロジックユニットとしての機能を果たすようにプログラムされる際 に有用である。典型的なＡＮＤ−ＯＲアレイを用いた場合には、このようなデバ イスを設計することは困難であって、アレイ内の貴重なロジックの資源の大きな 部分を消費してしまうという問題がある。

例えば、第１図に示されるようなカスケードＸＯＲ形式は、算術ロジックユニッ トやパリティジェネレータを設計する際に極めて有用である。第１図は、ＸＯＲ ゲート１０を示しており、その出力はＸＯＲゲート１１の入力に供給される。典 型的なＡＮＤ−ＯＲプログラマブルロジックアレイはＸＯＲゲートを含んでいな い。従って、ＸＯＲゲートが必要な場合には、第２図に示されるようなＡＮＤ− ＯＲ構造を用いてシミュレートしなければならない。この構造に於ては、２つの ＡＮＤゲート２０．２１の出力がＯＲゲート２２の入力に供給されるようになっ ている。これによっては、単一のＸＯＲゲートをシミュレートし得るのみである 。２つのカスケード接続されたＸＯＲゲートが必要な場合には、このような構造 を２つ必要とする。通常のＡＮＤ−ＯＲプログラマブルロジソクアレイは２組の ＯＲゲートに対して信号を供給するただ１組のＡＮＤゲートを備えるのみである ことから、第１のシミュレートされたＸＯＲゲートの出力は、再びアレイを介し てフィードバックされ、アレイ中の利用可能な限られた数のＡＮＤ及びＯＲゲー トのかなりの部分を消費しなければならない。

発明の開示 本発明は、プログラマブルロジックアレイなどのロジックブロックについて用い 得るような出力ロジックマクロセルを提供するものである。出力ロジックマクロ セルはＸＯＲゲート、ＯＲゲート、レジスタ及び複数のマルチプレクサを備えて おり、これらは、カスケードＸＯＲゲート、別のＯＬＭＣとの機能の共有或いは 非同期レジスタ制御及びクロッキングといった高められた機能能力をプログラマ に提供するように互いに接続される。更に、複数のＯＬＭＣの入力が、積項割り 当てアレイを介してロジックブロックの他の出力や積項にリンクされることによ り、ロジックブロックの出力の、対応するＯＬＭＣに対する分配に際する最大限 のフレキシビリティ−を可能にし、極めて複雑な機能の実現を可能にする。

各ＯＬＭＣ内のマルチプレクサの１つが、ＸＯＲゲートの入力に接続された出力 を有する。このマルチプレクサの入力の１つはアースに接続される。アースに接 続された入力が選択された場合、ＸＯＲゲートは単に選ばれた信号を他の入力に 単に伝達する。要するに、ＸＯＲゲートが回路から取り除かれたことになる。

ＯＬＭＣは更に、ＸＯＲ及びＯＲゲートをバイパスするバイパスバスをも含んで おり、これにより極めて高速な動作が可能となる。ＯＬＭＣは、レジスタされた 出力、または組合せロジック出力を提供する。

本発明の別の側面によれば、クロックパルスを発生するためにロジック回路が用 いられる。ロジックブロックにより構成されたクロックの出力は、高密度プログ ラマブルロジックデバイスのグローバルクロック分配システム及びアレイ内の入 力／出力セルクロックに接続される。

本発明は、添付の図面を参照した以下の記載により一層明瞭になるであろう。

図面の簡単な説明 第１図は、カスケードＸＯＲ構造を示す。

第２図は、ＯＲゲートの動作をシミュレートするために必要となるＡＮＤ及びＯ Ｒゲートの構造を示す。

第３図は、本発明に基づく出力ロジックマクロセルを示す。

第４図は、本発明に基づく出力ロジックマクロセルが、プログラマブルロジック アレイの出力及び他の人力に接続される要領を示す。

第５図は、本発明の別の側面に基づくロジックブロックにより構成されたクロッ ク及びクロック分配ネットワークを示す。

第６図は、人力／出力セルを示す。

第７図は、本発明に基づく出力ロジックマクロセルによりエミュレートし得る３ 重ＸＯＲゲート構造を示す。

Ｂの　な−日 本発明についての説明は単に例示として与えられたもので何ら限定的なものでな いことを了解されたい。当業者であれば、以下の記載に基づき本発明を別の実施 例に適応することができる。

第３図は、本発明に基づく出力ロジックマクロセル（ＯＬＭＣ）３０　ａ示す。

ＯＬＭＣ３０ａは３つの入力を有する。入力Ｐはプログラマブルロジックアレイ の積項から得られ、入力ＯＡはプログラマブルロジックアレイの出力に接続され たプログラマブル積項割り当てアレイから得られ、入力Ｉはプログラマブルロジ ックアレイの出力から直接得られる。これらの入力の接続要領については第４図 を参照して詳しく説明する。

入力Ｐはマルチプレクサ３０２ａの１つの人力に接続される。マルチプレクサ３ ０２　ａ　ｓ　３０３　ａ　ｓ　３１１　ａ及び３１６ａは全て、これらの状態 の何れかを選択するようにプログラムされたプログラマブルマルチプレクサから なる。

マルチプレクサ３０２ａの第２人力は、ライン３０１ａを介して、ＯＬＭＣ３０ ａのライン３０８ａと同様な別のＯＬＭＣのラインに接続される。マルチプレク サ３０２ａの出力は、マルチプレクサ３０３ａの１つの人力に接続され、その他 方の入力は接地される。マルチプレクサ３０３ａの出力はエクスクル−シブＯＲ （ＸＯＲ）ゲート３０９ａの人力に信号を供給する。入力ＯＡは、ＯＲゲート３ ０６ａを介してＸＯＲゲート３０９ａの他方の人力に接続される。

ＯＲゲート３０６ａの出ツノはまた、上記したように、隣接するＯＬＭＣに於け るライン３０１ａに対応するラインに接続されたライン３０８ａに接続されてい る。

ＸＯＲゲート３０９ａの出力はマルチプレクサ３１１ａの１つの入力に供給され る。入力Ｉはマルチプレクサ３１１ａの他方に入力に接続される。マルチプレク サ３１１ａの出力はＤ型フリップフロップ３１３ａの入力に接続される。フリッ プフロップ３１３ａの出力は、マルチプレクサ３１６ａの入力の一方に接続され 、その他方の入力は、ライン３１５ａを介してマルチプレクサ３１１ａの出力に 接続される。マルチプレクサ３１６ａの出力は、バッファ３１８ａを介して送り 出され、バッファ３１８ａの出力はＯＬＭＣ３０ａの出力を構成する。

クロックパルスは、ライン３２０ａを介してフリップフロップ３１３ａのクロッ ク入力に供給されるが、ライン３２０ａは他のＯＬＭＣに於ける同様なり型フリ ップフロップにも接続されている。リセット信号は、ライン３１９ａを介してフ リップフロップ３１３ａのリセット端子に接続され、同様に他のＯＬＭＣに於け る同様なフリップフロップのリセット端子にも送られる。

第４図は４つのＯＬＭＣ３０ａ、３０ｂ、３０ｃ及び３０ｄがプログラマブルロ ジックアレイ４０に接続される要領を示す。このプログラマブルロジックアレイ ４０は、第４図に於ては出力部分のみが示されているが、同一出願人による出願 （代理人整理番号Ｍ−１６４０）（ＰＣＴ／ＵＳ９２１０３５７５；Ｗｏ　９２ ／２０１５９）の第１図に示された形式のＡＮＤ−ＯＲプログラマブルロジック アレイからなる。プログラマブルロジックアレイ４０等のプログラマブルロジッ クアレイは、しばしば、上記した出願の第４図に示されるような高密度プログラ マブルロジックデバイス（ＨＤＰＬＤ）等のより複雑なデバイスに於てロジック ブロックとして他のプログラマブルロジックアレイと組み合わされて機能する。

ラインＰ　Ｏ−Ｐ　１．９は、プログラマブルロジックアレイ４０の積項を表ず 。積項ＰＯ−Ｐ３は、ＯＲゲート４００の入力に接続され、積項Ｐ４〜Ｐ７は、 ＯＲゲート４０１の入力に接続され、積項Ｐ８〜ｐＨは、ＯＲゲート４０２の入 力に接続され、積項Ｐ１３〜Ｐ１６は、ＯＲゲ］ト４０３の入力に接続され、積 項Ｐ１７〜Ｐ１９は、ＯＲゲート４０４の入力に接続される。積項ＰＯは、マル チプレクサ４０７に供給され、該マルチプレクサにより、ＯＬＭＣ３０ｄのＰＯ 大入力対して選択的に接続される。積項Ｐ４は、マルチプレクサ４０８に供給さ れ、該マルチプレクサにより、ＯＬＭＣ３０ｃの２４人力に対して選択的に接続 される。積項Ｐ８は、マルチプレクサ４０９に供給され、該マルチプレクサによ り、ＯＬＭＣ３０ｂの２８人力に対して選択的に接続される。積項Ｐ１３は、マ ルチプレクサ４１１に供給され、該マルチプレクサにより、ＯＬＭＣ３０ａのＰ １３人力に対して選択的に接続される。

積項Ｐ１２はマルチプレクサ４１０に供給される。マルチプレクサ４１０の１つ の出力が、ＯＲゲート４０５の入力に接続されており、その他方の人力がＯＲゲ ート４０２の出力に接続されている。マルチプレクサ４１０の他方の出力は、マ ルチプレクサ４１３の入力に接続されている。

積項Ｐ１９はマルチプレクサ４１２に接続されており、マルチプレクサ４１２の 一方の出力がＯＲゲート４０４の入力に接続され、マルチプレクサ４１２の他方 の出力がマルチプレクサ４１３の入力に接続されている。

このようにして、プログラマブルロジックアレイの４つの主な出力が、ＯＲゲー ト４００．４０１．４０５．４０６のそれぞれの出力により与えられる。マルチ プレクサ４０７〜４１２の状態に応じて、積項ＰＯ１Ｐ４、Ｐ８、ＰＩ３、ＰＩ ３、Ｐ２ＯがそれぞれＯＲゲート４００．４゜１．４０５．４０６により提供さ れるＯＲ機能に含まれ或いは含まれないものとすることができる。ＯＲゲート４ ゜０１４０１．４０５．４０６の出力は、積項割り当てアレイ４１４に接続され ている。積項割り当てアレイ４１４は、ＯＲゲート４００．４０１．４０５．４ ０６の出力が、ＯＬ　Ｍ　Ｃ３０ａ　〜３０　ｄ　（ｆ）　ＯＲゲート３０６　 ａ　〜３０６　ｄ　ｉ、：於て任意の組合せをもってＯＲ処理されるように完成 したアレイをなすプログラマブル接続を備えている。積項割り当てアレイ４１４ については、同一出願人による出願（代理人整理番号Ｍ−１５９７）（ＰＣＴ／ ＵＳ９２１０３５９８；Ｗｏ　９２／２０１５８）に詳しく記載されており、そ の記載を参照されたい。

ＯＲゲート４００．４０１の出力も、ＯＬＭＣ３０ｄ。

３０ｃに於けるライン３１０ｄ及び３１０ｃに接続されていると共に、アレイ４ １４に向けても送り込まれる。ＯＲゲート４０２．４０３の出力も、ツレぞれＯ ＬＭｃ３０ｂ。

３０ａのライン３１０ｂ及び３１０ａに接続されていると共に、ＯＲゲート４０ ５．４０６の入力にもそれぞれ接続されている。

グローバルクロックパルスラインＣＬＫＯ，ＣＬＫＩ及びＣＬＫ２は、４−ウェ イマルチプレクサ４１５の人力に接続されており、該マルチプレクサの第４の入 力が、マルチプレクサ４１０を介して積項Ｐ１２に接続されている。

マルチプレクサ４１５の出力及びその相補信号が、マルチプレクサ４１６の入力 に供給され、該マルチプレクサの出力がレジスタ３１３ａ〜３１３ｄのクロック 端子に供給される。

積項Ｐ１２、Ｐ２Ｏは、マルチプレクサ４１０，４１２を介してマルチプレクサ ４１３の入力にそれぞれ接続される。マルチプレクサ４１３の出力は、マルチプ レクサ４１８の入力に接続され、その他方の入力は接地されている。

マルチプレクサ４１８の出力は、リセット信号の相補信号を用いてＯＲゲート４ １９によりＯＲ処理され、ＯＲゲート４１９の出力が、それぞれフリップフロッ プ３１３ａ〜３１３ｄのリセット端子に接続される。

クロックラインＣＬＫＩ、ＣＬＫ２は、第５図に示される形式のクロック分配ネ ットワークに接続することができる。第５図に於て、ロジックブロック５０は、 ４つの入力ＱＯ１Ｑ１、Ｑ２、Ｑ３を有するプログラマブルロジックアレイを含 む。ロジックブロックは、内部クロックパルスを提供するべく選択され、それ以 外の場合には通常のロジックブロックとして機能するような複数のロジックブロ ックの１つからなるものであって良い。ピンＹＯ１Ｙ１、Ｙ２、Ｙ３は、例えば ＨＥＤＰＬＤ等のプログラマブルロジックデバイスのための専用の入力ビンをな し、第４．５図に示された構造はその一部をなすものである。ラインｌ０ＣＬＫ ＯＴ、ｌ０ＣＬＫＯＢ、ｌ０ＣＬＫＩＴ、ｌ０ＣＬＫＩＢは、デバイスに於ける 入出力（Ｉｌｏ）セルに至るクロックラインであって、その一実施例が第６図に ついて以下に説明される。ラインｌ０ＣＬＫＯＴ及びｌ０ＣＬＫＩＴは、デバイ スの一方の側に於けるＩ１０セルに接続され、ｌ０ＣＬＫＯＢ、ｌ０ＣＬＫＩＢ は、デバイスの他方の側に於けるＩ１０セルに接続されている。各１１０セルは 、セルに供給されるクロックパルスの１つを選択し得るマルチプレクサを有する 。ラインＣＬＫＯ１ＣＬＫ１、ＣＬＫ２はデバイス全体のためのグローバルクロ ックラインである。

第５図に於て、ピンＹＯはＣＬＫＯに介してハードワイヤ即ち物理的に結線され ており、メインシステムクロックを構成する。ラインＣＬＫＩは、ロジックブロ ック５０のピンＹ１または出力ＱＯに接続されることができる。ラインＣＬＫ２ は、ロジックブロック５０のピンＹ２または出力Ｑ１に接続されることができる 。ラインＩ　ＯＣＬ　Ｋ　ＯＴ。

１０ＣＬＫＯＢ、ｌ０ＣＬＫＩＴ、０ＩＣＬＫＩＢは、ピンＹＯまたはＹｌの何 れにも接続されないものであってよいが、図示された要領に従い、ピンＹ２、Ｙ ３及び出力ＱＯ〜Ｑ３に接続されることができる。

第４図に示されるように、積項Ｐ１９は、マルチプレクサ４１２を介してライン ４１７に接続されてよく、該ラインは第６図に示されるようにＩ１０セルに接続 されている。

ライン４１７は出力イネーブル信号を伝送する。第６図に示されるように、出力 イネーブルライン４１７は、マルチプレクサ６００及び６０１を介して送り出さ れるが、マルチプレクサ６０１は、真値信号または相補信号を選択することがで きる。マルチプレクサ６０１の出力は、３安定バツフア６０２の制御端子に接続 されている。３安定バツフア６０２が、ライン４１７上の信号によりイネーブル されたとき、ライン６０３または６０４上の出力信号をＩ１０ビン６０５に伝送 する。ライン６０３または６０４は、マルチプレクサ６０６により選択され、マ ルチプレクサ６０７は、真価信号またはその相補信号が６０５により伝送される のを許容する。

３安定バツフア６０２が、ライン４１７上でディスエーブルされた場合、ビン６ ０５は入力ビンとして機能する。

このモードに於ては、３安定バツフア６０２は開回路として機能し、ビン６０５ に接続された側が浮動状態にされる。

出力信号は、ビン６０５から、バッファ６０８を通過してマルチプレクサ６０９ に供給される。マルチプレクサ６０９が適切にセットされていれば、信号がバッ ファ６１０から、デバイス内の入力回路に供給される。或いは、入力信号がマル チプレクサ６１１及びレジスタ／ラッチ６１２にラウティングされる。レジスタ ／ラッチ６１２に於ては、入力信号を、マルチプレクサ６０９を経てデバイス内 の内部接続に送られる前に、適宜レジスタ処理或いはラッチ処理されるものであ って良い。ラインｌ０ＣＬＫＯＴは、第５図のクロック分配ネットワークから送 り込まれ、それらの一方に於けるクロックパルスが、マルチプレクサ６１３真／ 相補選択マルチプレクサ６１４を介して、レジスタ／ラッチ６１２のクロック端 子に組み込まれる。

更に、Ａ　Ｗ　Ｅ　Ｌ　Ｌ　Ｍ　Ｃ３０ａ　〜３０　ｄが、第４．５．６図に示 された要領をもって接続された場合に果たし得る機能の広い範囲を示している。

１、カス　−ｊＸＯＲゲー カスケードＸＯＲゲート構造を提供するために、第１図に示されるように、ＸＯ Ｒゲート１０が、第２図に示されたＡ　Ｎ　Ｄｌｏ　Ｒゲート構造により、プロ グラマブルロジックアレイに於てシミュレートされる。このようにして、プログ ラマブルロジックアレイが、ＡＮＤゲートの２つが第２図に示されるようにＯＲ ゲートに接続されるような要領をもってプログラムされる。

例えば、ＯＲゲート４００を、ＯＲゲート２２に対応するものとして選択するこ とができる。ＯＲゲート４００の出力は、積項割り当てアレイ４１４に送られる 。アレイ４１４は、ＯＲゲート４００の出力が、ライン３０５ａを介してＯＬ　 Ｍ　Ｃ３０ａに於けるＯＲゲート３０６ａの人力に送られるようにプログラムさ れる。ＯＲゲート３０６ａは、ライン３０５ａ上の信号をＸＯＲゲート３０９ａ の入力に供給する。

マルチプレクサ４１１は、積項ＰＩ３上の信号が、マルチプレクサ３０２ａの入 力に流れ込むようにプログラムされるが、マルチプレクサ３０２ａは、この信号 をマルチプレクサ３０３ａに送り、該マルチプレクサにより信号がＸＯＲゲート ３０９ａの第２の人力に送り込まれるようにされる。このようにして、ＸＯＲゲ ート３０９ａが、第１図に於けるＸＯＲゲート１１に対応するものとして機能す ることができる。

或いは、アレイ４１４に於けるライン３０５ａに対して適切な接続を行うことに より、ＯＲゲート３０６ａを、第２図に於けるＯＲゲートに対応するものを構成 するように１つまたは複数のＯＲゲート４００〜４０６を含むものとすることが できる。ここで、ＯＲゲート２２は、ＸＯＲゲ）３０９ａに対して信号を供給す る。

ＸＯＲゲート３０９ａの出力は、マルチプレクサ３１１ａを介して、レジスタ３ １３ａの入力にラウティングされ、レジスタされた信号はマルチプレクサ３１６ ａを介してＯＬ　Ｍ　Ｃ３０ａの出力０に供給される。或いは組み合わせ出力が 所望される場合には、マルチプレクサ３１６ａがマルチプレクサ３１１ａの出力 に直接接続されるようにプログラムされることができる。

カスケードＸＯＲゲート機能は、カウンタ、算術ロジックユニット、パリティ− ジェネレータ及びコンパレータ等の応用に於て極めて有用である。

２．６　クロッ　パルス 積項ＰＩ３上の信号は、マルチプレクサ４１０及びマルチプレクサ４１５を介し て、マルチプレクサ４１６の真値または相補値入力の何れかに供給されるように 送り出すことができる。この信号は、マルチプレクサ４１６から、更にレジスタ ３１３ａ〜３１３ｄのクロック入力に送られる。

このようにして、積項Ｐ１２に於て所望される任意の信号を供給することにより 、レジスタ３１３ａ〜３１３ｄをドライブするために非同期クロックパルスを用 いることができる。或いは、マルチプレクサ４１５をプログラムすることにより 、外部源から得られた同期グローバルクロックパルスからなるものであってよい ラインＣＬＫ、、ＣＬＫＩまたはＣＬＫ２上のグローバルクロックパルスを伝送 するようにすることもできる。ラインＣＬＫＯ，ＣＬＫＩ及びＣＬＫ２の信号の 信号源となり得るものについては、以下に設ける内部クロック構造についての記 載に於いて更に詳しく説明される。

このようにして、レジスタ３１３ａを、クロックパルスを用いて同期的にクロッ クしたり、或いは積項ＰＩ３上に於けるクロックを用いて非同期的にクロックす ることができる。マルチプレクサ４１５によりクロックパルスの極性の何れかを 選択することができる。非同期クロックパルスはプログラマブルロジックアレイ の入力に対するロジック機能となることができる。マルチプレクサ４１０を適当 にプログラムすることにより、積項Ｐ１２を、ロジック機能として或いは非同期 クロックパルスを提供するために用いることができる。

３、丈ｉ工上１訳 積項Ｐ１２またはＰＩ３上の信号はマルチプレクサ４１３を介して送り出すこと ができる。マルチプレクサ４１３からは、マルチプレクサ４１８を介してＯＲゲ ート４１９の入力に信号が送られ、更にフリップフロップ３１３ａ〜３１３ｄの リセット端子に送られる。このようにして、リセット機能が、積項Ｐ１２または 積項Ｐ１９の何れかの信号により提供される。或いは、マルチプレクサ４１８の 接地された入力が選択された場合には、第４図に示された構造の外部の信号源か ら、他の入力を介してＯＲゲート４１９に供給される。その場合には、積項Ｐ１ ２及びＰＩ３を用いることができる。

４、直ガ不主ニブ丑 マルチプレクサ４１２をプログラムすることにより、積項ＰＩ３上の信号をライ ン４１７に転送することができる。

ライン４１７は、第６図に示された対応セルに於ける３安定バツフア６０２の制 御ターミナルに接続されている。上記したように、３安定バツフア６０２は、イ ネーブルライン４ｆｆ−７上の信号に応じて、■０ピン６０５から信号が送り出 されるように閉じられＩ；スイッチとして或いは入力モードのためのビン６０５ が選択された場合には開かれたスイッチとして機能することができる。

積項Ｐ１９は、出力イネーブル信号を提供するために利用されていない場合には 、１つのロジック機能を提供するために利用することができる。

５．１皿共有 第４図に示されるように、ＯＲゲート３０６ａ〜３０６ｄのそれぞれの出力が、 ＯＬ　Ｍ　Ｃ３０ａ〜３０ｄに於けるマルチプレクサ３０２ａ〜３０２ｄの入力 にそれぞれ接続されることができる。例えば、アレイ４１４を介して、更にライ ン３０５ｂを経てＯＬＭＣ３０ｂに供給される信号は、ＯＲゲート３０６ｂに於 いてＯＲ処理され、その出力がＯＬ　Ｍ　Ｃ３０ａに於けるマルチプレクサ３０ ２ａの入力と共有される。同様に、ＯＲゲート３０６Ｃの出力は、マルチプレク サ３０２ｂの入力により共有され、ＯＲゲート３０６ｄの出力は、マルチプレク サ３０２ｃの入力により共有され、ＯＲゲート３０６ａの出力は、マルチプレク サ３０２ｄの人力により共有される。

マルチプレクサ３０２ａ　〜３０２ｄ、３０３ａ　〜３０３ｄが、共有された信 号がＸＯＲゲート３０９　ａ　〜３０９　ｂのそれぞれの入力に達し得るように プログラムされた場合、共有された信号は、ＯＲゲート３０６ａ〜３０６ｄから の信号出力と共にＸＯＲ処理される。これにより、アレイ４１４からの２つのＡ ＮＤ−ＯＲ機能の間にＸＯＲ能力を与えることができる。例えば、第７図に示さ れた３０ＸＯＲゲ一トロジツク回路を、上記した要領をもって１つのＯＲゲート ４００及び２つのＡＮＤゲートを用いてＸＯＲゲート７０をシミュレートするこ とにより提供することができる。同様に、ＸＯＲゲート７１をシミュレートする ために、ＯＲゲート４０１を２つのＡＮＤゲートに接続し、ＯＲゲ−１４０１の 出力はアレイ４１４及びライン３０５　ｂ、更にＯＲゲート３０６ｂを通過よう にラウティングされる。

ＯＲゲート３０６ｂの出力からの信号はライン３０１ａ及びマルチプレクサ３０ ２　ａ、３０３　ａを経て、ＸＯＲゲー１−３０９ａの他方の入力に供給され、 このＸＯＲゲートは第７図に於けるＸＯＲゲート７２と同様に機能する。

この能力は、コンパレータ、パリティジェネレータ或いは算術ロジックライトな どのデバイスのためのＸＯＲ機能の実行に極めて有用である。

６．１及カリ−Ｋ　フ１ツ　°フロラ 第２図について前記したように、１つのＯＲゲート４００を、２つのＡＮＤゲー トに接続して１つのＸＯＲゲートをシミュレートすることにより、１つのＴ型ま たはＪ−に型フリップフロップをエミュレートすることができる。マルチプレク サ４１１を選択し、積項ＰＩ３上の信号、マルチプレクサ３０２ａ及び３０３ａ を介して他のＸＯ’ＲＯＲゲート３０６Ｃの入力に供給することができる。この 構造は、Ｔ型またはＪ−に型フリップフロップとして作動する。或いは、ＯＲゲ ート４０１．４０３または４０５の１つ及びマルチプレクサ４０７．４０８また は４０９の１つをこの機能を提供するために選択することができる。

７、ＸＯＲゲー　−スエーブル マルチプレクサ３０３ａ〜３０３ｄが、それらの接地された入力を選択するよう にプログラムされた場合、ＸＯＲゲート３０９ａ〜３０９ｄは事実上ディスエー ブルされ、ＯＲゲート３０６ａ〜３０６ｂの信号出力を伝送するようになる。こ れにより、ＯＲゲート４００．４０１．４０５及び４０６の出力が、任意の組合 せをもってＯＲゲート３０６ａ〜３０６ｄに於いてＯＲ処理され、極めて複雑な ロジック機能を果たす能力を得ることができる。例えば、積項ＰＯ−０１９の全 てを、ＯＲゲート３０６ａ　〜３０６ｄに於いてＯＲ処理することもできる。

８、　クロ・・り　１ 第４〜６図は、様々なりロックキングの方法があることを示している。積項Ｐ１ ２により提供されるクロックパルスは、マルチプレクサ４１５及び４１６により 、レジスタ３１３ａ〜３１３ｄをクロックするために用いることができる。ライ ンＣＬＫＯ，ＣＬＫＩまたはＣＬＫ２を介してレジスタをクロックすることもで きる。ＣＬＫＯは、ピンＹＯにより受け取られるグローバルクロックパルスを常 に提供する（第５図）。ラインＣＬ　Ｋ　１及びＣＬＫ２をビンＹ１またはＹ２ に接続することもできる。ラインＣＬＫＩ及びＣＬＫ２も、第５図に示されたプ ログラマブル接続によりクロックロジックブロック５０のＱＯまたはＱ１出力に 接続することもできる。このように、レジスタ３０３ａ〜３０３ｄは、積項Ｐ１ ２、ロジックブロック５０のＱＯまたはＱ１出力或いは外部デバイス（ピンＹＯ １Ｙ１及びＹ２）からクロックパルスを受け取ることができる。

第６図に示されたＩ１０セルに於けるレジスタ／ラッチ６１２は、Ｙ２またはＹ ３上の、デバイス外のクロックパルス或いはロジックブロック５０のＱｌ、Ｑ２ またはＱ３出力からクロックパルスを受け取ることができる。

９．ベニべ丞崖力 マルチプレクサ３１１〜３１１が、ライン３１０〜３１０からの信号を転送する ようにプログラムされた場合、ＯＲゲート３０６〜３０６及びＸＯＲゲート３０ ９〜３０９がバイパスされ、ＯＲゲート４００〜４０３の出力に於ける信号が高 速でＯＬＭＣ３０〜３０の出力に転送される。

マルチプレクサ３１６〜３１６の状態によっては、これらの信号をレジスタされ 或いはレジスタされない形で供給することができる。

以上本発明の幾つかの実施例を説明したが、当業者であれば、本明細書の記載か ら様々な実施例に思い至るであろう。このような−膜性を何ら限定することなく 、本発明のＯＬＭＣを、プログラマブルロジックアレイ（ＰＬＡ）、プログラム アレイロジック／ジェネリックアレイロジック回路（ＰＡＬ／ＧＡＬ）、高密度 プログラマブルロジックデバイス（ＨＤＰＬＤ）、フィールドプログラマブルゲ ートアレイ（ＦＰＧＡ）及びプログラマブルロジックデバイス（ＰＬＤ）などや 、これらに限定されない他の任意の形式のロジックブロックについて用いること ができることを了解されたい。

ＦＩＧ、　２ ＵＴＰＵＴ ＦＩＧ、　３ ＦＩＧ、　７ 補正書の翻訳文提出書 平成５年１０月２５日

Claims (26)

【特許請求の範囲】
1. １．複数の出力を有するロジック回路と共に用いるための出力ロジックマクロセ ルであって、 第１及び第２の入力を有するエクスクルーシブＯＲゲートを備え、前記第１の入 力が前記ロジック回路の第１の出力に接続され、前記第２の入力が前記ロジック 回路の第２の出力に接続され、前記エクスクルシブＯＲゲートの出力が前記マク ロセルの出力に接続されていることを特徴とするマクロセル。
2. ２．前記エクスクルシプＯＲゲートの前記第１の入力を、前記ロジック回路の前 記第１の出力及びアースの何れか一方に選択的に切り替えるためのスイッチ手段 を有することを特徴とする請求項１に記載のマクロセル。
3. ３．前記スイッチ手段が少なくとも１つのマルチプレクサを含むことを特徴とす る請求項２に記載のマクロセル。
4. ４．前記エクスクルーシブＯＲゲートの前記第２の入力と前記ロジック回路の前 記第２出力との間の導通路に接続されたＯＲゲートを有し、該ＯＲゲートが少な くとも第１及び第２の入力を有し、前記ＯＲゲートの前記第１の入力が前記第２ の出力に接続され、前記ＯＲゲートの前記第２の入力が前記ロジック回路の第３ の出力に接続されていることを特徴とする請求項３に記載のマクロセル。
5. ５．前記ＯＲゲートの前記第１及び第２の入力がそれぞれプログラマブルアレイ を介して前記ロジック回路の前記第２及び第３の出力に接続されていることを特 徴とするマクロセル。
6. ６．前記マクロセルのレジスタされた出力を提供するための手段を有することを 特徴とする請求項５に記載のマクロセル。
7. ７．前記マクロセルのレジスタされたまたは組合せ出力の何れかを提供するため の手段を有することを特徴とする請求項６に記載のマクロセル。
8. ８．前記手段が、入力端子と、出力端子と、クロック端子と、リセット端子とを 有するレジスタを含むことを特徴とする請求項６に記載のマクロセル。
9. ９．前記クロック端子が前記ロジック回路の第４の出力に接続されていることを 特徴とする請求項８に記載のマクロセル。
10. １０．クロックパルス源と、前記クロック端子を、前記ロジック回路の前記第４ の出力または前記クロックパルス源の何れかに選択的に切り替えるための手段と を有することを特徴とする請求項９に記載のマクロセル。
11. １１．前記リセット端子が前記ロジック回路の第５の出力に接続されていること を特徴とする請求項６に記載のマクロセル。
12. １２．リセット信号源と、前記リセット端子を、前記ロジック回路の前記第５の 出力または前記リセット信号源の何れかに選択的に切り替えるための手段とを有 することを特徴とする請求項１１に記載のマクロセル。
13. １３．前記ロジック回路が、それぞれ出力を有する複数のＯＲゲートに至る複数 の積項ラインを有するＡＮＤ−ＯＲプログラマブルロジックアレイを有すること を特徴とする請求項１２に記載のマクロセル。
14. １４．前記ロジック回路の前記第１、第４及び第５の出力が、それぞれ前記積項 ラインの１つからなり、前記ロジック回路の前記第２及び第３の出力のそれぞれ が前記ＯＲゲートの１つの出力からなることを特徴とする請求項１３に記載のマ クロセル。
15. １５．前記第４及び第５の出力が同一のものからなることを特徴とする請求項１ ４に記載のマクロセル。
16. １６．前記マクロセルのそれぞれが、エクスクルシブＯＲゲートの前記第１の入 力を前記複数のマクロセルの別の１つに於ける前記ＯＲゲートの出力に切り替え るためのスイッチ手段を備えていることを特徴とする請求項４に記載のマクロセ ル。
17. １７．前記マクロセルに於ける前記ＯＲゲートが、プログラマブルアレイを介し て前記ロジック回路の複数の出力に接続されていることを特徴とする請求項１６ に記載のマクロセル。
18. １８．複数のロジックブロックを有し、該ロジックブロックの少なくとも１つが クロックパルスを提供することを特徴とするプログラマブルロジックデバイス。
19. １９．前記クロックパルスをグローバルクロックラインに接続するための手段を 有することを特徴とする請求項１８に記載のデバイス。
20. ２０．クロックパルスを前記デバイス内のＩ／Ｏセルに接続するための手段を有 することを特徴とする請求項１８に記載のデバイス。
21. ２１．前記クロックパルスを前記デバイスに於ける出力ロジックマクロセルに接 続するための手段を有することを特徴とする請求項１８に記載のデバイス。
22. ２２．前記クロックパルスを前記デバイスに於けるグローバルクロックライン及 びまたはＩ／Ｏセルに接続するためのプログラマブル手段を有することを特徴と する請求項１８に記載のデバイス。
23. ２３．積項、出力ロジックマクロセル及び前記出力ロジックマクロセルに対して 前記積項を接続するための手段を有するロジックブロックを有することを特徴と するプログラマブルロジックデバイス。
24. ２４．前記積項が前記マクロセルに対してクロックパルスを提供することを特徴 とずる請求項２３に記載のデバイス。
25. ２５．前記積項が前記マクセルに対してリセット信号を供給することを特徴とす る請求項２３に記載のデバイス。
26. ２６．積項、Ｉ／Ｏセル及び前記積項から前記ＩＯセルへ出力イネープル信号を 伝送するための手段を存するロジックブロックを有することを特徴とするプログ ラマプルロジックデバイス。