JP3519402B2 - 高められた機能能力を有する出力ロジックマクロセル - Google Patents

高められた機能能力を有する出力ロジックマクロセル

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Description

【発明の詳細な説明】 技術分野 本発明はプログラマブルロジックアレイ及びその他の
形式のロジックブロックに関し、特にロジックブロック
と共に用いられるのに適しかつ高められた機能能力を有
する出力ロジックマクロセル（OLMC）に関する。
背景技術 プログラマブルロジックアレイなどのロジックブロッ
クが広く知られている。例えば、米国特許第4,124,899
号は、プログラマブルロジックアレイ及びフィールドプ
ログラマブルロジックアレイの技術背景及び利用方法に
関する記載を含んでいる。典型的なプログラマブルロジ
ックアレイは、ANDアレイを経て一組のANDゲートに至る
複数の入力を備えている。積項と呼ばれるANDゲートの
出力は、ORアレイを介して一組のORゲートに供給され
る。ORゲートの出力は、要するにプログラマブルロジッ
クアレイの出力となるが、本明細書に於て説明されるよ
うに、積項もまた出力として利用することができ、これ
らの出力は出力セルを介して、様々な要領をもって操作
されることとなる。
プログラマブルロジックアレイに於ける典型的なAND
−OR計式はやや限定されたものとなっている。エクスク
ルーシブOR（XOR）機能や、非同期レジスタ制御及びク
ロッキング或いはＴ型及びＪ−Ｋ型フリップフロップ機
能のエミュレーションなど、AND−OR形式によっては容
易に実現し得ない機能が存在する。これらの機能は、ア
レイが、コンパレータ、カウンタ、パリティジェネレー
タ或いは算術ロジックユニットとしての機能を果たすよ
うにプログラムされる際に有用である。典型的なAND−O
Rアレイを用いた場合には、このようなデバイスを設計
することは困難であって、アレイ内の貴重なロジックの
資源の大きな部分を消費してしまうという問題がある。
例えば、第１図に示されるようなカスケードXOR形式
は、算術ロジックユニットやパリティジェネレータを設
計する際に極めて有用である。第１図は、XORゲート10
を示しており、その出力はXORゲート11の入力に供給さ
れる。典型的なAND−ORプログラマブルロジックアレイ
はXORゲートを含んでいない。従って、XORゲートが必要
な場合には、第２図に示されるようなAND−OR構造を用
いてシミュレートしなければならない。この構造に於て
は、２つのANDゲート20、21の出力がORゲート22の入力
に供給されるようになっている。これによっては、単一
のXORゲートをシミュレートし得るのみである。２つの
カスケード接続されたXORゲートが必要な場合には、こ
のような構造を２つ必要とする。通常のAND−ORプログ
ラマブルロジックアレイは２組のORゲートに対して信号
を供給するただ１組のANDゲートを備えるのみであるこ
とから、第１のシミュレートされたXORゲートの出力
は、再びアレイを介してフィードバックされ、アレイ中
の利用可能な限られた数のAND及びORゲートのかなりの
部分を消費しなければならない。
発明の開示 本発明は、プログラマブルロジックアレイなどのロジ
ックブロックについて用い得るような出力ロジックマク
ロセルを提供するものである。出力ロジックマクロセル
はXORゲート、ORゲート、レジスタ及び複数のマルチプ
レクサを備えており、これらは、カスケードXORゲー
ト、別のOLMCとの機能の共有或いは非同期レジスタ制御
及びクロッキングといった高められた機能能力をプログ
ラマに提供するように互いに接続される。更に、複数の
OLMCの入力が、積項割り当てアレイを介してロジックブ
ロックの積項や他の出力にリンクされることにより、ロ
ジックブロックの出力の、対応するOLMCに対する分配に
際する最大限のフレキシビリティーを可能にし、極めて
複雑な機能の実現を可能にする。
各OLMC内のマルチプレクサの１つが、XORゲートの入
力に接続された出力を有する。このマルチプレクサの入
力の１つはアースに接続される。アースに接続された入
力が選択された場合、XORゲートは単に選ばれた信号を
他の入力に単に伝達する。要するに、XORゲートが回路
から取り除かれたことになる。
OLMCは更に、XOR及びORゲートをバイパスするバイパ
スパスをも含んでおり、これにより極めて高速な動作が
可能となる。OLMCは、レジスタされた出力、または組合
せロジック出力を提供する。
本発明の別の側面によれば、クロックパルスを発生す
るためにロジック回路が用いられる。ロジックブロック
により構成されたクロックの出力は、高密度プログラマ
ブルロジックデバイスのグローバルクロック分配システ
ム及びアレイ内の入力／出力セルクロックに接続され
る。
本発明は、添付の図面を参照した以下の記載により一
層明瞭になるであろう。
図面の簡単な説明 第１図は、カスケードXOR構造を示す。
第２図は、ORゲートの動作をシミュレートするために
必要となるAND及びORゲートの構造を示す。
第３図は、本発明に基づく出力ロジックマクロセルを
示す。
第４図は、本発明に基づく出力ロジックマクロセル
が、プログラマブルロジックアレイの出力及び他の入力
に接続される要領を示す。
第５図は、本発明の別の側面に基づくロジックブロッ
クにより構成されたクロック及びクロック分配ネットワ
ークを示す。
第６図は、入力／出力セルを示す。
第７図は、本発明に基づく出力ロジックマクロセルに
よりエミュレートし得る３重XORゲート構造を示す。
発明の詳細な説明 本発明についての説明は単に例示として与えられたも
ので何ら限定的なものでないことを了解されたい。当業
者であれば、以下の記載に基づき本発明を別の実施例に
適応することができる。
第３図は、本発明に基づく出力ロジックマクロセル
（OLMC）30a示す。OLMC30aは３つの入力を有する。入力
Ｐはプログラマブルロジックアレイの積項から得られ、
入力OAはプログラマブルロジックアレイの出力に接続さ
れたプログラマブル積項割り当てアレイから得られ、入
力Ｉはプログラマブルロジックアレイの出力から直接得
られる。これらの入力の接続要領については第４図を参
照して詳しく説明する。
入力Ｐはマルチプレクサ302aの１つの入力に接続され
る。マルチプレクサ302a、303a、311a及び616aは全て、
これらの状態の何れかを選択するようにプログラムされ
たプログラマブルマルチプレクサからなる。マルチプレ
クサ302aの第２入力は、ライン301aを介して、OLMC30a
のライン308aと同様な別のOLMCのラインに接続される。
マルチプレクサ302aの出力は、マルチプレクサ303aの１
つの入力に接続され、その他方の入力は接地される。マ
ルチプレクサ303aの出力はエクスクルーシブOR（XOR）
ゲート309aの入力に信号を供給する。入力OAは、ORゲー
ト306aを介してXORゲート309aの他方の入力に接続され
る。ORゲート306aの出力はまた、上記したように、隣接
するOLMCに於けるライン301aに対応するラインに接続さ
れたライン308aに接続されている。
XORゲート309aの出力はマルチプレクサ311aの１つの
入力に供給される。入力Ｉはマルチプレクサ311aの他方
に入力に接続される。マルチプレクサ311aの出力はＤ型
フリップフロップ313aの入力に接続される。フリップフ
ロップ313aの出力は、マルチプレクサ316aの入力の一方
に接続され、その他方の入力は、ライン315aを介してマ
ルチプレクサ311aの出力に接続される。マルチプレクサ
316aの出力は、バッファ318aを介して送り出され、バッ
ファ318aの出力はOLMC30aの出力を構成する。
クロックパルスは、ライン320aを介してフリップフロ
ップ313aのクロック入力に供給されるが、ライン320aは
他のOLMCに於ける同様なＤ型フリップフロップにも接続
されている。リセット信号は、ライン319aを介してフリ
ップフロップ313aのリセット端子に接続され、同様に他
のOLMCに於ける同様なフリップフロップのリセット端子
にも送られる。
第４図は４つのOLMC30a、30b、30c及び30dがプログラ
マブルロジックアレイ40に接続される要領を示す。この
プログラマブルロジックアレイ40は、第４図に於ては出
力部分のみが示されているが、同一出願人による出願
（代理人整理番号Ｍ−1640）（PCT/US92/03575;WO 92/
20159）の第１図に示された形式のAND−ORプログラマブ
ルロジックアレイからなる。プログラマブルロジックア
レイ40等のプログラマブルロジックアレイは、しばし
ば、上記した出願の第４図に示されるような高密度プロ
グラマブルロジックデバイス（HDPLD）等のより複雑な
デバイスに於てロジックブロックとして他のプログラマ
ブルロジックアレイと組み合わされて機能する。
ラインP0〜P19は、プログラマブルロジックアレイ40
の積項を表す。積項P0〜P3は、ORゲート400の入力に接
続され、積項P4〜P7は、ORゲート401の入力に接続さ
れ、積項P8〜P11は、ORゲート402の入力に接続され、積
項P13〜P16は、ORゲート403の入力に接続され、積項P17
〜P19は、ORゲート404の入力に接続される。積項P0は、
マルチプレクサ407に供給され、該マルチプレクサによ
り、OLMC30dのP0入力に対して選択的に接続される。積
項P4は、マルチプレクサ408に供給され、該マルチプレ
クサにより、OLMC30cのP4入力に対して選択的に接続さ
れる。積項P8は、マルチプレクサ409に供給され、該マ
ルチプレクサにより、OLMC30bのP8入力に対して選択的
に接続される。積項P13は、マルチプレクサ411に供給さ
れ、該マルチプレクサにより、OLMC30aのP13入力に対し
て選択的に接続される。
積項P12はマルチプレクサ410に供給される。マルチプ
レクサ410の１つの出力が、ORゲート405の入力に接続さ
れており、その他方の入力がORゲート402の出力に接続
されている。マルチプレクサ410の他方の出力は、マル
チプレクサ413の入力に接続されている。積項P19はマル
チプレクサ412に接続されており、マルチプレクサ412の
一方の出力がORゲート404の入力に接続され、マルチプ
レクサ412の他方の出力がマルチプレクサ413の入力に接
続されている。
このようにして、プログラマブルロジックアレイの４
つの主な出力が、ORゲート400、401、405、406のそれぞ
れの出力により与えられる。マルチプレクサ407〜412の
状態に応じて、積項P0、P4、P8、P12、P13、P19がそれ
ぞれORゲート400、401、405、406により提供されるOR機
能に含まれ或いは含まれないものとすることができる。
ORゲート400、401、405、406の出力は、積項割り当てア
レイ414に接続されている。積項割り当てアレイ414は、
ORゲート400、401、405、406の出力が、OLMC30a〜30dの
ORゲート306a〜306dに於て任意の組合せをもってOR処理
されるように完成したアレイをなすプログラマブル接続
を備えている。積項割り当てアレイ414については、同
一出願人により出願（代理人整理番号Ｍ−1597）（PCT/
US92/03598;WO 92/20158）に詳しく記載されており、
その記載を参照されたい。
ORゲート400、401の出力も、OLMC30d、30cに於けるラ
イン310d及び310cに接続されていると共に、アレイ414
に向けても送り込まれる。ORゲート402、403の出力も、
それぞれOLMC30b、30aのライン310b及び310aに接続され
ていると共に、ORゲート405、406の入力にもそれぞれ接
続されている。
グローバルクロックパルスラインCLK0、CLK1及びCLK2
は、４−ウェイマルチプレクサ415の入力に接続されて
おり、該マルチプレクサの第４の入力が、マルチプレク
サ410を介して積項P12に接続されている。マルチプレク
サ415の出力及びその相補信号が、マルチプレクサ416の
入力に供給され、該マルチプレクサの出力がレジスタ31
3a〜313dのクロック端子に供給される。
積項P12、P19は、マルチプレクサ410、412を介してマ
ルチプレクサ413の入力にそれぞれ接続される。マルチ
プレクサ413の出力は、マルチプレクサ418の入力に接続
され、その他方の入力は接地されている。マルチプレク
サ418の出力は、リセット信号の相補信号を用いてORゲ
ート419によりOR処理され、ORゲート419の出力が、それ
ぞれフリップフロップ313a〜313dのリセット端子に接続
される。
クロックラインCLK1、CLK2は、第５図に示される形式
のクロック分配ネットワークに接続することができる。
第５図に於て、ロジックブロック50は、４つの出力Q0、
Q1、Q2、Q3を有するプログラマブルロジックアレイを含
む。ロジックブロックは、内部クロックパルスを提供す
るべく選択され、それ以外の場合には通常のロジックブ
ロックとして機能するような複数のロジックブロックの
１つからなるものであって良い。ピンY0、Y1、Y2、Y3
は、例えばHEDPLD等のプログラマブルロジックデバイス
のための専用の入力ピンをなし、第４、５図に示された
構造はその一部をなすものである。ラインIOCLK0T、IOC
LK0B、IOCLK1T、IOCLK1Bは、デバイスに於ける入出力
（I/O）セルに至るクロックラインであって、その一実
施例が第６図について以下に説明される。ラインIOCLK0
T及びIOCLK1Tは、デバイスの一方の側に於けるI/Oセル
に接続され、IOCLK0B、IOCLK1Bは、デバイスの他方の側
に於けるI/Oセルに接続されている。各I/Oセルは、セル
に供給されるクロックパルスの１つを選択し得るマルチ
プレクサを有する。ラインCLK0、CLK1、CLK2はデバイス
全体のためのグローバルクロックラインである。
第５図に於て、ピンY0はCLK0に介してハードワイヤ即
ち物理的に結線されており、メインシステムクロックを
構成する。ラインCLK1は、ロジックブロック50のピンY1
または出力Q0に接続されることができる。ラインCLK2
は、ロジックブロック50のピンY2または出力Q1に接続さ
れることができる。ラインIOCLK0T、IOCLK0B、IOCLK1
T、OICLK1Bは、ピンY0またはY1の何れにも接続されない
ものであってよいが、図示された要領に従い、ピンY2、
Y3及び出力Q0〜Q3に接続されることができる。
第４図に示されるように、積項P19は、マルチプレク
サ412を介してライン417に接続されてよく、該ラインは
第６図に示されるようにI/Oセルに接続されている。ラ
イン417は出力イネーブル信号を伝送する。第６図に示
されるように、出力イネーブルライン417は、マルチプ
レクサ600及び601を介して送り出されるが、マルチプレ
クサ601は、真値信号または相補信号を選択することが
できる。マルチプレクサ601の出力は、３安定バッファ6
02の制御端子に接続されている。３安定バッファ602
が、ライン417上の信号によりイネーブルされたとき、
ライン603または604上の出力信号をI/Oピン605に伝送す
る。ライン603または604は、マルチプレクサ606により
選択され、マルチプレクサ607は、真値信号またはその
相補信号が605により伝送されるのを許容する。
３安定バッファ602が、ライン417上でディスエーブル
された場合、ピン605は入力ピンとして機能する。この
モードに於ては、３安定バッファ602は開回路として機
能し、ピン605に接続された側が浮動状態にされる。出
力信号は、ピン605から、バッファ608を通過してマルチ
プレクサ609に供給される。マルチプレクサ609が適切に
セットされていれば、信号がバッファ610から、デバイ
ス内の入力回路に供給される。或いは、入力信号がマル
チプレクサ611及びレジスタ／ラッチ612にラウティング
される。レジスタ／ラッチ612に於ては、入力信号を、
マルチプレクサ609を経てデバイス内の内部接続に送ら
れる前に、適宜レジスタ処理或いはラッチ処理されるも
のであって良い。ラインIOCLK0T及びIOCLK1Tは、第５図
のクロック分配ネットワークから送り込まれ、それらの
一方に於けるクロックパルスが、マルチプレクサ613真
／相補選択マルチプレクサ614を介して、レジスタ／ラ
ッチ612のクロック端子に組み込まれる。
以下に、第４、５、６図に示したように接続されたと
きOLMC30a〜30dが実現し得る様々な機能の例を示す。
1.カスケードXORゲート カスケードXORゲート構造を提供するために、第１図
に示されるように、XORゲート10が、第２図に示されたA
ND/ORゲート構造により、プログラマブルロジックアレ
イに於てシミュレートされる。このようにして、プログ
ラマブルロジックアレイが、ANDゲートの２つが第２図
に示されるようにORゲートに接続されるような要領をも
ってプログラムされる。
例えば、ORゲート400を、ORゲート22に対応するもの
として選択することができる。ORゲート400の出力は、
積項割り当てアレイ414に送られる。アレイ414は、ORゲ
ート400の出力が、ライン305aを介してOLMC30aに於ける
ORゲート306aの入力に送られるようにプログラムされ
る。ORゲート306aは、ライン305a上の信号をXORゲート3
09aの入力に供給する。
マルチプレクサ411は、積項P13上の信号が、マルチプ
レクサ302aの入力に流れ込むようにプログラムされる
が、マルチプレクサ302aは、この信号をマルチプレクサ
303aに送り、該マルチプレクサにより信号がXORゲート3
09aの第２の入力に送り込まれるようにされる。このよ
うにして、XORゲート309aが、第１図に於けるXORゲート
11に対応するものとして機能することができる。
或いは、アレイ414に於けるライン305aに対して適切
な接続を行うことにより、ORゲート306aを、第２図に於
けるORゲートに対応するものを構成するように１つまた
は複数のORゲート400〜406を含むものとすることができ
る。ここで、ORゲート22は、XORゲート309aに対して信
号を供給する。
XORゲート309aの出力は、マルチプレクサ311aを介し
て、レジスタ313aの入力にラウティングされ、レジスタ
された信号はマルチプレクサ316aを介してOLMC30aの出
力０に供給される。或いは組み合わせ出力が所望される
場合には、マルチプレクサ316aがマルチプレクサ311aの
出力に直接接続されるようにプログラムされることがで
きる。
カスケードXORゲート機能は、カウンタ、算術ロジッ
クユニット、パリティージェネレータ及びコンパレータ
等の応用に於て極めて有用である。
2.非同期クロックパルス 積項P12上の信号は、マルチプレクサ410及びマルチプ
レクサ415を介して、マルチプレクサ416の真値または相
補値入力の何れかに供給されるように送り出すことがで
きる。この信号は、マルチプレクサ416から、更にレジ
スタ313a〜313dのクロック入力に送られる。このように
して、積項P12に於て所望される任意の信号を供給する
ことにより、レジスタ313a〜313dをドライブするために
非同期クロックパルスを用いることができる。或いは、
マルチプレクサ415をブログラムすることにより、外部
源から得られた同期グローバルクロックパルスからなる
ものであってよいラインCLK0、CLK1またはCLK2上のグロ
ーバルクロックパルスを伝送するようにすることもでき
る。ラインCLK0、CLK1及びCLK2の信号の信号源となり得
るものについては、以下に設ける内部クロック構造につ
いての記載に於いて更に詳しく説明される。
このようにして、レジスタ313aを、クロックパルスを
用いて同期的にクロックしたり、或いは積項P12上に於
けるクロックを用いて非同期的にクロックすることがで
きる。マルチプレクサ415によりクロックパルスの極性
の何れかを選択することができる。非同期クロックパル
スはプログラマブルロジックアレイの入力に対するロジ
ック機能となることができる。マルチプレクサ410を適
当にプログラムすることにより、積項P12を、ロジック
機能として或いは非同期クロックパルスを提供するため
に用いることができる。
3.リセット選択 積項P12またはP19上の信号はマルチプレクサ413を介
して送り出すことができる。マルチプレクサ413から
は、マルチプレクサ418を介してORゲート419の入力に信
号が送られ、更にフリップフロップ313a〜313dのリセッ
ト端子に送られる。このようにして、リセット機能が、
積項P12または積項P19の何れかの信号により提供され
る。或いは、マルチプレクサ418の接地された入力が選
択された場合には、第４図に示された構造の外部の信号
源から、他の入力を介してORゲート419に供給される。
その場合には、積項P12及びP19をロジック機能のために
用いることができる。
4.出力イネーブル マルチプレクサ412をプログラムすることにより、積
項P19上の信号をライン417に転送することができる。ラ
イン417は、第６図に示された対応セルに於ける３安定
バッファ602の制御ターミナルに接続されている。上記
したように、３安定バッファ602は、イネーブルライン4
17上の信号に応じて、IOピン605から信号が送り出され
るように閉じられたスイッチとして或いは入力モードの
ためのピン605が選択された場合には開かれたスイッチ
として機能することができる。
積項P19は、出力イネーブル信号を提供するために利
用されていない場合には、１つのロジック機能を提供す
るために利用することができる。
5.機能共有 第４図に示されるように、ORゲート306a〜306dのそれ
ぞれの出力は、別のOLMC30a〜30dに於けるマルチプレク
サ302a〜302dの入力にそれぞれ接続されることができ
る。例えば、アレイ414を介して、更にライン305bを経
てOLMC30bに供給される信号は、ORゲート306bに於いてO
R処理され、その出力がOLMC30aに於けるマルチプレクサ
302aの入力と共有される。同様に、ORゲート306cの出力
は、マルチプレクサ302bの入力により共有され、ORゲー
ト306dの出力は、マルチプレクサ302cの入力により共有
され、ORゲート306aの出力は、マルチプレクサ302dの入
力により共有される。
マルチプレクサ302a〜302d、303a〜303dが、共有され
た信号がXORゲート309a〜309bのそれぞれの入力に達し
得るようにプログラムされた場合、共有された信号は、
ORゲート306a〜603dからの信号出力と共にXOR処理され
る。これにより、アレイ414からの２つのAND−OR機能の
間にXOR能力を与えることができる。例えば、第７図に
示された３重XORゲートロジック回路を、上記した要領
をもって１つのORゲート400及び２つのANDゲートを用い
てXORゲート70をシミュレートすることにより提供する
ことができる。同様に、XORゲート71をシミュレートす
るために、ORゲート401を２つのANDゲートに接続し、OR
ゲート401の出力はアレイ414及びライン305b、更にORゲ
ート306bを通過ようにラウティングされる。ORゲート30
6bの出力からの信号はライン301a及びマルチプレクサ30
2a、303aを経て、XORゲート309aの他方の入力に供給さ
れ、このXORゲートは第７図に於けるXORゲート72と同様
に機能する。
この能力は、コンパレータ、パリティジェネレータ或
いは算術ロジックライトなどのデバイスのためのXOR機
能の実行に極めて有用である。
6.T及びＪ−Ｋ型フリップフロップ 第２図について前記したように、１つのORゲート400
を、２つのANDゲートに接続して１つのXORゲートをシミ
ュレートすることにより、１つのＴ型またはＪ−Ｋ型フ
リップフロップをエミュレートすることができる。マル
チプレクサ411は、積項P13上の信号がマルチプレクサ30
2a及び303aを介してXORゲート309aの他方の入力に供給
されるように選択される。この構造は、Ｔ型またはＪ−
Ｋ型フリップフロップとして作動する。或いは、ORゲー
ト401、403または405の１つ及びマルチプレクサ407、40
8または409の１つをこの機能を提供するために選択する
ことができる。
7.XORゲートディスエーブル マルチプレクサ303a〜303dが、それらの接地された入
力を選択するようにプログラムされた場合、XORゲート3
09a〜309dは事実上ディスエーブルされ、ORゲート306a
〜306bの信号出力を伝送するようになる。これにより、
ORゲート400、401、405及び406の出力が、任意の組合せ
をもってORゲート306a〜306dに於いてOR処理され、極め
て複雑なロジック機能を果たす能力を得ることができ
る。例えば、積項P0〜P19の全てを、ORゲート306a〜306
dの中の一つでOR処理することもできる。
8.内部クロック構造 第４〜６図は、様々なクロッキングの方法があること
を示している。積項P12により提供されるクロックパル
スは、マルチプレクサ415及び416により、レジスタ313a
〜313dをクロックするために用いることができる。ライ
ンCLK0、CLK1またはCLK2を介してレジスタをクロックす
ることもできる。CLK0は、ピンY0により受け取られるグ
ローバルクロックパルスを常に提供する（第５図）。ラ
インCLK1及びCLK2はピンY1またはY2に接続することがで
きる。ラインCLK1及びCLK2を、第５図に示されたプログ
ラマブル接続によりクロックロジックブロック50のQ0ま
たはQ1出力に接続することもできる。このように、レジ
スタ313a〜313dは、積項P12、ロジックブロック50のQ0
またはQ1出力或いは外部デバイス（ピンY0、Y1及びY2）
からクロックパルスを受け取ることができる。
第６図に示されたI/Oセルに於けるレジスタ／ラッチ6
12は、Y2またはY3上の、デバイス外のクロックパルス或
いはロジックブロック50のQ1、Q2またはQ3出力からクロ
ックパルスを受け取ることができる。
9.バイパス能力 マルチプレクサ311a〜311dが、ライン310a〜310dから
の信号を転送するようにプログラムされた場合、ORゲー
ト306a〜306d及びXORゲート309a〜309dがバイパスさ
れ、ORゲート400〜403の出力に於ける信号が高速でOLMC
30a〜30dの出力に転送される。マルチプレクサ316a〜31
6dの状態によっては、これらの信号をレジスタされ或い
はレジスタされない形で供給することができる。
以上本発明の幾つかの実施例を説明したが、当業者で
あれば、本明細書の記載から様々な実施例に思い至るで
あろう。このような一般性を何ら限定することなく、本
発明のOLMCを、プログラマブルロジックアレイ（PL
A）、プログラムアレイロジック／ジェネリックアレイ
ロジック回路（PAL/GAL）、高密度プログラマブルロジ
ックデバイス（HDPLD）、フィールドプログラマブルゲ
ートアレイ（FPGA）及びプログラマブルロジックデバイ
ス（PLD）などや、これらに限定されない他の任意の形
式のロジックブロックについて用いることができること
を了解されたい。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェン、ジュ アメリカ合衆国カリフォルニア州 95133・サンノゼ・ビスタクリークドラ イブ 2919 (72)発明者 チァン、アルバート・エル アメリカ合衆国カリフォルニア州 94303・パロアルト・バウティスタコー ト 930 (72)発明者 シェンカー、カピル アメリカ合衆国カリフォルニア州 95139・サンノゼ・ビアセレナ 7025 (72)発明者 ツイ・サイラス アメリカ合衆国ワシントン州98661・バ ンクーバー・＃107・イーストエバーグ リーンブールバード 5505 (56)参考文献 特開 昭63−189014（ＪＰ，Ａ) 特開 昭64−47126（ＪＰ，Ａ) 特開 平１−296818（ＪＰ，Ａ) 特開 昭61−224520（ＪＰ，Ａ) 特開 昭62−120719（ＪＰ，Ａ) 特開 平３−79126（ＪＰ，Ａ)

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の出力を有するロジック回路と共に用
    いるための出力ロジックマクロセルであって、 当該マクロセルは第１及び第２の入力を有するエクスク
    ルーシブORゲートを備え、前記第１の入力は前記ロジッ
    ク回路の出力に接続された複数のプログラム可能な入力
    を有する第１のORゲートの出力に接続されており、 当該マクロセルは更に、前記エクスクルーシブORゲート
    の前記第２の入力を前記ロジック回路の出力、アース、
    または前記ロジック回路の出力に接続された複数のプロ
    グラム可能な入力を有する第２のORゲートの出力に選択
    的に切り替えるためのスイッチ手段を有することを特徴
    とするマクロセル。
  2. 【請求項２】前記スイッチ手段が少なくとも１つのマル
    チプレクサを含むことを特徴とする請求項１に記載のマ
    クロセル。
  3. 【請求項３】前記第１のORゲートの前記複数のプログラ
    ム可能な入力がプログラマブルアレイを介して前記ロジ
    ック回路の前記複数の出力に接続されていることを特徴
    とする請求項１に記載のマクロセル。
  4. 【請求項４】前記エクスクルーシブORゲートの出力にレ
    ジスタが接続されていることを特徴とする請求項３に記
    載のマクロセル。
  5. 【請求項５】前記レジスタの出力または前記エクスクル
    ーシブORゲートの出力の何れかを提供するための手段を
    有することを特徴とする請求項４に記載のマクロセル。
  6. 【請求項６】前記レジスタが、入力端子と、出力端子
    と、クロック端子と、リセット端子とを有することを特
    徴とする請求項４に記載のマクロセル。
  7. 【請求項７】前記クロック端子が前記ロジック回路の出
    力に接続されていることを特徴とする請求項６に記載の
    マクロセル。
  8. 【請求項８】前記クロック端子を前記ロジック回路の出
    力またはクロックパルス源の何れかに選択的に切り替え
    るための手段を有することを特徴とする請求項７に記載
    のマクロセル。
  9. 【請求項９】前記リセット端子が前記ロジック回路の出
    力に接続されていることを特徴とする請求項６に記載の
    マクロセル。
  10. 【請求項１０】前記リセット端子を前記ロジック回路の
    出力またはリセット信号源の何れかに選択的に切り替え
    るための手段を有することを特徴とする請求項９に記載
    のマクロセル。
  11. 【請求項１１】前記ロジック回路が、それぞれ出力を有
    する複数のORゲートに至る複数の積項ラインを有するAN
    D−ORプログラマブルロジックアレイを有することを特
    徴とする請求項10に記載のマクロセル。
  12. 【請求項１２】前記ロジック回路の出力を前記クロック
    端子及び前記レジスタの前記リセット端子の何れかに選
    択的に切り替えるための手段を有することを特徴とする
    請求項９に記載のマクロセル。
  13. 【請求項１３】前記エクスクルーシブORゲートの出力に
    接続されたレジスタを有し、前記レジスタがクロック端
    子を有し、該クロック端子が複数の入力を有する第２の
    スイッチ手段の出力に接続され、前記第２のスイッチ手
    段の少なくとも１つの入力が前記ロジック回路の出力に
    接続され、前記第２スイッチ手段の少なくとも１つの入
    力がグローバルクロックパルス源に接続されていること
    を特徴とする請求項１に記載の出力ロジックマクロセ
    ル。
  14. 【請求項１４】前記エクスクルーシブORゲートの出力に
    接続されたレジスタを有し、前記レジスタがリセット端
    子を有し、該リセット端子が複数の入力を有する第３の
    ORゲートの出力に接続され、前記第３のORゲートの少な
    くとも１つの入力が前記ロジック回路の出力に接続さ
    れ、前記第３のORゲートの少なくとも１つの入力がグロ
    ーバルリセットパルス源に接続されていることを特徴と
    する請求項１に記載の出力ロジックマクロセル。
  15. 【請求項１５】前記レジスタがリセット端子を有し、前
    記リセット端子が複数の入力を有する第３のORゲートの
    出力に接続され、前記第３のORゲートの少なくとも１つ
    の入力が前記ロジック回路の出力に接続され、前記第３
    のORゲートの少なくとも１つの入力がグローバルリセッ
    トパルス源に接続されていることを特徴とする請求項13
    に記載の出力ロジックマクロセル。
  16. 【請求項１６】前記エクスクルーシブORゲートをバイパ
    スするための手段を有し、該バイパス手段が、前記ロジ
    ック回路の出力の信号が、前記エクスクルーシブORゲー
    トを通過することなく前記出力ロジックマクロセルの出
    力に伝達されるのを可能にすることを特徴とする請求項
    １に記載のマクロセル。
  17. 【請求項１７】複数の請求項１に記載のマクロセルであ
    って、これら複数のマクロセルの第１のものの第２のOR
    ゲートが、これら複数のマクロセルの第２のものの第１
    のORゲートであることを特徴とする複数の請求項１に記
    載のマクロセル。
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