JP3325657B2 - 集積回路 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【０００１】
【発明の分野】この発明は、一般的にプログラム可能な
論理装置（ＰＬＤ）に関し、より特定的には低密度から
非常に高密度まで比例縮小可能でありかつ入力スイッチ
マトリックス、出力スイッチマトリックス、および集中
スイッチマトリックスを含みかつ固定した予測可能な確
定信号伝搬時間遅延を与えるプログラム可能な論理装置
のためのアーキテクチュアに関する。
論理装置（ＰＬＤ）に関し、より特定的には低密度から
非常に高密度まで比例縮小可能でありかつ入力スイッチ
マトリックス、出力スイッチマトリックス、および集中
スイッチマトリックスを含みかつ固定した予測可能な確
定信号伝搬時間遅延を与えるプログラム可能な論理装置
のためのアーキテクチュアに関する。
【０００２】
【関連技術の説明】様々なＰＬＤが低および中密度論理
の用途に利用可能である。ＰＬＤの違いを区別する主要
な特徴は、速度性能、密度、論理の柔軟性、ユーザの設
計をＰＬＤにマップするために必要なソフトウェアの複
雑性および資源の効果的な利用である。残念なことに多
くのＰＬＤのアーキテクチュアは速度を犠牲にしなけれ
ば非常に高密度まで簡単には比例縮小できない。典型的
には各々のＰＬＤは積項を発生するプログラム可能な論
理アレイを含み、ＰＬＤの各々のマクロセルは１組の積
項によって駆動される。マクロセルからの出力信号はＰ
ＬＤのピンを駆動する。
の用途に利用可能である。ＰＬＤの違いを区別する主要
な特徴は、速度性能、密度、論理の柔軟性、ユーザの設
計をＰＬＤにマップするために必要なソフトウェアの複
雑性および資源の効果的な利用である。残念なことに多
くのＰＬＤのアーキテクチュアは速度を犠牲にしなけれ
ば非常に高密度まで簡単には比例縮小できない。典型的
には各々のＰＬＤは積項を発生するプログラム可能な論
理アレイを含み、ＰＬＤの各々のマクロセルは１組の積
項によって駆動される。マクロセルからの出力信号はＰ
ＬＤのピンを駆動する。
【０００３】ＰＬＤの中には論理の柔軟性を促進するた
めに積項の拡張アレイを利用するものもある。概念的に
は、この拡張アレイの試みは、論理アレイからの「固定
数の積項」と拡張アレイからの「割当て可能な数の積
項」との組合せで積項アレイの論理の効率を解決しよう
とするものである。ある１つの試みでは、各々の出力マ
クロセルは論理アレイからの最小数の積項に拡張アレイ
から借りることができる可変数の積項を加えたものへの
アクセスを有する。各々の出力マクロセルが拡張アレイ
からの多数の積項を受け取ることができるため、この試
みの主要な利点は論理の柔軟性である。
めに積項の拡張アレイを利用するものもある。概念的に
は、この拡張アレイの試みは、論理アレイからの「固定
数の積項」と拡張アレイからの「割当て可能な数の積
項」との組合せで積項アレイの論理の効率を解決しよう
とするものである。ある１つの試みでは、各々の出力マ
クロセルは論理アレイからの最小数の積項に拡張アレイ
から借りることができる可変数の積項を加えたものへの
アクセスを有する。各々の出力マクロセルが拡張アレイ
からの多数の積項を受け取ることができるため、この試
みの主要な利点は論理の柔軟性である。
【０００４】しかしながら、拡張アレイの方法には幾つ
かの主要な欠点がある。第１には、拡張アレイはＮＡＮ
ＤアレイまたはＮＯＲアレイとして実現されることであ
る。拡張アレイからの出力ラインは各々の論理アレイの
入力ラインにフィードバックし、それによって論理アレ
イの入力ラインの数を大幅に増加させる。第２には、拡
張アレイは論理アレイへの入力ラインと同じ入力ライン
から駆動されることである。したがって、拡張アレイと
論理アレイとはともに多数の入力ラインを有し、論理ア
レイの積項の数が増加するに従って両方のアレイへの入
力ラインの数は増加する。
かの主要な欠点がある。第１には、拡張アレイはＮＡＮ
ＤアレイまたはＮＯＲアレイとして実現されることであ
る。拡張アレイからの出力ラインは各々の論理アレイの
入力ラインにフィードバックし、それによって論理アレ
イの入力ラインの数を大幅に増加させる。第２には、拡
張アレイは論理アレイへの入力ラインと同じ入力ライン
から駆動されることである。したがって、拡張アレイと
論理アレイとはともに多数の入力ラインを有し、論理ア
レイの積項の数が増加するに従って両方のアレイへの入
力ラインの数は増加する。
【０００５】積項アレイへの入力ラインの数が増加する
に従って、ＰＬＤのシリコンダイの大きさは増加しかつ
ＰＬＤの速度性能は低下する。結果として、拡張アレイ
の試みは速度性能とダイの大きさとをともに犠牲にして
積の柔軟性を増加する。しかしながら、あるポイントに
おいて、アーキテクチュアがより高密度になるに従って
アレイの大きさは速度性能と同様に法外なものとなる。
したがって、非常に高性能で高密度のＰＬＤへの拡張ア
レイの概念の応用は疑わしい。
に従って、ＰＬＤのシリコンダイの大きさは増加しかつ
ＰＬＤの速度性能は低下する。結果として、拡張アレイ
の試みは速度性能とダイの大きさとをともに犠牲にして
積の柔軟性を増加する。しかしながら、あるポイントに
おいて、アーキテクチュアがより高密度になるに従って
アレイの大きさは速度性能と同様に法外なものとなる。
したがって、非常に高性能で高密度のＰＬＤへの拡張ア
レイの概念の応用は疑わしい。
【０００６】ソフトウェアの複雑性を軽減しかつ信号の
経路指定を促進するために、ＰＬＤの中には、ＰＬＤで
プログラム可能な論理ブロックを相互接続するためにフ
ルクロスポイントのプログラム可能な相互接続アレイ
（ＰＩＡ）を含むものもある。フルクロスポイントのプ
ログラム可能な相互接続アレイの試みにはすべての信号
に対して１００％のグローバルな接続性があるという潜
在的な利点を有する。すべてのグローバル信号は典型的
には集中相互接続アレイに与えられ、ＰＬＤの各々のプ
ログラム可能な論理ブロックに対する入力信号は、この
集中相互接続アレイから発生される。
経路指定を促進するために、ＰＬＤの中には、ＰＬＤで
プログラム可能な論理ブロックを相互接続するためにフ
ルクロスポイントのプログラム可能な相互接続アレイ
（ＰＩＡ）を含むものもある。フルクロスポイントのプ
ログラム可能な相互接続アレイの試みにはすべての信号
に対して１００％のグローバルな接続性があるという潜
在的な利点を有する。すべてのグローバル信号は典型的
には集中相互接続アレイに与えられ、ＰＬＤの各々のプ
ログラム可能な論理ブロックに対する入力信号は、この
集中相互接続アレイから発生される。
【０００７】各々のプログラム可能な論理ブロックに対
する入力信号の数はグローバル信号の総数の部分集合で
あるが、各々の入力信号は本質的に同時にすべてのグロ
ーバル信号源の関数であり得る。このグローバルな接続
性は１００％の接続性でありかつ「経路指定」ソフトウ
ェアを幾分か簡略化する。さらに、完全なグローバルな
接続性が常に利用可能であるため、信号の経路指定をす
るための特に複雑ないかなる自己決定をするためにも経
路指定ソフトウェアは必要とされない。
する入力信号の数はグローバル信号の総数の部分集合で
あるが、各々の入力信号は本質的に同時にすべてのグロ
ーバル信号源の関数であり得る。このグローバルな接続
性は１００％の接続性でありかつ「経路指定」ソフトウ
ェアを幾分か簡略化する。さらに、完全なグローバルな
接続性が常に利用可能であるため、信号の経路指定をす
るための特に複雑ないかなる自己決定をするためにも経
路指定ソフトウェアは必要とされない。
【０００８】中央のＰＩＡの試みの不利な点は主に、速
度の低下、シリコンダイの大きさ、増加した密度に対す
る比例縮小性および資源の浪費である。フルクロスポイ
ントのプログラム可能な相互接続アレイを組込むＰＬＤ
は、散在するスイッチマトリックスを備えた比較可能な
ＰＬＤよりも速度が遅くかつよりコストが高い傾向があ
る（およびそうなる可能性が大きい）。ＰＩＡがすべて
の論理ブロックのすべての内部論理マクロセルからのフ
ィードバック信号とすべてのＩ／Ｏピンのフィードバッ
ク信号とを受けるため、ＰＩＡへの入力信号の数はＰＬ
Ｄの論理ブロックの総数および大きさならびにＩ／Ｏピ
ンの数に正比例する。ＰＩＡの大きさはＰＬＤの密度の
増加に対してほぼ指数関数的に増加する。非常に大きい
プログラム可能な相互接続アレイは本質的に「速度が遅
く」、より大きなダイ区域の付加的なオーバヘッドを有
する。
度の低下、シリコンダイの大きさ、増加した密度に対す
る比例縮小性および資源の浪費である。フルクロスポイ
ントのプログラム可能な相互接続アレイを組込むＰＬＤ
は、散在するスイッチマトリックスを備えた比較可能な
ＰＬＤよりも速度が遅くかつよりコストが高い傾向があ
る（およびそうなる可能性が大きい）。ＰＩＡがすべて
の論理ブロックのすべての内部論理マクロセルからのフ
ィードバック信号とすべてのＩ／Ｏピンのフィードバッ
ク信号とを受けるため、ＰＩＡへの入力信号の数はＰＬ
Ｄの論理ブロックの総数および大きさならびにＩ／Ｏピ
ンの数に正比例する。ＰＩＡの大きさはＰＬＤの密度の
増加に対してほぼ指数関数的に増加する。非常に大きい
プログラム可能な相互接続アレイは本質的に「速度が遅
く」、より大きなダイ区域の付加的なオーバヘッドを有
する。
【０００９】これらの制限を考慮すると、ＰＩＡがより
低密度のＰＬＤまたは高密度ではあるが性能の低いＰＬ
Ｄに主に利用されてきたことは驚くべきことではない。
密度が増加してピンの数がより多くなりかつ論理がより
高密度になるに従って、ＰＩＡのオーバヘッドはかなり
大きくなる。概念的には同じ試みをより高密度な装置に
使用できるが、実際にはその試みを実現することは非常
に難しくなっている。したがって、フルクロスポイント
ＰＩＡの試みを使用する、より高性能でかつより高密度
なものへの比例縮小性は疑わしい。
低密度のＰＬＤまたは高密度ではあるが性能の低いＰＬ
Ｄに主に利用されてきたことは驚くべきことではない。
密度が増加してピンの数がより多くなりかつ論理がより
高密度になるに従って、ＰＩＡのオーバヘッドはかなり
大きくなる。概念的には同じ試みをより高密度な装置に
使用できるが、実際にはその試みを実現することは非常
に難しくなっている。したがって、フルクロスポイント
ＰＩＡの試みを使用する、より高性能でかつより高密度
なものへの比例縮小性は疑わしい。
【００１０】最後となるが見逃すことのできないＰＩＡ
の欠点は、かなりの資源を浪費する可能性があることで
ある。ＰＩＡはモノリシックアレイであるため、それは
かなりの資源の浪費につながりがちである。必要とされ
る入力信号の数は、装置の完全な能力よりもかなり少な
い。結果として、ほとんどの信号経路は利用されないま
まである。
の欠点は、かなりの資源を浪費する可能性があることで
ある。ＰＩＡはモノリシックアレイであるため、それは
かなりの資源の浪費につながりがちである。必要とされ
る入力信号の数は、装置の完全な能力よりもかなり少な
い。結果として、ほとんどの信号経路は利用されないま
まである。
【００１１】セグメント化されたブロックベースのＰＬ
ＤにおけるＰＩＡの代替例となるのは、マルチプレクサ
ベースの散在スイッチマトリックス構造である。ＰＩＡ
の試みがシリコンを問題となるところに置くという粗雑
で強引な試みによって柔軟性を得ようとするものである
一方、マルチプレクサベースの散在スイッチマトリック
スの試みはより知的な方法で最適化された経路指定能
力、速度およびダイの大きさに焦点を当てる。マルチプ
レクサベースのスイッチマトリックスに対する最も重要
なパラメータのうちの２つは、スイッチマトリックスか
ら各々のプログラム可能な論理ブロックへの入力ライン
の数およびマルチプレクサの大きさである。マルチプレ
クサの大きさとプログラム可能な論理ブロックの入力ラ
インの数とが増加するに従って、信号経路指定能力も増
加する。残念なことに、入力ラインの数がより多くなり
かつマルチプレクサの構造がより大きくなれば速度性能
はより遅くなりダイの大きさはより大きくなる。
ＤにおけるＰＩＡの代替例となるのは、マルチプレクサ
ベースの散在スイッチマトリックス構造である。ＰＩＡ
の試みがシリコンを問題となるところに置くという粗雑
で強引な試みによって柔軟性を得ようとするものである
一方、マルチプレクサベースの散在スイッチマトリック
スの試みはより知的な方法で最適化された経路指定能
力、速度およびダイの大きさに焦点を当てる。マルチプ
レクサベースのスイッチマトリックスに対する最も重要
なパラメータのうちの２つは、スイッチマトリックスか
ら各々のプログラム可能な論理ブロックへの入力ライン
の数およびマルチプレクサの大きさである。マルチプレ
クサの大きさとプログラム可能な論理ブロックの入力ラ
インの数とが増加するに従って、信号経路指定能力も増
加する。残念なことに、入力ラインの数がより多くなり
かつマルチプレクサの構造がより大きくなれば速度性能
はより遅くなりダイの大きさはより大きくなる。
【００１２】１５ナノ秒（ｎｓ）のピン間の信号遅延を
有する先行技術の装置では、２２ないし２６本のプログ
ラム可能な論理ブロックの入力ラインおよび１６：１マ
ルチプレクサベースのスイッチマトリックスが、３，０
００ないし３，６００個のゲート相当物のゲート密度に
適切であった。２６本の入力ラインおよび１６：１マル
チプレクサによって、最大４１６個の異なる信号から２
６個のプログラム可能な論理ブロックの入力信号を選択
することができる。
有する先行技術の装置では、２２ないし２６本のプログ
ラム可能な論理ブロックの入力ラインおよび１６：１マ
ルチプレクサベースのスイッチマトリックスが、３，０
００ないし３，６００個のゲート相当物のゲート密度に
適切であった。２６本の入力ラインおよび１６：１マル
チプレクサによって、最大４１６個の異なる信号から２
６個のプログラム可能な論理ブロックの入力信号を選択
することができる。
【００１３】散在スイッチマトリックスを備えるより高
密度のＰＬＤに関して、各々の信号は各々のプログラム
可能な論理ブロックに入るための少なくとも２．５の経
路を有する。最大４１６個の異なる信号について、各々
の異なる信号に対して２．５通りの経路選択能力がある
ので、異なる入力信号の数は約１５２信号（すなわち、
４１６／２．５）に制限される。
密度のＰＬＤに関して、各々の信号は各々のプログラム
可能な論理ブロックに入るための少なくとも２．５の経
路を有する。最大４１６個の異なる信号について、各々
の異なる信号に対して２．５通りの経路選択能力がある
ので、異なる入力信号の数は約１５２信号（すなわち、
４１６／２．５）に制限される。
【００１４】もしＰＬＤがこの数よりも多い信号を有せ
ば、「最も望ましいグローバルな」接続性を達成するた
めに信号は慎重に選択され経路指定されなければならな
い。しかしながら、経路選択可能係数が２．５だけで
は、ＰＬＤの密度が増加するに従って信号の経路指定は
ますます困難になる。
ば、「最も望ましいグローバルな」接続性を達成するた
めに信号は慎重に選択され経路指定されなければならな
い。しかしながら、経路選択可能係数が２．５だけで
は、ＰＬＤの密度が増加するに従って信号の経路指定は
ますます困難になる。
【００１５】この単一の層のマルチプレクサベースのス
イッチマトリックス構造の主な利点は（ある特定の数の
入力ラインおよびマルチプレクサの大きさまで）、速度
およびダイの大きさである。１６：１マルチプレクサを
介する信号伝搬遅延はその実現化例に依存して典型的に
は約１ないし２ナノ秒（ｎｓ）である。この遅延は常に
固定しており、かつスイッチマトリックスの構造に依存
してすべての信号に対して同一であり得る。さらに、す
べての信号が常に同じ態様でスイッチマトリックスを介
して通過するため、タイミング遅延の計算は相対的に単
純で容易である。
イッチマトリックス構造の主な利点は（ある特定の数の
入力ラインおよびマルチプレクサの大きさまで）、速度
およびダイの大きさである。１６：１マルチプレクサを
介する信号伝搬遅延はその実現化例に依存して典型的に
は約１ないし２ナノ秒（ｎｓ）である。この遅延は常に
固定しており、かつスイッチマトリックスの構造に依存
してすべての信号に対して同一であり得る。さらに、す
べての信号が常に同じ態様でスイッチマトリックスを介
して通過するため、タイミング遅延の計算は相対的に単
純で容易である。
【００１６】単純性、速度およびより小さいダイの大き
さがマルチプレクサベースのスイッチマトリックス構造
の主な利点である一方、プログラム可能な論理ブロック
の入力ラインおよびマルチプレクサの大きさが制限とな
り得る。入力ラインとマルチプレクサの大きさとが制限
するものは、ＰＬＤの密度またはピンの数に関する。２
６本の入力ラインおよび各々の入力ラインに対して１
６：１マルチプレクサを備えるプログラム可能な論理ブ
ロックが８４個のピンのパッケージにおいて３，６００
ゲートまでの密度に適切である。ピンの数または論理の
密度が増加するに従って、２６本の入力ラインおよび１
６：１マルチプレクサという制限で最適なグローバルな
接続性を与えることは困難である。結果的に、マルチプ
レクサベースの単一の層の単一のスイッチマトリックス
もそれ自体でより高密度への比例縮小性が制限される。
さがマルチプレクサベースのスイッチマトリックス構造
の主な利点である一方、プログラム可能な論理ブロック
の入力ラインおよびマルチプレクサの大きさが制限とな
り得る。入力ラインとマルチプレクサの大きさとが制限
するものは、ＰＬＤの密度またはピンの数に関する。２
６本の入力ラインおよび各々の入力ラインに対して１
６：１マルチプレクサを備えるプログラム可能な論理ブ
ロックが８４個のピンのパッケージにおいて３，６００
ゲートまでの密度に適切である。ピンの数または論理の
密度が増加するに従って、２６本の入力ラインおよび１
６：１マルチプレクサという制限で最適なグローバルな
接続性を与えることは困難である。結果的に、マルチプ
レクサベースの単一の層の単一のスイッチマトリックス
もそれ自体でより高密度への比例縮小性が制限される。
【００１７】より高密度なＰＬＤに関する別の重要な問
題点は、回路ボード上でＰＬＤを使用することに関連す
る。典型的には、ユーザの論理設計がＰＬＤにプログラ
ムされるとＰＬＤに対する特定の信号ピンアウトが得ら
れる。この信号ピンアウトは回路ボードをレイアウトす
るために使用される。回路ボードをテストする際にしば
しば、設計の変化を受け入れるようにＰＬＤが再プログ
ラムされなければならないことが発見される。
題点は、回路ボード上でＰＬＤを使用することに関連す
る。典型的には、ユーザの論理設計がＰＬＤにプログラ
ムされるとＰＬＤに対する特定の信号ピンアウトが得ら
れる。この信号ピンアウトは回路ボードをレイアウトす
るために使用される。回路ボードをテストする際にしば
しば、設計の変化を受け入れるようにＰＬＤが再プログ
ラムされなければならないことが発見される。
【００１８】ＰＬＤを再プログラムする際、信号ピンア
ウトが変化していないと仮定することはしばしばかなり
困難である。したがって、ＰＬＤを再プログラムするこ
とは回路ボードの設計からやり直すことを意味し得る。
これは開発を遅らせかつ開発のためのコストを大幅に増
加させる。したがって、先行技術のＰＬＤのアーキテク
チュアは、一旦ＰＬＤの信号ピンアウトが確立されると
十分には柔軟ではなくなる。
ウトが変化していないと仮定することはしばしばかなり
困難である。したがって、ＰＬＤを再プログラムするこ
とは回路ボードの設計からやり直すことを意味し得る。
これは開発を遅らせかつ開発のためのコストを大幅に増
加させる。したがって、先行技術のＰＬＤのアーキテク
チュアは、一旦ＰＬＤの信号ピンアウトが確立されると
十分には柔軟ではなくなる。
【００１９】
【発明の概要】この発明のプログラム可能な論理装置
（ＰＬＤ）は、プログラム可能な入力スイッチマトリッ
クス（入力スイッチマトリックス）およびプログラム可
能な集中スイッチマトリックス（集中スイッチマトリッ
クス）を含むプログラム可能なスイッチマトリックスに
よって相互接続される２つ以上のプログラム可能な論理
ブロックを含む。各々のプログラム可能な論理ブロック
は、しばしば「プログラム可能な集中スイッチ相互接続
手段」と呼ばれる集中スイッチマトリックスからのみ入
力信号を受ける。
（ＰＬＤ）は、プログラム可能な入力スイッチマトリッ
クス（入力スイッチマトリックス）およびプログラム可
能な集中スイッチマトリックス（集中スイッチマトリッ
クス）を含むプログラム可能なスイッチマトリックスに
よって相互接続される２つ以上のプログラム可能な論理
ブロックを含む。各々のプログラム可能な論理ブロック
は、しばしば「プログラム可能な集中スイッチ相互接続
手段」と呼ばれる集中スイッチマトリックスからのみ入
力信号を受ける。
【００２０】プログラム可能な論理ブロックからの出力
信号は、出力スイッチマトリックスすなわちプログラム
可能な出力スイッチ相互接続手段によって複数の入力／
出力（Ｉ／Ｏ）ピンに結合される。さらにプログラム可
能な論理ブロックからの出力信号はプログラム可能な入
力スイッチマトリックスに直接与えられる。それに加え
て、入力マクロセルは、入力マクロセルを駆動するＩ／
Ｏピンすなわち関連するＩ／Ｏピン上の信号をプログラ
ム可能な入力スイッチマトリックスに結合する。
信号は、出力スイッチマトリックスすなわちプログラム
可能な出力スイッチ相互接続手段によって複数の入力／
出力（Ｉ／Ｏ）ピンに結合される。さらにプログラム可
能な論理ブロックからの出力信号はプログラム可能な入
力スイッチマトリックスに直接与えられる。それに加え
て、入力マクロセルは、入力マクロセルを駆動するＩ／
Ｏピンすなわち関連するＩ／Ｏピン上の信号をプログラ
ム可能な入力スイッチマトリックスに結合する。
【００２１】この発明のプログラム可能な入力スイッチ
マトリックスは、プログラム可能な集中スイッチマトリ
ックスへのすべてのフィードバック信号を一様に処理
し、それによって（ｉ）信号の経路指定を簡略化し、
（ｉｉ）機能性のバランスを向上し、（ｉｉｉ）グロー
バルなプログラム可能なスイッチマトリックスとのみ相
互接続される複数のプログラム可能な論理ブロックを備
える先行技術のＰＬＤと比べてＰＬＤ内の資源の利用度
を向上する。経路指定能力が強化されることによって信
号の有用性と妥協することなくこの発明のアーキテクチ
ュアをより高密度に移行するように促進されるため、経
路指定能力の向上は重要である。
マトリックスは、プログラム可能な集中スイッチマトリ
ックスへのすべてのフィードバック信号を一様に処理
し、それによって（ｉ）信号の経路指定を簡略化し、
（ｉｉ）機能性のバランスを向上し、（ｉｉｉ）グロー
バルなプログラム可能なスイッチマトリックスとのみ相
互接続される複数のプログラム可能な論理ブロックを備
える先行技術のＰＬＤと比べてＰＬＤ内の資源の利用度
を向上する。経路指定能力が強化されることによって信
号の有用性と妥協することなくこの発明のアーキテクチ
ュアをより高密度に移行するように促進されるため、経
路指定能力の向上は重要である。
【００２２】特定的には、ある１つの実施例において、
入力スイッチマトリックスは集中スイッチマトリックス
への各々のフィードバック信号に対して等しい数の信号
経路を与える。別の実施例では、入力スイッチマトリッ
クスに入る各々のフィードバック信号は、それを通過し
て集中スイッチマトリックスに入る機会を等しく有す
る。ここで「フィードバック信号」は入力スイッチマト
リックスへの入力信号である。ある１つの実施例におい
て、プログラム可能な論理ブロックに対するＩ／Ｏピン
信号およびフィードバック信号は入力スイッチマトリッ
クスのバンクの複数の入力ラインを駆動する。入力スイ
ッチマトリックスバンクは、この複数の入力ラインと入
力スイッチマトリックスの出力ラインとを選択的に接続
しかつ切り離す。
入力スイッチマトリックスは集中スイッチマトリックス
への各々のフィードバック信号に対して等しい数の信号
経路を与える。別の実施例では、入力スイッチマトリッ
クスに入る各々のフィードバック信号は、それを通過し
て集中スイッチマトリックスに入る機会を等しく有す
る。ここで「フィードバック信号」は入力スイッチマト
リックスへの入力信号である。ある１つの実施例におい
て、プログラム可能な論理ブロックに対するＩ／Ｏピン
信号およびフィードバック信号は入力スイッチマトリッ
クスのバンクの複数の入力ラインを駆動する。入力スイ
ッチマトリックスバンクは、この複数の入力ラインと入
力スイッチマトリックスの出力ラインとを選択的に接続
しかつ切り離す。
【００２３】この発明の重要な局面は、各々のフィード
バック信号が入力スイッチマトリックスを通過して集中
スイッチマトリックスに到達することである。したがっ
て、各々のフィードバック信号がグローバルスイッチマ
トリックスへの経路を１つしか有さない先行技術のＰＬ
Ｄと違って、上述のように各々の信号に対する多数の経
路または多数の機会によって信号経路指定能力が強化さ
れる。
バック信号が入力スイッチマトリックスを通過して集中
スイッチマトリックスに到達することである。したがっ
て、各々のフィードバック信号がグローバルスイッチマ
トリックスへの経路を１つしか有さない先行技術のＰＬ
Ｄと違って、上述のように各々の信号に対する多数の経
路または多数の機会によって信号経路指定能力が強化さ
れる。
【００２４】さらに、各々のフィードバック信号はその
信号がＩ／Ｏピンからの入力信号であってもプログラム
可能な論理ブロックからのフィードバック信号であって
も、およびプログラム可能な論理ブロックのフィードバ
ック信号が埋込論理マクロセルからのものであっても出
力論理マクロセルからのものであっても一様に処理され
る。入力スイッチマトリックスを通過する各々の信号に
対する信号伝搬時間遅延は固定した予測可能な確定時間
遅延である。集中スイッチマトリックスと組合せたこの
発明の入力スイッチマトリックスのさらに他の利点は、
集中スイッチマトリックスへの入力信号の総数を縮小す
ることである。ある実施例において、プログラム可能な
論理ブロックに対する入力スイッチマトリックスバンク
は、合計３２個の信号から集中スイッチマトリックスに
対する２４個の入力信号を選択する。
信号がＩ／Ｏピンからの入力信号であってもプログラム
可能な論理ブロックからのフィードバック信号であって
も、およびプログラム可能な論理ブロックのフィードバ
ック信号が埋込論理マクロセルからのものであっても出
力論理マクロセルからのものであっても一様に処理され
る。入力スイッチマトリックスを通過する各々の信号に
対する信号伝搬時間遅延は固定した予測可能な確定時間
遅延である。集中スイッチマトリックスと組合せたこの
発明の入力スイッチマトリックスのさらに他の利点は、
集中スイッチマトリックスへの入力信号の総数を縮小す
ることである。ある実施例において、プログラム可能な
論理ブロックに対する入力スイッチマトリックスバンク
は、合計３２個の信号から集中スイッチマトリックスに
対する２４個の入力信号を選択する。
【００２５】この発明の出力スイッチマトリックスは、
先行技術の高密度ＰＬＤの多くの欠点を排除する。出力
スイッチマトリックスは、論理マクロセルの出力信号を
多数のＩ／Ｏピンの中のある１つのＩ／Ｏピンに選択的
に経路指定する。ある１つの実施例において、出力スイ
ッチマトリックスはＰＬＤの各々のプログラム可能な論
理ブロックに対して１つのバンクを有する。このバンク
に結合される各々のＩ／Ｏピンに関して、バンクは複数
の出力信号の各々の出力信号と複数のＩ／Ｏピンとを結
合し切り離す。したがって、ＰＬＤのピンアウトが確立
されＰＬＤを再プログラムすることが必要となった後で
も出力信号はいずれのＩ／Ｏピンにも容易に経路指定さ
れる。したがって、この発明のＰＬＤでは、ＰＬＤが再
プログラムされるときＰＬＤを使用する回路ボードの設
計を変更する必要はない。
先行技術の高密度ＰＬＤの多くの欠点を排除する。出力
スイッチマトリックスは、論理マクロセルの出力信号を
多数のＩ／Ｏピンの中のある１つのＩ／Ｏピンに選択的
に経路指定する。ある１つの実施例において、出力スイ
ッチマトリックスはＰＬＤの各々のプログラム可能な論
理ブロックに対して１つのバンクを有する。このバンク
に結合される各々のＩ／Ｏピンに関して、バンクは複数
の出力信号の各々の出力信号と複数のＩ／Ｏピンとを結
合し切り離す。したがって、ＰＬＤのピンアウトが確立
されＰＬＤを再プログラムすることが必要となった後で
も出力信号はいずれのＩ／Ｏピンにも容易に経路指定さ
れる。したがって、この発明のＰＬＤでは、ＰＬＤが再
プログラムされるときＰＬＤを使用する回路ボードの設
計を変更する必要はない。
【００２６】さらに出力スイッチマトリックスはＰＬＤ
の機能上の対称性を向上し、それによってプログラム可
能な論理ブロック内で付加的な資源を必要とせずにＰＬ
Ｄの機能性を高める。特定的には、ある１つの実施例に
おいて、プログラム可能な論理ブロック内の積項の数は
すべてのＩ／Ｏピンに対して同じというわけではない。
しかしながら、通常はその組の他のピンとは異なる数の
積項へのアクセスを有するＩ／Ｏピンを含むある特定の
組のＩ／Ｏピンで積項の対称性が必要とされれば、出力
スイッチマトリックスは必要とされる数の積項を有する
Ｉ／Ｏピンから通常は異なる数の積項を有するであろう
Ｉ／Ｏピンへの信号の経路選択を可能にする。したがっ
て、たとえばある特定の速度仕様を支持するためにＰＬ
Ｄに課せられた制限はユーザの設計の妨げとならない。
の機能上の対称性を向上し、それによってプログラム可
能な論理ブロック内で付加的な資源を必要とせずにＰＬ
Ｄの機能性を高める。特定的には、ある１つの実施例に
おいて、プログラム可能な論理ブロック内の積項の数は
すべてのＩ／Ｏピンに対して同じというわけではない。
しかしながら、通常はその組の他のピンとは異なる数の
積項へのアクセスを有するＩ／Ｏピンを含むある特定の
組のＩ／Ｏピンで積項の対称性が必要とされれば、出力
スイッチマトリックスは必要とされる数の積項を有する
Ｉ／Ｏピンから通常は異なる数の積項を有するであろう
Ｉ／Ｏピンへの信号の経路選択を可能にする。したがっ
て、たとえばある特定の速度仕様を支持するためにＰＬ
Ｄに課せられた制限はユーザの設計の妨げとならない。
【００２７】出力スイッチマトリックスと入力スイッチ
マトリックスとはプログラム可能な論理ブロックと集中
スイッチマトリックスとをＰＬＤのピンアウトおよびフ
ィードバックアーキテクチュアから切り離す。したがっ
て、出力スイッチマトリックスおよび入力スイッチマト
リックスは、様々なプログラム可能な相互接続構造およ
びプログラム可能な論理ブロックアーキテクチュアとと
もに効果的に使用され、資源の利用、経路指定能力およ
びこの発明の原理によって与えられる機能性を強化する
ことができる。
マトリックスとはプログラム可能な論理ブロックと集中
スイッチマトリックスとをＰＬＤのピンアウトおよびフ
ィードバックアーキテクチュアから切り離す。したがっ
て、出力スイッチマトリックスおよび入力スイッチマト
リックスは、様々なプログラム可能な相互接続構造およ
びプログラム可能な論理ブロックアーキテクチュアとと
もに効果的に使用され、資源の利用、経路指定能力およ
びこの発明の原理によって与えられる機能性を強化する
ことができる。
【００２８】集中スイッチマトリックスは、専用入力信
号、プログラム可能な論理ブロックのフィードバック信
号およびＩ／Ｏピンからの信号を含むすべての信号に対
する最適なグローバルな接続性を与える。各々のプログ
ラム可能な論理ブロックは集中スイッチマトリックスか
らのこれらのグローバル信号すべてに対してアクセス可
能である。集中スイッチマトリックスは、集中スイッチ
マトリックスを横切る各々の信号に対して固定した、予
測可能な、均一な、かつ経路に無関係の確定信号伝搬時
間遅延を有する。各々のプログラム可能な論理ブロック
が集中スイッチマトリックスからのみ入力信号を受ける
ため、集中スイッチマトリックスによるすべての信号の
均一な処理は、ＰＬＤのピン間から固定した予測可能で
均一な確定信号伝搬時間遅延を得ることにおいて主要な
局面である。
号、プログラム可能な論理ブロックのフィードバック信
号およびＩ／Ｏピンからの信号を含むすべての信号に対
する最適なグローバルな接続性を与える。各々のプログ
ラム可能な論理ブロックは集中スイッチマトリックスか
らのこれらのグローバル信号すべてに対してアクセス可
能である。集中スイッチマトリックスは、集中スイッチ
マトリックスを横切る各々の信号に対して固定した、予
測可能な、均一な、かつ経路に無関係の確定信号伝搬時
間遅延を有する。各々のプログラム可能な論理ブロック
が集中スイッチマトリックスからのみ入力信号を受ける
ため、集中スイッチマトリックスによるすべての信号の
均一な処理は、ＰＬＤのピン間から固定した予測可能で
均一な確定信号伝搬時間遅延を得ることにおいて主要な
局面である。
【００２９】ある１つの実施例において、この発明の各
々のプログラム可能な論理ブロックはプログラム可能な
論理アレイ、プログラム可能な論理アロケータおよびプ
ログラム可能な論理マクロセルを含む。プログラム可能
なグローバルスイッチマトリックスからプログラム可能
な論理ブロックへの入力ラインはプログラム可能な論理
アレイを駆動する。プログラム可能な論理アレイからの
出力ラインは、プログラム可能な論理アロケータに接続
される。論理アロケータは、プログラム可能な論理アレ
イの出力信号をプログラム可能な論理マクロセルにプロ
グラム可能に分配する。ある１つの実施例において、プ
ログラム可能な論理マクロセルは、論理アロケータから
の信号を一時記憶された信号、ラッチ信号または組合せ
信号のどれかとして構成しかつこれらの信号の極性を決
定する。プログラム可能な論理マクロセルからの出力信
号は、プログラム可能な論理ブロックの入力スイッチマ
トリックスおよび出力スイッチマトリックスの両方に与
えられる。
々のプログラム可能な論理ブロックはプログラム可能な
論理アレイ、プログラム可能な論理アロケータおよびプ
ログラム可能な論理マクロセルを含む。プログラム可能
なグローバルスイッチマトリックスからプログラム可能
な論理ブロックへの入力ラインはプログラム可能な論理
アレイを駆動する。プログラム可能な論理アレイからの
出力ラインは、プログラム可能な論理アロケータに接続
される。論理アロケータは、プログラム可能な論理アレ
イの出力信号をプログラム可能な論理マクロセルにプロ
グラム可能に分配する。ある１つの実施例において、プ
ログラム可能な論理マクロセルは、論理アロケータから
の信号を一時記憶された信号、ラッチ信号または組合せ
信号のどれかとして構成しかつこれらの信号の極性を決
定する。プログラム可能な論理マクロセルからの出力信
号は、プログラム可能な論理ブロックの入力スイッチマ
トリックスおよび出力スイッチマトリックスの両方に与
えられる。
【００３０】ある１つの実施例において、プログラム可
能な論理アレイは複数の積項のクラスタを含む。各々の
クラスタは多数の積項を有する。クラスタのある積項は
そのクラスタにプログラム可能に利用可能である。これ
は、ある１つの積項がその積項のクラスタにプログラム
可能に接続可能でありかつ切り離し可能であることを意
味する。積項がクラスタから切り離されると、積項は論
理マクロセルの出力信号の極性の制御のためまたは代替
的には非同期的な機能のために使用される。したがっ
て、プログラム可能に接続可能な積項は、同期的な動作
のためまたは非同期的な動作のために使用され得る。
能な論理アレイは複数の積項のクラスタを含む。各々の
クラスタは多数の積項を有する。クラスタのある積項は
そのクラスタにプログラム可能に利用可能である。これ
は、ある１つの積項がその積項のクラスタにプログラム
可能に接続可能でありかつ切り離し可能であることを意
味する。積項がクラスタから切り離されると、積項は論
理マクロセルの出力信号の極性の制御のためまたは代替
的には非同期的な機能のために使用される。したがっ
て、プログラム可能に接続可能な積項は、同期的な動作
のためまたは非同期的な動作のために使用され得る。
【００３１】他の実施例では、プログラム可能な論理ア
レイはさらに複数の積項のクラスタを含み、各々のクラ
スタは多数の積項を有する。しかしながら、クラスタの
複数の積項は、クラスタにプログラム可能に利用可能で
ある。これは、複数の積項が積項クラスタとプログラム
可能に接続可能でありかつ切り離し可能であることを意
味する。
レイはさらに複数の積項のクラスタを含み、各々のクラ
スタは多数の積項を有する。しかしながら、クラスタの
複数の積項は、クラスタにプログラム可能に利用可能で
ある。これは、複数の積項が積項クラスタとプログラム
可能に接続可能でありかつ切り離し可能であることを意
味する。
【００３２】この実施例において、プログラム可能に接
続可能でありかつ切り離し可能である積項のうちの１つ
は、論理制御または信号極性制御に利用可能である。プ
ログラム可能に接続可能でありかつ切り離し可能である
積項のうちの別の１つは、論理マクロセルに対する論理
または個々の非同期制御積項に利用可能である。プログ
ラム可能に接続可能でありかつ切り離し可能な積項のう
ちのさらに別の１つは論理マクロセルに対する論理また
は個々のクロック信号に利用可能である。
続可能でありかつ切り離し可能である積項のうちの１つ
は、論理制御または信号極性制御に利用可能である。プ
ログラム可能に接続可能でありかつ切り離し可能である
積項のうちの別の１つは、論理マクロセルに対する論理
または個々の非同期制御積項に利用可能である。プログ
ラム可能に接続可能でありかつ切り離し可能な積項のう
ちのさらに別の１つは論理マクロセルに対する論理また
は個々のクロック信号に利用可能である。
【００３３】したがって、この実施例において、もしす
べてのプログラム可能に接続可能でありかつ切り離し可
能な積項が積項のクラスタに接続されれば、プログラム
可能な論理ブロックは同期的動作のために使用される。
しかしながら、各々の積項のクラスタが論理マクロセル
に関連するため、論理マクロセルは単に適切な積項を積
項のクラスタから切り離しかつその積項を所望の非同期
的機能のために使用することによって、非同期的動作の
ために個々に構成され得る。したがって、１つのＰＬＤ
は同期的および非同期的動作の両方を同時にサポートす
る。
べてのプログラム可能に接続可能でありかつ切り離し可
能な積項が積項のクラスタに接続されれば、プログラム
可能な論理ブロックは同期的動作のために使用される。
しかしながら、各々の積項のクラスタが論理マクロセル
に関連するため、論理マクロセルは単に適切な積項を積
項のクラスタから切り離しかつその積項を所望の非同期
的機能のために使用することによって、非同期的動作の
ために個々に構成され得る。したがって、１つのＰＬＤ
は同期的および非同期的動作の両方を同時にサポートす
る。
【００３４】各々のＩ／Ｏマクロセルは、出力スイッチ
マトリックスからの信号をＩ／Ｏピンに選択的に送る。
代替的には、Ｉ／Ｏマクロセルは出力イネーブル信号を
使用してＩ／Ｏピンが入力マクロセルへの入力信号を与
えかつ出力スイッチマトリックスがＩ／Ｏピンから切り
離されるように構成されることも可能である。Ｉ／Ｏピ
ン上の信号は、その源に関係なく常に入力論理マクロセ
ルに与えられる。
マトリックスからの信号をＩ／Ｏピンに選択的に送る。
代替的には、Ｉ／Ｏマクロセルは出力イネーブル信号を
使用してＩ／Ｏピンが入力マクロセルへの入力信号を与
えかつ出力スイッチマトリックスがＩ／Ｏピンから切り
離されるように構成されることも可能である。Ｉ／Ｏピ
ン上の信号は、その源に関係なく常に入力論理マクロセ
ルに与えられる。
【００３５】入力論理マクロセルは、Ｉ／Ｏマクロセル
からの入力信号を一時記憶された信号およびラッチ信号
のうちの１つとして構成し、組合せ信号を与える。入力
論理マクロセルからの出力信号は、入力スイッチマトリ
ックスに与えられる。
からの入力信号を一時記憶された信号およびラッチ信号
のうちの１つとして構成し、組合せ信号を与える。入力
論理マクロセルからの出力信号は、入力スイッチマトリ
ックスに与えられる。
【００３６】論理アロケータは多数のプログラム可能な
ルータ素子を含む。各々のルータ素子はプログラム可能
な論理アレイからの出力ラインに接続される。この出力
ラインはプログラム可能なデマルチプレクサの入力端子
を駆動する。プログラム可能なデマルチプレクサは複数
の出力ラインを有し、その各々は論理ゲートの入力ライ
ンに接続される。各々の論理ゲートの出力ラインはプロ
グラム可能な論理マクロセルのうちの１つの入力ライン
に接続される。入力選択信号に応答して、プログラム可
能なデマルチプレクサは自身を介してプログラム可能な
論理アレイの出力ライン上の信号を選択されたデマルチ
プレクサの出力ラインに通過させる。したがって、プロ
グラム可能な論理アレイからの出力ラインはどれも永久
的には論理マクロセルに結合されない。したがって、プ
ログラム可能な論理マクロセルが使用されないとき、プ
ログラム可能な論理アレイからの信号は他の論理マクロ
セルに経路指定され、そのため積項は浪費されない。
ルータ素子を含む。各々のルータ素子はプログラム可能
な論理アレイからの出力ラインに接続される。この出力
ラインはプログラム可能なデマルチプレクサの入力端子
を駆動する。プログラム可能なデマルチプレクサは複数
の出力ラインを有し、その各々は論理ゲートの入力ライ
ンに接続される。各々の論理ゲートの出力ラインはプロ
グラム可能な論理マクロセルのうちの１つの入力ライン
に接続される。入力選択信号に応答して、プログラム可
能なデマルチプレクサは自身を介してプログラム可能な
論理アレイの出力ライン上の信号を選択されたデマルチ
プレクサの出力ラインに通過させる。したがって、プロ
グラム可能な論理アレイからの出力ラインはどれも永久
的には論理マクロセルに結合されない。したがって、プ
ログラム可能な論理マクロセルが使用されないとき、プ
ログラム可能な論理アレイからの信号は他の論理マクロ
セルに経路指定され、そのため積項は浪費されない。
【００３７】論理アロケータは可変配分でプログラム可
能な論理ブロックのすべてのマクロセルに積項の資源を
割り当てる。したがって、論理アロケータは使用されて
いないマクロセルを積項アレイから本質的に切り離し、
ある実施例においては、１つの論理マクロセルごとに２
０個までの積項を速度低下を最小限にとどめて割り当て
る。
能な論理ブロックのすべてのマクロセルに積項の資源を
割り当てる。したがって、論理アロケータは使用されて
いないマクロセルを積項アレイから本質的に切り離し、
ある実施例においては、１つの論理マクロセルごとに２
０個までの積項を速度低下を最小限にとどめて割り当て
る。
【００３８】集中スイッチマトリックスおよび入力スイ
ッチマトリックスを含むこの発明の高速スイッチマトリ
ックスは、集中スイッチマトリックスおよび入力スイッ
チマトリックスを通過するすべての信号に、固定した均
一で予測可能で経路に無関係な時間遅延を与える。さら
に、プログラム可能な論理アレイが集中スイッチマトリ
ックスからの信号だけを受けるため、集中スイッチマト
リックスはプログラム可能な論理ブロックの積項アレイ
をプログラム可能な論理マクロセルおよびアレイの大き
さから効果的に切り離す。さらに、出力スイッチマトリ
ックスはプログラム可能な論理ブロックの論理マクロセ
ルを入力／出力ピンから切り離す。したがって、出力ス
イッチマトリックスがプログラム可能な論理ブロックの
複数の論理マクロセルとある特定のＩ／Ｏピンとを選択
的に結合しかつ切り離すため、埋込論理マクロセルと出
力論理マクロセルとの間の区別はもはや重要ではない。
この発明の高速スイッチマトリックスは、接続性に制限
のある先行技術のスイッチマトリックスの利点をすべて
維持しながら同時に信号の有用性および経路指定能力を
強化する。
ッチマトリックスを含むこの発明の高速スイッチマトリ
ックスは、集中スイッチマトリックスおよび入力スイッ
チマトリックスを通過するすべての信号に、固定した均
一で予測可能で経路に無関係な時間遅延を与える。さら
に、プログラム可能な論理アレイが集中スイッチマトリ
ックスからの信号だけを受けるため、集中スイッチマト
リックスはプログラム可能な論理ブロックの積項アレイ
をプログラム可能な論理マクロセルおよびアレイの大き
さから効果的に切り離す。さらに、出力スイッチマトリ
ックスはプログラム可能な論理ブロックの論理マクロセ
ルを入力／出力ピンから切り離す。したがって、出力ス
イッチマトリックスがプログラム可能な論理ブロックの
複数の論理マクロセルとある特定のＩ／Ｏピンとを選択
的に結合しかつ切り離すため、埋込論理マクロセルと出
力論理マクロセルとの間の区別はもはや重要ではない。
この発明の高速スイッチマトリックスは、接続性に制限
のある先行技術のスイッチマトリックスの利点をすべて
維持しながら同時に信号の有用性および経路指定能力を
強化する。
【００３９】
【実施例の詳細な説明】この発明の原理に従って、非常
に高密度のプログラム可能な論理装置（ＰＬＤ）は複数
のプログラム可能な論理ブロックを相互接続する複数の
プログラム可能なスイッチマトリックスを含む。以下に
より完全に説明するように、この複数のプログラム可能
なスイッチマトリックスは先行技術のＰＬＤに対してプ
ログラム可能な論理ブロックの入力／出力ピンからの切
り離しを向上する。さらに、この複数のプログラム可能
なスイッチマトリックスは、ＰＬＤがより高密度に比例
縮小されるに従って真に固定した予測可能なピン間の確
定信号伝搬遅延を与える。
に高密度のプログラム可能な論理装置（ＰＬＤ）は複数
のプログラム可能な論理ブロックを相互接続する複数の
プログラム可能なスイッチマトリックスを含む。以下に
より完全に説明するように、この複数のプログラム可能
なスイッチマトリックスは先行技術のＰＬＤに対してプ
ログラム可能な論理ブロックの入力／出力ピンからの切
り離しを向上する。さらに、この複数のプログラム可能
なスイッチマトリックスは、ＰＬＤがより高密度に比例
縮小されるに従って真に固定した予測可能なピン間の確
定信号伝搬遅延を与える。
【００４０】ある実施例において、この発明の電気的に
プログラム可能な論理装置ＰＬＤ１００（図１）は、プ
ログラム可能な集中スイッチマトリックス１３０とバン
ク１２０−Ａないし１２０−Ｈを備えるプログラム可能
な入力スイッチマトリックス１２０との周りに、アレイ
好ましくは対称的なアレイで配列される好ましくは同一
の複数のプログラム可能な論理ブロック１０１−Ａない
し１０１−Ｈを含む。プログラム可能な論理ブロック１
０１−Ａないし１０１−Ｈは、プログラム可能な集中ス
イッチマトリックス１３０（集中スイッチマトリックス
１３０）を介して相互接続される。プログラム可能な論
理ブロック１０１−Ａないし１０１−Ｈは、好ましくは
集中スイッチマトリックス１３０と入力スイッチマトリ
ックス１２０との組合せによってのみ互いに交信し、か
つ好ましくはすべての入力信号を集中スイッチマトリッ
クス１３０から受ける。以下により完全に説明するよう
に、ＰＬＤ１００は８つの独立したＰＬＤとしてまたは
代替的には１つ以上のモノリシックＰＬＤとして機能す
ることができる。
プログラム可能な論理装置ＰＬＤ１００（図１）は、プ
ログラム可能な集中スイッチマトリックス１３０とバン
ク１２０−Ａないし１２０−Ｈを備えるプログラム可能
な入力スイッチマトリックス１２０との周りに、アレイ
好ましくは対称的なアレイで配列される好ましくは同一
の複数のプログラム可能な論理ブロック１０１−Ａない
し１０１−Ｈを含む。プログラム可能な論理ブロック１
０１−Ａないし１０１−Ｈは、プログラム可能な集中ス
イッチマトリックス１３０（集中スイッチマトリックス
１３０）を介して相互接続される。プログラム可能な論
理ブロック１０１−Ａないし１０１−Ｈは、好ましくは
集中スイッチマトリックス１３０と入力スイッチマトリ
ックス１２０との組合せによってのみ互いに交信し、か
つ好ましくはすべての入力信号を集中スイッチマトリッ
クス１３０から受ける。以下により完全に説明するよう
に、ＰＬＤ１００は８つの独立したＰＬＤとしてまたは
代替的には１つ以上のモノリシックＰＬＤとして機能す
ることができる。
【００４１】集中スイッチマトリックス１３０からの入
力信号に応答してプログラム可能な論理ブロック１０１
−Ａないし１０１−Ｈによって発生される信号は、バン
ク１４０−Ａないし１４０−Ｈを含むプログラム可能な
出力スイッチマトリックス１４０に与えられる。プログ
ラム可能な論理ブロックの各々の出力ラインは、プログ
ラム可能な出力スイッチマトリックス１４０（出力スイ
ッチマトリックス１４０）に接続される。出力スイッチ
マトリックス１４０は、プログラム可能な論理ブロック
からの信号と複数の入力／出力セルとをプログラム可能
に接続しかつ切り離す。特定的には、出力スイッチマト
リックス１４０の各々のバンク１４０−Ａないし１４０
−Ｈは複数の入力／出力（Ｉ／Ｏ）セル１０３−Ａない
し１０３−Ｈをそれぞれ駆動する。各々のＩ／Ｏセル
は、出力スイッチマトリックス１４０からの信号と複数
のＩ／Ｏピン１０５のうちの１つのＩ／Ｏピンとを選択
的に結合しかつ切り離す。したがって、出力スイッチマ
トリックス１４０の出力ラインはＩ／Ｏピン１０５に結
合される。以下により完全に説明するように、ＰＬＤ１
００の各々のＩ／Ｏピンは出力ピンのみ、入力ピンのみ
として、または入力ピンおよび出力ピンの両方として機
能し得る。
力信号に応答してプログラム可能な論理ブロック１０１
−Ａないし１０１−Ｈによって発生される信号は、バン
ク１４０−Ａないし１４０−Ｈを含むプログラム可能な
出力スイッチマトリックス１４０に与えられる。プログ
ラム可能な論理ブロックの各々の出力ラインは、プログ
ラム可能な出力スイッチマトリックス１４０（出力スイ
ッチマトリックス１４０）に接続される。出力スイッチ
マトリックス１４０は、プログラム可能な論理ブロック
からの信号と複数の入力／出力セルとをプログラム可能
に接続しかつ切り離す。特定的には、出力スイッチマト
リックス１４０の各々のバンク１４０−Ａないし１４０
−Ｈは複数の入力／出力（Ｉ／Ｏ）セル１０３−Ａない
し１０３−Ｈをそれぞれ駆動する。各々のＩ／Ｏセル
は、出力スイッチマトリックス１４０からの信号と複数
のＩ／Ｏピン１０５のうちの１つのＩ／Ｏピンとを選択
的に結合しかつ切り離す。したがって、出力スイッチマ
トリックス１４０の出力ラインはＩ／Ｏピン１０５に結
合される。以下により完全に説明するように、ＰＬＤ１
００の各々のＩ／Ｏピンは出力ピンのみ、入力ピンのみ
として、または入力ピンおよび出力ピンの両方として機
能し得る。
【００４２】出力スイッチマトリックス１４０は、この
発明の主要な局面のうちの１つである。出力スイッチマ
トリックス１４０はプログラム可能な論理ブロック１０
１−Ａないし１０１−Ｈと入力／出力（Ｉ／Ｏ）ピン１
０５−Ａないし１０５−Ｈとをそれぞれプログラム可能
に結合しかつ切り離す。さらに、出力スイッチマトリッ
クス１４０の各々のバンクは、バンクを駆動するプログ
ラム可能な論理ブロックの出力信号とバンクに結合され
るＩ／Ｏピンとの間のプログラム可能な接続性を与え
る。以下により完全に説明するように、このプログラム
可能な接続性によって、先行技術のＰＬＤのプログラム
可能な論理ブロック内の出力論理マクロセルと埋込論理
マクロセルとの間の区別がなくなる。
発明の主要な局面のうちの１つである。出力スイッチマ
トリックス１４０はプログラム可能な論理ブロック１０
１−Ａないし１０１−Ｈと入力／出力（Ｉ／Ｏ）ピン１
０５−Ａないし１０５−Ｈとをそれぞれプログラム可能
に結合しかつ切り離す。さらに、出力スイッチマトリッ
クス１４０の各々のバンクは、バンクを駆動するプログ
ラム可能な論理ブロックの出力信号とバンクに結合され
るＩ／Ｏピンとの間のプログラム可能な接続性を与え
る。以下により完全に説明するように、このプログラム
可能な接続性によって、先行技術のＰＬＤのプログラム
可能な論理ブロック内の出力論理マクロセルと埋込論理
マクロセルとの間の区別がなくなる。
【００４３】ＰＬＤ１００の各々のＩ／Ｏピンは、複数
の入力マクロセル１０６のうちの１つの入力マクロセル
に接続される。特定的には、複数のＩ／Ｏピン１０５−
Ａないし１０５−Ｈの各々は複数の入力マクロセル１０
６−Ａないし１０６−Ｈにそれぞれ接続される。入力マ
クロセルのバンク１０６−Ａないし１０６−Ｈの各々は
入力スイッチマトリックス１２０の対応のバンク１２０
−Ａないし１２０−Ｈを駆動する。この実施例におい
て、この複数の入力マクロセル１０６の各々は第１の複
数のおよび第２の複数の信号を入力スイッチマトリック
ス１２０の対応するバンクに与える。
の入力マクロセル１０６のうちの１つの入力マクロセル
に接続される。特定的には、複数のＩ／Ｏピン１０５−
Ａないし１０５−Ｈの各々は複数の入力マクロセル１０
６−Ａないし１０６−Ｈにそれぞれ接続される。入力マ
クロセルのバンク１０６−Ａないし１０６−Ｈの各々は
入力スイッチマトリックス１２０の対応のバンク１２０
−Ａないし１２０−Ｈを駆動する。この実施例におい
て、この複数の入力マクロセル１０６の各々は第１の複
数のおよび第２の複数の信号を入力スイッチマトリック
ス１２０の対応するバンクに与える。
【００４４】入力マクロセル１０６からのこの２つの複
数の信号に加えて、入力スイッチマトリックス１２０の
各々のバンクはさらにプログラム可能な論理ブロックの
出力ラインに接続される。したがって、入力スイッチマ
トリックス１２０の各々のバンクは、プログラム可能な
論理ブロックのすべての出力信号およびプログラム可能
な論理ブロックに関連するＩ／Ｏピン上のすべての信号
へのアクセスを有する。一般的に、入力スイッチマトリ
ックス１２０への入力信号のグループ全体は「フィード
バック信号」と呼ばれる。
数の信号に加えて、入力スイッチマトリックス１２０の
各々のバンクはさらにプログラム可能な論理ブロックの
出力ラインに接続される。したがって、入力スイッチマ
トリックス１２０の各々のバンクは、プログラム可能な
論理ブロックのすべての出力信号およびプログラム可能
な論理ブロックに関連するＩ／Ｏピン上のすべての信号
へのアクセスを有する。一般的に、入力スイッチマトリ
ックス１２０への入力信号のグループ全体は「フィード
バック信号」と呼ばれる。
【００４５】ここで、「対応する構成要素」または「関
連する構成要素」と述べているのは、図面において参照
番号の後に同じ英数字を有する構成要素のことである。
たとえば、プログラム可能な論理ブロック１０１−Ａ、
出力スイッチマトリックス１４０−Ａ、Ｉ／Ｏセル１０
３−Ａ、Ｉ／Ｏピン１０５−Ａ、入力マクロセル１０６
−Ａおよび入力スイッチマトリックス１２０のバンク１
２０−Ａは、関連する構成要素である。
連する構成要素」と述べているのは、図面において参照
番号の後に同じ英数字を有する構成要素のことである。
たとえば、プログラム可能な論理ブロック１０１−Ａ、
出力スイッチマトリックス１４０−Ａ、Ｉ／Ｏセル１０
３−Ａ、Ｉ／Ｏピン１０５−Ａ、入力マクロセル１０６
−Ａおよび入力スイッチマトリックス１２０のバンク１
２０−Ａは、関連する構成要素である。
【００４６】グローバルスイッチマトリックスを備える
先行技術のＰＬＤでは、いくつかの論理マクロセルから
のフィードバック信号はグローバルスイッチマトリック
スの入力ラインに永久的に接続される。さらに、局所フ
ィードバック信号およびグローバルフィードバック信号
はグローバルスイッチマトリックスへの異なる経路を有
しその結果異なる遅延時間を有する。ＰＬＤのアーキテ
クチュアがより高密度に比例縮小されるに従って、これ
らの特徴はともに、ＰＬＤをプログラムするために使用
されるソフトウェアの付加的な複雑性と異なる時間遅延
とをもたらした。
先行技術のＰＬＤでは、いくつかの論理マクロセルから
のフィードバック信号はグローバルスイッチマトリック
スの入力ラインに永久的に接続される。さらに、局所フ
ィードバック信号およびグローバルフィードバック信号
はグローバルスイッチマトリックスへの異なる経路を有
しその結果異なる遅延時間を有する。ＰＬＤのアーキテ
クチュアがより高密度に比例縮小されるに従って、これ
らの特徴はともに、ＰＬＤをプログラムするために使用
されるソフトウェアの付加的な複雑性と異なる時間遅延
とをもたらした。
【００４７】入力スイッチマトリックス１２０はフィー
ドバック信号とグローバルスイッチマトリックス１３０
との固定した接続性を排除し、すべてのフィードバック
信号に対して均一な時間遅延で処理する。さらに、入力
スイッチマトリックス１２０は、先行技術のＰＬＤに比
べて各々のフィードバック信号に対する信号経路指定能
力が強化される。
ドバック信号とグローバルスイッチマトリックス１３０
との固定した接続性を排除し、すべてのフィードバック
信号に対して均一な時間遅延で処理する。さらに、入力
スイッチマトリックス１２０は、先行技術のＰＬＤに比
べて各々のフィードバック信号に対する信号経路指定能
力が強化される。
【００４８】集中スイッチマトリックス１３０は、プロ
グラム可能な論理ブロック１０１−Ａないし１０１−Ｈ
の各々に対する入力信号を選択するための手段である。
集中スイッチマトリックス１３０は、あるプログラム可
能な論理ブロックから別のプログラム可能な論理ブロッ
ク（ブロック）への信号、専用入力ピン１５０から１つ
のブロックまたは複数のブロックへの信号、およびブロ
ックからそのブロックに戻る信号の経路指定ができる。
集中スイッチマトリックス１３０を介する信号の転送は
非常に迅速であり、各々のプログラム可能な論理ブロッ
ク１０１に対する集中スイッチマトリックス１３０を介
する信号経路の柔軟性によって入力信号の多数の組合せ
が与えられ、これは以下により完全に説明される。さら
に、集中スイッチマトリックス１３０は、集中スイッチ
マトリックス１３０によって経路指定される信号のすべ
てに対して、経路に無関係であり均一で予測可能な固定
した確定時間遅延を与える。
グラム可能な論理ブロック１０１−Ａないし１０１−Ｈ
の各々に対する入力信号を選択するための手段である。
集中スイッチマトリックス１３０は、あるプログラム可
能な論理ブロックから別のプログラム可能な論理ブロッ
ク（ブロック）への信号、専用入力ピン１５０から１つ
のブロックまたは複数のブロックへの信号、およびブロ
ックからそのブロックに戻る信号の経路指定ができる。
集中スイッチマトリックス１３０を介する信号の転送は
非常に迅速であり、各々のプログラム可能な論理ブロッ
ク１０１に対する集中スイッチマトリックス１３０を介
する信号経路の柔軟性によって入力信号の多数の組合せ
が与えられ、これは以下により完全に説明される。さら
に、集中スイッチマトリックス１３０は、集中スイッチ
マトリックス１３０によって経路指定される信号のすべ
てに対して、経路に無関係であり均一で予測可能な固定
した確定時間遅延を与える。
【００４９】ある実施例において、この発明の３つのス
イッチマトリックスはプログラム可能なマルチプレクサ
を使用して実現される。以下により完全に説明するよう
に、これらのスイッチマトリックスの多様な構成はプロ
グラム可能なマルチプレクサを使用すると実行可能であ
る。マルチプレクサの数と各々のマルチプレクサの大き
さとは、ダイの大きさ、シリコンの利用および速度性能
の間のトレードオフである。好ましい実施例は以下に説
明され、この議論を考慮すれば他の実施例は当業者に明
らかであろう。
イッチマトリックスはプログラム可能なマルチプレクサ
を使用して実現される。以下により完全に説明するよう
に、これらのスイッチマトリックスの多様な構成はプロ
グラム可能なマルチプレクサを使用すると実行可能であ
る。マルチプレクサの数と各々のマルチプレクサの大き
さとは、ダイの大きさ、シリコンの利用および速度性能
の間のトレードオフである。好ましい実施例は以下に説
明され、この議論を考慮すれば他の実施例は当業者に明
らかであろう。
【００５０】この発明の重要な局面は、集中スイッチマ
トリックス１３０からプログラム可能な論理ブロック１
０１の各々への固定数の入力ラインである。以下により
完全に説明するように、入力／出力能力が増加してもこ
の特徴によってＰＬＤ１００の速度性能が維持され、こ
の特徴によって設計者は設計をこの発明のアーキテクチ
ュアを有する他の装置に移行することがよりいっそうで
きるようになる。
トリックス１３０からプログラム可能な論理ブロック１
０１の各々への固定数の入力ラインである。以下により
完全に説明するように、入力／出力能力が増加してもこ
の特徴によってＰＬＤ１００の速度性能が維持され、こ
の特徴によって設計者は設計をこの発明のアーキテクチ
ュアを有する他の装置に移行することがよりいっそうで
きるようになる。
【００５１】この発明のある実施例において、プログラ
ム可能な論理装置１００は完全に対称である。ＰＬＤ１
００のプログラム可能な論理ブロック１０１−Ａないし
１０１−Ｈの各々は同一のものである。この対称性によ
って、シリコンチップ設計者によるシリコンダイの開発
とシステム設計者によるこの発明のＰＬＤを使用するシ
ステムの設計とが簡略化される。さらに、この固有の対
称性がなければ、ＰＬＤ１００のためのソフトウェアツ
ールの開発はより困難となる。
ム可能な論理装置１００は完全に対称である。ＰＬＤ１
００のプログラム可能な論理ブロック１０１−Ａないし
１０１−Ｈの各々は同一のものである。この対称性によ
って、シリコンチップ設計者によるシリコンダイの開発
とシステム設計者によるこの発明のＰＬＤを使用するシ
ステムの設計とが簡略化される。さらに、この固有の対
称性がなければ、ＰＬＤ１００のためのソフトウェアツ
ールの開発はより困難となる。
【００５２】ＰＬＤ１００は、この発明のＰＬＤの一般
的なアーキテクチュアを例示的に示すだけのものであっ
て、この発明を示される実施例に制限するものではな
い。図１に示されるように、多数のプログラム可能な論
理ブロックはこの発明の集中スイッチマトリックスと入
力スイッチマトリックスと出力スイッチマトリックスと
を使用して相互接続され得る。
的なアーキテクチュアを例示的に示すだけのものであっ
て、この発明を示される実施例に制限するものではな
い。図１に示されるように、多数のプログラム可能な論
理ブロックはこの発明の集中スイッチマトリックスと入
力スイッチマトリックスと出力スイッチマトリックスと
を使用して相互接続され得る。
【００５３】したがって、ＰＬＤのファミリーは、１
０，０００強のゲートまでのゲート密度を含む論理能力
の程度を変えて、この発明のアーキテクチュアで作り出
されることができる。ＰＬＤのファミリーのＰＬＤは、
（ｉ）９６ないし２５６個のマクロセル、（ｉｉ）１４
４ないし３８４個の個々にプログラム可能に構成可能な
レジスタ／ラッチ（「レジスタ／ラッチ」は、プログラ
ム可能な素子がレジスタとラッチとのうちの１つとして
構成可能であることを意味する）、および（ｉｉｉ）５
４４ないし１４００強の積項を含む。ＰＬＤのファミリ
ーのＰＬＤはＰＬＣＣ、および４８ないし１２８個の入
力／出力ピンを含む６８ないし１９６強のピンを有する
微細ピッチのＰＱＦＰのパッケージに実装される。
０，０００強のゲートまでのゲート密度を含む論理能力
の程度を変えて、この発明のアーキテクチュアで作り出
されることができる。ＰＬＤのファミリーのＰＬＤは、
（ｉ）９６ないし２５６個のマクロセル、（ｉｉ）１４
４ないし３８４個の個々にプログラム可能に構成可能な
レジスタ／ラッチ（「レジスタ／ラッチ」は、プログラ
ム可能な素子がレジスタとラッチとのうちの１つとして
構成可能であることを意味する）、および（ｉｉｉ）５
４４ないし１４００強の積項を含む。ＰＬＤのファミリ
ーのＰＬＤはＰＬＣＣ、および４８ないし１２８個の入
力／出力ピンを含む６８ないし１９６強のピンを有する
微細ピッチのＰＱＦＰのパッケージに実装される。
【００５４】この発明のＰＬＤのアーキテクチュアは、
より高いゲート密度での論理能力の強化を達成する一方
で先行技術の高密度ＰＬＤに関して高速性能を維持す
る。この発明のＰＬＤのファミリーのＰＬＤの各々は、
ＰＬＤのピン間の実際に速く予測可能で経路に無関係の
固定した確定信号伝搬時間遅延を有する。特定的には、
ピン間の信号伝搬時間遅延は約１５ないし２０ナノ秒で
あり、好ましくは最も高密度のＰＬＤに対してでも約１
５ナノ秒である。これらの速く予測可能な固定したタイ
ミングの特徴を有するので、この発明のＰＬＤのファミ
リーは、比較可能なゲート密度を有する先行技術のフィ
ールドプログラマブルゲートアレイよりも２ないし４倍
速い。
より高いゲート密度での論理能力の強化を達成する一方
で先行技術の高密度ＰＬＤに関して高速性能を維持す
る。この発明のＰＬＤのファミリーのＰＬＤの各々は、
ＰＬＤのピン間の実際に速く予測可能で経路に無関係の
固定した確定信号伝搬時間遅延を有する。特定的には、
ピン間の信号伝搬時間遅延は約１５ないし２０ナノ秒で
あり、好ましくは最も高密度のＰＬＤに対してでも約１
５ナノ秒である。これらの速く予測可能な固定したタイ
ミングの特徴を有するので、この発明のＰＬＤのファミ
リーは、比較可能なゲート密度を有する先行技術のフィ
ールドプログラマブルゲートアレイよりも２ないし４倍
速い。
【００５５】ＰＬＤのファミリーのＰＬＤは、０．６５
ミクロンの２層金属ＣＭＯＳの電気的に消去可能な技術
を使用して実現される。各々のＰＬＤは１００％テスト
可能である。好ましくは８４個よりも多いピンを備える
ＰＱＦＰパッケージのＰＬＤに関しては、ＰＬＤは５ボ
ルトで回路内でプログラム可能でありＩＥＥＥ１１４
９．１ＪＴＡＧとの組込互換性を備える。１組の専用ピ
ンは回路内プログラミングとＪＴＡＧ互換性との両方の
ために使用される。
ミクロンの２層金属ＣＭＯＳの電気的に消去可能な技術
を使用して実現される。各々のＰＬＤは１００％テスト
可能である。好ましくは８４個よりも多いピンを備える
ＰＱＦＰパッケージのＰＬＤに関しては、ＰＬＤは５ボ
ルトで回路内でプログラム可能でありＩＥＥＥ１１４
９．１ＪＴＡＧとの組込互換性を備える。１組の専用ピ
ンは回路内プログラミングとＪＴＡＧ互換性との両方の
ために使用される。
【００５６】この発明のＰＬＤのための基本的な構成ブ
ロックは、図２により詳細に示されている。図２では、
ＰＬＤ１００（図１）の英数字「Ａ」を含む構成要素の
ブロックが示されている。しかしながら、ＰＬＤ１００
の対称性とＰＬＤ１００の構成要素の各々のブロックが
同一であるという事実とを考慮して、図２に示される構
成は、参照番号に同じ英数字を付したＰＬＤ１００の構
成要素の各々のブロックとともにＰＬＤのファミリーの
中の各々のＰＬＤの各々のブロックを表わしている。
ロックは、図２により詳細に示されている。図２では、
ＰＬＤ１００（図１）の英数字「Ａ」を含む構成要素の
ブロックが示されている。しかしながら、ＰＬＤ１００
の対称性とＰＬＤ１００の構成要素の各々のブロックが
同一であるという事実とを考慮して、図２に示される構
成は、参照番号に同じ英数字を付したＰＬＤ１００の構
成要素の各々のブロックとともにＰＬＤのファミリーの
中の各々のＰＬＤの各々のブロックを表わしている。
【００５７】プログラム可能な論理ブロック２０１−Ａ
は、プログラム可能な論理アレイ２１０−Ａ、プログラ
ム可能な論理アロケータ２１５−Ａおよび複数のプログ
ラム可能な論理マクロセルＢＣ０ないしＢＣ１５を含
む。Ｉ／Ｏセル２０３−Ａは複数のＩ／ＯセルＩＯＣ０
ないしＩＯＣ７を含み、入力マクロセル２０６−Ａは複
数の入力マクロセルＩＮＣ０ないしＩＮＣ７（図示せ
ず）を含む。Ｉ／Ｏピン２０５−ＡはＩ／ＯピンＩＯ０
ないしＩＯ７を含む。
は、プログラム可能な論理アレイ２１０−Ａ、プログラ
ム可能な論理アロケータ２１５−Ａおよび複数のプログ
ラム可能な論理マクロセルＢＣ０ないしＢＣ１５を含
む。Ｉ／Ｏセル２０３−Ａは複数のＩ／ＯセルＩＯＣ０
ないしＩＯＣ７を含み、入力マクロセル２０６−Ａは複
数の入力マクロセルＩＮＣ０ないしＩＮＣ７（図示せ
ず）を含む。Ｉ／Ｏピン２０５−ＡはＩ／ＯピンＩＯ０
ないしＩＯ７を含む。
【００５８】プログラム可能な論理ブロック２０１−Ａ
は、集中スイッチマトリックス２３０から複数の入力信
号、たとえばこの実施例では３３個までの入力信号を受
ける。以下により完全に説明するように、入力信号は、
（ｉ）他のプログラム可能な論理ブロックからの信号、
（ｉｉ）Ｉ／Ｏピン２０５−Ａからの信号、（ｉｉｉ）
論理マクロセルＢＣ０ないしＢＣ１５からのフィードバ
ック信号または（ｉｖ）専用入力ピン２５０からの直接
の入力信号から選択され得る。したがって、プログラム
可能な論理ブロック２０１−Ａは４つの異なる入力信号
源を有し、４つの源の各々は複数の信号を与える。集中
スイッチマトリックス２３０、およびプログラム可能な
論理ブロック２０１−Ａに利用可能な各々の信号源から
の特定の信号の構成は以下により完全に説明される。
は、集中スイッチマトリックス２３０から複数の入力信
号、たとえばこの実施例では３３個までの入力信号を受
ける。以下により完全に説明するように、入力信号は、
（ｉ）他のプログラム可能な論理ブロックからの信号、
（ｉｉ）Ｉ／Ｏピン２０５−Ａからの信号、（ｉｉｉ）
論理マクロセルＢＣ０ないしＢＣ１５からのフィードバ
ック信号または（ｉｖ）専用入力ピン２５０からの直接
の入力信号から選択され得る。したがって、プログラム
可能な論理ブロック２０１−Ａは４つの異なる入力信号
源を有し、４つの源の各々は複数の信号を与える。集中
スイッチマトリックス２３０、およびプログラム可能な
論理ブロック２０１−Ａに利用可能な各々の信号源から
の特定の信号の構成は以下により完全に説明される。
【００５９】ある実施例において、プログラム可能な論
理アレイ２１０−Ａは、プログラム可能なＡＮＤ固定Ｏ
Ｒ論理アレイ（ＡＮＤ／ＯＲアレイ）すなわちＰＡＬ構
造である。ここではＰＡＬ構造２１０−ＡはＡＮＤ／Ｏ
Ｒアレイとして説明しているが、ＡＮＤ／ＯＲアレイ
は、ある実施例においては、機能上はここに説明するＡ
ＮＤ／ＯＲアレイと等しいＮＡＮＤ．ＮＡＮＤアレイを
備えるＮＯＲ．ＮＯＲ論理として実現される。したがっ
て、ＡＮＤ／ＯＲアレイ論理の使用は例示的に示すため
だけのものであって、この発明の範囲を制限するもので
はない。
理アレイ２１０−Ａは、プログラム可能なＡＮＤ固定Ｏ
Ｒ論理アレイ（ＡＮＤ／ＯＲアレイ）すなわちＰＡＬ構
造である。ここではＰＡＬ構造２１０−ＡはＡＮＤ／Ｏ
Ｒアレイとして説明しているが、ＡＮＤ／ＯＲアレイ
は、ある実施例においては、機能上はここに説明するＡ
ＮＤ／ＯＲアレイと等しいＮＡＮＤ．ＮＡＮＤアレイを
備えるＮＯＲ．ＮＯＲ論理として実現される。したがっ
て、ＡＮＤ／ＯＲアレイ論理の使用は例示的に示すため
だけのものであって、この発明の範囲を制限するもので
はない。
【００６０】集中スイッチマトリックス２３０からのプ
ログラム可能な論理ブロックの入力ライン２１１−Ａ
は、入力信号をＰＡＬ構造２１０−Ａのプログラム可能
なＡＮＤアレイに与える。より重要なことには、ＰＡＬ
構造２１０−Ａは、好ましくはそのすべての入力信号を
集中スイッチマトリックス２３０からのみ受ける。結果
的に、Ｉ／Ｏピン、フィードバックラインまたは専用入
力ラインの数が変化しても、ＰＡＬ構造２１０−Ａは影
響を受けない。固定数の入力ラインで固定したＰＡＬ構
造を維持することは、ＰＬＤの密度が増加するときにＰ
ＬＤの速度性能を維持する助けとなる。
ログラム可能な論理ブロックの入力ライン２１１−Ａ
は、入力信号をＰＡＬ構造２１０−Ａのプログラム可能
なＡＮＤアレイに与える。より重要なことには、ＰＡＬ
構造２１０−Ａは、好ましくはそのすべての入力信号を
集中スイッチマトリックス２３０からのみ受ける。結果
的に、Ｉ／Ｏピン、フィードバックラインまたは専用入
力ラインの数が変化しても、ＰＡＬ構造２１０−Ａは影
響を受けない。固定数の入力ラインで固定したＰＡＬ構
造を維持することは、ＰＬＤの密度が増加するときにＰ
ＬＤの速度性能を維持する助けとなる。
【００６１】ある実施例において、各々の入力信号およ
びその補数はプログラム可能なＡＮＤアレイに与えら
れ、そのためプログラム可能なＡＮＤアレイは６６本の
入力ラインを有する。ＰＡＬ構造２１０−Ａのプログラ
ム可能なＡＮＤアレイはこの実施例では合計９０個の積
項を有する。制御機能と論理機能との間の積項の配分
は、ＰＬＤの実施例によって変わる。
びその補数はプログラム可能なＡＮＤアレイに与えら
れ、そのためプログラム可能なＡＮＤアレイは６６本の
入力ラインを有する。ＰＡＬ構造２１０−Ａのプログラ
ム可能なＡＮＤアレイはこの実施例では合計９０個の積
項を有する。制御機能と論理機能との間の積項の配分
は、ＰＬＤの実施例によって変わる。
【００６２】あるＰＬＤでは、８０個の積項が論理機能
に利用可能であり、１０個の積項が専用制御積項であ
る。８０個の論理積項は５つの積項のクラスタに分けら
れ、その積項のうちの４つはクラスタに固定して利用可
能であり、１つの積項はクラスタにプログラム可能に利
用可能である。この実施例において、以下により完全に
説明するように、プログラム可能に利用可能な積項はマ
クロセル信号極性制御または論理制御に使用され得る。
５つの積項の各々のクラスタは、ＰＡＬ構造２１０−Ａ
の固定ＯＲゲートアレイの１つのＯＲゲートを駆動す
る。ＯＲゲートからの積項の和は、この実施例では論理
アロケータ２１５−Ａの１６本の入力ライン２１２−Ａ
の１つの入力ラインを駆動する。
に利用可能であり、１０個の積項が専用制御積項であ
る。８０個の論理積項は５つの積項のクラスタに分けら
れ、その積項のうちの４つはクラスタに固定して利用可
能であり、１つの積項はクラスタにプログラム可能に利
用可能である。この実施例において、以下により完全に
説明するように、プログラム可能に利用可能な積項はマ
クロセル信号極性制御または論理制御に使用され得る。
５つの積項の各々のクラスタは、ＰＡＬ構造２１０−Ａ
の固定ＯＲゲートアレイの１つのＯＲゲートを駆動す
る。ＯＲゲートからの積項の和は、この実施例では論理
アロケータ２１５−Ａの１６本の入力ライン２１２−Ａ
の１つの入力ラインを駆動する。
【００６３】多数の制御積項は第１の複数の出力イネー
ブル制御積項および第２の複数の非同期制御積項を含
む。ある実施例において、以下により完全に説明するよ
うに、非同期リセットおよび非同期プリセットのための
この複数の積項は、論理マクロセルＢＣ０ないしＢＣ１
５に与えられる。非同期リセットおよびプリセット積項
は、それらが接続される論理マクロセルのプログラム可
能な記憶素子を初期化するために使用される。
ブル制御積項および第２の複数の非同期制御積項を含
む。ある実施例において、以下により完全に説明するよ
うに、非同期リセットおよび非同期プリセットのための
この複数の積項は、論理マクロセルＢＣ０ないしＢＣ１
５に与えられる。非同期リセットおよびプリセット積項
は、それらが接続される論理マクロセルのプログラム可
能な記憶素子を初期化するために使用される。
【００６４】別のＰＬＤでは、８０個の積項は論理機能
のために利用可能であり、１０個の積項は専用制御積項
である。この実施例において、以下により完全に説明す
るように、８０個の積項の配分は、論理が同期的である
かまたは非同期的であるかに依存する。８０個の論理積
項は５つの積項の１６個のクラスタに分けられ、各々の
クラスタの積項のうちの２つはクラスタに固定して利用
可能であり、各々のクラスタの３つの積項はクラスタに
プログラム可能に利用可能である。３つのプログラム可
能に利用可能な積項のうちの１つはマクロセル信号極性
制御または論理制御に使用され得る。他の２つのプログ
ラム可能に利用可能な積項は、マクロセルに対する個々
の非同期リセット／プリセットおよびマクロセルに対す
る個々のクロックまたは論理に使用され得る。各々の積
項のクラスタはＰＡＬ構造２１０−Ａの固定ＯＲゲート
アレイの１つのＯＲゲートを駆動する。ＯＲゲートから
の積項の和は、この実施例では論理アロケータ２１５−
Ａの１６本の入力ライン２１２−Ａの１つの入力ライン
を駆動する。
のために利用可能であり、１０個の積項は専用制御積項
である。この実施例において、以下により完全に説明す
るように、８０個の積項の配分は、論理が同期的である
かまたは非同期的であるかに依存する。８０個の論理積
項は５つの積項の１６個のクラスタに分けられ、各々の
クラスタの積項のうちの２つはクラスタに固定して利用
可能であり、各々のクラスタの３つの積項はクラスタに
プログラム可能に利用可能である。３つのプログラム可
能に利用可能な積項のうちの１つはマクロセル信号極性
制御または論理制御に使用され得る。他の２つのプログ
ラム可能に利用可能な積項は、マクロセルに対する個々
の非同期リセット／プリセットおよびマクロセルに対す
る個々のクロックまたは論理に使用され得る。各々の積
項のクラスタはＰＡＬ構造２１０−Ａの固定ＯＲゲート
アレイの１つのＯＲゲートを駆動する。ＯＲゲートから
の積項の和は、この実施例では論理アロケータ２１５−
Ａの１６本の入力ライン２１２−Ａの１つの入力ライン
を駆動する。
【００６５】多数の制御積項は、第１の複数の出力イネ
ーブル制御積項および第２の複数の非同期制御積項を含
む。この実施例において、プログラム可能に利用可能な
個々の非同期制御積項に関する非同期制御積項の構成
は、以下により完全に説明される。
ーブル制御積項および第２の複数の非同期制御積項を含
む。この実施例において、プログラム可能に利用可能な
個々の非同期制御積項に関する非同期制御積項の構成
は、以下により完全に説明される。
【００６６】この発明の各々の実施例において、制御積
項の多数の出力イネーブル積項はＩ／Ｏマクロセル２０
３−Ａに接続される。出力イネーブル制御積項の構成お
よび使用法は以下により完全に説明される。
項の多数の出力イネーブル積項はＩ／Ｏマクロセル２０
３−Ａに接続される。出力イネーブル制御積項の構成お
よび使用法は以下により完全に説明される。
【００６７】論理アロケータ２１５−Ａはプログラム可
能であり、そのためＰＡＬ構造２１０−Ａからの積項
は、この発明のＰＬＤのユーザによる要求に応じて論理
マクロセルＢＣ０ないしＢＣ１５に分配される。以下に
より完全に説明するように、この発明の論理アロケータ
２１５−Ａは多数のルータ素子を含み、各々のルータ素
子はＰＡＬ構造２１０−Ａからの選択された数の積項の
和の合計をプログラム可能に選択された論理マクロセル
に振り分ける。ある実施例において、ルータ素子からの
マクロセルに利用可能な積項の数は０から２０の範囲で
ある。典型的には、利用可能な積項の数は各々の論理マ
クロセルに対して同じではない。
能であり、そのためＰＡＬ構造２１０−Ａからの積項
は、この発明のＰＬＤのユーザによる要求に応じて論理
マクロセルＢＣ０ないしＢＣ１５に分配される。以下に
より完全に説明するように、この発明の論理アロケータ
２１５−Ａは多数のルータ素子を含み、各々のルータ素
子はＰＡＬ構造２１０−Ａからの選択された数の積項の
和の合計をプログラム可能に選択された論理マクロセル
に振り分ける。ある実施例において、ルータ素子からの
マクロセルに利用可能な積項の数は０から２０の範囲で
ある。典型的には、利用可能な積項の数は各々の論理マ
クロセルに対して同じではない。
【００６８】ルータ素子ごとの積項の数は、非常に多く
の方法で選択され得る。この実施例では、選択された積
項の数は好ましくは４または５個であり、各々の論理マ
クロセルに対して論理アロケータ２３０に１つのルータ
素子がある。しかしながら、どのルータ素子も論理マク
ロセルに永久的には接続されない。論理アロケータ２１
５−ＡはＰＡＬ構造２１０−Ａと論理マクロセルＢＣ０
ないしＢＣ１５とをプログラム可能に結合しかつ切り離
す。
の方法で選択され得る。この実施例では、選択された積
項の数は好ましくは４または５個であり、各々の論理マ
クロセルに対して論理アロケータ２３０に１つのルータ
素子がある。しかしながら、どのルータ素子も論理マク
ロセルに永久的には接続されない。論理アロケータ２１
５−ＡはＰＡＬ構造２１０−Ａと論理マクロセルＢＣ０
ないしＢＣ１５とをプログラム可能に結合しかつ切り離
す。
【００６９】以下により完全に説明するように、論理マ
クロセルＢＣ０ないしＢＣ１５は論理アロケータ２１５
−Ａからの信号を形成する。各々の論理マクロセルは出
力信号を出力スイッチマトリックスバンク２４０−Ａに
与え、かつフィードバック信号を入力スイッチマトリッ
クスバンク２２０−Ａに与える。したがって、この実施
例では、各々の論理マクロセルがフィードバック論理機
能に利用可能でありかつ各々の論理マクロセルが出力ス
イッチマトリックスバンク２４０−Ａを介してＩ／Ｏピ
ンに接続されることができるため、論理マクロセルＢＣ
０ないしＢＣ１５は事実上同時に埋込および出力論理マ
クロセルである。各々の論理マクロセルは、出力スイッ
チマトリックスバンク２４０−Ａの入力ラインを駆動す
る。
クロセルＢＣ０ないしＢＣ１５は論理アロケータ２１５
−Ａからの信号を形成する。各々の論理マクロセルは出
力信号を出力スイッチマトリックスバンク２４０−Ａに
与え、かつフィードバック信号を入力スイッチマトリッ
クスバンク２２０−Ａに与える。したがって、この実施
例では、各々の論理マクロセルがフィードバック論理機
能に利用可能でありかつ各々の論理マクロセルが出力ス
イッチマトリックスバンク２４０−Ａを介してＩ／Ｏピ
ンに接続されることができるため、論理マクロセルＢＣ
０ないしＢＣ１５は事実上同時に埋込および出力論理マ
クロセルである。各々の論理マクロセルは、出力スイッ
チマトリックスバンク２４０−Ａの入力ラインを駆動す
る。
【００７０】この発明の原理に従って、論理マクロセル
ＢＣ０ないしＢＣ１５は入力スイッチマトリックスバン
ク２２０−Ａによって集中スイッチマトリックス２３０
から切り離され、かつ論理アロケータ２１５によってＰ
ＡＬ構造２１０から切り離される。ＰＬＤの論理マクロ
セルの総数が増加しても、プログラム可能な論理ブロッ
ク構造および集中スイッチマトリックス２３０はそれに
比例しては影響を受けない。したがって、先行技術の装
置とは違ってこの発明のＰＬＤ構造２１０−Ａは、プロ
グラム可能な論理マクロセルの密度が増加しても速度性
能を低下しない。
ＢＣ０ないしＢＣ１５は入力スイッチマトリックスバン
ク２２０−Ａによって集中スイッチマトリックス２３０
から切り離され、かつ論理アロケータ２１５によってＰ
ＡＬ構造２１０から切り離される。ＰＬＤの論理マクロ
セルの総数が増加しても、プログラム可能な論理ブロッ
ク構造および集中スイッチマトリックス２３０はそれに
比例しては影響を受けない。したがって、先行技術の装
置とは違ってこの発明のＰＬＤ構造２１０−Ａは、プロ
グラム可能な論理マクロセルの密度が増加しても速度性
能を低下しない。
【００７１】実際に、プログラム可能な論理マクロセル
の密度が増加すると、出力スイッチマトリックスバンク
２４０−Ａ、入力スイッチマトリックスバンク２２０−
Ａおよび集中スイッチマトリックス２３０が固定した既
知の遅延を与えるためピン間の信号伝搬遅延時間はほぼ
一定に留まり、かつＰＡＬ構造への入力ラインの数は維
持される。したがって、ＰＬＤのピン間の時間遅延は相
対的に一定に留まる。したがって、この発明の１つのＰ
ＬＤで実現される設計は、より多くの論理マクロセル能
力を有するより高密度のＰＬＤで潜在的に比例縮小可能
である。
の密度が増加すると、出力スイッチマトリックスバンク
２４０−Ａ、入力スイッチマトリックスバンク２２０−
Ａおよび集中スイッチマトリックス２３０が固定した既
知の遅延を与えるためピン間の信号伝搬遅延時間はほぼ
一定に留まり、かつＰＡＬ構造への入力ラインの数は維
持される。したがって、ＰＬＤのピン間の時間遅延は相
対的に一定に留まる。したがって、この発明の１つのＰ
ＬＤで実現される設計は、より多くの論理マクロセル能
力を有するより高密度のＰＬＤで潜在的に比例縮小可能
である。
【００７２】プログラム可能な論理マクロセルＢＣ０な
いしＢＣ１５の出力ラインＡ０ないしＡ１５はそれぞ
れ、出力スイッチマトリックスバンク２４０−Ａおよび
入力スイッチマトリックスバンク２２０−Ａを駆動す
る。出力スイッチマトリックスバンク２４０−Ａは、論
理マクロセルＢＣ０ないしＢＣ１５をＩ／Ｏピン２０５
−Ａから効果的に切り離す。さらに、出力スイッチマト
リックスバンク２４０−Ａは特定のプログラム可能な論
理マクロセルからの出力信号を特定のＩ／Ｏピンにプロ
グラム可能に振り分ける。この能力によって、付加的な
積項を加えずにプログラム可能な論理ブロック２０１−
Ａの対称性が高められる。
いしＢＣ１５の出力ラインＡ０ないしＡ１５はそれぞ
れ、出力スイッチマトリックスバンク２４０−Ａおよび
入力スイッチマトリックスバンク２２０−Ａを駆動す
る。出力スイッチマトリックスバンク２４０−Ａは、論
理マクロセルＢＣ０ないしＢＣ１５をＩ／Ｏピン２０５
−Ａから効果的に切り離す。さらに、出力スイッチマト
リックスバンク２４０−Ａは特定のプログラム可能な論
理マクロセルからの出力信号を特定のＩ／Ｏピンにプロ
グラム可能に振り分ける。この能力によって、付加的な
積項を加えずにプログラム可能な論理ブロック２０１−
Ａの対称性が高められる。
【００７３】特定的には、論理アロケータ２１５−Ａは
完全なラップアラウンドをサポートしない。完全なラッ
プアラウンドをサポートしない論理アロケータを備える
先行技術のＰＬＤでは、いくつかの論理マクロセルは他
の論理マクロセルよりも少ない数の積項にアクセスを有
した。たとえば１９９１年５月１４日発行の「マルチア
レイの高性能のプログラム可能な論理装置のファミリー
（Multiple Array High Performance Programmable Log
ic Device Family) 」と題されたオム・ピィ・アグラワ
ル (Om P. Agrawal)他による米国特許番号第５，０１
５，８８４号を参照されたい。これはそのままを引用に
よりここに援用しており、より詳細な議論は以下に示
す。これらの先行技術のＰＬＤでは、これは幾つかのＩ
／Ｏピンは他のＩ／Ｏピンに対する固定した範囲の論理
能力とは異なる固定した範囲の論理能力を有することを
意味した。
完全なラップアラウンドをサポートしない。完全なラッ
プアラウンドをサポートしない論理アロケータを備える
先行技術のＰＬＤでは、いくつかの論理マクロセルは他
の論理マクロセルよりも少ない数の積項にアクセスを有
した。たとえば１９９１年５月１４日発行の「マルチア
レイの高性能のプログラム可能な論理装置のファミリー
（Multiple Array High Performance Programmable Log
ic Device Family) 」と題されたオム・ピィ・アグラワ
ル (Om P. Agrawal)他による米国特許番号第５，０１
５，８８４号を参照されたい。これはそのままを引用に
よりここに援用しており、より詳細な議論は以下に示
す。これらの先行技術のＰＬＤでは、これは幾つかのＩ
／Ｏピンは他のＩ／Ｏピンに対する固定した範囲の論理
能力とは異なる固定した範囲の論理能力を有することを
意味した。
【００７４】しかしながら、この発明のＰＬＤでは、出
力スイッチマトリックスバンク２４０−Ａはプログラム
可能な論理マクロセルＢＣ０ないしＢＣ１５からの信号
をＩ／Ｏピン２０５−Ａに振り分け、そのため１つのグ
ループのＩ／Ｏピン２０５−Ａは、より低い論理能力を
有する論理マクロセルとＩ／Ｏピンとの関係にかかわら
ず同じ論理能力を有するように構成され得る。したがっ
て、どのＩ／Ｏピンも固定した論理能力を有さないた
め、ユーザの用途に対してＰＬＤは先行技術のＰＬＤよ
りもよい対称性を有するようである。
力スイッチマトリックスバンク２４０−Ａはプログラム
可能な論理マクロセルＢＣ０ないしＢＣ１５からの信号
をＩ／Ｏピン２０５−Ａに振り分け、そのため１つのグ
ループのＩ／Ｏピン２０５−Ａは、より低い論理能力を
有する論理マクロセルとＩ／Ｏピンとの関係にかかわら
ず同じ論理能力を有するように構成され得る。したがっ
て、どのＩ／Ｏピンも固定した論理能力を有さないた
め、ユーザの用途に対してＰＬＤは先行技術のＰＬＤよ
りもよい対称性を有するようである。
【００７５】ある実施例において、出力スイッチマトリ
ックスバンク２４０−Ａは複数のプログラム可能なマル
チプレクサたとえば図２に示されるプログラム可能な
８：１マルチプレクサを含み、各々のプログラム可能な
マルチプレクサは出力スイッチマトリックスバンク２４
０−Ａのサブバンクである。したがって、この実施例で
は、８つのプログラム可能な論理マクロセルのうちのい
ずれの１つの出力信号もＩ／Ｏセルにプログラム可能に
接続され得る。結果的に、出力スイッチマトリックス２
４０−Ａは各々のプログラム論理ブロックの出力信号と
Ｉ／Ｏピンとをプログラム可能に接続しかつ切り離す。
したがって、この実施例では、出力スイッチマトリック
スバンク２４０−Ａは論理マクロセルＢＣ０ないしＢＣ
１５から１６個の入力信号を受け、かつ８つの出力信号
をＩ／ＯピンＩＯ０ないしＩＯ７に与える。この発明の
原理に従って、出力スイッチマトリックスバンク２４０
−Ａは、各々の入力信号に対して出力スイッチマトリッ
クスバンクを介する少なくとも３つの異なる経路、好ま
しくは４つの異なる経路を与える。特定的には、プログ
ラム可能な８：１マルチプレクサに対して、各々の信号
は出力スイッチマトリックスバンク２４０−Ａへの４つ
の入力経路を有する。
ックスバンク２４０−Ａは複数のプログラム可能なマル
チプレクサたとえば図２に示されるプログラム可能な
８：１マルチプレクサを含み、各々のプログラム可能な
マルチプレクサは出力スイッチマトリックスバンク２４
０−Ａのサブバンクである。したがって、この実施例で
は、８つのプログラム可能な論理マクロセルのうちのい
ずれの１つの出力信号もＩ／Ｏセルにプログラム可能に
接続され得る。結果的に、出力スイッチマトリックス２
４０−Ａは各々のプログラム論理ブロックの出力信号と
Ｉ／Ｏピンとをプログラム可能に接続しかつ切り離す。
したがって、この実施例では、出力スイッチマトリック
スバンク２４０−Ａは論理マクロセルＢＣ０ないしＢＣ
１５から１６個の入力信号を受け、かつ８つの出力信号
をＩ／ＯピンＩＯ０ないしＩＯ７に与える。この発明の
原理に従って、出力スイッチマトリックスバンク２４０
−Ａは、各々の入力信号に対して出力スイッチマトリッ
クスバンクを介する少なくとも３つの異なる経路、好ま
しくは４つの異なる経路を与える。特定的には、プログ
ラム可能な８：１マルチプレクサに対して、各々の信号
は出力スイッチマトリックスバンク２４０−Ａへの４つ
の入力経路を有する。
【００７６】Ｉ／Ｏセル２０３−Ａは、出力スイッチマ
トリックスバンク２４０−Ａからの出力信号をＩ／Ｏピ
ン２０５−Ａに選択的に送る。入力マクロセル２０６−
Ａは、ライン２２４−Ａ上に信号を与える前にＩ／Ｏピ
ン２０５−Ａから入力スイッチマトリックスバンク２２
０−Ａへの信号を構成する。この実施例において、各々
の入力マクロセルは、一時記憶された信号およびラッチ
信号のうちの１つを入力スイッチマトリックスバンク２
２０−Ａに与える。Ｉ／Ｏピン２０５−Ａ上の信号も入
力スイッチマトリックスバンク２２０−Ａに直接経路指
定される。
トリックスバンク２４０−Ａからの出力信号をＩ／Ｏピ
ン２０５−Ａに選択的に送る。入力マクロセル２０６−
Ａは、ライン２２４−Ａ上に信号を与える前にＩ／Ｏピ
ン２０５−Ａから入力スイッチマトリックスバンク２２
０−Ａへの信号を構成する。この実施例において、各々
の入力マクロセルは、一時記憶された信号およびラッチ
信号のうちの１つを入力スイッチマトリックスバンク２
２０−Ａに与える。Ｉ／Ｏピン２０５−Ａ上の信号も入
力スイッチマトリックスバンク２２０−Ａに直接経路指
定される。
【００７７】入力スイッチマトリックスバンク２２０−
Ａは、論理マクロセルＢＣ０ないしＢＣ１５からの１６
個の信号、入力マクロセル２０６−Ａからの８つの信号
およびＩ／Ｏピン２０５−Ａからの８つの信号を受け
る。この実施例において、入力スイッチマトリックスバ
ンク２２０−Ａは、３２個の入力信号から２４個の入力
信号を集中スイッチマトリックス２３０に与える。その
ため、この発明の原理に従って入力スイッチマトリック
スバンク２２０−Ａは各々の入力信号に対して入力スイ
ッチマトリックスバンク２２０−Ａを通過する少なくと
も３つの異なる機会を与える。ある実施例において、入
力スイッチマトリックスバンク２２０−Ａは２４個のプ
ログラム可能な４：１マルチプレクサを含む。
（（（（４本の入力ライン／マルチプレクサ）×２４個
のマルチプレクサ）／（３２個の入力信号））＝３本の
入力ライン／入力信号）。したがって、この実施例で
は、各々の入力信号は入力スイッチマトリックスバンク
２２０−Ａを通る３つの機会だけではなく、３つの経路
を有する。
Ａは、論理マクロセルＢＣ０ないしＢＣ１５からの１６
個の信号、入力マクロセル２０６−Ａからの８つの信号
およびＩ／Ｏピン２０５−Ａからの８つの信号を受け
る。この実施例において、入力スイッチマトリックスバ
ンク２２０−Ａは、３２個の入力信号から２４個の入力
信号を集中スイッチマトリックス２３０に与える。その
ため、この発明の原理に従って入力スイッチマトリック
スバンク２２０−Ａは各々の入力信号に対して入力スイ
ッチマトリックスバンク２２０−Ａを通過する少なくと
も３つの異なる機会を与える。ある実施例において、入
力スイッチマトリックスバンク２２０−Ａは２４個のプ
ログラム可能な４：１マルチプレクサを含む。
（（（（４本の入力ライン／マルチプレクサ）×２４個
のマルチプレクサ）／（３２個の入力信号））＝３本の
入力ライン／入力信号）。したがって、この実施例で
は、各々の入力信号は入力スイッチマトリックスバンク
２２０−Ａを通る３つの機会だけではなく、３つの経路
を有する。
【００７８】他の実施例では、以下により完全に説明す
るように、入力スイッチマトリックスバンク２２０−Ａ
は２４個のプログラム可能な２：１マルチプレクサを含
む。この実施例では、各々の入力信号は入力スイッチマ
トリックスバンク２２０−Ａを通過する３つの機会を有
する。
るように、入力スイッチマトリックスバンク２２０−Ａ
は２４個のプログラム可能な２：１マルチプレクサを含
む。この実施例では、各々の入力信号は入力スイッチマ
トリックスバンク２２０−Ａを通過する３つの機会を有
する。
【００７９】入力スイッチマトリックスバンク２２０−
Ａは、すべてのフィードバック信号に集中スイッチマト
リックス２３０−Ａに到達する等しい数の機会を与え
る。したがって、フィードバック信号が集中スイッチマ
トリックス２３０に到達する等しい数の多数の機会を有
するという点で、すべてのフィードバック信号は均一に
処理される。さらに、すべてのフィードバック信号は、
入力スイッチマトリックスバンク２２０−Ａを介して経
路に無関係の同一の固定した時間遅延を有する。入力ス
イッチマトリックスバンク２２０−Ａは、すべてのフィ
ードバック信号に対して集中スイッチマトリックス２３
０に入る等しい数の多数の機会を与えることによってＰ
ＬＤの論理の利用度を増加する。さらに、先行技術の集
中スイッチマトリックスへの固定した接続性では、信号
の中には集中スイッチマトリックスに入る機会が１つし
かないものもあったため、集中スイッチマトリックスを
１つしか備えない先行技術のＰＬＤに対して信号経路指
定能力が向上される。ＰＬＤアーキテクチュアがより高
密度に比例縮小されるに従って、信号経路指定能力は特
に重要となる。
Ａは、すべてのフィードバック信号に集中スイッチマト
リックス２３０−Ａに到達する等しい数の機会を与え
る。したがって、フィードバック信号が集中スイッチマ
トリックス２３０に到達する等しい数の多数の機会を有
するという点で、すべてのフィードバック信号は均一に
処理される。さらに、すべてのフィードバック信号は、
入力スイッチマトリックスバンク２２０−Ａを介して経
路に無関係の同一の固定した時間遅延を有する。入力ス
イッチマトリックスバンク２２０−Ａは、すべてのフィ
ードバック信号に対して集中スイッチマトリックス２３
０に入る等しい数の多数の機会を与えることによってＰ
ＬＤの論理の利用度を増加する。さらに、先行技術の集
中スイッチマトリックスへの固定した接続性では、信号
の中には集中スイッチマトリックスに入る機会が１つし
かないものもあったため、集中スイッチマトリックスを
１つしか備えない先行技術のＰＬＤに対して信号経路指
定能力が向上される。ＰＬＤアーキテクチュアがより高
密度に比例縮小されるに従って、信号経路指定能力は特
に重要となる。
【００８０】論理アロケータ この実施例において、論理アロケータ２１５−Ａは１６
個のルータ素子３１６（図３）を含む。各々のルータ素
子３１６は、１つの入力端子と４つの出力端子を有する
プログラム可能な１対４のデマルチプレクサ３２２を含
む。アーキテクチュア上の構成セル３２３および３２４
は、この入力端子と４つの出力端子のうちの１つだけと
の間の接続を形成するために使用される。ここに説明す
るルータ素子の構成は、その各々が選択されたマクロセ
ルに固定数の積項を振り分ける複数のルータ素子を例示
的に示すだけのものであって、この発明を説明した特定
の構成に制限するものではない。
個のルータ素子３１６（図３）を含む。各々のルータ素
子３１６は、１つの入力端子と４つの出力端子を有する
プログラム可能な１対４のデマルチプレクサ３２２を含
む。アーキテクチュア上の構成セル３２３および３２４
は、この入力端子と４つの出力端子のうちの１つだけと
の間の接続を形成するために使用される。ここに説明す
るルータ素子の構成は、その各々が選択されたマクロセ
ルに固定数の積項を振り分ける複数のルータ素子を例示
的に示すだけのものであって、この発明を説明した特定
の構成に制限するものではない。
【００８１】デマルチプレクサ３２２の入力端子および
入力信号を受ける出力端子から通過する信号は、アーキ
テクチュア上のセル３２３および３２４の構成によって
決定される。したがって、プログラム可能なルータ素子
は、入力選択信号に応答して、選択された信号を自身を
介して出力端子に通過させる。入力選択信号の可能な値
はアーキテクチュア上のセル３２３および３２４によっ
て決定され、ここで、ｎ＝０，１，．．．，１５であ
る。アーキテクチュア上のセル３２３および３２４のあ
る１つの可能な構成に対するデマルチプレクサ３２２の
構成は、表１に与えられる。もちろん、図３では、ｎの
値が使用され括弧の中の数字が負であるとき、デマルチ
プレクサ３２２のその出力端子には接続されない。表１
のアーキテクチュア上のセルの値は例示的に示すだけの
ものであって、この発明を示された特定の値に制限する
ものではない。
入力信号を受ける出力端子から通過する信号は、アーキ
テクチュア上のセル３２３および３２４の構成によって
決定される。したがって、プログラム可能なルータ素子
は、入力選択信号に応答して、選択された信号を自身を
介して出力端子に通過させる。入力選択信号の可能な値
はアーキテクチュア上のセル３２３および３２４によっ
て決定され、ここで、ｎ＝０，１，．．．，１５であ
る。アーキテクチュア上のセル３２３および３２４のあ
る１つの可能な構成に対するデマルチプレクサ３２２の
構成は、表１に与えられる。もちろん、図３では、ｎの
値が使用され括弧の中の数字が負であるとき、デマルチ
プレクサ３２２のその出力端子には接続されない。表１
のアーキテクチュア上のセルの値は例示的に示すだけの
ものであって、この発明を示された特定の値に制限する
ものではない。
【００８２】
【表１】
【００８３】表１では、ゼロは論理ゼロに対応しかつプ
ログラムされた状態に相当し、１は論理１に対応しかつ
プログラムされていないまたは消去状態に相当する。
ログラムされた状態に相当し、１は論理１に対応しかつ
プログラムされていないまたは消去状態に相当する。
【００８４】論理アロケータ２１５−Ａ（図２）の第１
のルータ素子４１６（図４）は、論理マクロセルＢＣ０
（図２）または論理マクロセルＢＣ１に信号を与え得
る。第２のルータ素子５１６（図５）は、論理マクロセ
ルＢＣ０（図２）、論理マクロセルＢＣ１または論理マ
クロセルＢＣ２に信号を与え得る。論理アロケータ２１
５−Ａの第１６のルータ素子６１６（図６）は、論理マ
クロセルＢＣ１３（図２）、論理マクロセルＢＣ１４ま
たは論理マクロセルＢＣ１５に信号を与え得る。この実
施例では、ルータ素子からの出力ラインは論理ゲート、
たとえばＯＲ論理ゲートへの入力ラインであり、かつ論
理ゲートの出力ラインは特定された論理マクロセルへの
入力ライン、たとえばこの実施例ではＸＯＲゲートへの
入力ラインである。典型的なルータ素子および論理ゲー
トの例については図９ないし図１２を参照されたい。
のルータ素子４１６（図４）は、論理マクロセルＢＣ０
（図２）または論理マクロセルＢＣ１に信号を与え得
る。第２のルータ素子５１６（図５）は、論理マクロセ
ルＢＣ０（図２）、論理マクロセルＢＣ１または論理マ
クロセルＢＣ２に信号を与え得る。論理アロケータ２１
５−Ａの第１６のルータ素子６１６（図６）は、論理マ
クロセルＢＣ１３（図２）、論理マクロセルＢＣ１４ま
たは論理マクロセルＢＣ１５に信号を与え得る。この実
施例では、ルータ素子からの出力ラインは論理ゲート、
たとえばＯＲ論理ゲートへの入力ラインであり、かつ論
理ゲートの出力ラインは特定された論理マクロセルへの
入力ライン、たとえばこの実施例ではＸＯＲゲートへの
入力ラインである。典型的なルータ素子および論理ゲー
トの例については図９ないし図１２を参照されたい。
【００８５】論理アロケータ２１５−Ａ（図２）の他の
１３個の各々のルータ素子７１６（図７）は、４つの論
理マクロセルのうちの１つに信号を与え得る。デマルチ
プレクサ７１６からの４つの出力ラインは、マクロセル
ＢＣ（ｎ−２）、ＢＣ（ｎ−１）、ＢＣｎおよびＢＣ
（ｎ＋１）へのラインとして与えられ、ここで、ｎ＝
２，４，．．．，１４である。ここで、ｎは論理アロケ
ータ２１５−Ａ内のルータ素子の列のルータ素子７１６
の位置を表わす。括弧は便宜上だけのものであって、
「ｎ」が選択されると外されるべきである。
１３個の各々のルータ素子７１６（図７）は、４つの論
理マクロセルのうちの１つに信号を与え得る。デマルチ
プレクサ７１６からの４つの出力ラインは、マクロセル
ＢＣ（ｎ−２）、ＢＣ（ｎ−１）、ＢＣｎおよびＢＣ
（ｎ＋１）へのラインとして与えられ、ここで、ｎ＝
２，４，．．．，１４である。ここで、ｎは論理アロケ
ータ２１５−Ａ内のルータ素子の列のルータ素子７１６
の位置を表わす。括弧は便宜上だけのものであって、
「ｎ」が選択されると外されるべきである。
【００８６】したがって、この実施例において論理マク
ロセルＢＣ０およびＢＣ１４は、最大で合計１５個の積
項まで受けることができ、一方論理マクロセルＢＣ１５
は最大で合計１０個の積項まで受けることができる。こ
の実施例において、プログラム可能な論理ブロック２０
１−Ａの端での完全なラップアラウンドはサポートされ
ない。
ロセルＢＣ０およびＢＣ１４は、最大で合計１５個の積
項まで受けることができ、一方論理マクロセルＢＣ１５
は最大で合計１０個の積項まで受けることができる。こ
の実施例において、プログラム可能な論理ブロック２０
１−Ａの端での完全なラップアラウンドはサポートされ
ない。
【００８７】論理アロケータ２１５−Ａの動作は図８に
示される。その各々が数字「５」を含む図の左側のＰＡ
Ｌ構造２１０−ＡのボックスＬ０ないしＬ１５は、積項
群の合計を表わしており、その各々は５つの積項を有す
る。図８の右側にはボックスＢＣ０ないしＢＣ１５があ
り、各々のボックスは論理マクロセルＢＣ０ないしＢＣ
１５（図２）のうちの１つをそれぞれ表わす。ボックス
ＢＣ０ないしＢＣ１５の中の数は、論理アロケータ２１
５−Ａがその論理マクロセルに経路指定できる積項の最
大数である。論理アロケータ２１５−Ａ内の数は、図の
左側の数字を付けた積項を表わす。したがって、図８は
この発明の論理アロケータ２１５−Ａの積項操作能力を
明確に示している。
示される。その各々が数字「５」を含む図の左側のＰＡ
Ｌ構造２１０−ＡのボックスＬ０ないしＬ１５は、積項
群の合計を表わしており、その各々は５つの積項を有す
る。図８の右側にはボックスＢＣ０ないしＢＣ１５があ
り、各々のボックスは論理マクロセルＢＣ０ないしＢＣ
１５（図２）のうちの１つをそれぞれ表わす。ボックス
ＢＣ０ないしＢＣ１５の中の数は、論理アロケータ２１
５−Ａがその論理マクロセルに経路指定できる積項の最
大数である。論理アロケータ２１５−Ａ内の数は、図の
左側の数字を付けた積項を表わす。したがって、図８は
この発明の論理アロケータ２１５−Ａの積項操作能力を
明確に示している。
【００８８】どの積項も論理アロケータ２１５−Ａによ
って特定の論理マクロセルに永久的には割り当てられな
いということに注目することが重要である。したがっ
て、この実施例では、論理マクロセルが利用されないと
きその論理マクロセルに関連する積項は浪費されない。
って特定の論理マクロセルに永久的には割り当てられな
いということに注目することが重要である。したがっ
て、この実施例では、論理マクロセルが利用されないと
きその論理マクロセルに関連する積項は浪費されない。
【００８９】他の実施例では、ＰＡＬ構造２１０は上述
のものに対して付加的な１５個の積項を含む。これらの
付加的な積項によって完全なラップアラウンドエミュレ
ーションが与えられ、そのためこの実施例では、論理ア
ロケータは各々の論理マクロセルに積項を２０個まで与
える。
のものに対して付加的な１５個の積項を含む。これらの
付加的な積項によって完全なラップアラウンドエミュレ
ーションが与えられ、そのためこの実施例では、論理ア
ロケータは各々の論理マクロセルに積項を２０個まで与
える。
【００９０】この発明のＰＬＤアーキテクチュアには、
２つの基本的なタイプのマクロセル（ｉ）論理マクロセ
ル、および（ｉｉ）入力マクロセルがある。しかしなが
ら、論理マクロセルの構成と機能とは、ＰＬＤの特定の
実施例に依存する。上述のように、ある実施例におい
て、プログラム可能な論理アレイは５つの積項のクラス
タを有し、その積項のうちの１つがクラスタにプログラ
ム可能に利用可能であり、他の実施例では、プログラム
可能な論理アレイは５つの積項のクラスタを有しその積
項のうちの３つがクラスタにプログラム可能に利用可能
である。したがって、以下の説明では、プログラム可能
な論理アレイの様々な特徴は論理マクロセルの説明に含
まれ、したがって論理マクロセルは第１および第２の実
施例に分けられる。その両方の実施例において、類似し
た構成要素が論理マクロセルに含まれるが、その構成要
素は異なる方法で構成されることに注目するべきであ
る。
２つの基本的なタイプのマクロセル（ｉ）論理マクロセ
ル、および（ｉｉ）入力マクロセルがある。しかしなが
ら、論理マクロセルの構成と機能とは、ＰＬＤの特定の
実施例に依存する。上述のように、ある実施例におい
て、プログラム可能な論理アレイは５つの積項のクラス
タを有し、その積項のうちの１つがクラスタにプログラ
ム可能に利用可能であり、他の実施例では、プログラム
可能な論理アレイは５つの積項のクラスタを有しその積
項のうちの３つがクラスタにプログラム可能に利用可能
である。したがって、以下の説明では、プログラム可能
な論理アレイの様々な特徴は論理マクロセルの説明に含
まれ、したがって論理マクロセルは第１および第２の実
施例に分けられる。その両方の実施例において、類似し
た構成要素が論理マクロセルに含まれるが、その構成要
素は異なる方法で構成されることに注目するべきであ
る。
【００９１】論理マクロセルの第１の実施例 この実施例では、各々のプログラム可能な論理ブロック
は、５つの積項の１６個のクラスタに分けられる８０個
の論理積項を有する。各々の５つの積項のクラスタにお
いて、１つの積項はクラスタにプログラム可能に利用可
能であり、かつ他の４つの積項はクラスタに固定され
る。図９は、この実施例においてプログラム可能な論理
ブロックを構成するために使用されるプログラム可能な
論理ブロックセル９００Ａの概念的な概略図である。セ
ル９００Ａの各々はプログラム可能な論理アレイの積項
の１６個のクラスタのうちの１つ９１０Ａ、論理アロケ
ータのルータ素子９１５および論理マクロセル９４５Ａ
を含む。それに加えて、セル９００Ａの各々は、プログ
ラム可能な論理ブロックの１６個の論理マクロセルすな
わち複数のプログラム可能な論理マクロセルに共通であ
りかつ非同期プリセットおよびリセットのために使用さ
れる２つの制御積項９９０および９９１へのアクセスを
有し、これは以下により完全に説明される。論理マクロ
セル９４５Ａはプログラム可能な一時記憶、組合せ、ま
たはラッチ能力を有する。もし論理マクロセル９４５Ａ
がレジスタとしてプログラム可能に構成されれば、マク
ロセル記憶素子はエッジトリガＤ型フリップフロップお
よびＴ型フリップフロップのうちの１つとして構成され
る。各々の論理マクロセル９４５Ａは、個々にプログラ
ム可能な出力信号の極性を有する。論理マクロセルの出
力信号「Ａｎ」は、入力スイッチマトリックスバンク２
２０−Ａおよび出力スイッチマトリックスバンク２４０
−Ａに常に利用可能である。
は、５つの積項の１６個のクラスタに分けられる８０個
の論理積項を有する。各々の５つの積項のクラスタにお
いて、１つの積項はクラスタにプログラム可能に利用可
能であり、かつ他の４つの積項はクラスタに固定され
る。図９は、この実施例においてプログラム可能な論理
ブロックを構成するために使用されるプログラム可能な
論理ブロックセル９００Ａの概念的な概略図である。セ
ル９００Ａの各々はプログラム可能な論理アレイの積項
の１６個のクラスタのうちの１つ９１０Ａ、論理アロケ
ータのルータ素子９１５および論理マクロセル９４５Ａ
を含む。それに加えて、セル９００Ａの各々は、プログ
ラム可能な論理ブロックの１６個の論理マクロセルすな
わち複数のプログラム可能な論理マクロセルに共通であ
りかつ非同期プリセットおよびリセットのために使用さ
れる２つの制御積項９９０および９９１へのアクセスを
有し、これは以下により完全に説明される。論理マクロ
セル９４５Ａはプログラム可能な一時記憶、組合せ、ま
たはラッチ能力を有する。もし論理マクロセル９４５Ａ
がレジスタとしてプログラム可能に構成されれば、マク
ロセル記憶素子はエッジトリガＤ型フリップフロップお
よびＴ型フリップフロップのうちの１つとして構成され
る。各々の論理マクロセル９４５Ａは、個々にプログラ
ム可能な出力信号の極性を有する。論理マクロセルの出
力信号「Ａｎ」は、入力スイッチマトリックスバンク２
２０−Ａおよび出力スイッチマトリックスバンク２４０
−Ａに常に利用可能である。
【００９２】図９の実施例に示されるように、積項９３
８は第１のプログラム可能な接続９３６およびプログラ
ム可能な極性素子９３７を駆動する。プログラム可能な
接続９３６は積項９３８とＯＲゲート９１１とをプログ
ラム可能に接続しかつ切り離す。したがって、上述のよ
うに、ＯＲゲート９１１を駆動する積項のクラスタは、
４つの固定積項およびクラスタにプログラム可能に利用
可能である５番目の積項である。
８は第１のプログラム可能な接続９３６およびプログラ
ム可能な極性素子９３７を駆動する。プログラム可能な
接続９３６は積項９３８とＯＲゲート９１１とをプログ
ラム可能に接続しかつ切り離す。したがって、上述のよ
うに、ＯＲゲート９１１を駆動する積項のクラスタは、
４つの固定積項およびクラスタにプログラム可能に利用
可能である５番目の積項である。
【００９３】プログラム可能な接続９３６はさらに積項
９３８とプログラム可能な極性制御素子９３７とをプロ
グラム可能に接続しかつ切り離す。積項９３８がプログ
ラム可能な接続９３６によってプログラム可能な極性制
御素子９３７に振り分けられるとき、アーキテクチュア
上のセルは、素子９３７が積項９３８の論理レベルをラ
イン９３５に通過させるかまたは積項９３８の論理レベ
ルの補数をライン９３５に通過させるように、プログラ
ム可能な極性制御素子９３７を構成するために使用され
る。したがって、プログラム可能な極性制御素子９３７
は、積項９３８を所望の極性すなわちアクティブハイま
たはアクティブローにプログラム可能に構成する。
９３８とプログラム可能な極性制御素子９３７とをプロ
グラム可能に接続しかつ切り離す。積項９３８がプログ
ラム可能な接続９３６によってプログラム可能な極性制
御素子９３７に振り分けられるとき、アーキテクチュア
上のセルは、素子９３７が積項９３８の論理レベルをラ
イン９３５に通過させるかまたは積項９３８の論理レベ
ルの補数をライン９３５に通過させるように、プログラ
ム可能な極性制御素子９３７を構成するために使用され
る。したがって、プログラム可能な極性制御素子９３７
は、積項９３８を所望の極性すなわちアクティブハイま
たはアクティブローにプログラム可能に構成する。
【００９４】積項９３８がＯＲゲート９１１に振り分け
られるとき、極性制御素子９３７は、ライン９３５上の
論理１信号または論理ゼロ信号を排他的ＯＲゲート９３
４に与えるようにアーキテクチュア上のセルによって構
成される。
られるとき、極性制御素子９３７は、ライン９３５上の
論理１信号または論理ゼロ信号を排他的ＯＲゲート９３
４に与えるようにアーキテクチュア上のセルによって構
成される。
【００９５】ライン９３５上の信号は、排他的ＯＲ（Ｘ
ＯＲ）ゲート９３４の第１の入力端子を駆動する。論理
アロケータ９１５のＯＲゲート９３３からの出力ライン
９３２は、ＸＯＲゲート９３４の第２の入力端子に接続
される。さらにＸＯＲゲート９３４は極性制御手段であ
る。もしライン９３５上の信号が第１の論理値を有せ
ば、ＸＯＲゲート９３４の出力信号はアクティブハイで
あり、その反対にもしライン９３５上の信号が第２の論
理値を有せば、ＸＯＲゲート９３４の出力信号はアクテ
ィブローである。
ＯＲ）ゲート９３４の第１の入力端子を駆動する。論理
アロケータ９１５のＯＲゲート９３３からの出力ライン
９３２は、ＸＯＲゲート９３４の第２の入力端子に接続
される。さらにＸＯＲゲート９３４は極性制御手段であ
る。もしライン９３５上の信号が第１の論理値を有せ
ば、ＸＯＲゲート９３４の出力信号はアクティブハイで
あり、その反対にもしライン９３５上の信号が第２の論
理値を有せば、ＸＯＲゲート９３４の出力信号はアクテ
ィブローである。
【００９６】別の実施例では（図示せず）、反転および
非反転入力端子を備える２：１のプログラム可能なマル
チプレクサは、以下に説明するプログラム可能な論理素
子の出力ラインに接続される。プログラム可能なマルチ
プレクサは論理マクロセルの出力信号の極性を決定す
る。ＸＯＲゲートまたはプログラム可能なマルチプレク
サを極性制御手段として選択する際のトレードオフは、
マルチプレクサとアーキテクチュア上のセルとに必要な
シリコンおよびマルチプレクサの固有の時間遅延か、付
加的な積項とＸＯＲゲートとに必要な付加的なシリコン
およびより大きい積項アレイに関する付加的な時間遅延
かである。重要な局面は、論理マクロセル９４５が論理
信号の極性を制御するための手段を含むことである。
非反転入力端子を備える２：１のプログラム可能なマル
チプレクサは、以下に説明するプログラム可能な論理素
子の出力ラインに接続される。プログラム可能なマルチ
プレクサは論理マクロセルの出力信号の極性を決定す
る。ＸＯＲゲートまたはプログラム可能なマルチプレク
サを極性制御手段として選択する際のトレードオフは、
マルチプレクサとアーキテクチュア上のセルとに必要な
シリコンおよびマルチプレクサの固有の時間遅延か、付
加的な積項とＸＯＲゲートとに必要な付加的なシリコン
およびより大きい積項アレイに関する付加的な時間遅延
かである。重要な局面は、論理マクロセル９４５が論理
信号の極性を制御するための手段を含むことである。
【００９７】ＸＯＲゲート９３４の出力信号は、プログ
ラム可能な論理素子９４６の入力端子Ｄ／Ｔ／Ｌ／Ｃを
駆動する。プログラム可能な論理素子９４６の出力端子
Ｑは、入力スイッチマトリックスバンク２２０−Ａ（図
２）および出力スイッチマトリックスバンク２４０−Ａ
に直接接続される。
ラム可能な論理素子９４６の入力端子Ｄ／Ｔ／Ｌ／Ｃを
駆動する。プログラム可能な論理素子９４６の出力端子
Ｑは、入力スイッチマトリックスバンク２２０−Ａ（図
２）および出力スイッチマトリックスバンク２４０−Ａ
に直接接続される。
【００９８】第１の積項ライン９９０は、ＯＲゲート９
３１の第１の入力端子に接続される。ＯＲゲート９３１
の第２の入力端子は、パワーアップリセット信号によっ
て駆動される。ＯＲゲート９３１の出力信号は、プログ
ラム可能な信号コネクタ９４９の第１の入力端子に接続
される。第２の積項ライン９９１は、プログラム可能な
信号コネクタ９４９の第２の入力端子に接続される。非
同期プリセットラインは、プログラム可能な信号コネク
タ９４９の非同期プリセット出力端子をプログラム可能
な論理素子９４６の非同期プリセット端子ＡＰに接続す
る。非同期リセットラインは、プログラム可能な信号コ
ネクタ９４９の非同期リセット出力端子をプログラム可
能な論理素子９４６の非同期リセット端子ＡＲに接続す
る。
３１の第１の入力端子に接続される。ＯＲゲート９３１
の第２の入力端子は、パワーアップリセット信号によっ
て駆動される。ＯＲゲート９３１の出力信号は、プログ
ラム可能な信号コネクタ９４９の第１の入力端子に接続
される。第２の積項ライン９９１は、プログラム可能な
信号コネクタ９４９の第２の入力端子に接続される。非
同期プリセットラインは、プログラム可能な信号コネク
タ９４９の非同期プリセット出力端子をプログラム可能
な論理素子９４６の非同期プリセット端子ＡＰに接続す
る。非同期リセットラインは、プログラム可能な信号コ
ネクタ９４９の非同期リセット出力端子をプログラム可
能な論理素子９４６の非同期リセット端子ＡＲに接続す
る。
【００９９】
【表２】
【０１００】プログラム可能な信号コネクタ９４９によ
る積項９９０および９９１と、非同期プリセット端子Ａ
Ｐおよび非同期リセット端子ＡＲとの結合は、アーキテ
クチュア上のセル９３９によって決定される。表２は、
セル９３９の特定の状態に対するプログラム可能な信号
コネクタ９４９の構成の１つの実施例を示している。
る積項９９０および９９１と、非同期プリセット端子Ａ
Ｐおよび非同期リセット端子ＡＲとの結合は、アーキテ
クチュア上のセル９３９によって決定される。表２は、
セル９３９の特定の状態に対するプログラム可能な信号
コネクタ９４９の構成の１つの実施例を示している。
【０１０１】この実施例において、プログラム可能な論
理ブロック２０１−Ａの論理マクロセルＢＣ０ないしＢ
Ｃ１５（図２）はすべて積項９９０および９９１を共有
する。しかしながら、アーキテクチュア上のセル９３９
によって各々の論理マクロセル９４５Ａが積項９９０お
よび９９１の機能を交換することが可能となる。したが
って、プログラム可能な論理ブロック内で、各々の論理
マクロセル９４５Ａは、ユーザの要求に応じて、積項９
９０および９９１から選択された特定の制御積項によっ
て構成されることができる。この柔軟性によって、ユー
ザは多くの異なる方法で１６個の論理マクロセルＢＣ０
ないしＢＣ１５を構成して論理マクロセルの非同期プリ
セットおよびリセットを利用することができる。
理ブロック２０１−Ａの論理マクロセルＢＣ０ないしＢ
Ｃ１５（図２）はすべて積項９９０および９９１を共有
する。しかしながら、アーキテクチュア上のセル９３９
によって各々の論理マクロセル９４５Ａが積項９９０お
よび９９１の機能を交換することが可能となる。したが
って、プログラム可能な論理ブロック内で、各々の論理
マクロセル９４５Ａは、ユーザの要求に応じて、積項９
９０および９９１から選択された特定の制御積項によっ
て構成されることができる。この柔軟性によって、ユー
ザは多くの異なる方法で１６個の論理マクロセルＢＣ０
ないしＢＣ１５を構成して論理マクロセルの非同期プリ
セットおよびリセットを利用することができる。
【０１０２】アーキテクチュア上のセル９４７および９
４８はプログラム可能な論理素子９４６を構成するため
に使用され、そのためプログラム可能な論理素子９４６
の出力端子Ｑ上の信号は（ｉ）Ｄ型フリップフロップの
出力信号、（ｉｉ）Ｔ型フリップフロップの出力信号、
（ｉｉｉ）ラッチ出力信号および（ｉｖ）組合せ出力信
号のうちの１つである。表３は、アーキテクチュア上の
セル９４７および９４８のプログラミング、ならびにプ
ログラム可能な論理素子９４６の対応する機能の１つの
実施例を示している。表３において、ゼロは論理ゼロに
対応しかつプログラムされた状態に相当し、１は論理１
に対応しかつプログラムされていないまたは消去状態に
相当する。もちろん、当業者に既知のように、この発明
の原理によるこの発明の高性能で高密度なプログラム可
能な論理構造のファミリーの別の実施例を規定するため
に、プログラムされた状態およびプログラムされていな
い状態を別に定義してもよい。
４８はプログラム可能な論理素子９４６を構成するため
に使用され、そのためプログラム可能な論理素子９４６
の出力端子Ｑ上の信号は（ｉ）Ｄ型フリップフロップの
出力信号、（ｉｉ）Ｔ型フリップフロップの出力信号、
（ｉｉｉ）ラッチ出力信号および（ｉｖ）組合せ出力信
号のうちの１つである。表３は、アーキテクチュア上の
セル９４７および９４８のプログラミング、ならびにプ
ログラム可能な論理素子９４６の対応する機能の１つの
実施例を示している。表３において、ゼロは論理ゼロに
対応しかつプログラムされた状態に相当し、１は論理１
に対応しかつプログラムされていないまたは消去状態に
相当する。もちろん、当業者に既知のように、この発明
の原理によるこの発明の高性能で高密度なプログラム可
能な論理構造のファミリーの別の実施例を規定するため
に、プログラムされた状態およびプログラムされていな
い状態を別に定義してもよい。
【０１０３】
【表３】
【０１０４】上述のおよび以下の議論において、説明を
簡略化するためにプログラム可能なアーキテクチュア上
のセルのみを説明する。これらの応用におけるセルは、
この発明に従ったヒューズ、ＥＰＲＯＭセル、ＥＥＰＲ
ＯＭセル、ＲＡＭセル、またはＣＭＯＳアンチヒューズ
技術であってもよい。アーキテクチュア上のセルは、入
力選択信号または出力選択信号をプログラム可能な構成
要素に与えるための手段であり、そのため構成要素はそ
こに所望の信号を通過させるか、またはその代わりにプ
ログラム可能な論理素子９４６に関して上で説明したよ
うな、構成要素のグループのうちの特定の構成要素とし
て機能する。
簡略化するためにプログラム可能なアーキテクチュア上
のセルのみを説明する。これらの応用におけるセルは、
この発明に従ったヒューズ、ＥＰＲＯＭセル、ＥＥＰＲ
ＯＭセル、ＲＡＭセル、またはＣＭＯＳアンチヒューズ
技術であってもよい。アーキテクチュア上のセルは、入
力選択信号または出力選択信号をプログラム可能な構成
要素に与えるための手段であり、そのため構成要素はそ
こに所望の信号を通過させるか、またはその代わりにプ
ログラム可能な論理素子９４６に関して上で説明したよ
うな、構成要素のグループのうちの特定の構成要素とし
て機能する。
【０１０５】この実施例において、プログラム可能な論
理素子９４６がラッチとして構成されるとき、ラッチは
入力端子Ｄ／Ｔ／Ｌ／Ｃ、出力端子Ｑ、ラッチイネーブ
ル端子ＣＬＫ／ＬＥ、非同期プリセット端子ＡＰおよび
非同期リセット端子ＡＲを有する。このラッチはトラン
スペアレントラッチである。ラッチイネーブル端子ＣＬ
Ｋ／ＬＥ上の信号がハイであるとき、ラッチはトランス
ペアレントモードであり、かつ出力端子Ｑ上の信号は入
力端子Ｄ／Ｔ／Ｌ／Ｃ上の信号に応答する。ラッチイネ
ーブルＣＬＫ／ＬＥ端子上の信号がローであるとき、出
力信号は入力端子に設定されたデータを保持するために
ラッチされる。プリセット端子ＡＰおよびリセット端子
ＡＲ上の信号は、いずれかの信号がラッチイネーブル端
子ＣＬＫ／ＬＥ上のロー信号とともにアクティブである
とき、優勢となる。ラッチイネーブルＣＬＫ／ＬＥ、プ
リセットＡＰおよびリセットＡＲ端子上の信号の他の組
合せに関する他の動作モードは、「他の状態」または
「違法状態」と定義される。
理素子９４６がラッチとして構成されるとき、ラッチは
入力端子Ｄ／Ｔ／Ｌ／Ｃ、出力端子Ｑ、ラッチイネーブ
ル端子ＣＬＫ／ＬＥ、非同期プリセット端子ＡＰおよび
非同期リセット端子ＡＲを有する。このラッチはトラン
スペアレントラッチである。ラッチイネーブル端子ＣＬ
Ｋ／ＬＥ上の信号がハイであるとき、ラッチはトランス
ペアレントモードであり、かつ出力端子Ｑ上の信号は入
力端子Ｄ／Ｔ／Ｌ／Ｃ上の信号に応答する。ラッチイネ
ーブルＣＬＫ／ＬＥ端子上の信号がローであるとき、出
力信号は入力端子に設定されたデータを保持するために
ラッチされる。プリセット端子ＡＰおよびリセット端子
ＡＲ上の信号は、いずれかの信号がラッチイネーブル端
子ＣＬＫ／ＬＥ上のロー信号とともにアクティブである
とき、優勢となる。ラッチイネーブルＣＬＫ／ＬＥ、プ
リセットＡＰおよびリセットＡＲ端子上の信号の他の組
合せに関する他の動作モードは、「他の状態」または
「違法状態」と定義される。
【０１０６】
【表４】
【０１０７】表４の特定のビットシーケンスはこの発明
の１つの実施例を例示的に示すためだけのものであっ
て、この発明を開示する特定の実施例に制限するもので
はない。この開示を考慮すれば、当業者はプログラミン
グビットの様々な異なる値を使用してこの発明のプログ
ラム可能な特徴を構成することができるであろう。
の１つの実施例を例示的に示すためだけのものであっ
て、この発明を開示する特定の実施例に制限するもので
はない。この開示を考慮すれば、当業者はプログラミン
グビットの様々な異なる値を使用してこの発明のプログ
ラム可能な特徴を構成することができるであろう。
【０１０８】２つのアーキテクチュア上のセル９４１お
よび９４２を備えるプログラム可能な４対１マルチプレ
クサ９４３Ａの出力端子は、プログラム可能な論理素子
９４６のクロック／ラッチイネーブル端子ＣＬＫ／ＬＥ
に接続される。１つの実施例において、この発明のＰＬ
Ｄは、専用入力信号のためのピン、クロック／ラッチイ
ネーブル信号のためのピン、または入力信号およびクロ
ック／ラッチイネーブル信号のためのピンとして使用さ
れ得る４つの専用入力ピンを含む。これらの４つの専用
入力ピンＣＫ０／ＬＥ０／Ｉ０、ＣＫ１／ＬＥ１／Ｉ
１、ＣＫ２／ＬＥ２／Ｉ２およびＣＫ３／ＬＥ３／Ｉ３
からの信号は、プログラム可能な４対１マルチプレクサ
９４３Ａへの入力信号である。
よび９４２を備えるプログラム可能な４対１マルチプレ
クサ９４３Ａの出力端子は、プログラム可能な論理素子
９４６のクロック／ラッチイネーブル端子ＣＬＫ／ＬＥ
に接続される。１つの実施例において、この発明のＰＬ
Ｄは、専用入力信号のためのピン、クロック／ラッチイ
ネーブル信号のためのピン、または入力信号およびクロ
ック／ラッチイネーブル信号のためのピンとして使用さ
れ得る４つの専用入力ピンを含む。これらの４つの専用
入力ピンＣＫ０／ＬＥ０／Ｉ０、ＣＫ１／ＬＥ１／Ｉ
１、ＣＫ２／ＬＥ２／Ｉ２およびＣＫ３／ＬＥ３／Ｉ３
からの信号は、プログラム可能な４対１マルチプレクサ
９４３Ａへの入力信号である。
【０１０９】各々の論理マクロセル９４５Ａは、プログ
ラム可能な４対１マルチプレクサ９４３Ａからの信号に
よって個々のマクロセルごとにクロック／ラッチされ
る。この個々のクロック／ラッチ能動化によって、ユー
ザは単一のＰＬＤで多数の柔軟なステートマシンを実現
することができる。さらに、グローバルクロック／ラッ
チイネーブル入力ピンのいずれがクロック／ラッチイネ
ーブル信号源として使用されても、ピンは入力ピンとし
てスイッチマトリックスになお利用可能である。
ラム可能な４対１マルチプレクサ９４３Ａからの信号に
よって個々のマクロセルごとにクロック／ラッチされ
る。この個々のクロック／ラッチ能動化によって、ユー
ザは単一のＰＬＤで多数の柔軟なステートマシンを実現
することができる。さらに、グローバルクロック／ラッ
チイネーブル入力ピンのいずれがクロック／ラッチイネ
ーブル信号源として使用されても、ピンは入力ピンとし
てスイッチマトリックスになお利用可能である。
【０１１０】プログラム可能な４対１マルチプレクサ９
４３Ａを介してプログラム可能な論理素子９４６に通過
する信号は、アーキテクチュア上のセル９４１および９
４２によって決定される。表５は、アーキテクチュア上
のセル９４１および９４２のプログラミング、およびプ
ログラム可能な４対１マルチプレクサ９４３Ａを介して
プログラム可能な論理素子９４６の端子ＣＬＫ／ＬＥに
通過する対応の入力信号の１つの実施例を示している。
表５および以下の表の各々において、ゼロは論理ゼロに
対応しかつプログラムされた状態に相当し、１は論理１
に対応しかつプログラムされていないまたは消去状態に
相当する。もちろん、当業者に既知のように、この発明
の原理によるこの発明の高性能で高密度なプログラム可
能な論理構造のファミリーの別の実施例を規定するため
に、プログラムされたおよびプログラムされていない状
態を別に定義してもよい。
４３Ａを介してプログラム可能な論理素子９４６に通過
する信号は、アーキテクチュア上のセル９４１および９
４２によって決定される。表５は、アーキテクチュア上
のセル９４１および９４２のプログラミング、およびプ
ログラム可能な４対１マルチプレクサ９４３Ａを介して
プログラム可能な論理素子９４６の端子ＣＬＫ／ＬＥに
通過する対応の入力信号の１つの実施例を示している。
表５および以下の表の各々において、ゼロは論理ゼロに
対応しかつプログラムされた状態に相当し、１は論理１
に対応しかつプログラムされていないまたは消去状態に
相当する。もちろん、当業者に既知のように、この発明
の原理によるこの発明の高性能で高密度なプログラム可
能な論理構造のファミリーの別の実施例を規定するため
に、プログラムされたおよびプログラムされていない状
態を別に定義してもよい。
【０１１１】
【表５】
【０１１２】各々のレジスタに対して４つのクロック源
を備えるこの発明の各々のプログラム可能な論理ブロッ
ク２０１−Ａ（図２）の論理マクロセルＢＣ０ないしＢ
Ｃ１５に利用可能である多数のレジスタによって、シス
テムの設計者は単一のＰＬＤで複数の柔軟なステートマ
シンを実現することができる。
を備えるこの発明の各々のプログラム可能な論理ブロッ
ク２０１−Ａ（図２）の論理マクロセルＢＣ０ないしＢ
Ｃ１５に利用可能である多数のレジスタによって、シス
テムの設計者は単一のＰＬＤで複数の柔軟なステートマ
シンを実現することができる。
【０１１３】したがって、この発明に従って、論理マク
ロセル９４５Ａは、出力信号が一時記憶、ラッチ、もし
くはアクティブハイまたはアクティブローの極性との組
合せのいずれかであるように構成され得る。論理マクロ
セルがレジスタとして使用されるとき、論理マクロセル
はさらにＤ型またはＴ型フリップフロップとして構成さ
れることができる。組込のＴ型フリップフロップの能力
に加えてプログラム可能な極性によって、幾つかの論理
機能を実現するのに必要な積項の数は最小限にとどめら
れる。
ロセル９４５Ａは、出力信号が一時記憶、ラッチ、もし
くはアクティブハイまたはアクティブローの極性との組
合せのいずれかであるように構成され得る。論理マクロ
セルがレジスタとして使用されるとき、論理マクロセル
はさらにＤ型またはＴ型フリップフロップとして構成さ
れることができる。組込のＴ型フリップフロップの能力
に加えてプログラム可能な極性によって、幾つかの論理
機能を実現するのに必要な積項の数は最小限にとどめら
れる。
【０１１４】各々の論理マクロセル９４５Ａはライン
「Ａｎ」上の出力信号を出力スイッチマトリックスバン
ク２４０−Ａに与え、さらにその出力信号を入力スイッ
チマトリックスバンク２２０−Ａに送る。フィードバッ
ク信号は一時記憶、ラッチまたは組合せ信号に与えら
れ、出力スイッチマトリックスバンク２４０−Ａの構成
にかかわらず常に利用可能であり、これは以下により完
全に説明される。フィードバック信号が一時記憶、ラッ
チまたは組合せのいずれでもあり得るため、フィードバ
ック信号は埋込順序付けまたは組合せ機能を可能にす
る。
「Ａｎ」上の出力信号を出力スイッチマトリックスバン
ク２４０−Ａに与え、さらにその出力信号を入力スイッ
チマトリックスバンク２２０−Ａに送る。フィードバッ
ク信号は一時記憶、ラッチまたは組合せ信号に与えら
れ、出力スイッチマトリックスバンク２４０−Ａの構成
にかかわらず常に利用可能であり、これは以下により完
全に説明される。フィードバック信号が一時記憶、ラッ
チまたは組合せのいずれでもあり得るため、フィードバ
ック信号は埋込順序付けまたは組合せ機能を可能にす
る。
【０１１５】さらに他の実施例では（図示せず）、プロ
グラム可能な論理素子９４６は、Ｔ型フリップフロッ
プ、Ｄ型フリップフロップ、Ｊ−Ｋフリップフロップ、
ＳＲフリップフロップ、トランスペアレントラッチおよ
び組合せ信号経路のうちの１つとして機能するプログラ
ム可能な論理素子と置換えられる。この実施例ではプロ
グラム可能な論理素子が６つのモードのうちの１つで機
能するため、プログラム可能な論理素子に対して３つの
アーキテクチュア上のセルが必要とされる。さらに、Ｊ
−ＫフリップフロップまたはＳＲフリップフロップの機
能をサポートするために、付加的な１つまたは複数の入
力ラインが必要とされるかもしれない。この実施例で
は、プログラム可能な接続９３７によって制御される積
項を、Ｊ−ＫフリップフロップまたはＳＲフリップフロ
ップのエミュレーションのために使用することができ
る。
グラム可能な論理素子９４６は、Ｔ型フリップフロッ
プ、Ｄ型フリップフロップ、Ｊ−Ｋフリップフロップ、
ＳＲフリップフロップ、トランスペアレントラッチおよ
び組合せ信号経路のうちの１つとして機能するプログラ
ム可能な論理素子と置換えられる。この実施例ではプロ
グラム可能な論理素子が６つのモードのうちの１つで機
能するため、プログラム可能な論理素子に対して３つの
アーキテクチュア上のセルが必要とされる。さらに、Ｊ
−ＫフリップフロップまたはＳＲフリップフロップの機
能をサポートするために、付加的な１つまたは複数の入
力ラインが必要とされるかもしれない。この実施例で
は、プログラム可能な接続９３７によって制御される積
項を、Ｊ−ＫフリップフロップまたはＳＲフリップフロ
ップのエミュレーションのために使用することができ
る。
【０１１６】論理マクロセルの第２の実施例 この実施例では、各々のプログラム可能な論理ブロック
は、５つの積項の１６個のクラスタに分けられる８０個
の論理積項を有する。各々の５つの積項のクラスタにお
いて、３つの積項９３８、９９２および９９３（図１
０）はクラスタにプログラム可能に利用可能であり、他
の２つの積項はクラスタに固定される。図１０は、この
実施例でプログラム可能な論理ブロックを構成するため
に使用されるプログラム可能な論理ブロックセル９００
Ｂの概念的な概略図である。各々のセル９００Ｂは、プ
ログラム可能な論理アレイの積項の１６個のクラスタ９
１０Ｂのうちの１つ、論理アロケータのルータ素子９１
５、および論理マクロセル９４５Ｂを含む。論理マクロ
セル９４５Ｂは、プログラム可能な一時記憶、組合せま
たはラッチ能力を有する。もし論理マクロセル９４５Ｂ
がレジスタとしてプログラム可能に構成されれば、マク
ロセル記憶素子はエッジトリガＤ型フリップフロップお
よびＴ型フリップフロップのうちの１つとして構成され
る。各々の論理マクロセル９４５Ｂは、個々にプログラ
ム可能な出力信号の極性を有する。論理マクロセルの出
力信号「Ａｎ」は、入力スイッチマトリックスバンク２
２０−Ａおよび出力スイッチマトリックスバンク２４０
−Ａに常に利用可能である。
は、５つの積項の１６個のクラスタに分けられる８０個
の論理積項を有する。各々の５つの積項のクラスタにお
いて、３つの積項９３８、９９２および９９３（図１
０）はクラスタにプログラム可能に利用可能であり、他
の２つの積項はクラスタに固定される。図１０は、この
実施例でプログラム可能な論理ブロックを構成するため
に使用されるプログラム可能な論理ブロックセル９００
Ｂの概念的な概略図である。各々のセル９００Ｂは、プ
ログラム可能な論理アレイの積項の１６個のクラスタ９
１０Ｂのうちの１つ、論理アロケータのルータ素子９１
５、および論理マクロセル９４５Ｂを含む。論理マクロ
セル９４５Ｂは、プログラム可能な一時記憶、組合せま
たはラッチ能力を有する。もし論理マクロセル９４５Ｂ
がレジスタとしてプログラム可能に構成されれば、マク
ロセル記憶素子はエッジトリガＤ型フリップフロップお
よびＴ型フリップフロップのうちの１つとして構成され
る。各々の論理マクロセル９４５Ｂは、個々にプログラ
ム可能な出力信号の極性を有する。論理マクロセルの出
力信号「Ａｎ」は、入力スイッチマトリックスバンク２
２０−Ａおよび出力スイッチマトリックスバンク２４０
−Ａに常に利用可能である。
【０１１７】図１０の実施例に示されるように、積項９
３８はプログラム可能な接続９３６およびプログラム可
能な極性制御素子９３７を駆動する。プログラム可能な
接続９３６は、積項９３８とＯＲゲート９１１とをプロ
グラム可能に接続しかつ切り離す。アーキテクチュア上
のセルはプログラム可能な接続９３６を構成するために
使用される。プログラム可能な接続９１２は、（ｉ）第
１の積項９９３と、論理マクロセル９４５Ｂのクロック
マルチプレクサ９４３ＢおよびＯＲゲート９１１とを、
ならびに（ｉｉ）第２の積項９９２と、論理マクロセル
９４５Ｂのプログラム可能な非同期信号源セレクタ９５
０の入力端子およびＯＲゲート９１１とを、プログラム
可能に接続しかつ切り離す。アーキテクチュア上のセル
９１４は、プログラム可能な接続９１２を構成し、かつ
アーキテクチュア制御信号をクロックマルチプレクサ９
４３Ｂおよびプログラム可能な非同期信号源セレクタ９
５０に与える。
３８はプログラム可能な接続９３６およびプログラム可
能な極性制御素子９３７を駆動する。プログラム可能な
接続９３６は、積項９３８とＯＲゲート９１１とをプロ
グラム可能に接続しかつ切り離す。アーキテクチュア上
のセルはプログラム可能な接続９３６を構成するために
使用される。プログラム可能な接続９１２は、（ｉ）第
１の積項９９３と、論理マクロセル９４５Ｂのクロック
マルチプレクサ９４３ＢおよびＯＲゲート９１１とを、
ならびに（ｉｉ）第２の積項９９２と、論理マクロセル
９４５Ｂのプログラム可能な非同期信号源セレクタ９５
０の入力端子およびＯＲゲート９１１とを、プログラム
可能に接続しかつ切り離す。アーキテクチュア上のセル
９１４は、プログラム可能な接続９１２を構成し、かつ
アーキテクチュア制御信号をクロックマルチプレクサ９
４３Ｂおよびプログラム可能な非同期信号源セレクタ９
５０に与える。
【０１１８】したがって、上述のように、ＯＲゲート９
１１を駆動する積項のクラスタは、２つの固定積項なら
びにクラスタにプログラム可能に利用可能な３つの積項
９３８、９９２および９９３を含む。
１１を駆動する積項のクラスタは、２つの固定積項なら
びにクラスタにプログラム可能に利用可能な３つの積項
９３８、９９２および９９３を含む。
【０１１９】プログラム可能な非同期信号源セレクタ９
５０およびクロックマルチプレクサ９４３Ｂに加えてプ
ログラム可能な接続９１２は、高密度の同期／非同期Ｐ
ＬＤの重要な進歩を表わすものであり、これらについて
は以下により完全に説明する。この発明のセル９００Ｂ
で、１つのＰＬＤが作られ、かつユーザは特定のクラス
タのためのプログラム可能な接続９１２を構成すること
によって非同期または同期動作のために積項の各々のク
ラスタおよび結果的にＰＬＤの各々のプログラム可能な
ブロックの各々の論理マクロセルを構成する。したがっ
て、１つのＰＬＤはユーザが利用できるレジスタの数を
減らさずに同期および非同期動作をサポートする。さら
に、積項を振り分けるためにはプログラム可能な接続の
みが必要とされるため、１つのＰＬＤで同期および非同
期動作をサポートすることによってユーザが理解できな
いほどのかなりの複雑性はもたらされない。
５０およびクロックマルチプレクサ９４３Ｂに加えてプ
ログラム可能な接続９１２は、高密度の同期／非同期Ｐ
ＬＤの重要な進歩を表わすものであり、これらについて
は以下により完全に説明する。この発明のセル９００Ｂ
で、１つのＰＬＤが作られ、かつユーザは特定のクラス
タのためのプログラム可能な接続９１２を構成すること
によって非同期または同期動作のために積項の各々のク
ラスタおよび結果的にＰＬＤの各々のプログラム可能な
ブロックの各々の論理マクロセルを構成する。したがっ
て、１つのＰＬＤはユーザが利用できるレジスタの数を
減らさずに同期および非同期動作をサポートする。さら
に、積項を振り分けるためにはプログラム可能な接続の
みが必要とされるため、１つのＰＬＤで同期および非同
期動作をサポートすることによってユーザが理解できな
いほどのかなりの複雑性はもたらされない。
【０１２０】この実施例において、１つのプログラム可
能なアーキテクチュアセル９１４は非同期機能のための
積項のクラスタの非同期積項９９２および９９３を構成
するために使用される。しかしながら、他の実施例で
は、非同期積項９９２および９９３が個々に振り分けで
きるように第２のアーキテクチュアセルが使用される。
個々の積項を振り分けるために個々のアーキテクチュア
セルを使用する主な利点は、積項の浪費の可能性を最小
限にすることである。この実施例のプログラム可能な極
性制御素子９３７は上述のセル９００Ａのプログラム可
能な極性制御素子９３７と同一であり、その説明はここ
に引用により援用される。ここでも、ライン９３５上の
信号はＸＯＲゲート９３４の第１の入力端子を駆動す
る。論理アロケータ９１５のＯＲゲート９３３からの出
力ライン９３２は、ＸＯＲゲート９３４の第２の入力端
子に接続される。ＸＯＲゲート９３４は極性制御手段で
ある。ＸＯＲゲート９３４の動作は、セル９００Ａに対
して上で説明したものと同一であり、その説明は引用に
よりここに援用される。
能なアーキテクチュアセル９１４は非同期機能のための
積項のクラスタの非同期積項９９２および９９３を構成
するために使用される。しかしながら、他の実施例で
は、非同期積項９９２および９９３が個々に振り分けで
きるように第２のアーキテクチュアセルが使用される。
個々の積項を振り分けるために個々のアーキテクチュア
セルを使用する主な利点は、積項の浪費の可能性を最小
限にすることである。この実施例のプログラム可能な極
性制御素子９３７は上述のセル９００Ａのプログラム可
能な極性制御素子９３７と同一であり、その説明はここ
に引用により援用される。ここでも、ライン９３５上の
信号はＸＯＲゲート９３４の第１の入力端子を駆動す
る。論理アロケータ９１５のＯＲゲート９３３からの出
力ライン９３２は、ＸＯＲゲート９３４の第２の入力端
子に接続される。ＸＯＲゲート９３４は極性制御手段で
ある。ＸＯＲゲート９３４の動作は、セル９００Ａに対
して上で説明したものと同一であり、その説明は引用に
よりここに援用される。
【０１２１】ＸＯＲゲート９３４の出力信号は、プログ
ラム可能な論理素子９４６の入力端子Ｄ／Ｔ／Ｌ／Ｃを
駆動する。プログラム可能な論理素子９４６の出力端子
Ｑは入力スイッチマトリックスバンク２２０−Ａおよび
出力スイッチマトリックスバンク２４０−Ａの両方への
ライン「Ａｎ」を駆動する。この実施例のプログラム可
能な論理素子９４６の構造および動作それ自体は、セル
９００Ａのプログラム可能な論理素子の構造および動作
と同一であり、その説明は引用によりここに援用され
る。
ラム可能な論理素子９４６の入力端子Ｄ／Ｔ／Ｌ／Ｃを
駆動する。プログラム可能な論理素子９４６の出力端子
Ｑは入力スイッチマトリックスバンク２２０−Ａおよび
出力スイッチマトリックスバンク２４０−Ａの両方への
ライン「Ａｎ」を駆動する。この実施例のプログラム可
能な論理素子９４６の構造および動作それ自体は、セル
９００Ａのプログラム可能な論理素子の構造および動作
と同一であり、その説明は引用によりここに援用され
る。
【０１２２】しかしながら、この実施例において、プロ
グラム可能な論理素子９４６の非同期リセット端子ＡＲ
および非同期プリセット端子ＡＰへの接続は、プログラ
ム可能な論理ブロック（ＰＬＢ）の各々のプログラム可
能な論理素子に対する制御積項を許容する。特定的に
は、積項のクラスタ９１０Ｂからの振り分け可能な積項
のうちの１つ、たとえば積項９９２は、プログラム可能
な接続９１２によってプログラム可能な非同期信号源セ
レクタ９５０の第１の入力端子とプログラム可能に接続
されかつ切り離される。プログラム可能な非同期信号源
セレクタ９５０の第２の入力端子は接地され、第３の入
力端子は積項９９０に接続され、かつ第４の入力端子は
積項９９１に接続される。
グラム可能な論理素子９４６の非同期リセット端子ＡＲ
および非同期プリセット端子ＡＰへの接続は、プログラ
ム可能な論理ブロック（ＰＬＢ）の各々のプログラム可
能な論理素子に対する制御積項を許容する。特定的に
は、積項のクラスタ９１０Ｂからの振り分け可能な積項
のうちの１つ、たとえば積項９９２は、プログラム可能
な接続９１２によってプログラム可能な非同期信号源セ
レクタ９５０の第１の入力端子とプログラム可能に接続
されかつ切り離される。プログラム可能な非同期信号源
セレクタ９５０の第２の入力端子は接地され、第３の入
力端子は積項９９０に接続され、かつ第４の入力端子は
積項９９１に接続される。
【０１２３】プログラム可能な非同期信号源セレクタ９
５０への入力選択信号は、（ｉ）プログラム可能な非同
期信号源セレクタ９５０の第１および第２の入力端子と
それぞれ第１および第２の出力端子とを、ならびに（ｉ
ｉ）プログラム可能な非同期信号源セレクタ９５０の第
３および第４の入力端子とそれぞれ第１および第２の出
力端子とを、プログラム可能に接続しかつ切り離す。こ
の実施例において、プログラム可能な非同期信号源セレ
クタ９５０に対する入力選択信号の状態はアーキテクチ
ュア上のセル９１４によって決定される。アーキテクチ
ュア上のセル９１４が積項９９２をプログラム可能な非
同期信号源セレクタ９５０に振り分けるように構成され
るとき、プログラム可能な非同期信号源セレクタ９５０
は自身を介して積項９９２を第１の出力端子に通過させ
かつ第２の出力端子は接地される。その反対に、アーキ
テクチュア上のセル９１４が積項９９２および９９３を
ＯＲゲート９１１に振り分けるとき、プログラム可能な
非同期信号源セレクタ９５０は自身を介して積項９９０
を第１の出力端子に通過させかつ自身を介して積項９９
１を第２の出力端子に通過させる。
５０への入力選択信号は、（ｉ）プログラム可能な非同
期信号源セレクタ９５０の第１および第２の入力端子と
それぞれ第１および第２の出力端子とを、ならびに（ｉ
ｉ）プログラム可能な非同期信号源セレクタ９５０の第
３および第４の入力端子とそれぞれ第１および第２の出
力端子とを、プログラム可能に接続しかつ切り離す。こ
の実施例において、プログラム可能な非同期信号源セレ
クタ９５０に対する入力選択信号の状態はアーキテクチ
ュア上のセル９１４によって決定される。アーキテクチ
ュア上のセル９１４が積項９９２をプログラム可能な非
同期信号源セレクタ９５０に振り分けるように構成され
るとき、プログラム可能な非同期信号源セレクタ９５０
は自身を介して積項９９２を第１の出力端子に通過させ
かつ第２の出力端子は接地される。その反対に、アーキ
テクチュア上のセル９１４が積項９９２および９９３を
ＯＲゲート９１１に振り分けるとき、プログラム可能な
非同期信号源セレクタ９５０は自身を介して積項９９０
を第１の出力端子に通過させかつ自身を介して積項９９
１を第２の出力端子に通過させる。
【０１２４】プログラム可能な非同期信号源セレクタ９
５０の第１の出力端子はＯＲゲート９３１の第１の入力
端子に接続される。ＯＲゲート９３１の第２の入力端子
はパワーアップリセット信号によって駆動される。ＯＲ
ゲート９３１の出力信号はプログラム可能な信号コネク
タ９４９の第１の入力端子に接続される。プログラム可
能な非同期源セレクタ９５０の第２の出力端子はプログ
ラム可能な信号コネクタ９４９の第２の入力端子に接続
される。非同期プリセットラインは、プログラム可能な
信号コネクタ９４９の非同期プリセット出力端子をプロ
グラム可能な論理素子９４６の非同期プリセット端子Ａ
Ｐに接続する。非同期リセットラインは、プログラム可
能な信号コネクタ９４９の非同期リセット出力端子をプ
ログラム可能な論理素子９４６の非同期リセット端子Ａ
Ｒに接続する。
５０の第１の出力端子はＯＲゲート９３１の第１の入力
端子に接続される。ＯＲゲート９３１の第２の入力端子
はパワーアップリセット信号によって駆動される。ＯＲ
ゲート９３１の出力信号はプログラム可能な信号コネク
タ９４９の第１の入力端子に接続される。プログラム可
能な非同期源セレクタ９５０の第２の出力端子はプログ
ラム可能な信号コネクタ９４９の第２の入力端子に接続
される。非同期プリセットラインは、プログラム可能な
信号コネクタ９４９の非同期プリセット出力端子をプロ
グラム可能な論理素子９４６の非同期プリセット端子Ａ
Ｐに接続する。非同期リセットラインは、プログラム可
能な信号コネクタ９４９の非同期リセット出力端子をプ
ログラム可能な論理素子９４６の非同期リセット端子Ａ
Ｒに接続する。
【０１２５】したがって、この実施例において、プログ
ラム可能な論理素子９４６の非同期動作はプログラム可
能な非同期信号源セレクタ９５０およびプログラム可能
な信号コネクタ９４９によって制御される。上述のよう
に、この実施例においてアーキテクチュア上のセル９１
４が積項をプログラム可能な非同期信号源セレクタ９５
０に振り分けるように構成されるとき、プログラム可能
な非同期信号源セレクタ９５０は自身を介して積項を出
力端子に通過させるように構成される。この実施例にお
いて、１つの積項９９２のみがプログラム可能な信号コ
ネクタ９４９に利用可能である。したがって、アーキテ
クチュア上のセル９３９は、効果的に信号をプログラム
可能な論理素子９４６の非同期プリセット端子ＡＰまた
は非同期リセット端子ＡＲに与えることができる。表６
は、アーキテクチュア上のセル９３９の構成およびその
結果として生じる接続の１つの実施例を示している。ア
ーキテクチュア上のセル９３９のこの構成は、この発明
の原理を例示的に示すだけのものであって、この発明を
表６に与えられた特定の構成に制限するものではない。
ラム可能な論理素子９４６の非同期動作はプログラム可
能な非同期信号源セレクタ９５０およびプログラム可能
な信号コネクタ９４９によって制御される。上述のよう
に、この実施例においてアーキテクチュア上のセル９１
４が積項をプログラム可能な非同期信号源セレクタ９５
０に振り分けるように構成されるとき、プログラム可能
な非同期信号源セレクタ９５０は自身を介して積項を出
力端子に通過させるように構成される。この実施例にお
いて、１つの積項９９２のみがプログラム可能な信号コ
ネクタ９４９に利用可能である。したがって、アーキテ
クチュア上のセル９３９は、効果的に信号をプログラム
可能な論理素子９４６の非同期プリセット端子ＡＰまた
は非同期リセット端子ＡＲに与えることができる。表６
は、アーキテクチュア上のセル９３９の構成およびその
結果として生じる接続の１つの実施例を示している。ア
ーキテクチュア上のセル９３９のこの構成は、この発明
の原理を例示的に示すだけのものであって、この発明を
表６に与えられた特定の構成に制限するものではない。
【０１２６】
【表６】
【０１２７】したがって、この実施例において、アーキ
テクチュア上のセル９３９は各々の論理マクロセルが個
々の非同期プリセット能力または個々の非同期リセット
能力を備える論理マクロセルを与えるように構成され
る。
テクチュア上のセル９３９は各々の論理マクロセルが個
々の非同期プリセット能力または個々の非同期リセット
能力を備える論理マクロセルを与えるように構成され
る。
【０１２８】図１１は、その２入力端子に積項クラスタ
からの積項９９２と接地とがそれぞれ接続されるプログ
ラム可能な信号コネクタ９４９のより詳細な構成を示す
図である。プログラム可能な信号コネクタ９４９は、そ
の入力端子のうちの一方にインバータを備えるＡＮＤゲ
ート９６２ならびに２つの２対１プログラム可能なマル
チプレクサ９６０および９６１を含む。
からの積項９９２と接地とがそれぞれ接続されるプログ
ラム可能な信号コネクタ９４９のより詳細な構成を示す
図である。プログラム可能な信号コネクタ９４９は、そ
の入力端子のうちの一方にインバータを備えるＡＮＤゲ
ート９６２ならびに２つの２対１プログラム可能なマル
チプレクサ９６０および９６１を含む。
【０１２９】上述のように、この実施例において、アー
キテクチュア上のセル９１４が積項９９２および９９３
をＯＲゲート９１１に振り分けるように構成されると
き、プログラム可能な非同期信号源セレクタ９５０は自
身を介して積項９９０および９９１を出力端子に通過さ
せるように構成される。したがって、この構成におい
て、積項９９１はＯＲゲート９３１の１つの端子を駆動
しそれがプログラム可能な信号コネクタ９４９の第１の
入力端子を駆動し、積項９９１はプログラム可能な信号
コネクタ９４９の第２の入力端子を駆動するため、アー
キテクチュア上のセル９３９は、上述のプログラム可能
な論理ブロックセル９００Ａの第１の実施例と同じ態様
で機能するようにプログラム可能な信号コネクタ９４９
を構成する。したがって、プログラム可能な論理ブロッ
クセル９００Ａに対して上で説明したプログラム可能な
信号コネクタ９４９の機能および動作は引用によりここ
に援用される。
キテクチュア上のセル９１４が積項９９２および９９３
をＯＲゲート９１１に振り分けるように構成されると
き、プログラム可能な非同期信号源セレクタ９５０は自
身を介して積項９９０および９９１を出力端子に通過さ
せるように構成される。したがって、この構成におい
て、積項９９１はＯＲゲート９３１の１つの端子を駆動
しそれがプログラム可能な信号コネクタ９４９の第１の
入力端子を駆動し、積項９９１はプログラム可能な信号
コネクタ９４９の第２の入力端子を駆動するため、アー
キテクチュア上のセル９３９は、上述のプログラム可能
な論理ブロックセル９００Ａの第１の実施例と同じ態様
で機能するようにプログラム可能な信号コネクタ９４９
を構成する。したがって、プログラム可能な論理ブロッ
クセル９００Ａに対して上で説明したプログラム可能な
信号コネクタ９４９の機能および動作は引用によりここ
に援用される。
【０１３０】図１２は、２つの入力端子に接続される積
項９９０および９９１を有するプログラム可能な信号コ
ネクタ９４９の１つの実施例のより詳細な構成図であ
る。上述のように、プログラム可能な信号コネクタ９４
９は、２つの２対１プログラム可能なマルチプレクサ９
６０および９６１、ならびにその入力端子のうちの一方
にインバータを備えるＡＮＤゲート９６２を含む。
項９９０および９９１を有するプログラム可能な信号コ
ネクタ９４９の１つの実施例のより詳細な構成図であ
る。上述のように、プログラム可能な信号コネクタ９４
９は、２つの２対１プログラム可能なマルチプレクサ９
６０および９６１、ならびにその入力端子のうちの一方
にインバータを備えるＡＮＤゲート９６２を含む。
【０１３１】この実施例において、上述のように、排他
的ＯＲゲート９３４（図１０）およびプログラム可能な
論理素子９４６は、セル９００Ａに対して上で説明した
ものと同一であり、その説明は引用によりここに援用さ
れる。しかしながら、この実施例においてクロックマル
チプレクサ９４３Ｂはクロックマルチプレクサ９４３Ａ
と幾分異なる。アーキテクチュア上のセル９１４からの
アーキテクチュア上の構成信号を有しかつ２つのアーキ
テクチュア上のセル９４１および９４２を備えるプログ
ラム可能な６対１マルチプレクサ９４３Ｂの出力端子
は、プログラム可能な論理素子９４６のクロック／ラッ
チイネーブル端子ＣＬＫ／ＬＥに接続される。
的ＯＲゲート９３４（図１０）およびプログラム可能な
論理素子９４６は、セル９００Ａに対して上で説明した
ものと同一であり、その説明は引用によりここに援用さ
れる。しかしながら、この実施例においてクロックマル
チプレクサ９４３Ｂはクロックマルチプレクサ９４３Ａ
と幾分異なる。アーキテクチュア上のセル９１４からの
アーキテクチュア上の構成信号を有しかつ２つのアーキ
テクチュア上のセル９４１および９４２を備えるプログ
ラム可能な６対１マルチプレクサ９４３Ｂの出力端子
は、プログラム可能な論理素子９４６のクロック／ラッ
チイネーブル端子ＣＬＫ／ＬＥに接続される。
【０１３２】以下により完全に説明するように、クロッ
クマルチプレクサ９４３Ｂは専用入力ピンからの信号か
ら来る４つの入力信号ＢＫＬＣＬＫ０ないしＢＫＬＣＬ
Ｋ３を受ける。第５および第６の入力信号は、アーキテ
クチュア上のセル９１４によって積項のクラスタから振
り分けられる積項９９３によって与えられる。積項９９
３は第５の入力端子に与えられ、かつ積項９９３の補数
が第６の入力端子に与えられる。
クマルチプレクサ９４３Ｂは専用入力ピンからの信号か
ら来る４つの入力信号ＢＫＬＣＬＫ０ないしＢＫＬＣＬ
Ｋ３を受ける。第５および第６の入力信号は、アーキテ
クチュア上のセル９１４によって積項のクラスタから振
り分けられる積項９９３によって与えられる。積項９９
３は第５の入力端子に与えられ、かつ積項９９３の補数
が第６の入力端子に与えられる。
【０１３３】プログラム可能な６対１マルチプレクサ９
４３Ｂを通過する信号は、アーキテクチュア上のセル９
４１および９４２の構成ならびにアーキテクチュア上の
セル９１４からの入力選択信号によって決定される。も
ちろん、別の実施例では、アーキテクチュア上のセル９
１４からの入力選択信号を、マルチプレクサ９４３Ｂの
第３の個別のアーキテクチュア上のセルと置換えること
ができるであろう。
４３Ｂを通過する信号は、アーキテクチュア上のセル９
４１および９４２の構成ならびにアーキテクチュア上の
セル９１４からの入力選択信号によって決定される。も
ちろん、別の実施例では、アーキテクチュア上のセル９
１４からの入力選択信号を、マルチプレクサ９４３Ｂの
第３の個別のアーキテクチュア上のセルと置換えること
ができるであろう。
【０１３４】表７（Ａ）は、アーキテクチュア上のセル
９４１および９４２ならびに同期モードすなわち入力選
択信号が論理１である、マルチプレクサ９４３Ｂに対す
る入力選択信号の第１の構成を示している。表７（Ｂ）
は、アーキテクチュア上のセル９４１および９４２なら
びに非同期モードすなわち入力選択信号が論理ゼロであ
る、マルチプレクサ９４３Ｂに対する入力選択信号の第
２の構成を示している。表７（Ａ）および表７（Ｂ）の
アーキテクチュア上のセルの値および入力選択信号の値
は例示的に示すためだけのものであって、この発明を示
される特定の値に制限するものではない。
９４１および９４２ならびに同期モードすなわち入力選
択信号が論理１である、マルチプレクサ９４３Ｂに対す
る入力選択信号の第１の構成を示している。表７（Ｂ）
は、アーキテクチュア上のセル９４１および９４２なら
びに非同期モードすなわち入力選択信号が論理ゼロであ
る、マルチプレクサ９４３Ｂに対する入力選択信号の第
２の構成を示している。表７（Ａ）および表７（Ｂ）の
アーキテクチュア上のセルの値および入力選択信号の値
は例示的に示すためだけのものであって、この発明を示
される特定の値に制限するものではない。
【０１３５】
【表７】
【０１３６】表７（Ａ）および表７（Ｂ）において、ゼ
ロは論理ゼロに対応しかつプログラムされた状態に相当
し、１は論理１に対応しかつプログラムされていないま
たは消去状態に相当する。「Ｘ」はドントケア状態であ
る。
ロは論理ゼロに対応しかつプログラムされた状態に相当
し、１は論理１に対応しかつプログラムされていないま
たは消去状態に相当する。「Ｘ」はドントケア状態であ
る。
【０１３７】ある実施例において、この発明のＰＬＤ
は、専用入力信号のためのピン、クロック／ラッチイネ
ーブル信号のためのピンまたは入力信号およびクロック
／ラッチイネーブル信号のためのピンとして使用され得
る４つの専用入力ピンを含む。ある実施例において、こ
れらの４つの専用入力ピンＣＫ０／ＬＥ０／Ｉ０、ＣＫ
１／ＬＥ１／Ｉ１、ＣＫ２／ＬＥ２／Ｉ２およびＣＫ３
／ＬＥ３／Ｉ３からの信号は、それぞれプログラム可能
な６対１マルチプレクサ９４３Ｂへの入力信号ＢＫＬＣ
ＬＫ０ないしＢＫＬＣＬＫ３である。
は、専用入力信号のためのピン、クロック／ラッチイネ
ーブル信号のためのピンまたは入力信号およびクロック
／ラッチイネーブル信号のためのピンとして使用され得
る４つの専用入力ピンを含む。ある実施例において、こ
れらの４つの専用入力ピンＣＫ０／ＬＥ０／Ｉ０、ＣＫ
１／ＬＥ１／Ｉ１、ＣＫ２／ＬＥ２／Ｉ２およびＣＫ３
／ＬＥ３／Ｉ３からの信号は、それぞれプログラム可能
な６対１マルチプレクサ９４３Ｂへの入力信号ＢＫＬＣ
ＬＫ０ないしＢＫＬＣＬＫ３である。
【０１３８】他の実施例において、入力ピンＣＫ０／Ｌ
Ｅ０／Ｉ０からの信号は、第１のプログラム可能な２対
１マルチプレクサ１００１（図１３（Ａ））の第１の入
力端子および第１のインバータ１００２を駆動する。入
力ピンＣＫ１／ＬＥ１／Ｉ１からの信号は、第２のプロ
グラム可能な２対１マルチプレクサ１００３の第１の入
力端子および第２のインバータ１００４を駆動する。イ
ンバータ１００２からの出力信号はプログラム可能な２
対１マルチプレクサ１００３の第２の入力端子を駆動
し、その一方でインバータ１００４からの出力信号はプ
ログラム可能な２対１マルチプレクサ１００１の第２の
入力端子を駆動する。
Ｅ０／Ｉ０からの信号は、第１のプログラム可能な２対
１マルチプレクサ１００１（図１３（Ａ））の第１の入
力端子および第１のインバータ１００２を駆動する。入
力ピンＣＫ１／ＬＥ１／Ｉ１からの信号は、第２のプロ
グラム可能な２対１マルチプレクサ１００３の第１の入
力端子および第２のインバータ１００４を駆動する。イ
ンバータ１００２からの出力信号はプログラム可能な２
対１マルチプレクサ１００３の第２の入力端子を駆動
し、その一方でインバータ１００４からの出力信号はプ
ログラム可能な２対１マルチプレクサ１００１の第２の
入力端子を駆動する。
【０１３９】アーキテクチュア上のセル１００５はプロ
グラム可能な２対１マルチプレクサ１００１に入力選択
信号を与え、それに応答してプログラム可能な２対１マ
ルチプレクサ１００１は２つの入力信号のうちの１つを
ラインＢＫＬＣＬＫ０に通過させる。同様に、アーキテ
クチュア上のセル１００６はプログラム可能な２対１マ
ルチプレクサ１００６に入力選択信号を与え、それに応
答してプログラム可能な２対１マルチプレクサ１００３
は２つの入力信号のうちの１つをラインＢＫＬＣＬＫ１
に通過させる。マルチプレクサ１００１および１００３
の中の数は、数字の横の入力端子上の信号がマルチプレ
クサを通過するときのアーキテクチュア上のセルの状態
の１つの実施例を表わしている。
グラム可能な２対１マルチプレクサ１００１に入力選択
信号を与え、それに応答してプログラム可能な２対１マ
ルチプレクサ１００１は２つの入力信号のうちの１つを
ラインＢＫＬＣＬＫ０に通過させる。同様に、アーキテ
クチュア上のセル１００６はプログラム可能な２対１マ
ルチプレクサ１００６に入力選択信号を与え、それに応
答してプログラム可能な２対１マルチプレクサ１００３
は２つの入力信号のうちの１つをラインＢＫＬＣＬＫ１
に通過させる。マルチプレクサ１００１および１００３
の中の数は、数字の横の入力端子上の信号がマルチプレ
クサを通過するときのアーキテクチュア上のセルの状態
の１つの実施例を表わしている。
【０１４０】この実施例において、入力ピンＣＫ２／Ｌ
Ｅ２／Ｉ２からの信号は、第１のプログラム可能な２対
１マルチプレクサ１０１１（図１３（Ｂ））の第１の入
力端子および第１のインバータ１０１２を駆動する。入
力ピンＣＫ３／ＬＥ３／Ｉ３からの信号は、第２のプロ
グラム可能な２対１マルチプレクサ１０１３の第１の入
力端子および第２のインバータ１０１４を駆動する。イ
ンバータ１０１２からの出力信号は、プログラム可能な
２対１マルチプレクサ１０１３の第２の入力端子を駆動
し、かつインバータ１０１４からの出力信号はプログラ
ム可能な２対１マルチプレクサ１０１１の第２の入力端
子を駆動する。
Ｅ２／Ｉ２からの信号は、第１のプログラム可能な２対
１マルチプレクサ１０１１（図１３（Ｂ））の第１の入
力端子および第１のインバータ１０１２を駆動する。入
力ピンＣＫ３／ＬＥ３／Ｉ３からの信号は、第２のプロ
グラム可能な２対１マルチプレクサ１０１３の第１の入
力端子および第２のインバータ１０１４を駆動する。イ
ンバータ１０１２からの出力信号は、プログラム可能な
２対１マルチプレクサ１０１３の第２の入力端子を駆動
し、かつインバータ１０１４からの出力信号はプログラ
ム可能な２対１マルチプレクサ１０１１の第２の入力端
子を駆動する。
【０１４１】アーキテクチュア上のセル１０１５はプロ
グラム可能な２対１マルチプレクサ１０１１に入力選択
信号を与え、それに応答してプログラム可能な２対１マ
ルチプレクサ１０１１は２つの入力信号のうちの１つを
ラインＢＫＬＣＬＫ２に通過させる。同様に、アーキテ
クチュア上のセル１０１６はプログラム可能な２対１マ
ルチプレクサ１０１６に入力選択信号を与え、それに応
答してプログラム可能な２対１マルチプレクサ１０１３
は２つの入力信号のうちの１つをラインＢＫＬＣＬＫ３
に通過させる。マルチプレクサ１０１１および１０１３
の中の数字は、数字の横の入力端子上の信号がマルチプ
レクサを通過するときのアーキテクチュア上のセルの状
態の１つの実施例を表わしている。表８はアーキテクチ
ュア上のセル１００５，１００６，１０１５および１０
１６の可能な構成に対するラインＢＫＬＣＬＫ０ないし
ＢＫＬＣＬＫ３上の信号の１つの実施例である。
グラム可能な２対１マルチプレクサ１０１１に入力選択
信号を与え、それに応答してプログラム可能な２対１マ
ルチプレクサ１０１１は２つの入力信号のうちの１つを
ラインＢＫＬＣＬＫ２に通過させる。同様に、アーキテ
クチュア上のセル１０１６はプログラム可能な２対１マ
ルチプレクサ１０１６に入力選択信号を与え、それに応
答してプログラム可能な２対１マルチプレクサ１０１３
は２つの入力信号のうちの１つをラインＢＫＬＣＬＫ３
に通過させる。マルチプレクサ１０１１および１０１３
の中の数字は、数字の横の入力端子上の信号がマルチプ
レクサを通過するときのアーキテクチュア上のセルの状
態の１つの実施例を表わしている。表８はアーキテクチ
ュア上のセル１００５，１００６，１０１５および１０
１６の可能な構成に対するラインＢＫＬＣＬＫ０ないし
ＢＫＬＣＬＫ３上の信号の１つの実施例である。
【０１４２】
【表８】
【０１４３】表８では、「ＣＬＫ０」は専用入力ピンＣ
Ｋ０／ＬＥ０／Ｉ０からの信号であり、「ＣＬＫ１」は
専用入力ピンＣＫ１／ＬＥ１／Ｉ１からの信号であり、
「ＣＬＫ２」は専用入力ピンＣＫ２／ＬＥ２／Ｉ２から
の信号であり、「ＣＬＫ３」は専用入力ピンＣＫ３／Ｌ
Ｅ３／Ｉ３からの信号である。「／ＣＬＫ０」は信号
「ＣＬＫ０」の補数、等である（ここで／はＣＬＫ０全
体に上線を付したものを意味するものとする）。
Ｋ０／ＬＥ０／Ｉ０からの信号であり、「ＣＬＫ１」は
専用入力ピンＣＫ１／ＬＥ１／Ｉ１からの信号であり、
「ＣＬＫ２」は専用入力ピンＣＫ２／ＬＥ２／Ｉ２から
の信号であり、「ＣＬＫ３」は専用入力ピンＣＫ３／Ｌ
Ｅ３／Ｉ３からの信号である。「／ＣＬＫ０」は信号
「ＣＬＫ０」の補数、等である（ここで／はＣＬＫ０全
体に上線を付したものを意味するものとする）。
【０１４４】したがって、この実施例では、ユーザは４
つの入力ピン上の信号から得たクロック信号の１６個の
異なる組合せから選択できる。当業者によって認められ
るであろうように、表８に表わされるような４つの専用
入力ピンから得られるクロック信号源はさらに、上述の
ようにセル９００Ａのクロックマルチプレクサ９４３Ａ
を駆動するために使用されることができる。
つの入力ピン上の信号から得たクロック信号の１６個の
異なる組合せから選択できる。当業者によって認められ
るであろうように、表８に表わされるような４つの専用
入力ピンから得られるクロック信号源はさらに、上述の
ようにセル９００Ａのクロックマルチプレクサ９４３Ａ
を駆動するために使用されることができる。
【０１４５】それに加えて、各々のレジスタに対して４
つのクロック源を備えるこの発明の各々のプログラム可
能な論理ブロック２０１−Ａ（図２）の論理マクロセル
ＢＣ０ないしＢＣ１５で利用可能な多数のレジスタによ
って、システム設計者は単一のＰＬＤで複数の柔軟なス
テートマシンを実現することができる。
つのクロック源を備えるこの発明の各々のプログラム可
能な論理ブロック２０１−Ａ（図２）の論理マクロセル
ＢＣ０ないしＢＣ１５で利用可能な多数のレジスタによ
って、システム設計者は単一のＰＬＤで複数の柔軟なス
テートマシンを実現することができる。
【０１４６】したがって、この発明のセル９００Ｂでも
って、結果としてもたらされるプログラム可能な論理ブ
ロックはセル９００Ａを使用して構成されるプログラム
可能な論理ブロックの完全な同期能力を保持し、それに
加えて、セル９００Ｂで形成されるプログラム可能な論
理ブロックのプログラム可能な論理マクロセルの各々
は、単に１つのアーキテクチュア上のセルを構成するこ
とによって非同期的な用途をサポートするために構成さ
れることができる。１つのＰＬＤで、レジスタの能力を
損失せずかつ同期および非同期の用途に対して固定した
予測可能なピン間の確定信号伝搬遅延を与えて、同期お
よび非同期の用途をサポートするこの能力は、上述の先
行技術のＰＬＤに対する非常に大きな進歩である。
って、結果としてもたらされるプログラム可能な論理ブ
ロックはセル９００Ａを使用して構成されるプログラム
可能な論理ブロックの完全な同期能力を保持し、それに
加えて、セル９００Ｂで形成されるプログラム可能な論
理ブロックのプログラム可能な論理マクロセルの各々
は、単に１つのアーキテクチュア上のセルを構成するこ
とによって非同期的な用途をサポートするために構成さ
れることができる。１つのＰＬＤで、レジスタの能力を
損失せずかつ同期および非同期の用途に対して固定した
予測可能なピン間の確定信号伝搬遅延を与えて、同期お
よび非同期の用途をサポートするこの能力は、上述の先
行技術のＰＬＤに対する非常に大きな進歩である。
【０１４７】表９はこの発明のセル９００Ｂで形成され
るプログラム可能な論理ブロックの能力の概要である。
上述のように、表の同期モードの列は、この発明のセル
９００Ａまたはセル９００Ｂで形成されるプログラム可
能な論理ブロックに適合する。
るプログラム可能な論理ブロックの能力の概要である。
上述のように、表の同期モードの列は、この発明のセル
９００Ａまたはセル９００Ｂで形成されるプログラム可
能な論理ブロックに適合する。
【０１４８】
【表９】
【０１４９】入力マクロセル 入力マクロセル２０６−Ａ（図２）は、Ｉ／Ｏピンから
の一時記憶またはラッチおよび専用入力信号能力を集中
スイッチマトリックス１３０に与える。入力マクロセル
２０６−Ａは、一時記憶されたおよび一時記憶されてい
ないデータ信号を同時に集中スイッチマトリックス１３
０に与える。一時記憶されたおよび一時記憶されていな
いデータ信号が同時に集中スイッチマトリックス１３０
に利用可能であることによって、この発明のＰＬＤはマ
ルチプレクスされるおよびマルチプレクスされない用途
に関してマイクロプロセッサへのインタフェースに先行
技術のＰＬＤよりも遙かに有用となる。
の一時記憶またはラッチおよび専用入力信号能力を集中
スイッチマトリックス１３０に与える。入力マクロセル
２０６−Ａは、一時記憶されたおよび一時記憶されてい
ないデータ信号を同時に集中スイッチマトリックス１３
０に与える。一時記憶されたおよび一時記憶されていな
いデータ信号が同時に集中スイッチマトリックス１３０
に利用可能であることによって、この発明のＰＬＤはマ
ルチプレクスされるおよびマルチプレクスされない用途
に関してマイクロプロセッサへのインタフェースに先行
技術のＰＬＤよりも遙かに有用となる。
【０１５０】もしＩ／Ｏピンが入力ピンとして利用され
なければ、入力マクロセル２０６−ＡはＩ／Ｏマクロセ
ル２０３−Ａからの出力信号に対して入力スイッチマト
リックスバンク２２０−Ａに付加的な一時記憶またはラ
ッチフィードバック信号能力を与える。入力マクロセル
２０６−Ａから入力スイッチマトリックスバンク２２０
−Ａへのフィードバック信号は、Ｉ／Ｏマクロセル２０
３−Ａの構成にかかわらず常に利用可能である。
なければ、入力マクロセル２０６−ＡはＩ／Ｏマクロセ
ル２０３−Ａからの出力信号に対して入力スイッチマト
リックスバンク２２０−Ａに付加的な一時記憶またはラ
ッチフィードバック信号能力を与える。入力マクロセル
２０６−Ａから入力スイッチマトリックスバンク２２０
−Ａへのフィードバック信号は、Ｉ／Ｏマクロセル２０
３−Ａの構成にかかわらず常に利用可能である。
【０１５１】図１４は、入力マクロセル２０６−Ａの１
つの入力マクロセル１１８５のより詳細な図である。こ
の実施例では、ＰＬＤのすべての入力マクロセルは同一
である。Ｉ／Ｏピン１１０５−ｍは、ライン１１７１−
ｍによってＩ／Ｏマクロセル１１７５に接続される。Ｉ
／Ｏマクロセル１１７５では、ライン１１７１−ｍはラ
イン１１６１−ｍに接続される。ライン１１７１−ｍは
さらにプログラム可能な記憶素子１１８１の入力端子Ｄ
／Ｌおよび入力スイッチマトリックスバンク２２０−Ａ
に接続される。結果的に、ピン１１０５−ｍ上のいかな
る信号も入力端子Ｄ／Ｌおよび入力スイッチマトリック
スバンク２２０−Ａに与えられる。
つの入力マクロセル１１８５のより詳細な図である。こ
の実施例では、ＰＬＤのすべての入力マクロセルは同一
である。Ｉ／Ｏピン１１０５−ｍは、ライン１１７１−
ｍによってＩ／Ｏマクロセル１１７５に接続される。Ｉ
／Ｏマクロセル１１７５では、ライン１１７１−ｍはラ
イン１１６１−ｍに接続される。ライン１１７１−ｍは
さらにプログラム可能な記憶素子１１８１の入力端子Ｄ
／Ｌおよび入力スイッチマトリックスバンク２２０−Ａ
に接続される。結果的に、ピン１１０５−ｍ上のいかな
る信号も入力端子Ｄ／Ｌおよび入力スイッチマトリック
スバンク２２０−Ａに与えられる。
【０１５２】プログラム可能な記憶素子１１８１の出力
端子Ｑは、入力スイッチマトリックスバンク２２０−Ａ
に接続される。この実施例において、プログラム可能な
記憶素子１１８１はＤ型フリップフロップおよびトラン
スペアレントラッチのうちの１つとしてプログラム可能
である。プログラム可能な記憶素子１１８１の構成は、
アーキテクチュア上のセル１１８２によって決定され
る。アーキテクチュア上のセル１１８２の２つの値の構
成は表１０に与えられる。
端子Ｑは、入力スイッチマトリックスバンク２２０−Ａ
に接続される。この実施例において、プログラム可能な
記憶素子１１８１はＤ型フリップフロップおよびトラン
スペアレントラッチのうちの１つとしてプログラム可能
である。プログラム可能な記憶素子１１８１の構成は、
アーキテクチュア上のセル１１８２によって決定され
る。アーキテクチュア上のセル１１８２の２つの値の構
成は表１０に与えられる。
【０１５３】
【表１０】
【０１５４】入力マクロセル１１８５はさらに、出力ラ
インがプログラム可能な記憶素子１１８１の端子ＣＬＫ
／ＬＥに接続されるプログラム可能な４対１マルチプレ
クサ１１４３を含む。プログラム可能な４対１マルチプ
レクサ１１４３の構成および動作は、論理マクロセル９
４５Ａに対して上で説明したものと同一であり、その説
明は引用によりここに援用される。
インがプログラム可能な記憶素子１１８１の端子ＣＬＫ
／ＬＥに接続されるプログラム可能な４対１マルチプレ
クサ１１４３を含む。プログラム可能な４対１マルチプ
レクサ１１４３の構成および動作は、論理マクロセル９
４５Ａに対して上で説明したものと同一であり、その説
明は引用によりここに援用される。
【０１５５】入力マクロセル１１８５の論理能力は論理
マクロセルの論理能力とともに上で説明した。別々の一
時記憶／ラッチ入力信号は入力スイッチマトリックスバ
ンク２２０−Ａに利用可能であるため、この発明のＰＬ
Ｄによって論理マクロセルのフィードバック信号および
一時記憶／ラッチ入力信号を同時に使用することができ
る。
マクロセルの論理能力とともに上で説明した。別々の一
時記憶／ラッチ入力信号は入力スイッチマトリックスバ
ンク２２０−Ａに利用可能であるため、この発明のＰＬ
Ｄによって論理マクロセルのフィードバック信号および
一時記憶／ラッチ入力信号を同時に使用することができ
る。
【０１５６】Ｉ／Ｏセル この発明のＩ／Ｏセル１１７５も図１４に示される。Ｉ
／Ｏマクロセル１１７５はＩ／Ｏピン１１０５−ｍに結
合される１つの３状態バッファ１１７２を有する。３状
態バッファ１１７２の入力端子は、出力スイッチマトリ
ックスバンク２４０−Ａの出力ラインに接続される。３
状態バッファ１１７２の出力端子はライン１１６１−ｍ
によってＩ／Ｏピン１１０５−ｍに接続される。３状態
バッファ１１７２の出力イネーブル端子は、上述の複数
の出力イネーブル積制御項のうちの１つの積制御項に接
続される。
／Ｏマクロセル１１７５はＩ／Ｏピン１１０５−ｍに結
合される１つの３状態バッファ１１７２を有する。３状
態バッファ１１７２の入力端子は、出力スイッチマトリ
ックスバンク２４０−Ａの出力ラインに接続される。３
状態バッファ１１７２の出力端子はライン１１６１−ｍ
によってＩ／Ｏピン１１０５−ｍに接続される。３状態
バッファ１１７２の出力イネーブル端子は、上述の複数
の出力イネーブル積制御項のうちの１つの積制御項に接
続される。
【０１５７】出力イネーブル積項が第１の論理レベルを
有するとき、バッファ１１７２の入力端子上の信号は自
身を介して出力端子に通過する。したがって、Ｉ／Ｏピ
ン１１０５−ｍは出力ピンとして構成される。出力イネ
ーブル積項が第２の論理レベルを有するとき、バッファ
１１７２は高インピーダンス状態を有する。したがって
Ｉ／Ｏピン１１０５−ｍは、積項によって制御される双
方向のＩ／Ｏピンとして機能する。
有するとき、バッファ１１７２の入力端子上の信号は自
身を介して出力端子に通過する。したがって、Ｉ／Ｏピ
ン１１０５−ｍは出力ピンとして構成される。出力イネ
ーブル積項が第２の論理レベルを有するとき、バッファ
１１７２は高インピーダンス状態を有する。したがって
Ｉ／Ｏピン１１０５−ｍは、積項によって制御される双
方向のＩ／Ｏピンとして機能する。
【０１５８】上述のように、各々のＩ／Ｏセル１１７５
はそれ自身の出力イネーブル積項を有する。各々のＩ／
Ｏセル１１７５に対して個々の積項を使用することによ
って、バンク単位の出力イネーブル能力のみを有する先
行技術のＰＬＤに対してこの発明のＰＬＤの能力がかな
り強化される。
はそれ自身の出力イネーブル積項を有する。各々のＩ／
Ｏセル１１７５に対して個々の積項を使用することによ
って、バンク単位の出力イネーブル能力のみを有する先
行技術のＰＬＤに対してこの発明のＰＬＤの能力がかな
り強化される。
【０１５９】出力スイッチマトリックス この発明の出力スイッチマトリックスバンク２４０−Ａ
は図１５により詳細に示される。上述のように、この実
施例では、出力スイッチマトリックスバンク２４０−Ａ
は多数の８対１プログラム可能なマルチプレクサを含
む。図１５では、垂直ラインは出力スイッチマトリック
スバンク２４０−Ａへの信号入力ラインを表わす。特定
的には、１６本の垂直ラインＡ０ないしＡ１５は論理マ
クロセルＢＣ０ないしＢＣ１５からの出力信号をそれぞ
れ与える。８本の水平ラインはその各々がＩ／Ｏセル２
０３−Ａのうちの１つのＩ／Ｏセルへの入力ラインであ
る。水平および垂直ラインの交差の円はプログラム可能
な接続を表わす。したがって、特定の垂直ライン上の円
は、特定のマルチプレクサの８本の入力ラインと１本の
出力ラインとの間の８つのプログラム可能な接続を表わ
す。
は図１５により詳細に示される。上述のように、この実
施例では、出力スイッチマトリックスバンク２４０−Ａ
は多数の８対１プログラム可能なマルチプレクサを含
む。図１５では、垂直ラインは出力スイッチマトリック
スバンク２４０−Ａへの信号入力ラインを表わす。特定
的には、１６本の垂直ラインＡ０ないしＡ１５は論理マ
クロセルＢＣ０ないしＢＣ１５からの出力信号をそれぞ
れ与える。８本の水平ラインはその各々がＩ／Ｏセル２
０３−Ａのうちの１つのＩ／Ｏセルへの入力ラインであ
る。水平および垂直ラインの交差の円はプログラム可能
な接続を表わす。したがって、特定の垂直ライン上の円
は、特定のマルチプレクサの８本の入力ラインと１本の
出力ラインとの間の８つのプログラム可能な接続を表わ
す。
【０１６０】この特定の構成では、第１のＩ／ＯセルＩ
ＯＣ０はプログラム可能な論理マクロセルＢＣ０ないし
ＢＣ７のうちのいずれか１つからの信号を受けることが
できる。第２のＩ／ＯセルＩＯＣ１はプログラム可能な
論理マクロセルＢＣ２ないしＢＣ９のいずれか１つから
の信号を受けることができ、第３のＩ／ＯセルＩＯＣ２
はプログラム可能な論理マクロセルＢＣ４ないしＢＣ１
１のいずれか１つからの信号を受けることができる。第
８のＩ／ＯセルＩＯＣ７はプログラム可能な論理マクロ
セルＢＣ１４ないしＢＣ５のいずれか１つからの信号を
受けることができる。
ＯＣ０はプログラム可能な論理マクロセルＢＣ０ないし
ＢＣ７のうちのいずれか１つからの信号を受けることが
できる。第２のＩ／ＯセルＩＯＣ１はプログラム可能な
論理マクロセルＢＣ２ないしＢＣ９のいずれか１つから
の信号を受けることができ、第３のＩ／ＯセルＩＯＣ２
はプログラム可能な論理マクロセルＢＣ４ないしＢＣ１
１のいずれか１つからの信号を受けることができる。第
８のＩ／ＯセルＩＯＣ７はプログラム可能な論理マクロ
セルＢＣ１４ないしＢＣ５のいずれか１つからの信号を
受けることができる。
【０１６１】図１５に示される出力スイッチマトリック
スバンク２４０−Ａの特定の構成はこの発明の原理を例
示的に示すだけのものであって、この発明を示される構
成に制限するものではない。この開示を考慮すれば、当
業者はたとえば出力スイッチマトリックスバンク２４０
−Ａにプログラム可能な４：１マルチプレクサ、プログ
ラム可能な１２：１マルチプレクサ、プログラム可能な
１６：１マルチプレクサまたは異なる大きさのプログラ
ム可能なマルチプレクサの組合せでも使用することがで
きるであろう。重要な局面は、（ｉ）プログラム可能な
論理マクロセルはＩ／Ｏセルとプログラム可能に結合可
能かつ切り離し可能であり、そのためプログラム可能な
論理マクロセルは埋込論理マクロセルと出力論理マクロ
セルとの両方として機能し得ること、および（ｉｉ）プ
ログラム可能な論理マクロセルの出力信号は複数のＩ／
Ｏピンのうちのいずれの１つにもプログラム可能に振り
分けられ得ることである。
スバンク２４０−Ａの特定の構成はこの発明の原理を例
示的に示すだけのものであって、この発明を示される構
成に制限するものではない。この開示を考慮すれば、当
業者はたとえば出力スイッチマトリックスバンク２４０
−Ａにプログラム可能な４：１マルチプレクサ、プログ
ラム可能な１２：１マルチプレクサ、プログラム可能な
１６：１マルチプレクサまたは異なる大きさのプログラ
ム可能なマルチプレクサの組合せでも使用することがで
きるであろう。重要な局面は、（ｉ）プログラム可能な
論理マクロセルはＩ／Ｏセルとプログラム可能に結合可
能かつ切り離し可能であり、そのためプログラム可能な
論理マクロセルは埋込論理マクロセルと出力論理マクロ
セルとの両方として機能し得ること、および（ｉｉ）プ
ログラム可能な論理マクロセルの出力信号は複数のＩ／
Ｏピンのうちのいずれの１つにもプログラム可能に振り
分けられ得ることである。
【０１６２】出力スイッチマトリックスバンク２４０−
Ａの各々のプログラム可能な８対１マルチプレクサは、
マルチプレクサを構成するために使用される３つのアー
キテクチュア上のセルを有し、そのため入力ラインのう
ちの１本のみが出力ラインに接続される。アーキテクチ
ュア上のセルはマルチプレクサに入力選択信号を与え
る。表１１は、３つのアーキテクチュア上のセルの特定
の構成に対するプログラム可能な論理ブロックの１つの
実施例を示す。表１１のＩ／Ｏピンの参照番号の下の各
々の列は、出力スイッチマトリックスバンク２４０−Ａ
の１つのプログラム可能な８：１マルチプレクサを表わ
す。
Ａの各々のプログラム可能な８対１マルチプレクサは、
マルチプレクサを構成するために使用される３つのアー
キテクチュア上のセルを有し、そのため入力ラインのう
ちの１本のみが出力ラインに接続される。アーキテクチ
ュア上のセルはマルチプレクサに入力選択信号を与え
る。表１１は、３つのアーキテクチュア上のセルの特定
の構成に対するプログラム可能な論理ブロックの１つの
実施例を示す。表１１のＩ／Ｏピンの参照番号の下の各
々の列は、出力スイッチマトリックスバンク２４０−Ａ
の１つのプログラム可能な８：１マルチプレクサを表わ
す。
【０１６３】表１１は、各々の出力信号がＩ／Ｏピンへ
の少なくとも３つの異なる経路を有することを示す。た
とえば、マクロセルＢＣ０からの信号Ａ０は、Ｉ／Ｏピ
ンＩＯ０、ＩＯ５、ＩＯ６およびＩＯ７に経路指定され
ることができる。特定的には、
の少なくとも３つの異なる経路を有することを示す。た
とえば、マクロセルＢＣ０からの信号Ａ０は、Ｉ／Ｏピ
ンＩＯ０、ＩＯ５、ＩＯ６およびＩＯ７に経路指定され
ることができる。特定的には、
【０１６４】
【数１】
【０１６５】である。
【０１６６】
【表１１】
【０１６７】図１６は、出力スイッチマトリックスバン
ク２４０−Ａの８つのプログラム可能なマルチプレクサ
の代替例を示す図である。「＊＊」を付した入力ライン
は、出力スイッチマトリックスバンク２４０−Ａのデフ
ォルト構成において出力ラインに接続されるラインであ
る。
ク２４０−Ａの８つのプログラム可能なマルチプレクサ
の代替例を示す図である。「＊＊」を付した入力ライン
は、出力スイッチマトリックスバンク２４０−Ａのデフ
ォルト構成において出力ラインに接続されるラインであ
る。
【０１６８】入力スイッチマトリックス 入力スイッチマトリックスバンク２２０−Ａは３２個の
入力信号を受ける。上述のように、ラインＡ０ないしＡ
１５上の信号はプログラム可能な論理マクロセルＢＣ０
ないしＢＣ１５からのものである。ラインＡ０＾ないし
Ａ１５＾上の信号は入力マクロセルからのものであり、
信号Ａ０＾、Ａ２＾、．．．、Ａ１４＾は関連するＩ／
Ｏピンからの直接の信号であり、信号Ａ１＾、Ａ３
＾、．．．、Ａ１５＾は一時記憶またはラッチ信号のい
ずれかである。
入力信号を受ける。上述のように、ラインＡ０ないしＡ
１５上の信号はプログラム可能な論理マクロセルＢＣ０
ないしＢＣ１５からのものである。ラインＡ０＾ないし
Ａ１５＾上の信号は入力マクロセルからのものであり、
信号Ａ０＾、Ａ２＾、．．．、Ａ１４＾は関連するＩ／
Ｏピンからの直接の信号であり、信号Ａ１＾、Ａ３
＾、．．．、Ａ１５＾は一時記憶またはラッチ信号のい
ずれかである。
【０１６９】この発明の入力スイッチマトリックスバン
ク２２０−Ａの１つの実施例は図１７に示される。上述
のように、この実施例では、入力スイッチマトリックス
バンク２２０−Ａは多数のプログラム可能な４対１マル
チプレクサを含む。図１７では、垂直ラインは入力スイ
ッチマトリックスバンク２２０−Ａへの信号入力ライン
を表わす。特定的には、３２本の垂直ラインは４本のラ
インの組にクラスタにされる。図１７の左側の第１のク
ラスタの４本のラインは、ラインＡ０、Ａ１、Ａ０＾お
よびＡ１＾にそれぞれ接続される。図１７の左側の第２
のクラスタの４本のラインはラインＡ２、Ａ３、Ａ２＾
およびＡ３＾にそれぞれ接続される。入力ラインの接続
のこのパターンは継続し、図１７の右側の最後のクラス
タの４本のラインはラインＡ１４、Ａ１５、Ａ１４＾お
よびＡ１５＾に接続される。
ク２２０−Ａの１つの実施例は図１７に示される。上述
のように、この実施例では、入力スイッチマトリックス
バンク２２０−Ａは多数のプログラム可能な４対１マル
チプレクサを含む。図１７では、垂直ラインは入力スイ
ッチマトリックスバンク２２０−Ａへの信号入力ライン
を表わす。特定的には、３２本の垂直ラインは４本のラ
インの組にクラスタにされる。図１７の左側の第１のク
ラスタの４本のラインは、ラインＡ０、Ａ１、Ａ０＾お
よびＡ１＾にそれぞれ接続される。図１７の左側の第２
のクラスタの４本のラインはラインＡ２、Ａ３、Ａ２＾
およびＡ３＾にそれぞれ接続される。入力ラインの接続
のこのパターンは継続し、図１７の右側の最後のクラス
タの４本のラインはラインＡ１４、Ａ１５、Ａ１４＾お
よびＡ１５＾に接続される。
【０１７０】２４本の水平ラインＳＡＩ０ないしＳＡＩ
２３の各々は、集中スイッチマトリックス２３０への入
力ラインである。水平および垂直ラインの交差での円は
プログラム可能な接続を表わす。したがって、特定の水
平ライン上の円は、特定のプログラム可能なマルチプレ
クサの４本の入力ラインとその出力ラインとの間の４つ
のプログラム可能な接続を表わす。
２３の各々は、集中スイッチマトリックス２３０への入
力ラインである。水平および垂直ラインの交差での円は
プログラム可能な接続を表わす。したがって、特定の水
平ライン上の円は、特定のプログラム可能なマルチプレ
クサの４本の入力ラインとその出力ラインとの間の４つ
のプログラム可能な接続を表わす。
【０１７１】特定のマルチプレクサへの入力ラインは図
１８により詳細に示される。この実施例では、４本の入
力ラインのクラスタは３つの隣接するプログラム可能な
マルチプレクサに接続される。
１８により詳細に示される。この実施例では、４本の入
力ラインのクラスタは３つの隣接するプログラム可能な
マルチプレクサに接続される。
【０１７２】この発明の入力スイッチマトリックスバン
ク２２０−Ａの第２の実施例は図１９に示される。この
実施例でも、入力スイッチマトリックスバンク２２０−
Ａは多数のプログラム可能な４対１マルチプレクサを含
む。図１９でも、垂直ラインは入力スイッチマトリック
スバンク２２０−Ａへの信号入力ラインを表わす。特定
的には、３２本の垂直ラインは４本のラインの組にクラ
スタにされる。図１９の左側の第１のクラスタの４本の
ラインはラインＡ０、Ａ１、Ａ０＾およびＡ１＾にそれ
ぞれ接続される。図１９の左側の第２のクラスタの４本
のラインはラインＡ２、Ａ３、Ａ２＾およびＡ３＾にそ
れぞれ接続される。このパターンの入力ラインの接続は
継続され、図１９の右側の最後のクラスタの４本のライ
ンはラインＡ１４、Ａ１５、Ａ１４＾およびＡ１５＾に
接続される。
ク２２０−Ａの第２の実施例は図１９に示される。この
実施例でも、入力スイッチマトリックスバンク２２０−
Ａは多数のプログラム可能な４対１マルチプレクサを含
む。図１９でも、垂直ラインは入力スイッチマトリック
スバンク２２０−Ａへの信号入力ラインを表わす。特定
的には、３２本の垂直ラインは４本のラインの組にクラ
スタにされる。図１９の左側の第１のクラスタの４本の
ラインはラインＡ０、Ａ１、Ａ０＾およびＡ１＾にそれ
ぞれ接続される。図１９の左側の第２のクラスタの４本
のラインはラインＡ２、Ａ３、Ａ２＾およびＡ３＾にそ
れぞれ接続される。このパターンの入力ラインの接続は
継続され、図１９の右側の最後のクラスタの４本のライ
ンはラインＡ１４、Ａ１５、Ａ１４＾およびＡ１５＾に
接続される。
【０１７３】２４本の水平ラインＳＡＩ０ないしＳＡＩ
２３の各々は、ここでも集中スイッチマトリックス２３
０への入力ラインである。水平および垂直ラインの交差
での円はプログラム可能な接続を表わす。したがって、
特定の水平ライン上の円は特定のプログラム可能なマル
チプレクサの４本の入力ラインとその出力ラインとの間
の４つのプログラム可能な接続を表わす。
２３の各々は、ここでも集中スイッチマトリックス２３
０への入力ラインである。水平および垂直ラインの交差
での円はプログラム可能な接続を表わす。したがって、
特定の水平ライン上の円は特定のプログラム可能なマル
チプレクサの４本の入力ラインとその出力ラインとの間
の４つのプログラム可能な接続を表わす。
【０１７４】特定のマルチプレクサへの入力ラインは図
２０により詳細に示される。この実施例では、４本の入
力ラインのクラスタは２４個のプログラム可能なマルチ
プレクサに接続される。この開示を考慮すれば、当業者
は入力スイッチマトリックスバンク２２０−Ａに様々な
プログラム可能なマルチプレクサを使用することができ
る。重要な局面は、入力スイッチマトリックスバンク２
２０−Ａへの各々の入力信号はスイッチマトリックスを
通る少なくとも３つの異なる経路を有することである。
２０により詳細に示される。この実施例では、４本の入
力ラインのクラスタは２４個のプログラム可能なマルチ
プレクサに接続される。この開示を考慮すれば、当業者
は入力スイッチマトリックスバンク２２０−Ａに様々な
プログラム可能なマルチプレクサを使用することができ
る。重要な局面は、入力スイッチマトリックスバンク２
２０−Ａへの各々の入力信号はスイッチマトリックスを
通る少なくとも３つの異なる経路を有することである。
【０１７５】表１２は、アーキテクチュア上のセルＳ１
２およびＳ１３の特定の構成に対する、２つの隣接する
論理マクロセルからのフィードバック信号Ａ（Ｎ）およ
びＡ（Ｎ＋１）、それに関連するＩ／Ｏピンからのフィ
ードバック信号Ａ（Ｎ）＾、ならびにそれに関連する入
力マクロセルからのフィードバック信号Ａ（Ｎ＋１）＾
の選択を示す。この実施例において、入力スイッチマト
リックスバンク２２０−Ａは複数のプログラム可能な２
対１マルチプレクサである。
２およびＳ１３の特定の構成に対する、２つの隣接する
論理マクロセルからのフィードバック信号Ａ（Ｎ）およ
びＡ（Ｎ＋１）、それに関連するＩ／Ｏピンからのフィ
ードバック信号Ａ（Ｎ）＾、ならびにそれに関連する入
力マクロセルからのフィードバック信号Ａ（Ｎ＋１）＾
の選択を示す。この実施例において、入力スイッチマト
リックスバンク２２０−Ａは複数のプログラム可能な２
対１マルチプレクサである。
【０１７６】表１２は、この実施例において各々のフィ
ードバック信号が集中スイッチマトリックス２３０に到
達する際に３つの変化を有し、そのため各々のフィード
バック信号は均一に処理されることを示す。
ードバック信号が集中スイッチマトリックス２３０に到
達する際に３つの変化を有し、そのため各々のフィード
バック信号は均一に処理されることを示す。
【０１７７】
【表１２】
【０１７８】上述の議論では、参照番号に英数字「Ａ」
を付したＰＬＤ１００の構成要素の構造について検討し
た。ＰＬＤ１００の他の７組の構成要素は上述のものと
同一である。したがって、上述の説明は他の７組の構成
要素の各々に対して引用によりここに援用される。さら
に、プログラム可能な論理ブロック、入力スイッチマト
リックスバンクおよび出力スイッチマトリックスバンク
を備える一般的な構成は、これらの構成要素を含むいか
なる数のブロックをも備えるＰＬＤを形成するために使
用されることができる。
を付したＰＬＤ１００の構成要素の構造について検討し
た。ＰＬＤ１００の他の７組の構成要素は上述のものと
同一である。したがって、上述の説明は他の７組の構成
要素の各々に対して引用によりここに援用される。さら
に、プログラム可能な論理ブロック、入力スイッチマト
リックスバンクおよび出力スイッチマトリックスバンク
を備える一般的な構成は、これらの構成要素を含むいか
なる数のブロックをも備えるＰＬＤを形成するために使
用されることができる。
【０１７９】集中スイッチマトリックス 集中スイッチマトリックス１３０（図１）はしばしば
「集中スイッチ相互接続手段」とも呼ばれるが、これは
入力スイッチマトリックス１２０の各々のバンクから２
４個の入力信号を受ける。したがって、この実施例で
は、入力スイッチマトリックス１２０から集中スイッチ
マトリックス１３０への入力ラインは１９２本ある。さ
らに６つの専用入力ピンは集中スイッチマトリックス１
３０に入力信号を与える。したがって、集中スイッチマ
トリックス１３０への入力ラインは合計１９８本であ
る。
「集中スイッチ相互接続手段」とも呼ばれるが、これは
入力スイッチマトリックス１２０の各々のバンクから２
４個の入力信号を受ける。したがって、この実施例で
は、入力スイッチマトリックス１２０から集中スイッチ
マトリックス１３０への入力ラインは１９２本ある。さ
らに６つの専用入力ピンは集中スイッチマトリックス１
３０に入力信号を与える。したがって、集中スイッチマ
トリックス１３０への入力ラインは合計１９８本であ
る。
【０１８０】ＰＬＤアーキテクチュアがより高密度に比
例縮小されるときに適切な経路指定能力を保証するため
に、各々の入力信号は集中スイッチマトリックス１３０
を通る少なくとも３つの異なる経路を有さなければなら
ない。それに加えて、論理能力および信号経路指定能力
を強化するために、この実施例では集中スイッチマトリ
ックス１３０から各々のプログラム可能な論理ブロック
への出力ラインが３３本ある。
例縮小されるときに適切な経路指定能力を保証するため
に、各々の入力信号は集中スイッチマトリックス１３０
を通る少なくとも３つの異なる経路を有さなければなら
ない。それに加えて、論理能力および信号経路指定能力
を強化するために、この実施例では集中スイッチマトリ
ックス１３０から各々のプログラム可能な論理ブロック
への出力ラインが３３本ある。
【０１８１】出力ラインの数、入力信号の数および経路
指定可能係数は、中央スイッチマトリックスのプログラ
ム可能なマルチプレクサの最小の大きさを固定する。特
定的には、
指定可能係数は、中央スイッチマトリックスのプログラ
ム可能なマルチプレクサの最小の大きさを固定する。特
定的には、
【０１８２】
【数２】
【０１８３】である。したがって、この実施例では、集
中スイッチマトリックス１３０は３３個のプログラム可
能な１８：１マルチプレクサの８つのバンクを含む。集
中スイッチマトリックス１３０は入力スイッチマトリッ
クス１２０とともに、各々のプログラム可能な論理ブロ
ックがすべてのグローバル信号へのアクセスを有する完
全なグローバルな接続性を与える。
中スイッチマトリックス１３０は３３個のプログラム可
能な１８：１マルチプレクサの８つのバンクを含む。集
中スイッチマトリックス１３０は入力スイッチマトリッ
クス１２０とともに、各々のプログラム可能な論理ブロ
ックがすべてのグローバル信号へのアクセスを有する完
全なグローバルな接続性を与える。
【０１８４】プログラム可能な論理セル９００Ａまたは
プログラム可能な論理セル９００Ｂから構成されるプロ
グラム可能な論理ブロックとともに使用するのに適切で
ある集中スイッチマトリックス１３０の１つの実施例
は、図２１ないし図２４に示される。説明を簡略化する
ために、８つのプログラム可能な論理ブロック１０１−
Ａないし１０１−Ｈはブロック「Ａ」ないし「Ｈ」とし
てそれぞれ表わされる。各々のブロックに対する入力ス
イッチマトリックスラインには０ないし２３という数字
が与えられる。したがって、入力スイッチマトリックス
１４０のバンク１４０−Ａからのラインは、Ａ００ない
しＡ２３によって表わされる。図２５ないし図２８は図
２１ないし図２４と同じ名称を使用し、集中スイッチマ
トリックス１３０を通る信号の経路指定の別の方法を示
している。両方の実施例において、各々の入力信号は集
中スイッチマトリックス１３０を通る少なくとも３つの
経路を有する。したがって、集中スイッチマトリックス
１３０は少なくとも３の経路指定可能係数を有する。
プログラム可能な論理セル９００Ｂから構成されるプロ
グラム可能な論理ブロックとともに使用するのに適切で
ある集中スイッチマトリックス１３０の１つの実施例
は、図２１ないし図２４に示される。説明を簡略化する
ために、８つのプログラム可能な論理ブロック１０１−
Ａないし１０１−Ｈはブロック「Ａ」ないし「Ｈ」とし
てそれぞれ表わされる。各々のブロックに対する入力ス
イッチマトリックスラインには０ないし２３という数字
が与えられる。したがって、入力スイッチマトリックス
１４０のバンク１４０−Ａからのラインは、Ａ００ない
しＡ２３によって表わされる。図２５ないし図２８は図
２１ないし図２４と同じ名称を使用し、集中スイッチマ
トリックス１３０を通る信号の経路指定の別の方法を示
している。両方の実施例において、各々の入力信号は集
中スイッチマトリックス１３０を通る少なくとも３つの
経路を有する。したがって、集中スイッチマトリックス
１３０は少なくとも３の経路指定可能係数を有する。
【０１８５】図２９および図３０はこの発明の原理に従
ったプログラム可能な論理装置（ＰＬＤ）のセル２００
０の詳細な構成図である。ＰＬＤセル２０００は、上述
のようにこの発明のプログラム可能な論理ブロックセル
９００Ｂと同等のものである２つのプログラム可能な論
理ブロックセル２０００Ａおよび２０００Ｂを含む。Ｐ
ＬＤセル２０００はさらに、Ｉ／Ｏセル２０７５および
入力マクロセル２０８５を含む。さらに、ＰＬＤセル２
０００は、プログラム可能な出力スイッチマトリックス
バンク２４０−Ａ（図２）のサブバンク２０４０Ａ１お
よびプログラム可能な入力スイッチマトリックスバンク
２２０−Ａ（図２）のサブバンク２０２０Ａ１（図２９
および図３０）を含む。
ったプログラム可能な論理装置（ＰＬＤ）のセル２００
０の詳細な構成図である。ＰＬＤセル２０００は、上述
のようにこの発明のプログラム可能な論理ブロックセル
９００Ｂと同等のものである２つのプログラム可能な論
理ブロックセル２０００Ａおよび２０００Ｂを含む。Ｐ
ＬＤセル２０００はさらに、Ｉ／Ｏセル２０７５および
入力マクロセル２０８５を含む。さらに、ＰＬＤセル２
０００は、プログラム可能な出力スイッチマトリックス
バンク２４０−Ａ（図２）のサブバンク２０４０Ａ１お
よびプログラム可能な入力スイッチマトリックスバンク
２２０−Ａ（図２）のサブバンク２０２０Ａ１（図２９
および図３０）を含む。
【０１８６】したがって、この発明の原理に従って、Ｐ
ＬＤはＰＬＤセル２０００を使用することによって形成
され、複数のＩ／Ｏセルおよび複数の入力マクロセルに
加えて入力スイッチマトリックスのバンクおよび出力ス
イッチマトリックスのバンクを備えるプログラム可能な
論理ブロックを構成する。形成されたプログラム可能な
論理ブロックは集中スイッチマトリックスからの信号に
よってのみ駆動される入力ラインを有し、集中スイッチ
マトリックスは入力スイッチマトリックスおよびオプシ
ョンとして複数の専用入力ピンからのみ入力信号を受け
る。もちろん、専用入力ピンからの信号も入力スイッチ
マトリックスを通って経路指定されることができるであ
ろう。
ＬＤはＰＬＤセル２０００を使用することによって形成
され、複数のＩ／Ｏセルおよび複数の入力マクロセルに
加えて入力スイッチマトリックスのバンクおよび出力ス
イッチマトリックスのバンクを備えるプログラム可能な
論理ブロックを構成する。形成されたプログラム可能な
論理ブロックは集中スイッチマトリックスからの信号に
よってのみ駆動される入力ラインを有し、集中スイッチ
マトリックスは入力スイッチマトリックスおよびオプシ
ョンとして複数の専用入力ピンからのみ入力信号を受け
る。もちろん、専用入力ピンからの信号も入力スイッチ
マトリックスを通って経路指定されることができるであ
ろう。
【０１８７】ＰＬＤセル２０００では、入力マクロセル
２０８５およびＩ／Ｏセル２０７５の構成要素および動
作は、入力マクロセル１１８５およびＩ／Ｏセル１１７
５に対して上で説明したものと同一であり、その説明は
引用によりここに援用される。入力スイッチマトリック
スのサブバンク２０２０Ａ１を形成する３つのプログラ
ム可能な２：１マルチプレクサの機能および動作は上の
表１２によって規定され、それは引用によりここに援用
される。サブバンク２０２０Ａ１は３つのプログラム可
能な２：１マルチプレクサへの入力信号の特定の構成を
示し、それは４つの入力信号Ａ（Ｎ）＾、Ａ（Ｎ）、Ａ
（Ｎ＋１）およびＡ（Ｎ＋１）＾の各々にラインＳＡＩ
０、ＳＡＩ１およびＳＡＩ２を介して集中スイッチマト
リックスに入る３つの機会を与える。特定的には、信号
Ａ（Ｎ）＾は６つの入力端子のうちの３つに与えられ、
信号Ａ（Ｎ）、Ａ（Ｎ＋１）およびＡ（Ｎ＋１）＾は残
りの３つの入力端子に与えられ、そのため信号の各々は
異なる入力端子に与えられることになる。
２０８５およびＩ／Ｏセル２０７５の構成要素および動
作は、入力マクロセル１１８５およびＩ／Ｏセル１１７
５に対して上で説明したものと同一であり、その説明は
引用によりここに援用される。入力スイッチマトリック
スのサブバンク２０２０Ａ１を形成する３つのプログラ
ム可能な２：１マルチプレクサの機能および動作は上の
表１２によって規定され、それは引用によりここに援用
される。サブバンク２０２０Ａ１は３つのプログラム可
能な２：１マルチプレクサへの入力信号の特定の構成を
示し、それは４つの入力信号Ａ（Ｎ）＾、Ａ（Ｎ）、Ａ
（Ｎ＋１）およびＡ（Ｎ＋１）＾の各々にラインＳＡＩ
０、ＳＡＩ１およびＳＡＩ２を介して集中スイッチマト
リックスに入る３つの機会を与える。特定的には、信号
Ａ（Ｎ）＾は６つの入力端子のうちの３つに与えられ、
信号Ａ（Ｎ）、Ａ（Ｎ＋１）およびＡ（Ｎ＋１）＾は残
りの３つの入力端子に与えられ、そのため信号の各々は
異なる入力端子に与えられることになる。
【０１８８】この実施例において、出力スイッチマトリ
ックスのサブバンク２０４０Ａ１はプログラム可能な
８：１マルチプレクサであり、その動作および機能は表
１１のいずれかの列によって示され、それは引用により
ここに援用される。プログラム可能な論理ブロックセル
２０００Ａおよび２０００Ｂでは、ＯＲゲート２０１１
Ａおよび２０１１Ｂ、デマルチプレクサ２０２２Ａおよ
び２０２２Ｂ、ＯＲゲート２０３３Ａおよび２０３３
Ｂ、排他的ＯＲゲート２０３４Ａおよび２０３４Ｂ、プ
ログラム可能な論理素子２０４６Ａおよび２０４６Ｂ、
プログラム可能な非同期信号源セレクタ２０５０Ａおよ
び２０５０Ｂ、プログラム可能な信号コネクタ２０４９
Ａおよび２０４９Ｂ、ならびにクロックマルチプレクサ
２０４３Ａおよび２０４３Ｂは、セル９００Ｂの対応の
構成要素と同一の態様で機能しかつ動作する。ここで、
対応の構成要素とは同じ構成要素のことを意味し、その
構成要素は参照番号の下２桁が同じであることによって
識別される。しかしながら、非同期制御積項２０９０お
よび２０９１が図２９および図３０の両方に示されてい
ることに注目されたい。これは便宜上だけのものであっ
て、上述のように実際にはそれらは同じ積項であって、
共有される。
ックスのサブバンク２０４０Ａ１はプログラム可能な
８：１マルチプレクサであり、その動作および機能は表
１１のいずれかの列によって示され、それは引用により
ここに援用される。プログラム可能な論理ブロックセル
２０００Ａおよび２０００Ｂでは、ＯＲゲート２０１１
Ａおよび２０１１Ｂ、デマルチプレクサ２０２２Ａおよ
び２０２２Ｂ、ＯＲゲート２０３３Ａおよび２０３３
Ｂ、排他的ＯＲゲート２０３４Ａおよび２０３４Ｂ、プ
ログラム可能な論理素子２０４６Ａおよび２０４６Ｂ、
プログラム可能な非同期信号源セレクタ２０５０Ａおよ
び２０５０Ｂ、プログラム可能な信号コネクタ２０４９
Ａおよび２０４９Ｂ、ならびにクロックマルチプレクサ
２０４３Ａおよび２０４３Ｂは、セル９００Ｂの対応の
構成要素と同一の態様で機能しかつ動作する。ここで、
対応の構成要素とは同じ構成要素のことを意味し、その
構成要素は参照番号の下２桁が同じであることによって
識別される。しかしながら、非同期制御積項２０９０お
よび２０９１が図２９および図３０の両方に示されてい
ることに注目されたい。これは便宜上だけのものであっ
て、上述のように実際にはそれらは同じ積項であって、
共有される。
【０１８９】プログラム可能な極性制御素子９３７およ
びそのアーキテクチュア上のセルならびにプログラム可
能な接続９１２およびその接続の１つの実施例は、図２
９および図３０に示される。プログラム可能な論理ブロ
ックセル２０００Ａにおいてクラスタの５つの積項は積
項ＰＴ１ないしＰＴ５として識別されプログラム可能な
論理ブロックセル２０００Ｂにおいては積項ＰＴ６ない
しＰＴ１０として識別されることを除いて、これらの２
つの構成要素を構成する要素は同一である。したがっ
て、図２９の構成要素のみをここに説明する。
びそのアーキテクチュア上のセルならびにプログラム可
能な接続９１２およびその接続の１つの実施例は、図２
９および図３０に示される。プログラム可能な論理ブロ
ックセル２０００Ａにおいてクラスタの５つの積項は積
項ＰＴ１ないしＰＴ５として識別されプログラム可能な
論理ブロックセル２０００Ｂにおいては積項ＰＴ６ない
しＰＴ１０として識別されることを除いて、これらの２
つの構成要素を構成する要素は同一である。したがっ
て、図２９の構成要素のみをここに説明する。
【０１９０】プログラム可能な極性制御素子９３７は、
アーキテクチュア上のセル２０９８Ａを備えるプログラ
ム可能な２：１マルチプレクサ２０９６Ａと排他的ＯＲ
ゲート２０９９Ａとを含む。プログラム可能な接続２０
３６Ａは第１の入力端子に接続される積項ＰＴ１を有
し、第２の出力端子は接地される。アーキテクチュア上
のセル２０９７Ａがプログラム可能な接続２０３６Ａに
論理ゼロの入力選択信号を与えるように構成されると、
プログラム可能な接続２０３６Ａは積項ＰＴ１をＯＲゲ
ート２０１１Ａに振り分けかつ他方の出力端子は接地さ
れ、そのため論理ゼロ信号は排他的ＯＲゲート２０９９
Ａの一方の入力端子に与えられる。
アーキテクチュア上のセル２０９８Ａを備えるプログラ
ム可能な２：１マルチプレクサ２０９６Ａと排他的ＯＲ
ゲート２０９９Ａとを含む。プログラム可能な接続２０
３６Ａは第１の入力端子に接続される積項ＰＴ１を有
し、第２の出力端子は接地される。アーキテクチュア上
のセル２０９７Ａがプログラム可能な接続２０３６Ａに
論理ゼロの入力選択信号を与えるように構成されると、
プログラム可能な接続２０３６Ａは積項ＰＴ１をＯＲゲ
ート２０１１Ａに振り分けかつ他方の出力端子は接地さ
れ、そのため論理ゼロ信号は排他的ＯＲゲート２０９９
Ａの一方の入力端子に与えられる。
【０１９１】排他的ＯＲゲート２０９９Ａの他方の入力
端子は、プログラム可能な２：１マルチプレクサ２０９
６Ａの出力端子に接続される。排他的ＯＲゲート２０９
９Ａの出力端子は、排他的ＯＲゲート２０３４Ａの一方
の入力端子に接続される。プログラム可能な２：１マル
チプレクサ２０９６Ａの一方の入力端子は電源電圧Ｖｃ
ｃに接続され、他方の入力端子は接地される。
端子は、プログラム可能な２：１マルチプレクサ２０９
６Ａの出力端子に接続される。排他的ＯＲゲート２０９
９Ａの出力端子は、排他的ＯＲゲート２０３４Ａの一方
の入力端子に接続される。プログラム可能な２：１マル
チプレクサ２０９６Ａの一方の入力端子は電源電圧Ｖｃ
ｃに接続され、他方の入力端子は接地される。
【０１９２】アーキテクチュア上のセル２０９８Ａがプ
ログラム可能な２：１マルチプレクサ２０９６Ａに論理
ゼロの入力選択信号を与えるように構成されると、マル
チプレクサ２０９６Ａは接地レベルを出力端子に通過さ
せ、その逆の事も言える。したがって、積項ＰＴ１がＯ
Ｒゲート２０１１Ａに振り分けられるとき排他的ＯＲゲ
ート２０３４Ａからアクティブハイの極性が望まれれ
ば、マルチプレクサ２０９６Ａは接地レベルを排他的Ｏ
Ｒゲート２０９９Ａに通過させるように構成され、それ
は論理ゼロレベルの信号を発生し、それは排他的ＯＲゲ
ート２０３４Ａの入力端子に与えられる。その反対に、
もしアクティブローの極性が望まれれば、電源電圧がマ
ルチプレクサ２０９６Ａを介して排他的ＯＲゲート２０
９９Ａに通過し、結果的に排他的ＯＲゲート２０３３Ａ
に通過する。さらにマルチプレクサ２０９６Ａは積項Ｐ
Ｔ１が排他的ＯＲゲート２０９９Ａに振り分けられると
きに極性を制御するために使用される。
ログラム可能な２：１マルチプレクサ２０９６Ａに論理
ゼロの入力選択信号を与えるように構成されると、マル
チプレクサ２０９６Ａは接地レベルを出力端子に通過さ
せ、その逆の事も言える。したがって、積項ＰＴ１がＯ
Ｒゲート２０１１Ａに振り分けられるとき排他的ＯＲゲ
ート２０３４Ａからアクティブハイの極性が望まれれ
ば、マルチプレクサ２０９６Ａは接地レベルを排他的Ｏ
Ｒゲート２０９９Ａに通過させるように構成され、それ
は論理ゼロレベルの信号を発生し、それは排他的ＯＲゲ
ート２０３４Ａの入力端子に与えられる。その反対に、
もしアクティブローの極性が望まれれば、電源電圧がマ
ルチプレクサ２０９６Ａを介して排他的ＯＲゲート２０
９９Ａに通過し、結果的に排他的ＯＲゲート２０３３Ａ
に通過する。さらにマルチプレクサ２０９６Ａは積項Ｐ
Ｔ１が排他的ＯＲゲート２０９９Ａに振り分けられると
きに極性を制御するために使用される。
【０１９３】この実施例において、プログラム可能な接
続９１２は２つのプログラム可能な接続２０１２Ａ１お
よび２０１２Ａ２を含む。プログラム可能な接続２０１
２Ａ１の第１の入力端子は積項ＰＴ３によって駆動さ
れ、かつ第２の入力端子は接地される。第１の出力端子
はプログラム可能な非同期信号源セレクタ２０５０Ａの
第１の入力端子を駆動し、かつ第２の出力端子はプログ
ラム可能な非同期信号源セレクタ２０５０Ａの第２の入
力端子とＯＲゲート２０１１Ａの入力端子とを駆動す
る。
続９１２は２つのプログラム可能な接続２０１２Ａ１お
よび２０１２Ａ２を含む。プログラム可能な接続２０１
２Ａ１の第１の入力端子は積項ＰＴ３によって駆動さ
れ、かつ第２の入力端子は接地される。第１の出力端子
はプログラム可能な非同期信号源セレクタ２０５０Ａの
第１の入力端子を駆動し、かつ第２の出力端子はプログ
ラム可能な非同期信号源セレクタ２０５０Ａの第２の入
力端子とＯＲゲート２０１１Ａの入力端子とを駆動す
る。
【０１９４】プログラム可能な接続２０１２Ａ２の第１
の入力端子は積項ＰＴ２によって駆動され、かつ第２の
入力端子は接地される。第１の出力端子はプログラム可
能なクロックマルチプレクサ２０４３Ａにクロック信号
を与えかつ第２の出力端子はＯＲゲート２０１１Ａの入
力端子を駆動する。
の入力端子は積項ＰＴ２によって駆動され、かつ第２の
入力端子は接地される。第１の出力端子はプログラム可
能なクロックマルチプレクサ２０４３Ａにクロック信号
を与えかつ第２の出力端子はＯＲゲート２０１１Ａの入
力端子を駆動する。
【０１９５】アーキテクチュア上のセル２０１４Ａがプ
ログラム可能な接続２０１２Ａ１に特定の入力選択信号
を与えるように構成されると、入力選択信号はさらにプ
ログラム可能な非同期信号源セレクタ２０５０Ａ、プロ
グラム可能なクロックマルチプレクサ２０４３Ａおよび
プログラム可能な接続２０１２Ａに与えられる。したが
って、プログラム可能な接続２０１２Ａ１が積項ＰＴ３
をＯＲゲート２０１１Ａに振り分けると、プログラム可
能な接続２０１２Ａ２は積項ＰＴ２をＯＲゲート２０１
１Ａに振り分ける。１つの実施例において、アーキテク
チュア上のセル２０１４Ａがプログラム可能な接続２０
１２Ａ１および２０１２Ａ２に論理１レベルの信号を与
えるように構成されるときに、このことが起こる。この
実施例において、積項ＰＴ３がＯＲゲート２０１１Ａに
振り分けられるとき、積項ＰＴ３はさらにプログラム可
能な非同期信号源セレクタの第２の入力端子に振り分け
られることに注目されたい。
ログラム可能な接続２０１２Ａ１に特定の入力選択信号
を与えるように構成されると、入力選択信号はさらにプ
ログラム可能な非同期信号源セレクタ２０５０Ａ、プロ
グラム可能なクロックマルチプレクサ２０４３Ａおよび
プログラム可能な接続２０１２Ａに与えられる。したが
って、プログラム可能な接続２０１２Ａ１が積項ＰＴ３
をＯＲゲート２０１１Ａに振り分けると、プログラム可
能な接続２０１２Ａ２は積項ＰＴ２をＯＲゲート２０１
１Ａに振り分ける。１つの実施例において、アーキテク
チュア上のセル２０１４Ａがプログラム可能な接続２０
１２Ａ１および２０１２Ａ２に論理１レベルの信号を与
えるように構成されるときに、このことが起こる。この
実施例において、積項ＰＴ３がＯＲゲート２０１１Ａに
振り分けられるとき、積項ＰＴ３はさらにプログラム可
能な非同期信号源セレクタの第２の入力端子に振り分け
られることに注目されたい。
【０１９６】アーキテクチュア上のセル２０１４Ａがプ
ログラム可能な接続２０１２Ａ１および２０１２Ａ２に
論理ゼロレベルの信号を与えるように構成されると、積
項ＰＴ２およびＰＴ３は非同期の用途のために使用され
る。積項ＰＴ２は個々のクロック信号であり、積項ＰＴ
３は非同期プリセットまたは非同期リセットのいずれに
も使用される。
ログラム可能な接続２０１２Ａ１および２０１２Ａ２に
論理ゼロレベルの信号を与えるように構成されると、積
項ＰＴ２およびＰＴ３は非同期の用途のために使用され
る。積項ＰＴ２は個々のクロック信号であり、積項ＰＴ
３は非同期プリセットまたは非同期リセットのいずれに
も使用される。
【０１９７】図３１は、上述のＰＬＤのピンアウトの１
つの実施例を示す図である。８４個のピンパッケージ
は、６４個のＩ／ＯピンＩＯ−０ないしＩＯ−６３、２
つの専用入力ピンＩ−２およびＩ−５、４つのグローバ
ルクロック／専用入力ピンＩ−０／ＣＫ０、Ｉ−１／Ｃ
Ｋ１、Ｉ−３／ＣＫ３およびＩ−４／ＣＫ４、６つの電
源ピンＶＣＣならびに８つの接地ピンを有する。６つの
電源ピンは、パッケージの平行な２つの側の各々が２つ
の電源ピンを有しかつ残りの平行な２つの側の各々が１
つの電源ピンを有するように配列される。パッケージの
各々の側は２つの接地ピンを有する。
つの実施例を示す図である。８４個のピンパッケージ
は、６４個のＩ／ＯピンＩＯ−０ないしＩＯ−６３、２
つの専用入力ピンＩ−２およびＩ−５、４つのグローバ
ルクロック／専用入力ピンＩ−０／ＣＫ０、Ｉ−１／Ｃ
Ｋ１、Ｉ−３／ＣＫ３およびＩ−４／ＣＫ４、６つの電
源ピンＶＣＣならびに８つの接地ピンを有する。６つの
電源ピンは、パッケージの平行な２つの側の各々が２つ
の電源ピンを有しかつ残りの平行な２つの側の各々が１
つの電源ピンを有するように配列される。パッケージの
各々の側は２つの接地ピンを有する。
【０１９８】この発明の他の実施例では、ＰＬＤセル２
０００はＰＬＤ２２００でブロック２２００−Ａないし
２２００−Ｐ（図３２）を構成するために使用される。
したがって、ＰＬＤ２２００は、１６バンクのプログラ
ム可能な入力スイッチマトリックス、１６バンクのプロ
グラム可能な出力スイッチマトリックスおよび１６個の
プログラム可能な論理ブロックを有する。ＰＬＤ２２０
０は入力／出力ピンを合計１２８個有し、ブロックごと
に８個のＩ／Ｏピンを備える。
０００はＰＬＤ２２００でブロック２２００−Ａないし
２２００−Ｐ（図３２）を構成するために使用される。
したがって、ＰＬＤ２２００は、１６バンクのプログラ
ム可能な入力スイッチマトリックス、１６バンクのプロ
グラム可能な出力スイッチマトリックスおよび１６個の
プログラム可能な論理ブロックを有する。ＰＬＤ２２０
０は入力／出力ピンを合計１２８個有し、ブロックごと
に８個のＩ／Ｏピンを備える。
【０１９９】ＰＬＤ２２００は、合計で２５６個のマク
ロセル、１２８個の入力マクロセルおよび１８個の専用
入力ピンを有する。したがって、集中スイッチマトリッ
クスへの入力信号の総数は４０２である（２４個の信号
／入力スイッチマトリックスのバンク×１６個のバンク
＋１８個の専用入力信号）。ある実施例において、４０
２個の信号は、Ｉ／Ｏピンからの１２８個の信号、１２
８個の入力マクロセルフィードバック信号、１２８個の
論理マクロセルフィードバック信号および１８個の専用
入力信号である。
ロセル、１２８個の入力マクロセルおよび１８個の専用
入力ピンを有する。したがって、集中スイッチマトリッ
クスへの入力信号の総数は４０２である（２４個の信号
／入力スイッチマトリックスのバンク×１６個のバンク
＋１８個の専用入力信号）。ある実施例において、４０
２個の信号は、Ｉ／Ｏピンからの１２８個の信号、１２
８個の入力マクロセルフィードバック信号、１２８個の
論理マクロセルフィードバック信号および１８個の専用
入力信号である。
【０２００】この実施例において、各々のプログラム可
能な論理ブロックは集中スイッチマトリックスから３４
個の入力信号を受け、各々の入力ラインはプログラム可
能な３６：１マルチプレクサによって駆動される。した
がって、集中スイッチマトリックスへの入力ラインの最
大数は、３４個のマルチプレクサ×３６本の入力ライン
／マルチプレクサ、または１，２２４本の入力ラインで
ある。４０２個の入力信号は１，２２４本の入力ライン
を駆動し、そのため各々の信号は集中スイッチマトリッ
クスを通る経路を平均で３．０４個有する。
能な論理ブロックは集中スイッチマトリックスから３４
個の入力信号を受け、各々の入力ラインはプログラム可
能な３６：１マルチプレクサによって駆動される。した
がって、集中スイッチマトリックスへの入力ラインの最
大数は、３４個のマルチプレクサ×３６本の入力ライン
／マルチプレクサ、または１，２２４本の入力ラインで
ある。４０２個の入力信号は１，２２４本の入力ライン
を駆動し、そのため各々の信号は集中スイッチマトリッ
クスを通る経路を平均で３．０４個有する。
【０２０１】ある実施例において、ＰＬＤ２２００は１
９６個のピンのＱＦＰパッケージに含まれる。このパッ
ケージは、１２８個のＩ／Ｏピン、１８個の専用入力ピ
ン、４４個の電源および接地ピン、ならびに５ボルト回
路内プログラム能力およびＪＴＡＧ互換の６つのピンを
有する。
９６個のピンのＱＦＰパッケージに含まれる。このパッ
ケージは、１２８個のＩ／Ｏピン、１８個の専用入力ピ
ン、４４個の電源および接地ピン、ならびに５ボルト回
路内プログラム能力およびＪＴＡＧ互換の６つのピンを
有する。
【０２０２】上述のように、この発明のプログラム可能
な論理装置は複数のプログラム可能な接続を有する。あ
る実施例において、プログラム可能な接続は多数の電気
的に消去可能なセルによって制御される。電気的に消去
可能なセルの数は特定の実現化例に依存するが、図１に
示される実施例の電気的に消去可能なセルの数は表１３
に与えられる。この開示を考慮すれば、当業者は消去可
能なセルの数を変えてこの発明の原理に従ったＰＬＤを
設計することができる。したがって、以下の表は例示的
に示すためだけのものであって、この発明を示されたセ
ルの数に制限するものではない。
な論理装置は複数のプログラム可能な接続を有する。あ
る実施例において、プログラム可能な接続は多数の電気
的に消去可能なセルによって制御される。電気的に消去
可能なセルの数は特定の実現化例に依存するが、図１に
示される実施例の電気的に消去可能なセルの数は表１３
に与えられる。この開示を考慮すれば、当業者は消去可
能なセルの数を変えてこの発明の原理に従ったＰＬＤを
設計することができる。したがって、以下の表は例示的
に示すためだけのものであって、この発明を示されたセ
ルの数に制限するものではない。
【０２０３】
【表１３】
【０２０４】他の実施例における、プログラム可能な論
理ブロックセル９００Ｂを使用して構成されるＰＬＤの
電気的に消去可能なセルの数は、表１４に与えられる。
理ブロックセル９００Ｂを使用して構成されるＰＬＤの
電気的に消去可能なセルの数は、表１４に与えられる。
【０２０５】
【表１４】
【０２０６】さらに他の実施例における、プログラム可
能なＰＬＤセル２０００を使用して構成されるＰＬＤ２
２００の電気的に消去可能なセルの数は表１５に与えら
れる。
能なＰＬＤセル２０００を使用して構成されるＰＬＤ２
２００の電気的に消去可能なセルの数は表１５に与えら
れる。
【０２０７】
【表１５】
【０２０８】上述の議論では、説明を簡略化するために
プログラム可能なアーキテクチュア上のセルのみを説明
した。これらの用途におけるセルは、この発明に従った
ヒューズ、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、ＲＡＭ
セルまたはＣＭＯＳアンチヒューズ技術であってもよ
い。アーキテクチュア上のセルは、入力選択信号または
出力選択信号をプログラム可能な構成要素に与えるため
の手段であり、そのため構成要素はそこに所望の信号を
通過させる。
プログラム可能なアーキテクチュア上のセルのみを説明
した。これらの用途におけるセルは、この発明に従った
ヒューズ、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、ＲＡＭ
セルまたはＣＭＯＳアンチヒューズ技術であってもよ
い。アーキテクチュア上のセルは、入力選択信号または
出力選択信号をプログラム可能な構成要素に与えるため
の手段であり、そのため構成要素はそこに所望の信号を
通過させる。
【０２０９】上述の議論では、プログラム可能なＡＮＤ
／ＯＲアレイを、論理変数の積を形成するために使用さ
れるＡＮＤゲートのアセンブリに続いてそのような積項
の和を形成するためのＯＲゲートのアセンブリとして説
明してきた。しかしながら、ある実施例においては、当
業者に既知である論理変換を使用するとプログラム可能
なＡＮＤ固定ＯＲアレイ（ＡＮＤ／ＯＲアレイ）はプロ
グラム可能なＮＯＲ固定ＮＯＲアレイによって置換えら
れる。ＮＯＲ論理を使用することによって、同等のプロ
グラム可能なＡＮＤ／ＯＲアレイに対して速度が向上さ
れるが、２つのアレイの論理機能は同等である。
／ＯＲアレイを、論理変数の積を形成するために使用さ
れるＡＮＤゲートのアセンブリに続いてそのような積項
の和を形成するためのＯＲゲートのアセンブリとして説
明してきた。しかしながら、ある実施例においては、当
業者に既知である論理変換を使用するとプログラム可能
なＡＮＤ固定ＯＲアレイ（ＡＮＤ／ＯＲアレイ）はプロ
グラム可能なＮＯＲ固定ＮＯＲアレイによって置換えら
れる。ＮＯＲ論理を使用することによって、同等のプロ
グラム可能なＡＮＤ／ＯＲアレイに対して速度が向上さ
れるが、２つのアレイの論理機能は同等である。
【０２１０】ＡＮＤ／ＯＲアレイはさらに入力信号
（Ａ）の補数（／Ａ（ここで／はＡに上線を付したもの
を意味する））を形成するインバータを含んでもよい。
ＡＮＤ／ＯＲアレイはさらに、以下のドモルガンの定理
（Ａ）の補数（／Ａ（ここで／はＡに上線を付したもの
を意味する））を形成するインバータを含んでもよい。
ＡＮＤ／ＯＲアレイはさらに、以下のドモルガンの定理
【０２１１】
【数３】
【０２１２】を利用することによって当業者に周知であ
る態様で、論理変数の和を形成するためのＯＲゲートの
アセンブリに続いてそのような和の積を形成するための
ＡＮＤゲートのアセンブリとして配列されてもよい。た
とえば、論理積項の和Ａ・Ｂ＋Ｃ・Ｄ＋Ｅ・Ｆ・Ｇは変
数の補数の和の積の補数、すなわち、
る態様で、論理変数の和を形成するためのＯＲゲートの
アセンブリに続いてそのような和の積を形成するための
ＡＮＤゲートのアセンブリとして配列されてもよい。た
とえば、論理積項の和Ａ・Ｂ＋Ｃ・Ｄ＋Ｅ・Ｆ・Ｇは変
数の補数の和の積の補数、すなわち、
【０２１３】
【数４】
【０２１４】として表わされてもよい。参照しやすくす
るために、論理積の論理和と論理和の論理積とはここで
はまとめて「論理和／積項」と呼ぶ。
るために、論理積の論理和と論理和の論理積とはここで
はまとめて「論理和／積項」と呼ぶ。
【０２１５】上で適用したドモルガンの定理を使用しか
つ信号経路に信号インバータを組込むことによって、プ
ログラム可能なＯＲゲートおよび固定ＡＮＤゲートに関
するゲート構成をも表わすことができる。より一般的に
は、ＡＮＤゲートおよびＯＲゲートがともにプログラム
可能であるＰＬＡモードでゲートを構成することができ
る。
つ信号経路に信号インバータを組込むことによって、プ
ログラム可能なＯＲゲートおよび固定ＡＮＤゲートに関
するゲート構成をも表わすことができる。より一般的に
は、ＡＮＤゲートおよびＯＲゲートがともにプログラム
可能であるＰＬＡモードでゲートを構成することができ
る。
【０２１６】この発明のＰＬＤのプログラム可能な論理
マクロセルおよび入力マクロセルはすべてパワーアップ
の間にリセットされるように設計される。パワーアップ
の後に、プログラム可能な論理マクロセルおよび入力マ
クロセルはすべてクリアされ、出力信号を論理ゼロに設
定する。ステートマシンの初期化を簡略化するのにこの
特徴は特に重要である。
マクロセルおよび入力マクロセルはすべてパワーアップ
の間にリセットされるように設計される。パワーアップ
の後に、プログラム可能な論理マクロセルおよび入力マ
クロセルはすべてクリアされ、出力信号を論理ゼロに設
定する。ステートマシンの初期化を簡略化するのにこの
特徴は特に重要である。
【０２１７】所有権を主張できるユーザの論理設計が許
可なくコピーされることを防ぐために、各々の装置には
セキュリティセルが与えられる。一旦プログラムされる
と、セキュリティセルはプログラミングおよび検査モー
ドを不能化する。保護セルを消去する唯一の方法は、ア
レイのアーキテクチュアセルのすべてを充電することで
ある。このセルは、好ましくは残りの装置が完全にプロ
グラムされた後でのみプログラムされるべきである。
可なくコピーされることを防ぐために、各々の装置には
セキュリティセルが与えられる。一旦プログラムされる
と、セキュリティセルはプログラミングおよび検査モー
ドを不能化する。保護セルを消去する唯一の方法は、ア
レイのアーキテクチュアセルのすべてを充電することで
ある。このセルは、好ましくは残りの装置が完全にプロ
グラムされた後でのみプログラムされるべきである。
【０２１８】この発明のプログラム可能な論理装置は、
超電圧で可能化されるプリロード回路で設計され、これ
は論理の機能性をテストする容易な方法を提供する。プ
リロード機能によって、いかなる任意の状態の値を論理
マクロセルにロードすることも可能となる。典型的な機
能のテストのシーケンスによって、テストされている装
置の可能な状態の遷移がすべて確かめられるであろう。
これには、レジスタを任意の「現在の状態」に設定す
る、および装置を任意の「現在の入力」値にセットする
能力が必要である。一旦これが行なわれると、ステート
マシンは新しい状態または次の状態にクロックされ、そ
れは「現在の状態」からの遷移を有効なものとするため
に検査される。この方法で、いかなる特定の状態の遷移
も検査することができる。
超電圧で可能化されるプリロード回路で設計され、これ
は論理の機能性をテストする容易な方法を提供する。プ
リロード機能によって、いかなる任意の状態の値を論理
マクロセルにロードすることも可能となる。典型的な機
能のテストのシーケンスによって、テストされている装
置の可能な状態の遷移がすべて確かめられるであろう。
これには、レジスタを任意の「現在の状態」に設定す
る、および装置を任意の「現在の入力」値にセットする
能力が必要である。一旦これが行なわれると、ステート
マシンは新しい状態または次の状態にクロックされ、そ
れは「現在の状態」からの遷移を有効なものとするため
に検査される。この方法で、いかなる特定の状態の遷移
も検査することができる。
【０２１９】プリロード機能によって装置がいかなる所
望の状態にも直接移ることが可能となるため、テストの
シーケンスは大幅に短縮され得る。さらに、可能な値を
すべてテストすることができ、これによりテスト時間と
開発のコストを大幅に削減し正常なシステム内動作を保
証する。
望の状態にも直接移ることが可能となるため、テストの
シーケンスは大幅に短縮され得る。さらに、可能な値を
すべてテストすることができ、これによりテスト時間と
開発のコストを大幅に削減し正常なシステム内動作を保
証する。
【０２２０】観察モードによって、テスト容易性のため
に内部状態または対応するＩ／Ｏピン上の出力レジスタ
の内容を観察することができる。超電圧を特定のピンに
与えることによってこの観察モードに入る。一旦このモ
ードに入ると、それは組合せ出力データがＩ／Ｏピン上
に現われるのを抑制し、かつプログラム可能な論理マク
ロセルに対応する出力ピン上の出力レジスタの内容の観
察を可能にする。これによって、埋込レジスタのデバッ
グおよび追跡が容易にできるようになる。
に内部状態または対応するＩ／Ｏピン上の出力レジスタ
の内容を観察することができる。超電圧を特定のピンに
与えることによってこの観察モードに入る。一旦このモ
ードに入ると、それは組合せ出力データがＩ／Ｏピン上
に現われるのを抑制し、かつプログラム可能な論理マク
ロセルに対応する出力ピン上の出力レジスタの内容の観
察を可能にする。これによって、埋込レジスタのデバッ
グおよび追跡が容易にできるようになる。
【０２２１】この出願は、オム・ピィ・アグラワル（Om
P. Agrawal)他による「高密度のプログラム可能な論理
装置の柔軟な同期／非同期セル構造（FLEXIBLE SYNCHRO
NOUS/ASYNCHRONOUS CELL STRUCTURE FOR A HIGH DENSIT
Y PROGRAMMABLE LOGIC DEVICE)」と題された共通に譲渡
されかつ共通に出願された同時係属中の米国特許出願連
続番号第ｘｘ／ｘｘｘ，ｘｘｘ号、およびオム・ピィ・
アグラワル（Om P. Agrawal)による「複数のプログラム
可能なスイッチマトリックスを備えるマルチアレイのプ
ログラム可能な論理装置（A MULTIPLE ARRAY PROGRAMMA
BLE LOGIC DEVICE WITH A PLURALITY OF PROGRAMMABLE
SWITCH MATRICES ）」と題され共通に譲渡されかつ共通
に出願された同時係属中の米国特許出願連続番号第ｘｘ
／ｘｘｘ，ｘｘｘ号に関し、その２つはどちらもそのま
ま引用によりここに援用される。
P. Agrawal)他による「高密度のプログラム可能な論理
装置の柔軟な同期／非同期セル構造（FLEXIBLE SYNCHRO
NOUS/ASYNCHRONOUS CELL STRUCTURE FOR A HIGH DENSIT
Y PROGRAMMABLE LOGIC DEVICE)」と題された共通に譲渡
されかつ共通に出願された同時係属中の米国特許出願連
続番号第ｘｘ／ｘｘｘ，ｘｘｘ号、およびオム・ピィ・
アグラワル（Om P. Agrawal)による「複数のプログラム
可能なスイッチマトリックスを備えるマルチアレイのプ
ログラム可能な論理装置（A MULTIPLE ARRAY PROGRAMMA
BLE LOGIC DEVICE WITH A PLURALITY OF PROGRAMMABLE
SWITCH MATRICES ）」と題され共通に譲渡されかつ共通
に出願された同時係属中の米国特許出願連続番号第ｘｘ
／ｘｘｘ，ｘｘｘ号に関し、その２つはどちらもそのま
ま引用によりここに援用される。
【０２２２】上述の実施例はこの発明の原理を例示的に
示すためだけのものであって、この発明を説明した特定
の実施例に制限するものではない。この開示を考慮すれ
ば、当業者は高速でかつより高密度に容易に比例縮小可
能である様々なＰＬＤを作り出すことができるであろ
う。
示すためだけのものであって、この発明を説明した特定
の実施例に制限するものではない。この開示を考慮すれ
ば、当業者は高速でかつより高密度に容易に比例縮小可
能である様々なＰＬＤを作り出すことができるであろ
う。
【図１】プログラム可能な集中スイッチマトリックスお
よびプログラム可能な入力スイッチマトリックスを含む
プログラム可能なスイッチマトリックスによって相互接
続される複数の同一のプログラム可能な論理ブロックを
備えるこの発明の非常に高密度なＰＬＤの１つの実施例
のブロック図である。
よびプログラム可能な入力スイッチマトリックスを含む
プログラム可能なスイッチマトリックスによって相互接
続される複数の同一のプログラム可能な論理ブロックを
備えるこの発明の非常に高密度なＰＬＤの１つの実施例
のブロック図である。
【図２】この発明のプログラム可能な論理ブロック、プ
ログラム可能な入力スイッチマトリックスバンク、プロ
グラム可能な出力スイッチマトリックスバンク、Ｉ／Ｏ
セル、入力マクロセルおよびＩ／Ｏピンを含むこの発明
の基本構成のより詳細なブロック図である。
ログラム可能な入力スイッチマトリックスバンク、プロ
グラム可能な出力スイッチマトリックスバンク、Ｉ／Ｏ
セル、入力マクロセルおよびＩ／Ｏピンを含むこの発明
の基本構成のより詳細なブロック図である。
【図３】この発明の論理アロケータの１つの実施例にお
ける一般的なデマルチプレクサの図である。
ける一般的なデマルチプレクサの図である。
【図４】この発明の論理アロケータの１つの実施例にお
けるデマルチプレクサの図である。
けるデマルチプレクサの図である。
【図５】この発明の論理アロケータの１つの実施例にお
けるデマルチプレクサの図である。
けるデマルチプレクサの図である。
【図６】この発明の論理アロケータの１つの実施例にお
けるデマルチプレクサの図である。
けるデマルチプレクサの図である。
【図７】この発明の論理アロケータの１つの実施例にお
けるデマルチプレクサの図である。
けるデマルチプレクサの図である。
【図８】この発明の論理アロケータの動作を示すブロッ
ク図である。
ク図である。
【図９】この発明のプログラム可能な論理ブロックのセ
ルの１つの実施例の詳細なブロック図である。
ルの１つの実施例の詳細なブロック図である。
【図１０】この発明のプログラム可能な論理ブロックの
セルの他の実施例の詳細なブロック図である。
セルの他の実施例の詳細なブロック図である。
【図１１】２つの異なる入力信号の構成のうちの一方を
備えるこの発明のプログラム可能な信号コネクタの詳細
図である。
備えるこの発明のプログラム可能な信号コネクタの詳細
図である。
【図１２】２つの異なる入力信号の構成のうちの他方を
備えるこの発明のプログラム可能な信号コネクタの詳細
図である。
備えるこの発明のプログラム可能な信号コネクタの詳細
図である。
【図１３】（Ａ）と（Ｂ）とは、この発明の多数のクロ
ック信号の構成の発生回路の概略図である。
ック信号の構成の発生回路の概略図である。
【図１４】この発明の入力論理マクロセルおよび入力／
出力セルのより詳細なブロック図である。
出力セルのより詳細なブロック図である。
【図１５】この発明のプログラム可能な出力スイッチマ
トリックスバンクの１つの実施例の概略図である。
トリックスバンクの１つの実施例の概略図である。
【図１６】図１５のプログラム可能な出力スイッチマト
リックスバンクの代替例を示す図である。
リックスバンクの代替例を示す図である。
【図１７】この発明のプログラム可能な入力スイッチマ
トリックスバンクの１つの実施例の概略図である。
トリックスバンクの１つの実施例の概略図である。
【図１８】図１７のプログラム可能な入力スイッチマト
リックスバンクの代替例を示す図である。
リックスバンクの代替例を示す図である。
【図１９】この発明のプログラム可能な入力スイッチマ
トリックスの１つのバンクの別の実施例の概略図であ
る。
トリックスの１つのバンクの別の実施例の概略図であ
る。
【図２０】図１９のプログラム可能な入力スイッチマト
リックスのバンクの代替例を示す図である。
リックスのバンクの代替例を示す図である。
【図２１】この発明の集中スイッチマトリックスに対す
る入力信号の構成の１つの実施例を示す図である。
る入力信号の構成の１つの実施例を示す図である。
【図２２】この発明の集中スイッチマトリックスに対す
る入力信号の構成の１つの実施例を示す図である。
る入力信号の構成の１つの実施例を示す図である。
【図２３】この発明の集中スイッチマトリックスに対す
る入力信号の構成の１つの実施例を示す図である。
る入力信号の構成の１つの実施例を示す図である。
【図２４】この発明の集中スイッチマトリックスに対す
る入力信号の構成の１つの実施例を示す図である。
る入力信号の構成の１つの実施例を示す図である。
【図２５】この発明の集中スイッチマトリックスに対す
る入力信号の構成の別の実施例を示す図である。
る入力信号の構成の別の実施例を示す図である。
【図２６】この発明の集中スイッチマトリックスに対す
る入力信号の構成の別の実施例を示す図である。
る入力信号の構成の別の実施例を示す図である。
【図２７】この発明の集中スイッチマトリックスに対す
る入力信号の構成の別の実施例を示す図である。
る入力信号の構成の別の実施例を示す図である。
【図２８】この発明の集中スイッチマトリックスに対す
る入力信号の構成の別の実施例を示す図である。
る入力信号の構成の別の実施例を示す図である。
【図２９】この発明のプログラム可能な論理装置のセル
の詳細な構成図である。
の詳細な構成図である。
【図３０】この発明のプログラム可能な論理装置のセル
の詳細な構成図である。
の詳細な構成図である。
【図３１】この発明のＰＬＤの１つの実施例に対するピ
ンアウトの詳細なブロック図である。
ンアウトの詳細なブロック図である。
【図３２】この発明の別のＰＬＤのブロック図である。
２０１−Ａ プログラム可能な論理ブロック ２０３−Ａ Ｉ／Ｏセル ２０５−Ａ Ｉ／Ｏピン ２０６−Ａ 入力マクロセル ２１０−Ａ プログラム可能な論理アレイ ２１５−Ａ 論理アロケータ ２２０−Ａ 入力スイッチマトリックスバンク ２３０ 集中スイッチマトリックス ２４０−Ａ 出力スイッチマトリックスバンク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オム・ピィ・アグラワル アメリカ合衆国、94024 カリフォルニ ア州、ロス・アルトス、ハイランド・サ ークル、891 (72)発明者 ジェリー・ディ・モエンチ アメリカ合衆国、78950 テキサス州、 オースティン、スペースウッド・パーク ウェイ、11305 (72)発明者 ケリー・エイ・イルゲンスタイン アメリカ合衆国、78735 テキサス州、 オースティン、サプリング・コーブ、 4900 (56)参考文献 特開 昭63−151115（ＪＰ，Ａ) 特開 平４−219021（ＪＰ，Ａ) Ｓ．ＫＯＰＥＣ，Ｏｂｔａｉｎｉｎｇ 70Ｍｈｚ Ｐｅｒｆｏｒｍａｎｃｅ ｉｎ ｔｈｅ ＭＡＸ Ａｒｃｈｉｔｅ ｃｔｕｒｅ，ＥＬＥＣＴＲＯＮＩＣ Ｅ ＮＧＩＮＥＥＲＩＮＧ，英国，1991年 ５月，Ｖｏｌ．63 Ｎｏ．773，69，70, 72，74 (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/173
Claims (18)
- 【請求項１】 複数のピンを有する集積回路であって、 複数のプログラム可能な論理ブロックを含み、各々のプ
ログラム可能な論理ブロックは複数の入力ラインおよび
複数の出力ラインを有し、 少なくとも１つのプログラム可能な論理ブロックは、前
記複数のプログラム可能な論理ブロックの入力ラインに
結合される複数の入力ラインを有し、かつ複数の出力ラ
インを有するプログラム可能なアレイを含み、 さらに前記プログラム可能なアレイは積項クラスタを含
み、前記積項クラスタの積項のうちの１つは前記積項ク
ラスタとプログラム可能に接続可能および切り離し可能
であり、さらに、 前記プログラム可能な論理ブロックの各々に作動的に結
合され、かつ各々が複数の入力ラインと複数の出力ライ
ンとを有する複数のプログラム可能な入力スイッチマト
リックスバンクを含む、プログラム可能な入力スイッチ
相互接続マトリックスを含み、 前記プログラム可能な入力スイッチマトリックスバンク
の前記複数の入力ラインのうちの入力ラインは１つのプ
ログラム可能な論理ブロックの前記複数の出力ラインの
うちの出力ラインに結合され、 さらに、前記プログラム可能な入力スイッチマトリック
スバンクは前記プログラム可能な入力スイッチマトリッ
クスバンクの前記複数の入力ラインのうちの前記入力ラ
インと前記プログラム可能な入力スイッチマトリックス
バンクの前記複数の出力ラインのうちの出力ラインとを
選択的に接続しかつ切り離し、 さらに前記プログラム可能な論理ブロックの各々および
前記プログラム可能な入力スイッチ相互接続マトリック
スに作動的に結合され、複数の入力ラインおよび複数の
出力ラインを有する、プログラム可能な集中スイッチ相
互接続マトリックスを含み、 前記プログラム可能な集中スイッチ相互接続マトリック
スの前記複数の入力ラインのうちの入力ラインは前記複
数のプログラム可能な入力スイッチマトリックスバンク
の前記複数の出力ラインに結合され、 さらに、前記プログラム可能な集中スイッチ相互接続マ
トリックスは、前記プログラム可能な集中スイッチ相互
接続マトリックスの前記複数の入力ライン上の信号と前
記複数のプログラム可能な論理ブロックの前記複数の入
力ラインとを選択的に接続しかつ切り離す、集積回路。 - 【請求項２】 前記プログラム可能な入力スイッチマト
リックスバンクは前記プログラム可能な入力スイッチマ
トリックスバンクの前記複数の入力ラインと前記複数の
出力ラインとに接続される複数のプログラム可能なマル
チプレクサを含む、請求項１に記載の集積回路。 - 【請求項３】 前記プログラム可能な集中スイッチ相互
接続マトリックスが前記プログラム可能な集中スイッチ
相互接続マトリックスの前記複数の入力ラインおよび前
記複数の出力ラインに接続される複数のプログラム可能
なマルチプレクサを含む、請求項１に記載の集積回路。 - 【請求項４】 前記プログラム可能な論理ブロックの各
々および１組の前記複数のピンに作動的に結合され、各
々が複数の入力ラインおよび複数の出力ラインを有する
複数の出力スイッチマトリックスバンクを含むプログラ
ム可能な出力スイッチ相互接続マトリックスをさらに含
み、 前記プログラム可能な出力スイッチマトリックスバンク
の前記複数の入力ラインは１つのプログラム可能な論理
ブロックの前記複数の出力ラインに結合され、 さらに、前記プログラム可能な出力スイッチ相互接続マ
トリックスは前記１組の前記複数の入力ラインの各々の
ラインを前記複数のピンのうちの前記１組のピンの中の
１つのピンと選択的に接続しかつ切り離す、請求項１に
記載の集積回路。 - 【請求項５】 前記プログラム可能な出力スイッチマト
リックスバンクが、前記プログラム可能な出力スイッチ
マトリックスバンクの前記複数の入力ラインと前記複数
の出力ラインとに接続される複数のプログラム可能なマ
ルチプレクサを含む、請求項４に記載の集積回路。 - 【請求項６】 前記少なくとも１つのプログラム可能な
論理ブロックが、 各々が前記プログラム可能な入力スイッチマトリックス
に作動的に結合され、少なくとも１つの入力ラインおよ
び出力ラインを有する、複数のプログラム可能な論理マ
クロセルと、 前記プログラム可能なアレイに作動的に結合され、かつ
前記複数のプログラム可能な論理マクロセルの各々に選
択的かつ作動的に結合されおよびそれから切り離される
論理アロケータとをさらに含み、 前記論理アロケータは前記プログラム可能なアレイの複
数の出力信号を前記複数のプログラム可能な論理マクロ
セルの選択された入力ラインに振り分け、 前記論理アロケータは前記複数のプログラム可能な論理
マクロセルの選択されていない入力ラインを前記プログ
ラム可能なアレイから切り離す、請求項１に記載の集積
回路。 - 【請求項７】 前記プログラム可能な論理マクロセルの
各々が、 前記プログラム可能な論理マクロセルの入力ラインに作
動的に結合され、入力端子および出力端子を有するプロ
グラム可能な論理素子と、 前記プログラム可能な論理素子に作動的に結合される論
理信号極性制御素子とを含み、 第１の動作モードでは、前記論理信号極性制御素子は入
力信号に応答して第１の出力信号を発生し、 第２の動作モードでは、前記論理信号極性制御素子は前
記入力信号に応答して第２の出力信号を発生し、前記第
２の出力信号は前記第１の出力信号の反転である、請求
項６に記載の集積回路。 - 【請求項８】 前記論理信号極性制御素子は、 極性制御素子の論理ゲートをさらに含み、前記極性制御
素子の論理ゲートは、（ｉ）前記プログラム可能な論理
マクロセルの入力ラインに接続される第１の入力端子、
（ｉｉ）第１の信号および第２の信号のうちの1つを伝
えるラインに接続される第２の入力端子および（ｉｉ
ｉ）前記極性制御素子の論理ゲートの出力信号のための
出力ラインを有し、前記出力ラインは前記プログラム可
能な論理素子の前記入力端子に接続される、請求項７に
記載の集積回路。 - 【請求項９】 前記第１および第２の信号のうちの1つ
を伝える前記ラインが前記積項クラスタからの前記１つ
のプログラム可能に接続可能および切り離し可能である
積項に結合される、請求項８に記載の集積回路。 - 【請求項１０】 前記積項クラスタの複数の積項のうち
の各積項が前記積項クラスタとプログラム可能に接続可
能でありかつ切り離し可能である、請求項１から９のい
ずれかに記載の集積回路。 - 【請求項１１】 前記少なくとも１つのプログラム可能
な論理ブロックが、 複数のプログラム可能な論理マクロセルをさらに含み、
各々のプログラム可能な論理マクロセルは前記プログラ
ム可能な入力スイッチ相互接続マトリックスに作動的に
結合され、かつ少なくとも１つの入力ラインおよび１つ
の出力ラインを有し、さらに、 前記プログラム可能なアレイに作動的に結合されかつ前
記複数のプログラム可能な論理マクロセルの各々と選択
的かつ作動的に結合される論理アロケータをさらに含
み、 前記論理アロケータは前記プログラム可能なアレイの複
数の出力信号を前記複数のプログラム可能な論理マクロ
セルの選択された入力ラインに結合し、 前記論理アロケータは前記複数のプログラム可能な論理
マクロセルの選択されていない入力ラインを前記プログ
ラム可能なアレイから切り離す、請求項１０に記載の集
積回路。。 - 【請求項１２】 前記プログラム可能な論理マクロセル
の各々が、 前記プログラム可能な論理マクロセルの入力ラインに作
動的に結合され、かつ入力端子および出力端子を有する
プログラム可能な論理素子を含む、請求項１１に記載の
集積回路。 - 【請求項１３】 前記プログラム可能な論理素子が非同
期プリセット端子および非同期リセット端子をさらに含
む、請求項１２に記載の集積回路。 - 【請求項１４】 複数のプログラム可能な入力／出力
（Ｉ／Ｏ）セルをさらに含み、各々のＩ／Ｏセルは前記
複数のピンのうちの１つに接続される、請求項１に記載
の集積回路。 - 【請求項１５】 複数のプログラム可能な入力マクロセ
ルをさらに含み、各々のプログラム可能な入力マクロセ
ルは前記複数のピンのうちの１つに接続される入力ライ
ンおよび前記プログラム可能な入力スイッチ相互接続マ
トリックスに接続される出力ラインを有する、請求項１
に記載の集積回路。 - 【請求項１６】 各々の入力マクロセルが、 前記プログラム可能な入力マクロセルの入力ラインに接
続される入力端子を有しかつ出力ラインを有するプログ
ラム可能な記憶装置をさらに含む、請求項１５に記載の
集積回路。 - 【請求項１７】 前記プログラム可能なアレイは前記複
数のプログラム可能な論理ブロックの入力ラインからの
み複数の入力信号を受けるようにされる、請求項１から
１６のいずれかに記載の集積回路。 - 【請求項１８】 前記プログラム可能な集中スイッチ相
互接続マトリックスは、前記プログラム可能な集中スイ
ッチ相互接続マトリックスの前記複数の入力ライン上の
信号と前記複数のプログラム可能な論理ブロックの前記
複数の入力ラインとを選択的に接続しかつ切り離し、こ
れにより前記複数のプログラム可能な論理ブロックは前
記プログラム可能な集中スイッチ相互接続マトリックス
からのみ入力信号を受ける、請求項１から１７のいずれ
かに記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US924685 | 1992-08-03 | ||
| US07/924,685 US5457409A (en) | 1992-08-03 | 1992-08-03 | Architecture of a multiple array high density programmable logic device with a plurality of programmable switch matrices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188723A JPH06188723A (ja) | 1994-07-08 |
| JP3325657B2 true JP3325657B2 (ja) | 2002-09-17 |
Family
ID=25450548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18530993A Expired - Fee Related JP3325657B2 (ja) | 1992-08-03 | 1993-07-27 | 集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5457409A (ja) |
| EP (1) | EP0584911B1 (ja) |
| JP (1) | JP3325657B2 (ja) |
| KR (1) | KR940004818A (ja) |
| DE (1) | DE69304163T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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