CN105141291B - 一种基于单相位时钟的抗辐射触发器电路结构 - Google Patents

Abstract

一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块。本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，不仅节省了面积开销并降低功耗，而且避免了主从结构触发器中的时序冗余，提升触发器的时序性能，另外本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。

Description

一种基于单相位时钟的抗辐射触发器电路结构

技术领域

本发明涉及一种抗辐射触发器，特别是一种基于单相位时钟的抗辐射触发器电路结构。

背景技术

传统的经过MOS管级的测试和验证，传统的主从型DICE和TMR混合的抗辐射D触发器存在如下两方面的问题：

一方面，由于深亚微米下的漏电功耗较大，当触发器单元面积过大时会增加大量的功耗开销，传统的DICE单元和TMR混合的结构会占有大量的面积(是加固前的触发器面积的15倍)，且使得该结构的功耗较大(平均动态功耗是加固前的触发器的10倍)；

另一方面，由于深亚微米工艺下的工艺抖动(PVT)，寄生参数对单元的性能有很大影响，过大的面积开销造成了寄生参数对性能的严重影响，使得传统的DICE和TMR混合的电路结构的时序恶化，去掉100ps的SET滤波宽度的裕量下，DICE和TMR混合的电路结构平均建立时间多于非加固触发器85ps,Ck->Q的延时多于非加固触发器86ps,这些延时的恶化是寄生参数造成的直接影响。

发明内容

本发明解决的技术问题是：克服现有技术中触发器面积开销大、功耗高且时序性能较差的缺陷，提供了一种采用混合DICE+TMR结构的基于单相位时钟技术的抗辐射触发器电路结构，提高了触发器的触发脉冲，增强了抗单粒子翻转和单粒子脉冲的能力。

本发明的技术解决方案是：一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块，其中

时钟生成模块，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器；

第一条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号nclk1送至第二级反相器及第一单相位时钟基本触发器模块，第二级反相器根据信号nclk1输出bclk1信号，并送至第一单相位时钟基本触发器模块；

第二条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck1送至第二级反相器，第二级反相器根据ck1输出ck2送至第三级反相器，第三级反相器根据ck2输出nclk2送至第四级反相器及第二单相位时钟基本触发器模块，第四级反相器根据nclk2输出bclk2信号，送至第二单相位时钟基本触发器模块；

第三条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck3送至第二级反相器，第二级反相器根据ck3输出ck4送至第三级反相器，第三级反相器根据ck4输出ck5送至第四级反相器，第四级反相器根据ck5输出ck6送至第五级反相，第五级反相器根据ck6输出nclk3送至第六级反相器及第三单相位时钟基本触发器模块，第六级反相器根据nclk3输出bclk3信号，送至第三单相位时钟基本触发器模块，所述的反相器为PMOS管和NMOS管并联组成的电路结构；

数据滤波模块，包括第一反相器、第二反相器、第三反相器和四输入反相器；第一反相器接收外部输入的数据信号D，输出信号DM1给第二反相器，第二反相器根据DM1产生DM2送至四输入反相器，四输入反相器根据数据信号D和DM2产生DM3信号送至第三反相器，第三反相器根据DM3产生D1分别送至第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块；所述的四输入反相器包含第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的源端接电源，衬底接电源，栅端接数据信号D，漏端与第二PMOS管的源端相连，第二PMOS管的栅端接DM2，衬底接电源，漏端输出DM3至第三反相器，并与第一NMOS管的源端连接，第一NMOS管的栅端连接DM2，衬底接地，漏端连接第二NMOS管的源端，第二NMOS管的栅端连接数据信号D，衬底及漏端连接地；

第一单相位时钟基本触发器模块，根据nlck1、bclk1和D1产生两路信号X1+和X1-，送至第一DICE加固模块；

第二单相位时钟基本触发器模块，根据nlck2、bclk2和D2产生两路信号X2+和X2-，送至第二DICE加固模块；

第三单相位时钟基本触发器模块，根据nlck3、bclk3和D3产生两路信号X3+和X3-，送至第三DICE加固模块；所述的第K单相位时钟基本触发器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管；第三PMOS管的源端及衬底与电源相连，栅端与信号Dk’相连，漏端与第四PMOS管的源端相连，第四PMOS管的栅端与信号bclkk’相连，衬底接电源，漏端输出信号DM4，并与第三NMOS管的源端相连，第三NMOS管的栅端与D1相连，第三NMOS管的漏端及衬底与地相连，第五PMOS管的源端及衬底与电源相连，栅端与信号bclkk’相连，漏端输出信号DM5，并与第四NMOS管的源端相连，第四NMOS管的栅端与DM4相连，衬底接地，漏端与第五NMOS管的源端相连，第五NMOS管的栅端与信号bclkk’相连，漏端及衬底与地相连，第六PMOS管的源端及衬底与电源相连，栅端与DM5相连，漏端输出信号第Xk’+至第K DICE加固模块，并与第六NMOS管的源端相连，第六NMOS管的栅端与bclkk’相连，衬底接地，漏端与第七NMOS管的源端相连，第七NMOS管的栅端与DM5相连，漏端及衬底与地相连，第七PMOS管的栅端与nclkk’相连，衬底接电源，源端与信号第Xk’+及第八NMOS管的源端相连，漏端输出信号第Xk’-至第K DICE加固模块，并与第八NMOS管的漏端相连，第八NMOS管的栅端与bclkk’相连，衬底接地，其中，K＝一，二，三，当K＝一时，k’＝1，当K＝二时，k’＝2，当K＝三时，k'＝3；

第一DICE加固模块，对输入的信号X1+和信号X1-进行反馈闭环处理，然后将反馈闭环处理后的信号X1+和X1-送至第一C单元模块；

第二DICE加固模块，对输入的信号X2+和信号X2-进行反馈闭环处理，然后将反馈闭环处理后的信号X2+和X2-送至第二C单元模块；

第三DICE加固模块，对输入的信号X3+和信号X3-进行反馈闭环处理，然后将反馈闭环处理后的信号X3+和X3-送至第三C单元模块；所述的第KDICE加固模块包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管；第八PMOS管的源端及衬底与电源相连，栅端与信号DM7相连，漏端与信号Xk’+相连，第九NMOS管的源端与信号Xk’+相连，栅端与信号DM6相连，漏端及衬底与地相连，第九PMOS管的源端及衬底与电源相连，栅端与信号Xk’+相连，漏端输出信号DM6，第十NMOS管的源端与信号DM6相连，栅端与信号Xk’-相连，漏端及衬底与地相连，第十PMOS管的源端及衬底与电源相连，栅端与信号DM6相连，漏端与信号Xk’-相连，第十一NMOS管的源端与信号Xk’-相连，栅端与信号DM7相连，漏端及衬底与地相连，第十一PMOS管的源端及衬底与电源相连，栅端与信号Xk’-相连，漏端输出信号DM7，第十二NMOS管的源端与信号DM7相连，栅端与信号Xk’+相连，衬底及漏端与地相连；

第一C单元模块，根据X1+和X1-产生Q1信号，送至选举模块；

第二C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；

第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块；所述的第K C单元模块包括第十二PMOS管、第十三PMOS管、第十三NMOS管、第十四NMOS管；第十二PMOS管的源端及衬底与电源相连，栅端与信号Xk’+信号相连，漏端与第十三PMOS管的源端相连，第十三PMOS管的衬底与电源相连，栅端与信号Xk’-相连，漏端输出信号Qk’，并与第十三NMOS管的源端相连，第十三NMOS管的栅端与Xk’-信号相连，漏端与第十四NMOS管的源端相连，衬底与地相连，第十四NMOS管的栅端与Xk’+信号相连，衬底及漏端与地相连；

选举模块，包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第四反相器；第十四PMOS管的衬底与源端与电源相连，栅端与信号Q2相连，漏端与第十五PMOS管的源端相连，第十五PMOS管的栅端与信号Q1相连，衬底与电源相连，漏端输出信号DM8，并与第十五NMOS管的源端相连，第十五NMOS管的栅端与信号Q1相连，衬底与地相连，漏端与第十六NMOS管的源端相连，第十六NMOS管的栅端与信号Q2相连，衬底及漏端与地相连，第十六PMOS管的源端及衬底与电源相连，栅端与信号Q3相连，漏端与第十七PMOS管的源端相连，第十七PMOS管的栅端与信号Q2相连，衬底与电源相连，漏端与信号DM8及第十七NMOS管的源端相连，第十七NMOS管的栅端与信号Q2相连，衬底与地相连，漏端与第十八NMOS管的源端相连，第十八NMOS管的栅端与信号Q3相连，衬底及漏端与地相连，第十八PMOS管的源端与衬底与电源相连，栅端与信号Q1相连，漏端与第十九PMOS管的源端相连，第十九PMOS管的栅端与信号Q3相连，衬底与电源相连，漏端与信号DM8及第十九NMOS管的源端相连，第十九NMOS管的栅端与信号Q3相连，衬底与地相连，漏端与第二十NMOS管的源端相连，第二十NMOS管的栅端与Q1相连，衬底与漏端与地相连，第四反相器与信号DM8相连，输出信号Q。

本发明与现有技术相比的优点在于：

(1)本发明触发器电路结构采用单相时钟技术，与现有的触发器技术相比，节省了面积开销并降低功耗，其中，传统的触发器面积为90.2um²，本发明面积为59.6um²，传统触发器平均功耗为113.627uW，本发明的平均功耗为75.96uW；

(2)本发明触发器电路结构采用的单相时钟技术具有脉冲触发和软变压的特性，避免了主从结构触发器中的时序冗余，提升触发器的时序性能，降低输出延时，传统触发器建立时间为195ps，输出延时为387ps,，本发明建立时间为108ps，输出延时为344ps；

(3)本发明触发器电路结构采用混合DICE+TMR结构，提高了触发器的触发脉冲，增强乐抗单粒子翻转(SEU)和单粒子脉冲(SET)的能力，其中传统触发器的临界电荷为419fQ，本发明的临界电荷为489fQ。

附图说明

图1为本发明一种基于单相位时钟的抗辐射触发器电路结构示意图；

图2为本发明一种基于单相位时钟的抗辐射触发器电路中时钟生成模块的电路结构图；

图3为本发明一种基于单相位时钟的抗辐射触发器电路中数据滤波模块的电路结构图；

图4为本发明一种基于单相位时钟的抗辐射触发器电路中第一单相位时钟基本触发器模块的电路结构图；

图5为本发明一种基于单相位时钟的抗辐射触发器电路中第一DICE加固模块的电路结构图；

图6为本发明一种基于单相位时钟的抗辐射触发器电路中第一C单元模块的电路结构图；

图7为本发明一种基于单相位时钟的抗辐射触发器电路中选举模块的电路结构图。

具体实施方式

本发明提出一种基于单相位时钟的抗辐射触发器电路结构，采用单相位时钟触发器电路与DICE、TMR电路结构混合的方式来实现，其中，触发器部分采用单相位时钟(TSPC)电路，存储节点部分采用双向互锁(DICE)架构的电路结构，整体结构基于C单元和选举逻辑进行三模冗余(TMR)的设计。通过实验验证，本发明触发器电路结构不但能够适用于深亚微米工艺下的高可靠抗辐射触发器，而且提升了触发器的时序性能与抗辐射能力。

下面结合附图和具体电路结构设计对本发明作进一步详细的描述：如图1所示，本发明一种基于单相位时钟的抗辐射触发器电路结构，包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和一个选举模块；其中，时钟生成模块，产生时钟信号nclk1和bclk1送至第一单相位时钟基本触发器模块、时钟信号nclk2和bclk2送至第二单相位时钟基本触发器模块、时钟信号nclk3和bclk3送至第三单相位时钟基本触发器模块；

数据滤波模块，产生数据信号D1分别送至第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块；

第一单相位时钟基本触发器模块，根据nlck1、bclk1和D1产生两路信号X1+和X1-，送至第一DICE加固模块；第二单相位时钟基本触发器模块，根据nlck2、bclk2和D2产生两路信号X2+和X2-，送至第二DICE加固模块；第三单相位时钟基本触发器模块，根据nlck3、bclk3和D3产生两路信号X3+和X3-，送至第三DICE加固模块；

第一DICE加固模块，该模块为自反馈环路，根据输入的X1+和X1-进行自反馈处理后生成两路信号X1+和X1-，送至第一C单元模块；第二DICE加固模块，该模块为自反馈环路，根据输入的X2+和X2-进行自反馈处理后生成两路信号X2+和X2-，送至第二C单元模块；第三DICE加固模块，该模块为自反馈环路，根据输入的X3+和X3-进行自反馈处理后生成两路信号X3+和X3-，送至第三C单元模块；

第一C单元模块，根据X1+和X1-产生Q1信号，送至选举模块；第二C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块；

选举模块，根据Q1、Q2和Q3信号，产生最终输出的Q信号。

如图2所示为本发明触发器电路结构的时钟生成模块的电路结构，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器。第一条第一级反相器接收外界输入的CK信号，输出信号nclk1送至第一条第二级反相器及第一单相位时钟基本触发器模块,第一条第二级反相器根据nclk1输出bclk1信号，送至第一单相位时钟基本触发器模块。第二条第一级反相器接收外界输入的CK信号，输出信号ck1送至第二条第二级反相器,第二条第二级反相器根据ck1输出ck2送至第二条第三级反相器，第二条第三级反相器根据ck2输出nclk2送至第二条第四级反相器及第二单相位时钟基本触发器模块,第二条第四级反相器根据nclk2输出bclk2信号，送至第二单相位时钟基本触发器模块。第三条第一级反相器接收外界输入的CK信号，输出信号ck3送至第三条第二级反相器,第三条第二级反相器根据ck3输出ck4送至第三条第三级反相器，第三条第三级反相器根据ck4输出ck5送至第三条第四级反相器，第三条第四级反相器根据ck5输出ck6送至第三条第五级反相，第三条第五级反相器根据ck6输出nclk3送至第三条第六级反相器及第三单相位时钟基本触发器模块,第三条第六级反相器根据nclk3输出bclk3信号，送至第三单相位时钟基本触发器模块，其中，第i条第j级反相器包括PMOS和NMOS管，i＝一，二，三，j＝一，二，三，四，五，六。

如图3所示为本发明触发器电路结构的数据滤波模块的电路结构，包括第一反相器、第二反相器、第三反相器和四输入反相器，其中，第一反相器接收外部输入的数据信号，输出信号DM1给第二反相器，第二反相器根据DM1产生DM2送至四输入反相器，四输入反相器根据D和DM2产生DM3信号送至第三反相器，第三反相器根据DM3产生D1，其中，四输入反相器由PM1、PM2、NM1和NM2四个MOS管组成，PM1的源端接电源，衬底接电源，栅端接D，漏端与PM2的源端相连，PM2的栅端接DM2，衬底接电源，漏端输出DM3并连接到NM1的源端，NM1的栅端连接DM2，衬底接地，漏端连接NM2的源端，NM2的栅端连接D，衬底及漏端连接地，其中，PM为PMOS管，NM为NMOS管。

如图4所示本发明触发器电路结构的第一单相位时钟基本触发器模块的电路结构，包括PM3、PM4、PM5、PM6、PM7、NM3、NM4、NM5、NM6、NM7、NM8共11个MOS管，其中，PM3的源端及衬底与电源相连，栅端与D1相连，漏端与PM4的源端相连，PM4的栅端与bclk1相连,衬底接电源，漏端输出信号DM4并与NM3的源端相连，NM3的栅端与D1相连，NM3的漏端及衬底与地相连，PM5的源端及衬底与电源相连，栅端与bclk1相连，漏端输出信号DM5并与NM4的源端相连，NM4的栅端与DM4相连，衬底接地，漏端与NM5的源端相连，NM5的栅端与bclk1相连，漏端及衬底与地相连，PM6的源端及衬底与电源相连，栅端与DM5相连，漏端输出信号X1+并与NM6的源端相连，NM6的栅端与bclk1相连，衬底接地，漏端与NM7的源端相连，NM7的栅端与DM5相连，漏端及衬底与地相连，PM7的栅端与nclk1相连，衬底接电源，源端与X1+及NM8的源端相连，漏端输出X1-并与NM8的漏端相连，NM8的栅端与bclk1相连，衬底接地，其中，第二单相位时钟基本触发器模块、第二单相位时钟基本触发器模块与第一单相位时钟基本触发器模块结构相同。

如图5所示为本发明触发器电路结构的第一DICE加固模块的电路结构，包括PM8、PM9、PM10、PM11、NM9、NM10、NM11、NM12共8个MOS管，其中，PM8的源端及衬底与电源相连，栅端与信号DM7相连，漏端与X1+相连，NM9的源端与X1+相连，栅端与信号DM6相连，漏端及衬底与地相连，PM9的源端及衬底与电源相连，栅端与X1+相连，漏端输出信号DM6相连，NM10的源端与信号DM6相连，栅端与X1-相连，漏端及衬底与地相连，PM10的源端及衬底与电源相连，栅端与信号DM6相连，漏端与X1-相连，NM11的源端与X1-相连，栅端与信号DM7相连，漏端及衬底与地相连，PM11的源端及衬底与电源相连，栅端与X1-相连，漏端输出信号DM7相连，NM12的源端与信号DM7相连，栅端与X1+相连，衬底及漏端与地相连，其中，第二DICE加固模块、第三DICE加固模块的结构与第一DICE加固模块的电路结构的结构相同。

如图6所示为本发明触发器电路结构的第一C单元模块的电路结构，包括PM12、PM13、NM13、NM14共4个MOS管，其中，PM12的源端及衬底与电源相连，栅端与X1+信号相连，漏端与PM13的源端相连，PM13的衬底与电源相连，栅端与X1-信号相连，漏端与输出Q1信号及NM13的源端相连，NM13的栅端与X1-信号相连，漏端与NM14的源端相连，衬底与地相连，NM14的栅端与X1+信号相连，衬底及漏端与地相连，其中，第二C单元模块的电路结构、第三C单元模块的电路结构与第一C单元模块的电路结构相同。

如图7所示为本发明触发器电路结构的选举模块电路结构，包括PM14、PM15、PM16、PM17、PM18、PM19、NM15、NM16、NM17、NM18、NM19、NM20共12个MOS管及一个反相器，其中，PM14的衬底与源端与电源相连，栅端与信号Q2相连，漏端与PM15的源端相连，PM15的栅端与信号Q1相连，衬底与电源相连，漏端与信号DM8及NM15的源端相连，NM15的栅端与信号Q1相连，衬底与地相连，漏端与NM16的源端相连，NM16的栅端与信号Q2相连，衬底及漏端与地相连，PM16的源端及衬底与电源相连，栅端与信号Q3相连，漏端与PM17的源端相连，PM17的栅端与信号Q2相连，衬底与电源相连，漏端与信号DM8及NM17的源端相连，NM17的栅端与信号Q2相连，衬底与地相连，漏端与NM18的源端相连，NM18的栅端与信号Q3相连，衬底及漏端与地相连，PM18的源端与衬底与电源相连，栅端与信号Q1相连，漏端与PM19的源端相连，PM19的栅端与信号Q3相连，衬底与电源相连，漏端与信号DM8及NM19的源端相连，NM19的栅端与信号Q3相连，衬底与地相连，漏端与NM20的源端相连，NM20的栅端与Q1相连，衬底与漏端与地相连，DM8信号经过反相器输出信号Q。

本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。

Claims (1)

1.一种基于单相位时钟的抗辐射触发器电路结构，其特征在于包括时钟生成模块、数据滤波模块、第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块、第一DICE加固模块、第二DICE加固模块、第三DICE加固模块、第一C单元模块、第二C单元模块、第三C单元模块和选举模块，其中

时钟生成模块，包括三条反相器链，其中，第一条反相器链包含两级反相器，第二条反相器链包含四级反相器，第三条反相器链包含六级反相器；

第一条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号nclk1送至第二级反相器及第一单相位时钟基本触发器模块，第二级反相器根据信号nclk1输出bclk1信号，并送至第一单相位时钟基本触发器模块；

第二条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck1送至第二级反相器，第二级反相器根据ck1输出ck2送至第三级反相器，第三级反相器根据ck2输出nclk2送至第四级反相器及第二单相位时钟基本触发器模块，第四级反相器根据nclk2输出bclk2信号，送至第二单相位时钟基本触发器模块；

第三条反相器链中，第一级反相器接收外界输入的CK时钟信号，输出信号ck3送至第二级反相器，第二级反相器根据ck3输出ck4送至第三级反相器，第三级反相器根据ck4输出ck5送至第四级反相器，第四级反相器根据ck5输出ck6送至第五级反相器，第五级反相器根据ck6输出nclk3送至第六级反相器及第三单相位时钟基本触发器模块，第六级反相器根据nclk3输出bclk3信号，送至第三单相位时钟基本触发器模块，所述的反相器为PMOS管和NMOS管并联组成的电路结构；

数据滤波模块，包括第一反相器、第二反相器、第三反相器和四输入反相器；第一反相器接收外部输入的数据信号D，输出信号DM1给第二反相器，第二反相器根据DM1产生DM2送至四输入反相器，四输入反相器根据数据信号D和DM2产生DM3信号送至第三反相器，第三反相器根据DM3产生D1分别送至第一单相位时钟基本触发器模块、第二单相位时钟基本触发器模块、第三单相位时钟基本触发器模块；所述的四输入反相器包含第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，第一PMOS管的源端接电源，衬底接电源，栅端接数据信号D，漏端与第二PMOS管的源端相连，第二PMOS管的栅端接DM2，衬底接电源，漏端输出DM3至第三反相器，并与第一NMOS管的源端连接，第一NMOS管的栅端连接DM2，衬底接地，漏端连接第二NMOS管的源端，第二NMOS管的栅端连接数据信号D，衬底及漏端连接地；

第一单相位时钟基本触发器模块，根据nlck1、bclk1和D1产生两路信号X1+和X1-，送至第一DICE加固模块；

第二单相位时钟基本触发器模块，根据nlck2、bclk2和D1产生两路信号X2+和X2-，送至第二DICE加固模块；

第三单相位时钟基本触发器模块，根据nlck3、bclk3和D1产生两路信号X3+和X3-，送至第三DICE加固模块；所述的第K单相位时钟基本触发器模块包括第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管；第三PMOS管的源端及衬底与电源相连，栅端与信号D1相连，漏端与第四PMOS管的源端相连，第四PMOS管的栅端与信号bclkk’相连，衬底接电源，漏端输出信号DM4，并与第三NMOS管的源端相连，第三NMOS管的栅端与D1相连，第三NMOS管的漏端及衬底与地相连，第五PMOS管的源端及衬底与电源相连，栅端与信号bclkk’相连，漏端输出信号DM5，并与第四NMOS管的源端相连，第四NMOS管的栅端与DM4相连，衬底接地，漏端与第五NMOS管的源端相连，第五NMOS管的栅端与信号bclkk’相连，漏端及衬底与地相连，第六PMOS管的源端及衬底与电源相连，栅端与DM5相连，漏端输出信号第Xk’+至第K DICE加固模块，并与第六NMOS管的源端相连，第六NMOS管的栅端与bclkk’相连，衬底接地，漏端与第七NMOS管的源端相连，第七NMOS管的栅端与DM5相连，漏端及衬底与地相连，第七PMOS管的栅端与nclkk’相连，衬底接电源，源端与信号第Xk’+及第八NMOS管的源端相连，漏端输出信号第Xk’-至第K DICE加固模块，并与第八NMOS管的漏端相连，第八NMOS管的栅端与bclkk’相连，衬底接地，其中，K＝一，二，三，当K＝一时，k’＝1，当K＝二时，k’＝2，当K＝三时，k'＝3；

第一DICE加固模块，对输入的信号X1+和信号X1-进行反馈闭环处理，然后将反馈闭环处理后的信号X1+和X1-送至第一C单元模块；

第二DICE加固模块，对输入的信号X2+和信号X2-进行反馈闭环处理，然后将反馈闭环处理后的信号X2+和X2-送至第二C单元模块；

第三DICE加固模块，对输入的信号X3+和信号X3-进行反馈闭环处理，然后将反馈闭环处理后的信号X3+和X3-送至第三C单元模块；所述的第K DICE加固模块包括第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管；第八PMOS管的源端及衬底与电源相连，栅端与信号DM7相连，漏端与信号Xk’+相连，第九NMOS管的源端与信号Xk’+相连，栅端与信号DM6相连，漏端及衬底与地相连，第九PMOS管的源端及衬底与电源相连，栅端与信号Xk’+相连，漏端输出信号DM6，第十NMOS管的源端与信号DM6相连，栅端与信号Xk’-相连，漏端及衬底与地相连，第十PMOS管的源端及衬底与电源相连，栅端与信号DM6相连，漏端与信号Xk’-相连，第十一NMOS管的源端与信号Xk’-相连，栅端与信号DM7相连，漏端及衬底与地相连，第十一PMOS管的源端及衬底与电源相连，栅端与信号Xk’-相连，漏端输出信号DM7，第十二NMOS管的源端与信号DM7相连，栅端与信号Xk’+相连，衬底及漏端与地相连；

第一C单元模块，根据X1+和X1-产生Q1信号，送至选举模块；

第二C单元模块，根据X2+和X2-产生Q2信号，送至选举模块；

第三C单元模块，根据X3+和X3-产生Q3信号，送至选举模块；所述的第K C单元模块包括第十二PMOS管、第十三PMOS管、第十三NMOS管、第十四NMOS管；第十二PMOS管的源端及衬底与电源相连，栅端与信号Xk’+信号相连，漏端与第十三PMOS管的源端相连，第十三PMOS管的衬底与电源相连，栅端与信号Xk’-相连，漏端输出信号Qk’，并与第十三NMOS管的源端相连，第十三NMOS管的栅端与Xk’-信号相连，漏端与第十四NMOS管的源端相连，衬底与地相连，第十四NMOS管的栅端与Xk’+信号相连，衬底及漏端与地相连；

选举模块，包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十八PMOS管、第十九PMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和第四反相器；第十四PMOS管的衬底与源端与电源相连，栅端与信号Q2相连，漏端与第十五PMOS管的源端相连，第十五PMOS管的栅端与信号Q1相连，衬底与电源相连，漏端输出信号DM8，并与第十五NMOS管的源端相连，第十五NMOS管的栅端与信号Q1相连，衬底与地相连，漏端与第十六NMOS管的源端相连，第十六NMOS管的栅端与信号Q2相连，衬底及漏端与地相连，第十六PMOS管的源端及衬底与电源相连，栅端与信号Q3相连，漏端与第十七PMOS管的源端相连，第十七PMOS管的栅端与信号Q2相连，衬底与电源相连，漏端与信号DM8及第十七NMOS管的源端相连，第十七NMOS管的栅端与信号Q2相连，衬底与地相连，漏端与第十八NMOS管的源端相连，第十八NMOS管的栅端与信号Q3相连，衬底及漏端与地相连，第十八PMOS管的源端与衬底与电源相连，栅端与信号Q1相连，漏端与第十九PMOS管的源端相连，第十九PMOS管的栅端与信号Q3相连，衬底与电源相连，漏端与信号DM8及第十九NMOS管的源端相连，第十九NMOS管的栅端与信号Q3相连，衬底与地相连，漏端与第二十NMOS管的源端相连，第二十NMOS管的栅端与Q1相连，衬底与漏端与地相连，第四反相器与信号DM8相连，输出信号Q。