CN105450201A - 抗故障触发器 - Google Patents

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Abstract

一种抗故障触发器。公开了一种包括从属锁存器(30)和主锁存器(20)的触发器(10)。从属锁存器和主锁存器的每一个包括一对交叉耦合的逻辑门(21，22，31，32)。从属锁存器或主锁存器(30，20)的交叉耦合连接包括布置为减小触发器(10)对于电流注入的灵敏度的电阻元件(8，9，11，12)。

Description

抗故障触发器
技术领域
本发明涉及具有对由(例如由于光学攻击导致的)电流注入产生的故障的增强的恢复力的触发器。
背景技术
照射晶体管可以产生引起晶体管传导的载流子。这可以用于向触发器注入故障，例如切换微处理器的SRAM(静态随机访问存储器)中的一个或多个比特。这种光学探针可以用于在安全计算或协议中引入错误，并且可以提供用于攻击安全微控制器的技术。
为了保护触发器免受光学攻击，已经提出了在软错误恢复中建立的若干冗余触发器结构，例如三重模块冗余(见US7482831)、双互锁存储单元(参见US7661046))(M.Zhang等人的“Sequentialelementdesignwithbuiltinsofterrorresilience”，IEEETrans.VLSISystems，Vol.4，Issue12，Dec.2006，pages1368-1378)，并且通过设计主从触发器进行辐射加固(见US7719304)。当前，用一些冗余度来实现服务器的处理器以保证可靠性(D.Krueger等人的“CircuitdesignforvoltagescalingandSERimmunityonaquad-coreITANIUMprocessor，”inProc.ISSCC，Feb.2008，pp.94-95)。关键元件的冗余度(例如控制触发器链)对于设计智能和安全的微控制器可能是必要的。
传统抗攻击冗余触发器具有大面积、高功率开销，并且在每个单独的的触发器中不具备对于光学攻击增强的免疫机制。很难减小与冗余设计相关联的面积负担，原因在于冗余度需要逻辑门的复制，导致不可避免地增加了面积的附加晶体管。
需要一种具有增强的抗光学攻击的触发器结构，所述触发器结构减小了与现有技术设计相关联的面积和/或功率开销。
发明内容
根据发明的第一方面，提供了一种触发器，包括从属锁存器和主锁存器，从属锁存器和主锁存器的每一个包括交叉耦合的逻辑门对，其中从属锁存器或主锁存器的交叉耦合连接包括布置为减小触发器对于(例如由光学攻击导致的)电流注入的灵敏度的电阻元件。
主锁存器的交叉耦合逻辑门对可以包括正向反相器和反向反相器，并且从属锁存器的交叉耦合的逻辑门对可以包括正向反相器和反向反相器，其中从属锁存器或主锁存器的交叉耦合的反相器之间的连接包括串联电阻元件。
作为通过相应交叉耦合的反相器上的光学攻击注入的故障电流的结果，所述电阻元件减小了反相器的输入节点处的电压改变，原因在于由于故障电流流经电阻元件而在所述电阻元件两端形成电压降。从包括不同的逻辑门的锁存器(例如基于“NOR”门或“NAND”的门锁存器)之间的交叉耦合连接中的电阻器获得类似的有益效果。
从属锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。主锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。从属锁存器和主锁存器的交叉耦合的逻辑门之间的连接均可以包括串联电阻元件。在一些实施例中，可以通过布置单个的电阻元件来保护触发器的单个节点免受电流注入攻击(例如光学攻击)来实现触发器对电流注入的灵敏度的降低。在其他实施例中，可以通过电阻元件来保护任意节点的子集或全部节点。
电阻元件可以意味着具有至少1欧、5欧、10欧、25欧、50欧、100欧、500欧、1千欧、5千欧、10千欧、50千欧、100千欧、500千欧或1兆欧的有效阻抗的元件。可以基于对于触发器的面积限制所要求并且进行平衡的免疫级别来选择阻抗值。保护触发器的不同节点的电阻元件可以具有不同的电阻。例如，保护主锁存器的电阻元件(或多个元件)可以具有与保护从属锁存器的电阻元件的不同的阻抗。
至少一个电阻元件可以包括多晶硅电阻器或压控电阻器。可以用不同的方法来实现保护触发器的不同节点的电阻元件。例如，保护对于主锁存器的正向和/或反向反相器的输入节点的电阻元件(或多个电阻元件)可以包括多晶硅电阻器，并且保护从属锁存器的正向和/或反向反相器的电阻元件(或多个电阻元件)可以包括压控电阻器。可以使用任意合适的电阻元件来保护触发器的任意节点。压控电阻器可以包括NMOS晶体管。
触发器还可以包括：第一时钟门控晶体管，所述第一时钟门控晶体管与主锁存器的正向交叉耦合的反相器的输入节点连接；以及第二时钟门控晶体管，所述第二时钟门控晶体管与从属锁存器的正向交叉耦合的反相器的输入节点连接，其中所述第一和第二时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。一种时钟门控晶体管的类似布置可以用于对使用其他类型的逻辑门形成的触发器进行同步。
根据本发明的第二方面，提供了一种包括从属锁存器和主锁存器的触发器，从属锁存器和主锁存器的每一个包括交叉耦合的反相器对，每个交叉耦合的反相器包括正向反相器和反向反相器；第一时钟门控晶体管，所述第一时钟门控晶体管与主锁存器的正向交叉耦合的反相器的输入节点连接；以及第二时钟门控晶体管，所述第二时钟门控晶体管与从属锁存器的正向交叉耦合的反相器的输入节点连接，其中所述第一和第二时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
以下特征适用于第一方面和第二方面。
使用主锁存器和从属锁存器的输入节点处的时钟门控晶体管使能具有不包括时钟反相器或时钟缓冲器的单相时钟输入的触发器。触发器不包括以每个时钟周期充电和放电的时钟反相器。对时钟缓冲器和/或时钟反相器的电容充电和放电是触发器的功耗的显著组成部分，并且无论是否切换数据该功耗对于每个时钟周期均发生。在许多应用中，数据触发率非常低，其导致芯片缓冲器/反相器循环消耗消耗由触发器消耗的全部功率的相当大的一部分。
在一些实施例中，第一时钟门控晶体管是PMOS晶体管，并且第二时钟门控晶体管是NMOS晶体管。这种布置可以适用于时钟上升沿触发的触发器。在时钟下降沿触发的触发器中，第一时钟门控晶体管可以是NMOS晶体管，并且第二时钟门控晶体管可以是PMOS晶体管。
触发器还可以包括：第三时钟门控晶体管，所述第三时钟门控晶体管与主锁存器的反向交叉耦合的反相器的输入节点连接；以及第四时钟门控晶体管，所述第四时钟门控晶体管与从属锁存器的反向交叉耦合的反相器的输入节点连接，其中所述第一、第二、第三和第四时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
第三时钟门控晶体管可以是PMOS晶体管，并且第四时钟门控晶体管可以是NMOS晶体管。这种布置可能适合于时钟上升沿触发的触发器。在时钟下降沿中触发的触发器中，第三时钟门控的晶体管可以是NMOS晶体管，并且第四时钟门控的晶体管可以是PMOS晶体管。
在不具有时钟缓冲器/反相器的时钟门控结构中，仅当触发数据时触发器电路的内部电容才充电和放电，由此减小当不触发数据时通过触发器消耗的电流。
从属锁存器的正向和反向反相器的至少一个可以经由通过主锁存器的节点处的电压控制的晶体管来与电压源连接。这种布置允许从属锁存器的电压源根据主锁存器的节点电压而浮置。因此，从属锁存器可以配置为减小主锁存器和从属锁存器之间的竞争，其进而使能更小的主锁存器。此外，所述受控的浮置电源电压布置提供了对于由从属锁存器的内部输入节点的电压电平升高所引起的伪触发的附加免疫性，原因在于供应给从属锁存器的反相器的电压不受这些节点控制(但是相反地受主锁存器中的节点控制)。因此，在该特征和用于增加对电流注入的抵抗性的电阻器之间存在增强效应。
从属锁存器的正向反相器和反向反相器二者可以均经由通过在主锁存器的节点处的电压控制的晶体管与电压源连接；将从属锁存器的正向反相器与电压源连接的晶体管可以配置为：当主锁存器的反向反相器的输出节点为高时，使得供应给从属锁存器的正向反相器的电压浮置；以及将从属锁存器的反向反相器与电压源连接的晶体管配置为：使在主锁存器的正向反相器的输出节点为高时，使得供应给从属锁存器的反向反相器的电压浮置。
该布置是如何能够与提高对光攻击的抵抗性同时地减小主锁存器和从属锁存器之间竞争的一个示例。依赖数据的浮置电源电压允许更容易地通过主锁存器改变从属锁存器的状态。
主锁存器的正向反相器和反向反相器的至少一个经由通过数据电压控制的晶体管与电压源连接。
可以采用类似的浮置电源电压布置使改变主锁存器的状态更容易。这可以减小用于缓冲输入数据信号的组件所要求的尺寸。
主锁存器的正向反相器和反向反相器二者可以均经由通过数据电压控制的晶体管与电压源连接；将主锁存器的正向反相器与电压源连接的晶体管可以配置为：当数据电压为高时，使得供应给主锁存器的正向反相器供应的电压浮置；以及将主锁存器的反向反相器与电压源连接的晶体管可以配置为：当数据电压为低时，使得供应给主锁存器的反向反相器的电压浮置。
根据发明的第三方面，提供了一种包括第一或第二方面的触发器的存储器模块、微控制器或电子设备。
所述存储器模块、微控制器或电子设备可以包括第一或第二方面的多个触发器，其中所述触发器的至少一些用冗余微结构来配置。
根据实施例触发器的低功耗导致了较低的功耗，使能具有减小的功耗负担的冗余微结构。
从下文描述的实施例将显而易见并且将参照下文描述的实施例阐述本发明的这些方面和其他方面。
附图说明
图1是根据实施例的触发器的示意性电路图；
图2是示出根据实施例的触发器对电流脉冲的响应的图表；
图3是示出根据实施例的触发器与根据现有技术的触发器相比的切换能量与数据触发率的图表；
图4是根据实施例的示例触发器的电路图，其中通过主锁存器的节点处的电压来控制从属锁存器反相器处的电源电压；
图5是根据实施例的触发器的电路图，其中通过数据电压来控制主锁存器反相器处的电源电压，并通过主锁存器的节点处的电压来控制从属锁存器处的电源电压；以及
图6是电子设备的用于保护免受光学攻击的基于冗余度的微结构的示意框图。
应当注意的是附图仅是示意性的并且不是成比例绘制的。附图中总为了清楚和方便，已经对将这些附图的部分的相对尺寸和比例尺寸上进行了夸大或缩小。在改进的和不同的实施例中，相同的参考符号通常用于指示相应或类似的特征。
具体实施方式
通过阅读本公开，其他变形和修改将对于本领域技术人员显而易见。这些变型和修改可以涉及触发器领域中已知的、并且可以替代于或附加于本文已经描述的特征来使用的等同的或其他特征。
尽管所附的权利要求针对特征的特定组合，应当理解的是本发明公开的范围还包括这里这里明显或暗示公开的任意新颖特征或任意新颖特征的组合或其任意概括，无论它是否涉及在任意权利要求中当前主张的相同发明，或无论是否减轻任意或所有与本发明的相同的技术问题。
还可以结合单个实施例提供分离的实施例中的上下文中描述的特征。相反，为了简明起见，还可以单独地或在任何合适的子组合提供单个实施例的上下文中描述的各种特征。申请人提请注意的是，在本申请或任意从其衍生的申请的存续期间，可以构想出对于这些特征和/或这些特征的组合的新权利要求。
为了完整性，还陈述了术语“包括”不排除其他单元或步骤，术“一个”不排除多个，并且权利要求中的参考符号将不应该解释为对权利要求范围的限制。
参照图1，示出了触发器10，包括主锁存器20和从属锁存器30。主锁存器20包括一对交叉耦合的反相器：正向反相器21和反向反相器22。正向反相器21的输出节点DM与反向反相器22的输入节点QMint之间的交叉耦合连接包括电阻元件9(串联)。反向反相器22的输出节点DMB与正向反相器21的输入节点QBMint之间的交叉耦合连接包括电阻元件8(串联)。
从属锁存器30包括一对交叉耦合的反相器：正向反相器31和反向反相器32。与主锁存器20类似，正向反相器31的输出节点QB与反向反相器32的输入节点QBint之间的交叉耦合连接包括电阻元件12(串联)。反向反相器32的输出节点Q与正向反相器31的输入节点Qint之间的交叉耦合连接包括电阻元件11(串联)。
在该实施例中，主锁存器20的电阻器8和9具有第一电阻Rm，并且从属锁存器30的电阻器11和12具有第二电阻Rs。根据触发器的设计需要，Rm可以大于Rs，或者反之亦然，或Rm可以与Rs基本相等。在一些实施例中，可以用不同的值来设计每个电阻器8、9、11和12。
在一些实施例中，电阻元件可以包括压控电阻器。合适的压控电阻器可以包括具有50nm至150nm之间的栅极长度和100nm至200nm之间的栅极宽度的NMOS器件。在一个实施例中，栅极长度可以近似为80nm，并且栅极宽度可以近似为150nm。其他实施例中，电阻元件(或多个电阻元件)可以包括多晶硅电阻器。
在该实施例中触发器是扫描触发器，具有数据输入DIN、扫描使能输入SE、扫描输入SI和数据输出DOUT。每一个均包括互补NMOS和PMOS晶体管的第一和第二传输门1和2具有它们相应的与数据节点D并联连接的输出。数据输入DIN与第一传输门1的输入连接，并且扫描输入SI与第二传输门2的输入连接。扫描使能输入SE与第一传输门1的PMOS晶体管的栅极连接，并且扫描使能输入SEN的反相信号与第一传输门1的NMOS晶体管连接。扫描使能输入SE与第二传输门2的NMOS晶体管的栅极连接，并且扫描使能输入SEN的反相信号与第二传输门2的PMOS晶体管连接。
数据节点D形成了数据反相器3的输入节点。数据反相器3的输出经由时钟门控晶体管4与主锁存器20的输入节点QBMint(也称为正向反相器21的输入节点)连接。时钟门控晶体管4是PMOS晶体管，仅当时钟CK为低时有效地将数据反相器3的输出与节点QBMint连接。数据节点D还经由PMOS时钟门控晶体管6与反向反相器22的输入处的节点QMint连接。
主锁存器20的正向反相器21的输出节点DM经由时钟门控晶体管5与从属锁存器30的正向反相器31的输入节点Qint连接。主锁存器20的反向反相器22的输出节点DMB经由时钟门控晶体管7与从属锁存器30的反向反相器32的输入节点QBint连接。时钟门控晶体管5和7均是NMOS晶体管。
PMOS时钟门控晶体管4和6以及NMOS时钟门控晶体管5和7的这种结构可以适用于时钟上升沿触发的触发器。在备选实施例(时钟下降沿触发的)，时钟门控晶体管4和6可以是NMOS器件，并且时钟门控晶体管5和7可以是PMOS器件。
从属锁存器的反向反相器32的输入节点QBint与输出反相器14的输入连接，输出反相器14具有输出节点DOUT。
正向反相器31经由通过节点DM处的电压控制的开关与电压源Vdd连接。反向反相器32经由通过节点DMB处的电压控制的开关与电压源Vdd连接。因此通过主锁存器20的状态来控制从属锁存器的正向反相器31和反向反相器32的电源电压。根据主锁存器20的反相器21、22的输出节点的电压来使供应给反相器31和32的电压浮置。这减小了主锁存器20与从属锁存器30之间的竞争，意味着可以减小主锁存器20的面积，原因在于不再要求反相器21和22的晶体管驱动太多的电流。如已经讨论的，还提高了对电流注入攻击的抵抗性，原因在于输入节点Qint或QBint处的电压升高将不能接通从属锁存器30的反相器31、32的电源电压。代替地，通过主锁存器20的节点DM和DMB处的电压来控制这些反相器31、32处的电源电压。
尽管示出了其中锁存器21、22、31、32包括交叉耦合的反相器的实施例，还可以是其中锁存器包括其他类型的逻辑门的备选实施例。例如，锁存器可以由交叉耦合的“NOR”门或“NAND”门来构建。本领域技术人员将理解如何将示例实施例的教导适用于包括不同类型逻辑门的锁存器，以实现类似的逻辑优势。
参照图2示出了根据实施例的触发器的响应的仿真。针对节点DM处的各种电平的电流注入，相对于时间示出了在节点DMB和DOUT处的电压的图形50。曲线52、53、54、55和56与具有10ns持续时间的125、100、75、50和25微安的注入电流相对应。如图表中所示，根据实施例的触发器可抵御高达115微安的注入电流，其与针对根据现有技术(没有电阻元件8、9、11、12)的类似触发器只抵抗15微安的注入电流的限制相比毫不逊色。
图3示出了根据实施例的触发器的效率。示出了图形60，示出了根据实施例62的触发器和根据现有技术61的以焦耳为单位的切换能量比上触发器的数据触发率。现有技术的触发器是具有在每个时钟周期充电和放电的时钟反相器的同步设计。针对低于75％的数据触发率，根据实施例的触发器使用较少的能量，主要原因在于不需要与据触发无关地在每个时钟周期驱动激活的时钟组件。在40％的数据触发率处，本发明的实施例将功耗减小了16％。
图4示出了根据实施例的触发器10的可能实施方式。结构与图1中所示的结构类似。反相器21、22、31和32的每一个包括互补NMOS和PMOS晶体管。经由PMOS晶体管33向反相器31供应Vdd，PMOS晶体管33具有与节点DMB连接的栅极。经由PMOS晶体管34向反相器32供应Vdd，PMOS晶体管34具有与节点DM连接的栅极。晶体管33和34使得从属锁存器30的电源电压根据主锁存器20的节点DM和DMB上的电压而浮置，从而减小主锁存器和从属锁存器20、30之间的竞争。
图5示出了根据实施例的触发器10的另一种可能实施方式。所述结构与图4中所示的结构类似，但是通过节点D和DB处的数据输入电压来控制主锁存器20的电源电压。通过经由PMOS晶体管23将电源电压Vdd连接至反相器21并且通过经由PMOS晶体管24将电源电压Vdd连接至反相器22来实现这种结构，所述PMOS晶体管23具有与节点DB连接的栅极，，所述PMOS晶体管24具有与节点D连接的栅极。这使得主锁存器20的电源电压根据输入数据而浮置，使得改变主锁存器20的状态更容易，潜在地减小了数据输入缓冲组件(例如反相器3)的必要的尺寸。
图6示出了电子设备的基于冗余度的微结构70的示例，以保护免受光学攻击。提供了根据实施例的第一和第二触发器10a、10b。数据与第一触发器10a连接，并且数据与第二触发器10b连接。触发器10a和10b二者均优选地与公共时钟连接。第二触发器10b的输出应当总是与第一触发器10a的输出相对应。将来自第一和第二触发器的输出DOUT和DOUTb提供给保持器，所述保持器71可以包括穆勒门(Mullergate)。保持器71可以仅当DOUT和DOUTb均改变时才改变输出值。
多种其他变化多于本领域技术人员是清楚明白的。任何这些变化落在仅通过所附权利要求限制的本发明的范围内。

Claims (15)

1.一种触发器，包括从属锁存器和主锁存器，从属锁存器和主锁存器的每一个包括交叉耦合的逻辑门对，其中从属锁存器或主锁存器的交叉耦合连接包括布置为减小触发器对于电流注入的灵敏度的电阻元件。
2.根据权利要求1所述的触发器，其中至少一个电阻元件包括多晶硅电阻器或压控电阻器。
3.根据权利要求1或权利要求2所述的触发器，其中所述主锁存器的交叉耦合逻辑门对包括正向反相器和反向反相器，并且所述从属锁存器的交叉耦合的逻辑门对包括正向反相器和反向反相器。
4.根据前述任一项权利要求所述的触发器，其中从属锁存器或主锁存器的交叉耦合的逻辑门之间的连接包括串联电阻元件。
5.根据权利要求4所述的触发器，其中从属锁存器和主锁存器的交叉耦合连接均包括串联电阻元件。
6.根据包括权利要求3的主题内容的前述任一项权利要求所述的触发器，还包括：
第一时钟门控晶体管，与主锁存器的正向交叉耦合的反相器的输入节点连接；以及
第二时钟门控晶体管，与从属锁存器的正向交叉耦合的反相器的输入节点连接，
其中所述第一和第二时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
7.根据权利要求6所述的触发器，其中所述触发器不包括以每个时钟周期充电和放电的时钟反相器。
8.根据权利要求6或权利要求7所述的触发器，其中所述第一时钟门控晶体管是PMOS晶体管，并且所述第二时钟门控晶体管是NMOS晶体管。
9.根据包括权利要求6、7或8所述的触发器，还包括：
第三时钟门控晶体管，与主锁存器的反向交叉耦合的反相器的输入节点连接；以及
第四时钟门控晶体管，与从属锁存器的反向交叉耦合的反相器的输入节点连接，
其中所述第一、第二、第三和第四时钟门控晶体管将主锁存器和从属锁存器的操作与时钟信号进行同步。
10.根据权利要求9所述的触发器，其中所述第三时钟门控晶体管是PMOS晶体管，并且所述第四时钟门控晶体管是NMOS晶体管。
11.根据前述任一项权利要求所述的触发器，其中从属锁存器的至少一个逻辑门经由通过主锁存器的节点处的电压控制的晶体管与电压源连接。
12.根据包括权利要求3的主题内容的权利要求11所述的触发器，其中：
所述从属锁存器的正向反相器和反向反相器二者均经由通过在主锁存器的节点处的电压控制的晶体管与电压源连接；
将从属锁存器的正向反相器与电压源连接的晶体管配置为：当主锁存器的反向反相器的输出节点为高时，使得供应给从属锁存器的正向反相器的电压浮置；以及
将从属锁存器的反向反相器与电压源连接的晶体管配置为：当主锁存器的正向反相器的输出节点为高时，使得供应给从属锁存器的反向反相器的电压浮置。
13.根据权利要求12所述的触发器，其中所述主锁存器的正向反相器和反向反相器的至少一个经由通过数据电压控制的晶体管与电压源连接。
14.根据包括权利要求13所述的触发器，其中：
所述主锁存器的正向反相器和反向反相器二者均经由通过数据电压控制的晶体管与电压源连接；
将所述主锁存器的正向反相器与电压源连接的晶体管配置为：当数据电压为高时，使得供应给主锁存器的正向反相器的电压浮置；以及
将所述主锁存器的反向反相器与电压源连接的晶体管配置为：当数据电压为高时，使得供应给主锁存器的反向反相器的电压浮置。
15.一种存储器模块、微控制器或电子设备，包括根据前述任一项权利要求所述的触发器。
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