DE102019130395A1

DE102019130395A1 - Speicherungselement mit Takt-Gating

Info

Publication number: DE102019130395A1
Application number: DE102019130395.8A
Authority: DE
Inventors: Thomas Künemund; Thomas Pöppelmann
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2019-11-11
Filing date: 2019-11-11
Publication date: 2021-05-12
Also published as: US11463074B2; US20210143802A1

Abstract

Es ist ein Speicherungselement bereitgestellt, das basierend auf einem Systemtaktsignal betrieben wird und eine Takt-Gating-Schaltungsanordnung umfasst, die ein gattergesteuertes Taktsignal basierend auf mindestens einem booleschen Signal und dem Systemtaktsignal oder einem vorverarbeiteten Systemtaktsignal erzeugt, wobei die Takt-Gating-Schaltungsanordnung physische Verbindungen mit kleiner Kapazität umfasst, sodass ein Anzapfen mindestens einer der physischen Verbindungen zu einer Haltezeitverletzung führt. Außerdem wird ein hardwarebasierter kryptographischer Beschleuniger oder ein gesichertes Verarbeitungssystem vorgeschlagen, der/das mindestens ein solches Speicherungselement umfasst. Ferner ist ein Verfahren zum Betreiben mindestens eines solchen Speicherungselements bereitgestellt.

Description

Ausführungsformen der vorliegenden Erfindung betreffen ein Speicherungselement mit modifiziertem Takt-Gating.
SCHREIBFREIGABE(WRITE-ENABLE)-Signale unterliegen häufig Probing-Angriffen. Dies gilt insbesondere für SCHREIBFREIGABE-Signale für benutzerdefinierte (Mehrbit-) Register und in Szenarien mit Adressbit-Kombinationen, die Informationen über kryptografische Schlüsselbits offenlegen. Ein Angreifer kann in der Lage sein, gattergesteuerte Taktsignale mit bekannter Adresse transparent zu beobachten, die daher bevorzugte Angriffsziele sind, insbesondere für Taktgatterausgänge mit hohem Fan-Out.
Daher besteht ein Ziel darin, bestehende Lösungen weiter zu verbessern, um gegenüber Probing-Angriffen robuster zu werden und insbesondere das Lesen oder Rekonstruieren kryptographischer Informationen basierend auf solchen Probing-Angriffen zu vermindern.
Dies wird gemäß den Merkmalen der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen ergeben sich aus den abhängigen Ansprüchen.
Die hier vorgeschlagenen Beispiele können insbesondere auf mindestens einer der folgenden Lösungen basieren. Kombinationen der folgenden Merkmale können genutzt werden, um ein gewünschtes Ergebnis zu erreichen. Die Merkmale des Verfahrens könnten mit einem oder mehreren beliebigen Merkmalen der Vorrichtung, der Einrichtung oder des Systems kombiniert werden oder umgekehrt.
Es ist ein Speicherungselement bereitgestellt, das basierend auf einem Systemtaktsignal betrieben wird, wobei das Speicherungselement Folgendes umfasst:

- eine Takt-Gating-Schaltungsanordnung, die ein gattergesteuertes Taktsignal basierend auf Folgendem erzeugt:
- - mindestens einem booleschen Signal und
- - dem Systemtaktsignal oder einem vorverarbeiteten Systemtaktsignal,
- wobei die Takt-Gating-Schaltungsanordnung physische Verbindungen mit kleiner Kapazität umfasst, sodass das Anzapfen mindestens einer der physischen Verbindungen zu einer Haltezeitverletzung führt.

Die dedizierte Takt-Gating-Schaltungsanordnung besitzt den zusätzlichen Vorteil, dass eine reduzierte Menge an Verdrahtungsaufwand erforderlich ist, wodurch ihre Robustheit gegenüber Probing-Angriffen und das Sicherheitsniveau der Vorrichtung erhöht werden.
Die kleine Kapazität kann in der Größenordnung von einem Femtofarad liegen.
Gemäß einer Ausführungsform umfasst das gattergesteuerte Taktsignal ein wahres gattergesteuertes Taktsignal und ein inverses gattergesteuertes Taktsignal.
Daher kann das gattergesteuerte Taktsignal ein gattergesteuertes Taktsignal und sein inverses gattergesteuertes Taktsignal sein.
Gemäß einer Ausführungsform umfasst die Takt-Gating-Schaltungsanordnung und/oder das Speicherungselement eine Tri-State-Schaltungsanordnung, insbesondere eine C2MOS- oder Transmissionsgatterschaltungsanordnung.
Gemäß einer Ausführungsform wird das mindestens eine boolesche Signal durch eine boolesche Schaltungsanordnung bereitgestellt, die auf mindestens zwei Eingangssignalen basiert und ein Ausgangssignal als eine Funktion der mindestens zwei Eingangssignale bereitstellt.
Gemäß einer Ausführungsform wird die boolesche Schaltungsanordnung für jede Kombination von mit den mindestens zwei Eingangssignalen assoziierten Binärwerten umgesetzt.
Gemäß einer Ausführungsform umfasst das Speicherungselement mindestens eines der Folgenden:

- ein Flipflop,
- eine Speicherungsvorrichtung, die durch komplementäre (gattergesteuerte) Taktsignale gesteuert werden kann,
- eine Speichervorrichtung,
- ein Register oder ein Latch.

Gemäß einer Ausführungsform umfasst das Speicherungselement ferner eine Pufferstufe, die Folgendes bereitstellt:

- ein erstes Taktsignal, das mit dem Systemtaktsignal phasengleich ist, und
- ein zweites Taktsignal, das zu der Phase des Systemtaktsignals invertiert ist.

Gemäß einer Ausführungsform liefert die Pufferstufe der Takt-Gating-Schaltungsanordnung das erste Taktsignal und das zweite Taktsignal als ein vorverarbeitetes Systemtaktsignal.
Gemäß einer Ausführungsform liegt die kleine Kapazität in der Größenordnung einiger weniger Femtofarad, insbesondere unter 10 fF.
Gemäß einer Ausführungsform ist das Speicherungselement Teil eines hardwarebasierten kryptographischen Beschleunigers oder eines gesicherten Verarbeitungssystems oder wird in Verbindung mit diesen verwendet.
Gemäß einer Ausführungsform stellt der hardwarebasierte kryptographische Beschleuniger oder das gesicherte Verarbeitungssystem mindestens eines der folgenden kryptographischen Schemen bereit:

- eine Blockverschlüsselung,
- einen symmetrischen kryptographischen Algorithmus,
- einen asymmetrischen kryptographischen Algorithmus,
- Elliptische-Kurven-Kryptographie (Elliptic Curve Cryptography),
- Post-Quanten-Kryptographie.

Außerdem ist ein hardwarebasierter kryptographischer Beschleuniger oder ein gesichertes Verarbeitungssystem bereitgestellt, der/das mindestens ein wie hierin beschriebenes Speicherungselement umfasst.
Ferner wird ein Verfahren zum Betreiben des wie hierin beschriebenen Speicherungselements vorgeschlagen.
Ausführungsformen sind unter Bezugnahme auf die Zeichnungen dargestellt und veranschaulicht. Die Zeichnungen dienen dazu, das Grundprinzip zu veranschaulichen, so dass nur für das Verständnis des Grundprinzips notwendige Aspekte veranschaulicht werden. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.

1 zeigt eine beispielhafte Schaltungsanordnung, die eine NAND-Decodiererstufe umfasst, die mit einer Taktgatterschaltungsanordnung integriert ist;
2 zeigt eine beispielhafte Implementierung des C2MOS von 1;
3 zeigt ein beispielhaftes C2MOS-Master-Slave-Register;
4A zeigt eine beispielhafte Implementierung des C2MOS 303 von 3;
4B zeigt eine beispielhafte Implementierung des C2MOS 304 von 3;
4C zeigt eine beispielhafte Implementierung des C2MOS 305 von 3;
5 zeigt ein Blockdiagramm, das eine Taktgatterschaltung umfasst, die gattergesteuerte Taktsignale zu einem Master-Slave-Register liefert;
6 zeigt eine alternative Schaltung, die als eine (De-)Maskierungsstufe für ein Taktgatter verwendet werden kann;
7 zeigt ein anderes Beispiel einer logischen Kombination mehrerer Eingangssignale, wobei das Ergebnis der Kombination über den Knoten 102 von 1 an der Taktgatterschaltung angelegt wird.

Hierin beschriebene Beispiele schlagen insbesondere Gegenmaßnahmen vor, die eine Integration eines Decodierers und/oder einer Demaskierungslogik in Taktgatter und/oder eine Integration dieses Decodierers/dieser Demaskierungstaktgatter in (Mehrbit-) Latches oder Flipflops kombinieren.
Dies ermöglicht vorteilhafterweise eine sichere Intra-Zellen-Verdrahtung kritischer klarer Signale sowie eine reduzierte Menge an Verdrahtungskapazitäten, die zu einer Haltezeitverletzung führen, wenn sie einem Probing-Angriff ausgesetzt werden.
Die Haltezeitverletzung ist eine Verletzung einer Haltezeitanforderung. Beispielsweise müsste eine minimale Haltezeit für Deep-Sub-Micron-Technologien 50 ps (Pikosekunden) betragen. Falls das Probing eine Kapazität in die Schaltungsanordnung eingibt, die die Haltezeit um 100 ps bis 150 ps verlängert, kann dies eine Verzögerung einführen, die nicht mehr gewährleistet, dass die korrekten Ausgangsdaten z. B. in einem Latch oder Flipflop gespeichert sind. Weitere Einzelheiten über die Haltezeitverletzung sind in z. B.
https://www.edn.com/design/analog/4371393/Understanding-the-basics-of-setup-andhold-time beschrieben. Es wird angemerkt, dass die Begriffe „synchrones Flipflop“, „Master-Slave-Flipflop“ als „Flipflop“ bezeichnet werden können. Außerdem kann sich der Begriff Flipflop auf ein Register beziehen.
Auch schlagen hierin beschriebene Beispiele Implementierungen vor, die die Gesamtschwierigkeit für ein erfolgreiches Reverse Engineering erhöhen. Dies ist immer bei Schaltungsanordnungen vorteilhaft, die der Sicherheit unterliegen, insbesondere kryptographischen Operationen.
Es ist insbesondere eine Option, dass eine Demaskierungs- und/oder eine Decodierungs-Takt-Gating-Schaltungsanordnung innerhalb von Speicherungselementen integriert ist, die geschützt werden müssen.
1 zeigt eine beispielhafte Schaltungsanordnung, die eine NAND-Decodiererstufe umfasst, die mit einer Taktgatterschaltungsanordnung integriert ist.
Die Taktgatterschaltungsanordnung stellt eine Funktionalität bereit, die möglicherweise nur für einen speziellen Satz von Registern oder Latches freigegeben wird.
Nachfolgend kann sich „PMOS“ auf eine PMOS-Vorrichtung oder einen PMOS-Transistor beziehen, und „NMOS“ kann sich auf eine NMOS-Vorrichtung oder einen NMOS-Transistor beziehen.
Ein Eingang A ist mit dem Gate eines PMOS TP0 verbunden, der zwischen einem Knoten 101 und einem Knoten 102 geschaltet ist. Ein Eingang B ist mit dem Gate eines PMOS TP1 verbunden, der zwischen dem Knoten 101 und dem Knoten 102 geschaltet ist.
Es wird angemerkt, dass „zwischen Knoten α und Knoten b geschaltet“ bedeutet, dass die Anschlüsse Source und Drain zwischen dem Knoten α und dem Knoten b oder zwischen dem Knoten b und dem Knoten α geschaltet sind.
Der Knoten 101 kann mit einer positiven Versorgungsspannung VDD verbunden sein.
Der Eingang A ist mit dem Gate eines NMOS TN1 verbunden, der zwischen dem Knoten 102 und einem Knoten 103 geschaltet ist. Der Eingang B ist mit dem Gate eines NMOS TN0 verbunden, der zwischen dem Knoten 103 und Masse geschaltet ist. Mit anderen Worten sind der NMOS TN1 und der NMOS TN0 in Reihe geschaltet, wobei der NMOS TN1 mit dem Knoten 102 verbunden ist und der NMOS TN0 mit Masse verbunden ist.
Ein Taktsignal wird an einem Knoten CK angelegt, der mit dem Eingang eines Inverters INV0 verbunden ist. Der Ausgang des Inverters INV0 ist mit einem Knoten CN verbunden. Der Knoten CN ist mit dem Eingang eines Inverters INV1 verbunden. Der Ausgang des Inverters INV1 ist mit einem Knoten CP verbunden.
Der Knoten CP ist mit dem Gate eines PMOS TP4 und einem C2MOS-Inverter 104 verbunden. Der Knoten CN ist mit dem Gate eines NMOS TN4 und dem C2MOS-Inverter 104 verbunden.
Der C2MOS-Inverter ist auch mit einem Knoten ENN und einem Knoten EN verbunden.
Der PMOS TP4 und der NMOS TN4 sind jeweils zwischen dem Knoten 102 und dem Knoten ENN geschaltet.
Der Knoten ENN ist mit dem Eingang eines Inverters 105 verbunden. Der Ausgang des Inverters 105 ist mit dem Knoten EN verbunden.
Der Knoten EN ist mit dem ersten Eingang eines NAND-Gatters 106 verbunden. Der zweite Eingang des NAND-Gatters 106 ist mit dem Knoten CK verbunden. Der Ausgang des NAND-Gatters 106 ist mit einem Knoten CEN und dem Eingang eines Inverters INV3 verbunden. Der Ausgang des Inverters INV3 ist mit einem Knoten CE verbunden.
2 zeigt eine beispielhafte Implementierung des C2MOS 104, umfassend zwei PMOS 201, 202 und zwei NMOS 203, 204.
Das Gate des PMOS 201 ist mit dem Knoten EN verbunden. Der PMOS 201 ist zwischen dem Knoten 101 und einem Knoten 211 geschaltet. Das Gate des PMOS 202 ist mit dem Knoten CP verbunden. Der PMOS 202 ist zwischen dem Knoten 211 und dem Knoten ENN geschaltet. Das Gate des NMOS 203 ist mit dem Knoten CN verbunden. Der NMOS 203 ist zwischen dem Knoten ENN und einem Knoten 212 geschaltet. Das Gate des NMOS 204 ist mit dem Knoten EN verbunden. Der NMOS 204 ist zwischen dem Knoten 212 und Masse geschaltet.
3 zeigt ein beispielhaftes C2MOS-Master-Slave-Register, wobei die über die Knoten CE und CEN von 1 übermittelten Signale gattergesteuerte Taktsignale sind.
Der Knoten CEN ist mit dem Gate eines PMOS 301 und mehreren C2MOS-Schaltungen 303 bis 305 verbunden. Der PMOS 301 ist zwischen einem Knoten M und einem Knoten S geschaltet.
Der Knoten CE ist mit dem Gate eines NMOS 302 und jeder der C2MOS-Schaltungen 303 bis 305 verbunden. Der NMOS 301 ist zwischen dem Knoten M und dem Knoten S geschaltet.
Der C2MOS 304 ist mit dem Knoten M und einem Knoten MN verbunden. Der C2MOS 303 ist mit einem Knoten D und dem Knoten MN verbunden. Der C2MOS 305 ist mit dem Knoten S und einem Knoten SN verbunden.
Der Eingang eines Inverters INVM ist mit dem Knoten MN verbunden und der Ausgang des Inverters INVM ist mit dem Knoten M verbunden.
Der Eingang eines Inverters INVS ist mit dem Knoten S verbunden und der Ausgang des Inverters INVS ist mit dem Knoten SN verbunden.
Der Eingang eines Inverters INVO ist mit dem Knoten SN verbunden und der Ausgang des Inverters INVO ist mit einem Knoten Z verbunden.
4A zeigt eine beispielhafte Implementierung des C2MOS 303, 4B zeigt eine beispielhafte Implementierung des C2MOS 304 und 4C zeigt eine beispielhafte Implementierung des C2MOS 305.
Die Funktionalität der in 1 bis 4C gezeigten Schaltungsanordnung kann wie folgt beschrieben werden:

Eine NAND-Decodiererstufe 121, 122 ist mit dem Knoten 102 verbunden. Die Signale an den Eingängen A und B können zwei Adressbits sein, das an dem Knoten CK angelegte Taktsignal kann ein Systemtakt sein und das an dem Knoten CE erhaltene Signal ist das gattergesteuerte Taktsignal (wobei das Signal an dem Knoten CEN das inverse gattergesteuerte Taktsignal ist): Fall das Taktsignal „1“ ist (auch als High bezeichnet), resultiert das gattergesteuerte Taktsignal an dem Knoten CE in $A \cdot B,$
wobei „·‟ ein logisches AND angibt.

Ein Puffer 123, der die Inverter INV0 und INV1 umfasst, wird zum Entnehmen des an dem Knoten CK angelegten Systemtaktes verwendet. Das Signal an dem Knoten CP ist somit mit dem Systemtakt synchronisiert, und das Signal an dem Knoten CN entspricht dem invertierten Systemtakt.

Die folgende Tabelle fasst verschiedene Signale an den in 1 gezeigten Knoten zusammen:

CP	CN	ENN (invertiertes Signal am Knoten EN)
0	1	A · B
1	0	Der Knoten ENN wird durch den C2MOS-Inverter 104 mit dem booleschen Wert „NAND(A,B)“ angesteuert, der zuvor in den Taktgatter-Latch geschrieben wurde, d. h. mit der vorherigen Taktphase CK=0 und CP=0 und CN=1.

Daher wird in dem in 1 gezeigten Beispiel eine Logikfunktion f(A,B) in Abhängigkeit von den Eingangssignalen A und B an den Knoten 102 angelegt.
Die gattergesteuerten Taktsignale werden insbesondere durch einen Block 131 erzeugt. Hier ist mindestens eine der Verbindungen zwischen

- den Transistoren TP4, TN4 und dem C2MOS-Inverter 104,
- den Transistoren TP4, TN4 und dem Inverter 105,
- dem Inverter 105 und dem NAND-Gatter 106,
- dem C2MOS-Inverter 104 und dem NAND-Gatter 106,
- dem NAND-Gatter 106 und dem Transistor 301,
- dem NAND-Gatter 106 und dem Inverter INV3,
- dem Inverter INV3 und dem Transistor 302,

3 zeigt das C2MOS-Master-Slave-Register, das die über die Knoten CE und CEN angelegten gattergesteuerten Taktsignale nutzt. Daher kann die dargelegte Lösung in mindestens ein Flipflop oder mindestens ein Latch integriert werden.
Eingangsdaten können an den Knoten D angelegt werden und gespeicherte Daten können an dem Knoten Z zur Verfügung stehen.
5 zeigt ein Blockdiagramm, das eine Taktgatterschaltung 501 umfasst, die gattergesteuerte Taktsignale über die Knoten CE und CEN zu einem Master-Slave-Register 502 liefert, das als ein Flipflop oder ein Latch umgesetzt werden kann. Die gattergesteuerten Taktsignale können jedoch zu einem beliebigen Flipflop, Latch oder einer beliebigen Speicherungsvorrichtung geliefert werden, das/die durch solche komplementäre (gattergesteuerte) Taktsignale gesteuert werden kann.
Eingänge in die Taktgatterschaltung 501 sind der Systemtakt, der über den Knoten CK geliefert wird. Außerdem können gepufferte Taktsignale, die aus dem Systemtakt abgeleitet werden, über die Knoten CN und CP geliefert werden.
Zusätzlich wird ein Ergebnis einer logischen (booleschen) Funktion f(A,B) zu dem Gate der Taktgatterschaltung 501 geliefert. In dem Beispiel von 5 basiert die Funktion f auf zwei Eingaben A und B. Es wird angemerkt, dass auch eine oder mehr als zwei Eingaben möglich sind, um ein Signal zu bestimmen, das zum Gattern der Taktgatterschaltung 501 verwendet wird.
Ein gestrichelter Kasten 503 gibt einen physischen Bereich an, der einem Anzapfen des gattergesteuerten Taktsignals unterliegen kann, und daher vorteilhafterweise physische Verbindungen mit niedriger Kapazität nutzen kann, sodass ein jegliches Anzapfen irgendeiner solchen physischen Verbindung die Gesamtkapazität ändern kann, sodass eine Haltezeitverletzung auftritt.
6 zeigt eine alternative Schaltung, die als eine (De-)Maskierungsstufe für ein Taktgatter verwendet werden kann. Ein maskiertes Taktfreigabesignal wird an einen Knoten Em angelegt und eine Maske wird an einen Knoten m angelegt. Die Schaltung von 6 schlägt eine XOR-Kombination der an den Knoten Em und m angelegten Signale vor. Das Ergebnis der XOR-Kombination wird dann an den Knoten 102 von 1 angelegt. Mit anderen Worten kann die durch die Blöcke 121 und 122 in 1 dargestellte NAND-Decodiererstufe mit der Schaltungsanordnung von 6 ersetzt werden. Die Pufferstufe 123, der Systemtakt und die in 1 gezeigte gattergesteuerte Taktschaltungsanordnung sowie das C2MOS-Master-Slave-Register gemäß 3 können somit in Kombination mit der Schaltung von 6 verwendet werden.
Der Knoten Em ist mit dem Gate eines PMOS 610, dem Gate eines NMOS 621 und dem Eingang eines Inverters 614 verbunden. Der Ausgang des Inverters 614 ist mit dem Gate eines PMOS 611 und dem Gate eines NMOS 620 verbunden.
Der PMOS 610 und ein PMOS 612 sind in Reihe geschaltet, wobei der PMOS 610 mit VDD verbunden ist und der PMOS 612 mit dem Knoten 102 verbunden ist.
Der PMOS 611 und ein PMOS 613 sind in Reihe geschaltet, wobei der PMOS 611 mit VDD verbunden ist und der PMOS 613 mit dem Knoten 102 verbunden ist.
Der Knoten m ist mit dem Gate eines NMOS 622, dem Gate des PMOS 612 und dem Eingang eines Inverters 624 verbunden. Der Ausgang des Inverters 624 ist mit dem Gate des PMOS 613 und dem Gate eines NMOS 623 verbunden.
Der NMOS 622 und der NMOS 620 sind in Reihe geschaltet, wobei der NMOS 622 mit dem Knoten 102 verbunden ist und der NMOS 620 mit Masse verbunden ist.
Der NMOS 623 und der NMOS 621 sind in Reihe geschaltet, wobei der NMOS 623 mit dem Knoten 102 verbunden ist und der NMOS 621 mit Masse verbunden ist.
Am Knoten EN wird das Signal $\bar{m} \cdot E m + m \cdot \bar{E m}$
für CK=0 erhalten und für CK=1 gespeichert, was auch als m⊕Em bezeichnet werden kann, wobei „EB“ die XOR(Exklusiv-Oder)-Operation angibt.
Dieser Ansatz kann für verschiedene boolesche Funktionen f(a, b, ...) gelten, die ein Ergebnis bereitstellen, das an den Knoten 102 angelegt wird.
7 zeigt ein anderes Beispiel einer logischen Kombination mehrerer Eingangssignale, wobei das Ergebnis der Kombination an den Knoten 102 angelegt wird.
Ein Eingang α wird zu dem Gate eines PMOS 701, dem Gate eines PMOS 704, dem Gate eines PMOS 714, dem Gate eines NMOS 703, dem Gate eines NMOS 709 und dem Gate eines NMOS 717 übermittelt.
Ein Eingang b wird zu dem Gate eines PMOS 702, dem Gate eines PMOS 706, dem Gate eines PMOS 713, dem Gate eines NMOS 712, dem Gate eines NMOS 711 und dem Gate eines NMOS 718 übermittelt.
Ein Eingang p0 wird zu dem Gate eines PMOS 715 und dem Gate eines NMOS 710 übermittelt. Ein Eingang p1 wird zu dem Gate eines PMOS 705 und dem Gate eines NMOS 716 übermittelt.
Der PMOS 701 ist mit dem PMOS 702 in Reihe geschaltet, wobei der PMOS 701 mit VDD verbunden ist und der PMOS 702 mit einem Knoten 731 verbunden ist. Der NMOS 703 ist zwischen dem Knoten 731 und Masse geschaltet. Der NMOS 712 ist zwischen dem Knoten 731 und Masse geschaltet.
Der Knoten 731 ist mit dem Gate eines PMOS 707 und dem Gate eines NMOS 708 verbunden.
Der PMOS 704 ist zwischen VDD und einem Knoten 732 geschaltet, der PMOS 705 ist zwischen VDD und dem Knoten 732 geschaltet und der PMOS 706 ist zwischen VDD und dem Knoten 732 geschaltet.
Der PMOS 707 ist zwischen dem Knoten 732 und dem Knoten 102 geschaltet. Der NMOS 708 ist zwischen dem Knoten 102 und einem Knoten 733 geschaltet.
Der NMOS 709 ist zwischen dem Knoten 733 und Masse geschaltet, der NMOS 710 ist zwischen dem Knoten 733 und Masse geschaltet und der NMOS 711 ist zwischen dem Knoten 733 und Masse geschaltet.
Der PMOS 713 ist zwischen VDD und einem Knoten 734 geschaltet. Der PMOS 714 ist zwischen dem Knoten 734 und einem Knoten 735 geschaltet. Der PMOS 715 ist zwischen dem Knoten 735 und dem Knoten 102 geschaltet. Der NMOS 716 ist zwischen dem Knoten 102 und einem Knoten 736 geschaltet. Der NMOS 717 ist zwischen dem Knoten 736 und einem Knoten 737 geschaltet. Der NMOS 718 ist zwischen dem Knoten 737 und Masse geschaltet.
Die Schaltungsanordnung von 7 kann als ein Demaskierungsdecodierer verwendet werden. Zwei maskierte Adressbits können an den Eingängen α und b angelegt werden, ein decodiertes Signal z wird dann an den Knoten 102 geliefert. Das Signal z ist ein decodiertes Signal, das als ein Taktfreigabesignal verwendet wird (wie in den obigen Beispielen beschrieben).
Eine Maskierungsinformation m=0 kann als (p1, p0) = (1, 0) codiert werden und m=1 kann als (p1, p0) =(0, 1) codiert werden.
Die folgende Tabelle fasst die möglichen Zustände für p1 und p0 und das resultierende Ausgangssignal z zusammen:

p1 p0 Ausgangssignal z m

0 0 1 nicht verwendet

0 1 a + b 1

1 0 a + b(= a · b) 0

1 1 a · b + a · b nicht verwendet
Daher kann die Maskeninformation m verwendet werden, um ein NAND-Gatter für eine Kombination der Eingänge a und b zu maskieren.
Anwendung bei Kryptographie
Der hierin beschriebene Ansatz kann in hardwarebasierten kryptographischen Beschleunigern oder gesicherten Verarbeitungssystemen eingesetzt werden. Er kann verwendet werden, um einen Angreifer daran zu hindern, geheime Zugangsmuster und insbesondere geheime Datenschreibmuster in Register oder ähnliche Speicherungselemente zu erfahren. Aufgrund der kleinen Knotenkapazitäten der hierin beschriebenen Schaltungsanordnung ist die Fähigkeit des Angreifers, Informationen über Datenschreibereignisse zu erhalten, beschränkt. Dies ist ein wichtiger Aspekt für Algorithmen, die kryptographische Schemen wie Blockverschlüsselungen, z. B. den Advanced Encryption Standard (AES), oder asymmetrische Kryptographie, z. B. Elliptische-Kurven-Kryptographie (ECC), RSA oder Post-Quanten-Kryptographie (PQC) implementieren, die das geschützte Schreiben von Tabellen oder Schreiben von Daten zu geheimen Speicherorten erfordern.
Ein Beispiel, bei dem Adressen Geheiminformationen sind, ist die Montgomery-Leiter (siehe https://en.wikipedia.org/wiki/Elliptic_curve_point_multiplication), die zur Skalarmultiplikation in einer Vielzahl von Elliptische-Kurven-Kryptosystemen verwendet werden kann.
In der Montgomery-Leiter bestimmt ein Geheimschlüsselbit, ob das Ergebnis einer Funktion point_add(R₀, R₁) in R₁ oder R₀ geschrieben wird (ähnlich für point_double(R₁)). Mit dem hier vorgeschlagenen Ansatz kann eine Schreiboperation geschützt werden, da ein Angreifer nicht mehr in der Lage ist, ein Probing an dem Schreibfreigabesignal einer Registerdatei erfolgreich durchzuführen. Zusätzlicher Schutz kann durch eine zeitliche Randomisierung der Schreiboperation erreicht werden: in diesem Fall wird die Zeit, wann das Schreibfreigabesignal aktiv gesetzt wird, randomisiert. Eine maskierte Decodiererstufe kann in Kombination mit Schlüsselmaterial verwendet werden, das in Shares gespeichert ist. Somit ist es nicht notwendig, den gemeinsam genutzten Schlüssel zu kombinieren, da das Share und die Maske in das Decodierer-Gate eingespeist werden können.
Ein anderer beispielhafter Verwendungsfall ist die Registerdatei eines Prozessoruntersystems. Eine solche Registerdatei kann 32 Register enthalten, die jeweils 32 Bit breit sind. Wenn eine kryptographische Operation an in solchen Registern gespeicherten Daten ausgeführt wird, kann ein Angreifer versuchen, ein Probing zu initiieren, um herauszufinden, welche Register beschrieben sind. Die hierin beschriebene Lösung ermöglicht das Schützen der Schreibfreigabesignale, wodurch ein Angreifer daran gehindert wird, solche Informationen zu erhalten.
Ein zusätzlicher Vorteil des vorgeschlagenen Ansatzes besteht darin, dass die Wahrscheinlichkeit hoch ist, dass eine Schreiboperation in ein Register oder eine Registerdatei aufgrund der beschränkten Kapazität (Verletzen der Haltezeit, wie oben beschrieben) durch eine Probing-Nadel gestört wird, die an der Schaltungsanordnung platziert ist. Daher kann die hierin beschriebene Lösung mit anderen Verfahren kombiniert werden, die eine Prüfsumme über eine Berechnung berechnen oder eine Rücklesung von Daten durchführen. Falls eine solche Integritätsprüfung während einer kritischen Berechnung durchgeführt wird, sind die Chancen groß, dass ein Probing-Angriff nicht erfolgreich ist.
Obwohl verschiedene Ausführungsbeispiele der Erfindung offenbart wurden, wird es einem Fachmann ersichtlich sein, dass verschiedene Änderungen und Modifikationen vorgenommen werden können, die manche der Vorteile der Erfindung erzielen werden, ohne von der Idee und dem Schutzumfang der Erfindung abzuweichen. Es wird für einen Durchschnittsfachmann offensichtlich sein, dass andere Komponenten, die die gleichen Funktionen durchführen, zweckmäßig ersetzt werden können. Es sei erwähnt, dass Merkmale, die unter Bezugnahme auf eine spezielle Figur erklärt wurden, mit Merkmalen anderer Figuren kombiniert werden können, selbst in jenen Fällen, in denen dies nicht ausdrücklich erwähnt wurde. Ferner können die Verfahren der Erfindung entweder in reinen Softwareimplementierungen unter Verwendung der geeigneten Prozessoranweisungen oder in Hybridimplementierungen, die eine Kombination von Hardwarelogik und Softwarelogik nutzen, um die gleichen Ergebnisse zu erzielen, erzielt werden. Derartige Modifikationen an dem erfinderischen Konzept sollen durch die angehängten Ansprüche abgedeckt werden.

Claims

Speicherungselement, das basierend auf einem Systemtaktsignal betrieben wird, umfassend: - eine Takt-Gating-Schaltungsanordnung, die ein gattergesteuertes Taktsignal basierend auf Folgendem erzeugt: - mindestens einem booleschen Signal und - dem Systemtaktsignal oder einem vorverarbeiteten Systemtaktsignal, - wobei die Takt-Gating-Schaltungsanordnung physische Verbindungen mit kleiner Kapazität aufweist, sodass ein Anzapfen mindestens einer der physischen Verbindungen zu einer Haltezeitverletzung führt.
Speicherungselement nach Anspruch 1, bei dem das gattergesteuerte Taktsignal ein wahres gattergesteuertes Taktsignal und ein inverses gattergesteuertes Taktsignal umfasst.
Speicherungselement nach einem der vorangegangenen Ansprüche, bei dem die Takt-Gating-Schaltungsanordnung und/oder das Speicherungselement eine Tri-State-Schaltungsanordnung umfasst, insbesondere eine C2MOS- oder Übertragungsgatterschaltungsanordnung.
Speicherungselement nach einem der vorangegangenen Ansprüche, bei dem das mindestens eine boolesche Signal durch eine boolesche Schaltungsanordnung bereitgestellt wird, die auf mindestens zwei Eingangssignalen basiert und ein Ausgangssignal als eine Funktion der mindestens zwei Eingangssignale bereitstellt.
Speicherungselement nach Anspruch 4, bei dem die boolesche Schaltungsanordnung für jede Kombination von mit den mindestens zwei Eingangssignalen assoziierten Binärwerten umgesetzt wird.
Speicherungselement nach einem der vorangegangenen Ansprüche, bei dem das Speicherungselement mindestens eines des Folgenden umfasst: - ein Flipflop, - eine Speichervorrichtung, die durch komplementäre (gattergesteuerte) Taktsignale gesteuert werden kann, - einen Speicher, - ein Register oder ein Latch.
Speicherungselement nach einem der vorhergehenden Ansprüche, das ferner eine Pufferstufe umfasst, die Folgendes bereitstellt: - ein erstes Taktsignal, das mit dem Systemtaktsignal phasengleich ist, und - ein zweites Taktsignal, das zu der Phase des Systemtaktsignals invertiert ist.
Speicherungselement nach Anspruch 7, bei dem die Pufferstufe das erste Taktsignal und das zweite Taktsignal der Takt-Gating-Schaltungsanordnung als ein vorverarbeitetes Systemtaktsignal liefert.
Speicherungselement nach einem der vorhergehenden Ansprüche, bei dem die kleine Kapazität in der Größenordnung einiger weniger Femtofarad liegt, insbesondere unterhalb von 10 fF.
Speicherungselement nach einem der vorhergehenden Ansprüche, wobei das Speicherungselement Teil eines hardwarebasierten kryptographischen Beschleunigers oder eines gesicherten Verarbeitungssystems ist oder in Verbindung mit diesen verwendet wird.
Speicherungselement nach Anspruch 10, wobei der hardwarebasierte kryptographische Beschleuniger oder das gesicherte Verarbeitungssystem mindestens eines der folgenden kryptographischen Schemen bereitstellt: - eine Blockverschlüsselung, - einen symmetrischen kryptographischen Algorithmus, - einen asymmetrischen kryptographischen Algorithmus, - Elliptische-Kurven-Kryptographie (Elliptic Curve Cryptography), - Post-Quanten-Kryptographie.
Hardwarebasierter kryptographischer Beschleuniger oder gesichertes Verarbeitungssystem, der bzw. das mindestens ein Speicherungselement nach einem der vorangegangenen Ansprüche umfasst.
Verfahren zum Betreiben des Speicherungselements nach einem der vorangegangenen Ansprüche.