CN1953328A - 具有自修正功能的cmos对称输出sr锁存器 - Google Patents

Abstract

本发明属于对称输出寄存器技术领域，其特征在于，在状态发生转变的充电或者放电支路状态发生翻转时均只有一个晶体管在起控制状态转换作用，因此也加快了翻转速度和提高了对称性。由于引入了冗余电路，因而两种电路在保持状态时，能够对宇宙射线等造成的软错误进行自动恢复，具有自我修复能力。

Description

具有自修正功能的CMOS对称输出SR锁存器

技术领域

“具有自修正功能的CMOS对称输出SR锁存器”直接应用的技术领域是高性能的集成电路设计。所提出电路是一类具有对因噪声，宇宙射线等造成的错误具有自我修正功能的CMOS对称输出锁存器单元。

背景技术

随着CMOS集成电路制造工艺逐渐进入纳米尺寸领域，集成电路的规模和复杂性日益增大，由于宇宙射线粒子轰击等造成软错误对于集成电路的可靠性造成一定的威胁。由于工艺的进步，CMOS电路中节点电容随之减小，从而要使一个节点发生翻转所需要的总电荷减小，也即意味着在过去不会带来影响的低能量宇宙射线粒子现在会对电路造成足够的威胁。另外由于集成电路电源电压的下降，电路的噪声容限随之降低，因而也使得电路的内部节点更容易发生错误翻转。

为了减弱软错误的影响，研究者们提出了各种不同的电路增强方法。其中一种便是电路制造工艺流程的改进。研究发现，造成软错误的原因除了宇宙射线粒子的轰击外还包括封装中放射性杂质，硼10杂质等。因此，通过工艺改进如消除硼10，芯片的软错误就能大量减小。一个例子便是IBM从2002年起便开始在其工艺流程中消除硼10。但是这种方法的缺点是有时难以实现。因为要改变一个工艺流程是相当困难的一件事。另一种方法便是通过在电路中引入电容，电阻等元件来增强电路抗软错误的能力。但是引入电容，电阻一方面会降低电路的运行速度，另一方面便是其所能达到的抗软错误能力依旧有限。第三种方法便是从电路设计方法入手，设计出鲁棒性很强的电路。

图1和图2显示的是基本的4管NAND或者4管NOR组成CMOS SR锁存器电路。这两个电路的共同点是抗软错误能力较差且电路输出上升和下降转换不对称。图3显示的是一个具有抗软错误能力的SRAM电路单元。通过把图3电路的思想用到4管NAND和4管NOR组成的CMOS SR锁存器，James R.Hoff等人提出了一种具有抗软错误能力的SR锁存器图4，图5(见美国专利：Redundant single event upset suppression system，Patent No.：US 7,023,235 B2)。然而该电路依旧没有解决电路输出上升和下降转换不对称的问题。比如对于图4的NAND组成的SR锁存器，当S为低时R为高时，p1管导通，对节点Q充电使其变高。同样，QB经过p5晶体管的充电作用也逐渐升高。虽然此时R为高，n3管导通。但是在QB上升为高之前，n4管依旧关闭，因而QN不能立刻将为低电平。只有当QB或者Q上升到高之后，QN才能下降为低电平。同样当R为低时S为高，QN由于p3晶体管导通而充电变高，然而在QN变高之前，n2始终关闭，因此Q不能立刻变为低电平。只有在QN变为高电平之后，Q才能下降为低电平。因此Q和QN的延时是不对称的。同样的分析也可以用于传统的由NOR组成的SR锁存器电路。在高性能集成电路中，对称的延时对于信号的充分利用具有重要的地位。因此我们应当保证Q和QN具有相同的延时特性。

Borivoje Nikolie等人针对基于灵敏放大器的触发器曾提出过对于NAND构成的SR锁存器进行变换使的延时对称的电路结构(见文献Borivoje Nikolie et al.“Improvedsense-amplifier-based flip-flop：design and measurements，”in JSSC，vol.35，no.6，June 2000，pp.876-884)。然而该结构只针对NAND构成的SR锁存器，没有提供NOR构成的SR锁存器的电路结构。并且更为重要的是，它并不具备自我修正的抗软错误的能力。综合以上各种因素的考虑，本发明将提出一种新的既有自我修正能力，又有对称输出能力的锁存器。

发明内容

本发明的目的是提出一种具有自修正能力的，具有对称延时输出性能的SEUT_SR锁存器，结构如图6，图8所示。

本发明的有益效果是：

与传统的SR锁存器电路相比，本发明提出的SEUT_SR锁存器能够具有对称的输出延时性能，具有强的抗软错误的能力，具有自我修正的功能，所提出的电路技术非常适合作为数字电路标准单元并应用在高性能集成电路设计中。

附图说明

图1.传统的由4管NAND组成的SR锁存器：a，原理图，b，电路图。

图2.传统的由4管NOR组成的SR锁存器：a，原理图，b，电路图。

图3.传统的具有自修正能力的SRAM单元电路。

图4.传统的具有自修正能力的非对称输出的由NAND组成的SR锁存器单元电路：a，原理图，b，电路图。

图5.传统的具有自修正能力的非对称输出的由NOR组成的SR锁存器单元电路：a，原理图，b，电路图。

图6.本发明所述的由NOR组成的具有自我修正能力的CMOS对称输出SEUT_SR锁存器电路结构图。

图7.NOR组成的CMOS对称输出SEUT_SR锁存器的真值表。

图8.本发明所述的由NAND组成的具有自我修正能力的CMOS对称输出SEUT_SR锁存器电路结构图。

图9.NAND组成的CMOS对称输出SEUT_SR锁存器的真值表。

图10.NOR组成的CMOS对称输出SEUT_SR锁存器的波形仿真图。

图11.NAND组成的CMOS对称输出SEUT_SR锁存器的波形仿真图。

图12.传统电路面对宇宙粒子等的轰击时，当粒子强度逐渐增强时，Q，QN发生翻转错误。

图13.新的电路面对宇宙粒子等的轰击时，当粒子强度逐渐增强时，Q，QN实现自我修正，仍然保持正确状态。

具体实施方式

本发明解决其技术问题的技术方案是：由NOR组成具有自修正功能的CMOS对称输出SR锁存器，如图6所示；由NAND组成的具有自修正功能的CMOS对称输出SR锁存器，如图8所示。首先，我们描述一下由NOR组成的SEUT_SR的工作原理。

对于图6所示的NOR组成的SR锁存器，

表示R经过反相器反相后的信号， 表示S经过反相器反相后的信号。由于R，S，

，和 仅仅驱动MOS管的栅极，忽略栅极漏电流，不会有额外电流通过栅流入R，S，

，和

，从而避免反相驱动的问题。对于NOR组成SR锁存器，R为高，S为高是禁止出现的输入组合。因此，我们只考虑其他三种R，S组合状态。

当S为低，R为高时，Q通过n1放电至低电平，QB通过n7放电至低电平，QN通过p4充电至高电平，QBN通过p10充电至高电平。

当S为高，R为低时，Q通过p1充电至高电平，QB通过p7充电至高电平，QN通过n4放电至低电平，QBN通过n10放电至低电平。

当S为低，R为低时，电路进入保持状态，Q，QN，QB，QBN保持原始状态。

该电路的自我修正功能是这样的。假如初始Q，QN，QB，QBN状态为低，高，低，高，而S为低，R为低，电路进入保持状态。由于宇宙射线，粒子轰击等原因，Q发生错误翻转变为高。于是状态变为，高，高，低，高。然而首先由于S和R均为低，因此p1截止，n1截止，p3导通，n3导通。但由于QBN为高，因此p2截止，从而Q不能始终维持为高。由于QN为高，n2导通，因此Q的高电平将经过n2，n3支路放电。最终Q依旧为低电平，Q，QN，QB，QBN状态依旧为低，高，低，高。同样，当一个错误发生在其他节点，如QN，QB，QBN时，该电路依旧能否自我修正回到初始状态。

在图8所示的由NAND组成的SR电路中，

表示R经过反相器反相后的信号，

表示S经过反相器反相后的信号。由于R，S， ，和

仅仅驱动MOS管的栅极，忽略栅极漏电流，不会有额外电流通过栅流入R，S， ，和 ，从而避免反相驱动的问题。对于NAND组成SR锁存器，R为低，S为低是禁止出现的输入组合。因此，我们只考虑其他三种R，S组合状态。

当S为低，R为高时，Q通过p1充电至高电平，QB通过p7充电至高电平，QN通过n4放电至低电平，QBN通过n10放电至低电平。

当S为高，R为低时，Q通过n1放电至低电平，QB通过n7放电至低电平，QN通过p4充电至高电平，QBN通过p10充电至高电平。

当S为高，R为高时，电路进入保持状态，Q，QN，QB，QBN保持原始状态。

可以看到，在Q，QN发生转换时的充电或者放电支路上，均只有一个晶体管控制放电和充电，能够保持输出延时的对称性。同时，也由于充电或者放电支路上只有一个晶体管，该SR锁存器的速度得到了提升。

该电路的自我修正功能是这样的。假如初始Q，QN，QB，QBN状态为低，高，低，高，而S为高，R为高，电路进入保持状态。由于宇宙射线，粒子轰击等原因，Q发生错误翻转变为高。于是状态变为，高，高，低，高。然而首先由于S和R均为高，因此p1截止，n1截止，p3导通，n3导通。但由于QBN为高，因此p2截止，从而Q不能始终维持为高。由于QN为高，n2导通，因此Q的高电平将经过n2，n3支路放电。最终Q依旧为低电平，Q，QN，QB，QBN状态依旧为低，高，低，高。同样，当一个错误发生在其他节点，如QN，QB，QBN时，该电路依旧能否自我修正回到初始状态。

为了显示本电路结构的优越性，我们以NOR和NAND组成的SR锁存器为例，比较它们的延时性能。首先我们对这些电路晶体管的尺寸进行优化。其中对于传统的SR锁存器如图1，图2所示的电路的所有晶体管尺寸都允许优化。而对于新的电路如图6，图8，仅对其中的n1，n4，n7，n10，p1，p4，p7，p10允许尺寸优化，其他晶体管尺寸取最小值。优化的目标是使的所有延时尽量一样且最小。所得到的结果如图10，图11所示。其延时性能总结如下：

传统由NOR组成的锁存器：

状态S＝0，R＝0-＞1，Q下降延时为70.94ps  QN上升延时为114.3ps

新的由NOR组成的锁存器SEUT_SR：

状态S＝0，R＝0-＞1，Q下降延时为41.17ps  QN上升延时为41.17ps

传统由NAND组成的锁存器：

状态R＝1，S＝1-＞0，Q下降延时为286.3ps  QN上升延时为304.5ps

新的由NAND组成的锁存器SEUT_SR：

状态R＝1，S＝1-＞0，Q下降延时为53.68ps  QN上升延时为53.68ps

可以看到，新的电路延时得到大大减小。另外，为了仿真新电路的自我修正功能，我们假设Q，QN的初始状态分别为1和0，Q点的软错误用一个电流源来仿真。图12，图13显示了仿真的结果。可以看到，对于传统的没有自我修复功能的电路，随着粒子轰击能量的增强，最终Q和QN状态发生翻转，出现错误。而对于新的电路，Q和QN则能够对这种错误进行自我修复，最终仍保持Q为1，QN为0的状态。

本发明的必要技术特征是：

1，具有自修正能力，只要Q，QN，QB，QBN中有一个节点因软错误发生错误翻转，该电路都能够自动恢复到初始的正确状态。

2，具有对称的晶体管结构特征，无论上升或者下降转换，每个支路上均含有相同数目的处于开关状态的晶体管。

3，对于Q，QN节点对应的电路p1-p6，n1-n6的尺寸大小可以与QB，QBN节点对应的电路p7-p12，n7-n12的尺寸大小不一致。

Claims (2)

1，具有自修正功能的CMOS对称输出由NOR电路变化而得的SR锁存器，其特征在于，包含：

第一锁存器包含状态Q和状态QN的锁存电路，

其中状态Q锁存电路含有：

互相串联的PMOS管p2和p3，该p2管的栅极接QBN信号，该p3管的栅极接输入信号R，

PMOS管p1的源极和p2管的源极相连后接电源，该p1管的漏极和p3管的漏极相连后形成信号Q的输出端，p1的栅极接输入信号S的反相信号，

互相串联的NMOS管n2和n3，该n2管的栅极接QN信号，该n3管的栅极接输入信号S的反相信号，

NMOS管n1的漏极和n3管的漏极相连后形成信号Q的输出端，该n1管的源极和n2的源极相连后接地，n1管的栅极接输入信号R，

其中状态QN锁存电路含有：

互相串联的PMOS管p5和p6，该p5管的栅极接Q信号，该p6管的栅极接输入信号S，

PMOS管p4的源极和p5管的源极相连后接电源，该p4管的漏极和p6管的漏极相连后形成信号QN的输出端，p4的栅极接输入信号R的反相信号，

互相串联的NMOS管n6和n5，该n5管的栅极接QB信号，该n6管的栅极接输入信号R的反相信号，

NMOS管n4的漏极和n6管的漏极相连后形成信号QN的输出端，该n4管的源极和n5的源极相连后接地，n4管的栅极接输入信号S，

第二锁存器包含状态QB和状态QBN的锁存电路，

其中状态QB锁存电路含有：

互相串联的PMOS管p8和p9，该p8管的栅极接QN信号，该p9管的栅极接输入信号R，

PMOS管p7的源极和p8管的源极相连后接电源，该p7管的漏极和p9管的漏极相连后形成信号QB的输出端，p7的栅极接输入信号S的反相信号，

互相串联的NMOS管n9和n8，该n8管的栅极接QBN信号，该n9管的栅极接输入信号S的反相信号，

NMOS管n7的漏极和n9管的漏极相连后形成信号QB的输出端，该n7管的源极和n8的源极相连后接地，n7管的栅极接输入信号R，

其中状态QBN锁存电路含有：

互相串联的PMOS管p11和p12，该p11管的栅极接QB信号，该p12管的栅极接输入信号S，

PMOS管p10的源极和p11管的源极相连后接电源，该p10管的漏极和p12管的漏极相连后形成信号QBN的输出端，p10的栅极接输入信号R的反相信号，

互相串联的NMOS管n12和n11，该n11管的栅极接Q信号，该n12管的栅极接输入信号R的反相信号，

NMOS管n10的漏极和n12管的漏极相连后形成信号QBN的输出端，该n10管的源极和n11的源极相连后接地，n10管的栅极接输入信号S。

2，具有自修正功能的CMOS对称输出由NAND电路变化而得的SR锁存器，其特征在于，包含：

第一锁存器包含状态Q和状态QN的锁存电路，

其中状态Q锁存电路含有：

互相串联的PMOS管p2和p3，该p2管的栅极接QBN信号，该p3管的栅极接输入信号R的反相信号，

PMOS管p1的源极和p2管的源极相连后接电源，该p1管的漏极和p3管的漏极相连后形成信号Q的输出端，p1的栅极接输入信号S，

互相串联的NMOS管n2和n3，该n2管的栅极接QN信号，该n3管的栅极接输入信号S，

NMOS管n1的漏极和n3管的漏极相连后形成信号Q的输出端，该n1管的源极和n2的源极相连后接地，n1的栅极接输入信号R的反相信号，

其中状态QN锁存电路含有：

互相串联的PMOS管p5和p6，该p5管的栅极接Q信号，该p6管的栅极接输入信号S的反相信号，

PMOS管p4的源极和p5管的源极相连后接电源，该p4管的漏极和p6管的漏极相连后形成信号QN的输出端，p4的栅极接输入信号R，

互相串联的NMOS管n6和n5，该n5管的栅极接QB信号，该n6管的栅极接输入信号R，

NMOS管n4的漏极和n6管的漏极相连后形成信号QN的输出端，该n4管的源极和n5的源极相连后接地，n4的栅极接输入信号S的反相信号，

第二锁存器包含状态QB和状态QBN的锁存电路，

其中状态QB锁存电路含有：

互相串联的PMOS管p8和p9，该p8管的栅极接QN信号，该p9管的栅极接输入信号R的反相信号，

PMOS管p7的源极和p8管的源极相连后接电源，该p7管的漏极和p9管的漏极相连后形成信号QB的输出端，p7的栅极接输入信号S，

互相串联的NMOS管n9和n8，该n8管的栅极接QBN信号，该n9管的栅极接输入信号S，

NMOS管n7的漏极和n9管的漏极相连后形成信号QB的输出端，该n7管的源极和n8的源极相连后接地，n7管的栅极接输入信号R的反相信号，

其中状态QBN锁存电路含有：

互相串联的PMOS管p11和p12，该p11管的栅极接QB信号，该p12管的栅极接输入信号S的反相信号，

PMOS管p10的源极和p11管的源极相连后接电源，该p10管的漏极和p12管的漏极相连后形成信号QBN的输出端，p10的栅极接输入信号R，

互相串联的NMOS管n12和n11，该n11管的栅极接Q信号，该n12管的栅极接输入信号R，

NMOS管n10的漏极和n12管的漏极相连后形成信号QBN的输出端，该n10管的源极和n11的源极相连后接地，n10的栅极接输入信号S的反相信号。

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