JPH11103241A - Ｒｓフリップフロップ回路 - Google Patents
Ｒｓフリップフロップ回路Info
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- JPH11103241A JPH11103241A JP9263626A JP26362697A JPH11103241A JP H11103241 A JPH11103241 A JP H11103241A JP 9263626 A JP9263626 A JP 9263626A JP 26362697 A JP26362697 A JP 26362697A JP H11103241 A JPH11103241 A JP H11103241A
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Abstract
(57)【要約】
【課題】 データ入力に対して出力の確定を短縮する。
【解決手段】 第１のＮＯＲ回路１０と第２のＮＯＲ回
路２０の帰還入力側の回路しきい値を所定値（ＶＤＤ／
２）を越えて高く、第１と第２のＮＯＲ回路１０、２０
のデータ入力側の回路しきい値を所定値（ＶＤＤ／２）
未満にする。
路２０の帰還入力側の回路しきい値を所定値（ＶＤＤ／
２）を越えて高く、第１と第２のＮＯＲ回路１０、２０
のデータ入力側の回路しきい値を所定値（ＶＤＤ／２）
未満にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＲＳフリップフロ
ップ回路に関する。
ップ回路に関する。
【０００２】
【従来の技術】従来用いられているＲＳフリップフロッ
プ回路に用いられているＰ−ＭＯＳトランジスタ、Ｎ−
ＭＯＳトランジスタは、それぞれ同じディメンション
（ゲート幅／ゲート長）にし、帰還入力側の回路しきい
値とデータ入力側の回路しきい値を同一（ＶＤＤ／２）
にしていた。
プ回路に用いられているＰ−ＭＯＳトランジスタ、Ｎ−
ＭＯＳトランジスタは、それぞれ同じディメンション
（ゲート幅／ゲート長）にし、帰還入力側の回路しきい
値とデータ入力側の回路しきい値を同一（ＶＤＤ／２）
にしていた。
【０００３】図７に、第１のＮＯＲ回路１１０と第２の
ＮＯＲ回路１２０で構成される従来のＲＳフリップフロ
ップ回路を示す。更に図８に、具体的な回路構成を示
す。両図を参照しながら、動作を説明する。
ＮＯＲ回路１２０で構成される従来のＲＳフリップフロ
ップ回路を示す。更に図８に、具体的な回路構成を示
す。両図を参照しながら、動作を説明する。
【０００４】第１のＮＯＲ回路１１０のリセット入力Ｒ
（Ｐ―ＭＯＳトランジスタＰＴｒＲのゲートとＮ−ＭＯ
ＳトランジスタＮＴｒＲのゲートへの入力）が０レベル
のままで、第２のＮＯＲ回路１２０のセット入力Ｓ（Ｐ
―ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯＳト
ランジスタＮＴｒＳのゲートへの入力）が、０レベルか
ら１レベルになった時、第２のＮＯＲ回路１２０の出力
ＱＢ（Ｎ−ＭＯＳトランジスタＮＴｒ１のドレインとＮ
ＴｒＳのドレインが接続される共通ノードからの出力）
は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタＰＴｒ
１のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１のゲ
ートへの入力）に関係なく、１レベルから０レベルにな
る。
（Ｐ―ＭＯＳトランジスタＰＴｒＲのゲートとＮ−ＭＯ
ＳトランジスタＮＴｒＲのゲートへの入力）が０レベル
のままで、第２のＮＯＲ回路１２０のセット入力Ｓ（Ｐ
―ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯＳト
ランジスタＮＴｒＳのゲートへの入力）が、０レベルか
ら１レベルになった時、第２のＮＯＲ回路１２０の出力
ＱＢ（Ｎ−ＭＯＳトランジスタＮＴｒ１のドレインとＮ
ＴｒＳのドレインが接続される共通ノードからの出力）
は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタＰＴｒ
１のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１のゲ
ートへの入力）に関係なく、１レベルから０レベルにな
る。
【０００５】一方第１のＮＯＲ回路１１０の出力Ｑ（Ｎ
−ＭＯＳトランジスタＮＴｒＲのドレインとＮＴｒ０の
ドレインが接続される共通ノードからの出力）は、帰還
された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０のゲート
およびＮ−ＭＯＳトランジスタＮＴｒ０のゲートへの入
力）により、０レベルから１レベルになる。
−ＭＯＳトランジスタＮＴｒＲのドレインとＮＴｒ０の
ドレインが接続される共通ノードからの出力）は、帰還
された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０のゲート
およびＮ−ＭＯＳトランジスタＮＴｒ０のゲートへの入
力）により、０レベルから１レベルになる。
【０００６】このように、セット入力Ｓによって、出力
ＱＢと出力Ｑが決定され、帰還側のＮ−ＭＯＳトランジ
スタＮＴｒ０とＮＴｒ１によって、出力ＱＢと出力Ｑが
反転させられることはない。
ＱＢと出力Ｑが決定され、帰還側のＮ−ＭＯＳトランジ
スタＮＴｒ０とＮＴｒ１によって、出力ＱＢと出力Ｑが
反転させられることはない。
【０００７】従来では、Ｎ−ＭＯＳトランジスタＮＴｒ
０のディメンション（ゲート幅／ゲート長）とＮ−ＭＯ
ＳトランジスタＮＴｒＲのディメンションは同一の所定
値Ａであり、 Ｎ−ＭＯＳトランジスタＮＴｒ１のディ
メンションとＮ−ＭＯＳトランジスタＮＴｒＳのディメ
ンションは同一の所定値Ａである。
０のディメンション（ゲート幅／ゲート長）とＮ−ＭＯ
ＳトランジスタＮＴｒＲのディメンションは同一の所定
値Ａであり、 Ｎ−ＭＯＳトランジスタＮＴｒ１のディ
メンションとＮ−ＭＯＳトランジスタＮＴｒＳのディメ
ンションは同一の所定値Ａである。
【０００８】つまり、第１のＮＯＲ回路１１０のデータ
入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／
２）であり、第２のＮＯＲ回路１２０のデータ入力側と
帰還入力側の回路しきい値は同一（ＶＤＤ／２）であ
る。このため、出力が確定するまでの時間が遅かった。
入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／
２）であり、第２のＮＯＲ回路１２０のデータ入力側と
帰還入力側の回路しきい値は同一（ＶＤＤ／２）であ
る。このため、出力が確定するまでの時間が遅かった。
【０００９】そこで、ＲＳフリップフロップ回路の動作
をシュミレーションしたのが、図１３である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ
１のゲート幅は、それぞれ８０ミクロン、それらのゲー
ト長は、それぞれ４ミクロンとした。
をシュミレーションしたのが、図１３である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ
１のゲート幅は、それぞれ８０ミクロン、それらのゲー
ト長は、それぞれ４ミクロンとした。
【００１０】またＮ−ＭＯＳトランジスタＮＴｒＲ、Ｎ
Ｔｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４
０ミクロン、それらのゲート長は、それぞれ４ミクロン
とした。
Ｔｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４
０ミクロン、それらのゲート長は、それぞれ４ミクロン
とした。
【００１１】更に、図９に示す如く、負荷として、第１
のＮＯＲ回路１１０の出力端子に、２個のインバータ１
１３と１１５を直列に接続した。同様に、負荷として、
第２のＮＯＲ回路１２０の出力端子に、２個のインバー
タ１２３と１２５を直列に接続した。
のＮＯＲ回路１１０の出力端子に、２個のインバータ１
１３と１１５を直列に接続した。同様に、負荷として、
第２のＮＯＲ回路１２０の出力端子に、２個のインバー
タ１２３と１２５を直列に接続した。
【００１２】また第１のＮＯＲ回路１１０のリセット入
力Ｒが０のままで、第２のＮＯＲ回路１２０のセット入
力が１レベルから０レベルになる時、第２のＮＯＲ回路
の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回
路１１０の出力Ｑは、１レベルのままである。
力Ｒが０のままで、第２のＮＯＲ回路１２０のセット入
力が１レベルから０レベルになる時、第２のＮＯＲ回路
の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回
路１１０の出力Ｑは、１レベルのままである。
【００１３】図１０に、第１のＮＡＮＤ回路１３０と第
２のＮＡＮＤ回路１４０で構成される従来のＲＳフリッ
プフロップ回路を示す。更に、図１１に、具体的な回路
構成を示す。両図を参照しながら、動作を説明する。
２のＮＡＮＤ回路１４０で構成される従来のＲＳフリッ
プフロップ回路を示す。更に、図１１に、具体的な回路
構成を示す。両図を参照しながら、動作を説明する。
【００１４】第１のＮＡＮＤ回路１３０のリセット入力
Ｒ（Ｐ−ＭＯＳトランジスタＰＴｒＲのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＲのゲートへの入力）が１レベ
ルのままで、第２のＮＡＮＤ回路１４０のセット入力Ｓ
（Ｐ−ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯ
ＳトランジスタＮＴｒＳのゲートへの入力）が、１レベ
ルから０レベルになった時、第２のＮＡＮＤ回路１４０
の出力ＱＢ（Ｐ−ＭＯＳトランジスタＰＴｒ１のドレイ
ンとＰＴｒＳのドレインが接続される共通ノードからの
出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタ
ＰＴｒ１およびＮ−ＭＯＳトランジスタＮＴｒ１のゲー
トへの入力）に関係なく、０レベルから１レベルにな
る。
Ｒ（Ｐ−ＭＯＳトランジスタＰＴｒＲのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＲのゲートへの入力）が１レベ
ルのままで、第２のＮＡＮＤ回路１４０のセット入力Ｓ
（Ｐ−ＭＯＳトランジスタＰＴｒＳのゲートとＮ−ＭＯ
ＳトランジスタＮＴｒＳのゲートへの入力）が、１レベ
ルから０レベルになった時、第２のＮＡＮＤ回路１４０
の出力ＱＢ（Ｐ−ＭＯＳトランジスタＰＴｒ１のドレイ
ンとＰＴｒＳのドレインが接続される共通ノードからの
出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジスタ
ＰＴｒ１およびＮ−ＭＯＳトランジスタＮＴｒ１のゲー
トへの入力）に関係なく、０レベルから１レベルにな
る。
【００１５】一方第１のＮＡＮＤ回路１３０の出力Ｑ
（Ｐ−ＭＯＳトランジスタＰＴｒＲのドレインとＰＮＴ
ｒ０のドレインが接続される共通ノードからの出力）
は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０
のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０のゲー
トへの入力）により、１レベルから０レベルになる。
（Ｐ−ＭＯＳトランジスタＰＴｒＲのドレインとＰＮＴ
ｒ０のドレインが接続される共通ノードからの出力）
は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ０
のゲートおよびＮ−ＭＯＳトランジスタＮＴｒ０のゲー
トへの入力）により、１レベルから０レベルになる。
【００１６】このように、セット入力Ｓによって、出力
ＱＢと出力Ｑが決定され、帰還側のＰ−ＭＯＳトランジ
スタＰＴｒ０とＰＴｒ１によって、出力ＱＢと出力Ｑが
反転させられることはない。
ＱＢと出力Ｑが決定され、帰還側のＰ−ＭＯＳトランジ
スタＰＴｒ０とＰＴｒ１によって、出力ＱＢと出力Ｑが
反転させられることはない。
【００１７】従来では、Ｐ−ＭＯＳトランジスタＰＴｒ
０のディメンション（ゲート幅／ゲート長）とＰ−ＭＯ
ＳトランジスタＰＴｒＲのディメンションは同一の所定
値Ｂであり、Ｐ−ＭＯＳトランジスタＰＴｒ１のディメ
ンションとＰ−ＭＯＳトランジスタＮＴｒＳのディメン
ションは同一の所定値B である。
０のディメンション（ゲート幅／ゲート長）とＰ−ＭＯ
ＳトランジスタＰＴｒＲのディメンションは同一の所定
値Ｂであり、Ｐ−ＭＯＳトランジスタＰＴｒ１のディメ
ンションとＰ−ＭＯＳトランジスタＮＴｒＳのディメン
ションは同一の所定値B である。
【００１８】つまり、第１のＮＡＮＤ回路１３０のデー
タ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／
２）であり、第２のＮＡＮＤ回路１４０のデータ入力側
と帰還入力側の回路しきい値は同一（ＶＤＤ／２）であ
る。このため、出力が確定するまでの時間が遅かった。
タ入力側と帰還入力側の回路しきい値は同一（ＶＤＤ／
２）であり、第２のＮＡＮＤ回路１４０のデータ入力側
と帰還入力側の回路しきい値は同一（ＶＤＤ／２）であ
る。このため、出力が確定するまでの時間が遅かった。
【００１９】そこで、ＲＳフリップフロップ回路の動作
をシュミレーションしたのが、図１４である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ
１のゲート幅は、それぞれ８０ミクロン、それらのゲー
ト長は、それぞれ４ミクロンとした。
をシュミレーションしたのが、図１４である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲ、ＰＴｒ０、ＰＴｒＳ、ＰＴｒ
１のゲート幅は、それぞれ８０ミクロン、それらのゲー
ト長は、それぞれ４ミクロンとした。
【００２０】またＮ−ＭＯＳトランジスタＮＴｒＲ、Ｎ
Ｔｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４
０ミクロン、それらのゲート長は、それぞれ４ミクロン
とした。
Ｔｒ０、ＮＴｒＳ、ＮＴｒ１のゲート幅は、それぞれ４
０ミクロン、それらのゲート長は、それぞれ４ミクロン
とした。
【００２１】更に、図１２に示す如く、負荷として、第
１のＮＡＮＤ回路１３０の出力端子に、２個のインバー
タ１３３と１３５を直列に接続した。同様に、負荷とし
て、第２のＮＡＮＤ回路１４０の出力端子に、２個のイ
ンバータ１４３と１４５を直列に接続した。
１のＮＡＮＤ回路１３０の出力端子に、２個のインバー
タ１３３と１３５を直列に接続した。同様に、負荷とし
て、第２のＮＡＮＤ回路１４０の出力端子に、２個のイ
ンバータ１４３と１４５を直列に接続した。
【００２２】また第１のＮＡＮＤ回路１３０のリセット
入力Ｒが１レベルのままで、第２のＮＯＲ回路１４０の
セット入力が０レベルから１レベルになる時、第２のＮ
ＡＮＤ回路１４０の出力ＱＢは、１レベルのままであ
り、第１のＮＡＮＤ回路１３０の出力Ｑは、０レベルの
ままである。
入力Ｒが１レベルのままで、第２のＮＯＲ回路１４０の
セット入力が０レベルから１レベルになる時、第２のＮ
ＡＮＤ回路１４０の出力ＱＢは、１レベルのままであ
り、第１のＮＡＮＤ回路１３０の出力Ｑは、０レベルの
ままである。
【００２３】
【発明が解決しようとする課題】従来のＲＳフリップフ
ロップ回路では、データ入力に対し出力の確定に時間か
かっていた。
ロップ回路では、データ入力に対し出力の確定に時間か
かっていた。
【００２４】そこで本発明は、データ入力に対する出力
の確定までの時間を短縮可能にするＲＳフリップフロッ
プ回路を提供することを目的とする。
の確定までの時間を短縮可能にするＲＳフリップフロッ
プ回路を提供することを目的とする。
【００２５】
（第１の構成例）第１のＮＯＲ回路と第２のＮＯＲ回路
を具備し、前記第１と第２のＮＯＲ回路を交差結合して
構成するＲＳフリップフロップ回路において、前記第１
と第２のＮＯＲ回路の帰還入力側の回路しきい値を所定
値以上に、また前記第１と第２のＮＯＲ回路のデータ入
力側の回路しきい値を前記所定値未満にすることを特徴
とする。
を具備し、前記第１と第２のＮＯＲ回路を交差結合して
構成するＲＳフリップフロップ回路において、前記第１
と第２のＮＯＲ回路の帰還入力側の回路しきい値を所定
値以上に、また前記第１と第２のＮＯＲ回路のデータ入
力側の回路しきい値を前記所定値未満にすることを特徴
とする。
【００２６】（第２の構成例）第１のＮＡＮＤ回路と第
２のＮＡＮＤ回路を具備し、前記第１と第２のＮＡＮＤ
回路を交差結合して構成するＲＳフリッピフロップ回路
において、前記第１と第２のＮＡＮＤ回路の帰還入力側
の回路しきい値を所定値未満にし、前記第１と第２のＮ
ＡＮＤ回路のデータ入力側の回路しきい値を前記所定値
以上にすることを特徴とする。
２のＮＡＮＤ回路を具備し、前記第１と第２のＮＡＮＤ
回路を交差結合して構成するＲＳフリッピフロップ回路
において、前記第１と第２のＮＡＮＤ回路の帰還入力側
の回路しきい値を所定値未満にし、前記第１と第２のＮ
ＡＮＤ回路のデータ入力側の回路しきい値を前記所定値
以上にすることを特徴とする。
【００２７】
【発明の実施の形態】図１に、第１のＮＯＲ回路１０と
第２のＮＯＲ回路２０で構成される本発明のＲＳフリッ
プフロップ回路の第１の実施の形態の構成を示す。更に
図２に、具体的な回路構成を示す。両図を参照しなが
ら、動作を説明する。
第２のＮＯＲ回路２０で構成される本発明のＲＳフリッ
プフロップ回路の第１の実施の形態の構成を示す。更に
図２に、具体的な回路構成を示す。両図を参照しなが
ら、動作を説明する。
【００２８】第１のＮＯＲ回路１０のリセット入力ＮＲ
（Ｐ―ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＲＮのゲートへの入力）が０レ
ベルのままで、第２のＮＯＲ回路２０のセット入力ＳＮ
（Ｐ―ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＳＮのゲートへの入力）が、０
レベルから１レベルになった時、第２のＮＯＲ回路２０
の出力ＱＢＮ（Ｎ−ＭＯＳトランジスタＮＴｒ１Ｎのド
レインとＮＴｒＳＮのドレインが接続される共通ノード
からの出力）は、帰還接続側の入力（Ｎ−ＭＯＳトラン
ジスタＮＴｒＲＮのドレインとＮＴｒ０Ｎのドレインが
接続される共通ノードからＰ−ＭＯＳトランジスタＰＴ
ｒ１ＮのゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１
Ｎのゲートへの入力）に関係なく、１レベルから０レベ
ルになる。
（Ｐ―ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＲＮのゲートへの入力）が０レ
ベルのままで、第２のＮＯＲ回路２０のセット入力ＳＮ
（Ｐ―ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ−Ｍ
ＯＳトランジスタＮＴｒＳＮのゲートへの入力）が、０
レベルから１レベルになった時、第２のＮＯＲ回路２０
の出力ＱＢＮ（Ｎ−ＭＯＳトランジスタＮＴｒ１Ｎのド
レインとＮＴｒＳＮのドレインが接続される共通ノード
からの出力）は、帰還接続側の入力（Ｎ−ＭＯＳトラン
ジスタＮＴｒＲＮのドレインとＮＴｒ０Ｎのドレインが
接続される共通ノードからＰ−ＭＯＳトランジスタＰＴ
ｒ１ＮのゲートおよびＮ−ＭＯＳトランジスタＮＴｒ１
Ｎのゲートへの入力）に関係なく、１レベルから０レベ
ルになる。
【００２９】一方第１のＮＯＲ回路１０の出力ＱＮ（Ｎ
−ＭＯＳトランジスタＮＴｒＲＮのドレインとＮＴｒ０
Ｎのドレインが接続される共通ノードからの出力）は、
帰還された入力（Ｎ−ＭＯＳトランジスタＮＴｒＳＮの
ドレインとＮＴｒ１Ｎのドレインが接続される共通ノー
ドからＰ−ＭＯＳトランジスタＰＴｒ０Ｎのゲートおよ
びＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの入
力）により、０レベルから１レベルになる。
−ＭＯＳトランジスタＮＴｒＲＮのドレインとＮＴｒ０
Ｎのドレインが接続される共通ノードからの出力）は、
帰還された入力（Ｎ−ＭＯＳトランジスタＮＴｒＳＮの
ドレインとＮＴｒ１Ｎのドレインが接続される共通ノー
ドからＰ−ＭＯＳトランジスタＰＴｒ０Ｎのゲートおよ
びＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの入
力）により、０レベルから１レベルになる。
【００３０】このように、セット入力ＳＮによって、出
力ＱＢＮと出力ＱＮが決定され、帰還側のＮ−ＭＯＳト
ランジスタＮＴｒ０ＮとＮＴｒ１Ｎによって、出力ＱＢ
Ｎと出力ＱＮが反転させられることはない。
力ＱＢＮと出力ＱＮが決定され、帰還側のＮ−ＭＯＳト
ランジスタＮＴｒ０ＮとＮＴｒ１Ｎによって、出力ＱＢ
Ｎと出力ＱＮが反転させられることはない。
【００３１】本発明では、Ｎ−ＭＯＳトランジスタＮＴ
ｒＲＮのディメンション（ゲート幅／ゲート長）を所定
値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴｒ
０Ｎのディメンションを所定値Ａ未満にする。また、Ｎ
−ＭＯＳトランジスタＮＴｒＳＮのディメンションを所
定値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴ
ｒ１Ｎのディメンションを所定値Ａ未満にする。
ｒＲＮのディメンション（ゲート幅／ゲート長）を所定
値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴｒ
０Ｎのディメンションを所定値Ａ未満にする。また、Ｎ
−ＭＯＳトランジスタＮＴｒＳＮのディメンションを所
定値Ａを越えて大きくし、Ｎ−ＭＯＳトランジスタＮＴ
ｒ１Ｎのディメンションを所定値Ａ未満にする。
【００３２】つまり、第１のＮＯＲ回路１１０のデータ
入力側の回路しきい値は、所定値（ＶＤＤ／２）未満と
なり、帰還入力側の回路しきい値は所定値（ＶＤＤ／
２）を越えて高くなる。また、第２のＮＯＲ回路２０の
データ入力側の回路しきい値は、所定値（１／２ＶＤ
Ｄ）未満となり、帰還入力側の回路しきい値は所定値
（ＶＤＤ／２）を越えて高くなる。 このため、出力が
確定するまでの時間を短縮できる。
入力側の回路しきい値は、所定値（ＶＤＤ／２）未満と
なり、帰還入力側の回路しきい値は所定値（ＶＤＤ／
２）を越えて高くなる。また、第２のＮＯＲ回路２０の
データ入力側の回路しきい値は、所定値（１／２ＶＤ
Ｄ）未満となり、帰還入力側の回路しきい値は所定値
（ＶＤＤ／２）を越えて高くなる。 このため、出力が
確定するまでの時間を短縮できる。
【００３３】そこで、ＲＳフリップフロップ回路の動作
をシュミレーションしたのが、図１３である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲＮ、ＰＴｒ０Ｎ、ＰＴｒＳＮ、
ＰＴｒ１Ｎのゲート幅は、それぞれ８０ミクロン、それ
らのゲート長は、それぞれ４ミクロンとした。
をシュミレーションしたのが、図１３である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲＮ、ＰＴｒ０Ｎ、ＰＴｒＳＮ、
ＰＴｒ１Ｎのゲート幅は、それぞれ８０ミクロン、それ
らのゲート長は、それぞれ４ミクロンとした。
【００３４】またＮ−ＭＯＳトランジスタＮＴｒＲＮ、
ＮＴｒＳＮのゲート幅は、それぞれ１６０ミクロン、
それらのゲート長は、それぞれ４ミクロンとした。Ｎ−
ＭＯＳトランジスタＮＴｒ０Ｎ、ＮＴｒ１Ｎのゲート幅
は、それぞれ１０ミクロン、それらのゲート長は、それ
ぞれ４ミクロンとした。
ＮＴｒＳＮのゲート幅は、それぞれ１６０ミクロン、
それらのゲート長は、それぞれ４ミクロンとした。Ｎ−
ＭＯＳトランジスタＮＴｒ０Ｎ、ＮＴｒ１Ｎのゲート幅
は、それぞれ１０ミクロン、それらのゲート長は、それ
ぞれ４ミクロンとした。
【００３５】更に、図３に示す如く、負荷として、第１
のＮＯＲ回路１０の出力端子に、２個のインバータ１３
と１５を直列に接続した。同様に、負荷として、第２の
ＮＯＲ回路２０の出力端子に、２個のインバータ２３と
２５を直列に接続した。
のＮＯＲ回路１０の出力端子に、２個のインバータ１３
と１５を直列に接続した。同様に、負荷として、第２の
ＮＯＲ回路２０の出力端子に、２個のインバータ２３と
２５を直列に接続した。
【００３６】また第１のＮＯＲ回路１０のリセット入力
Ｒが０のままで、第２のＮＯＲ回路２０のセット入力が
１レベルから０レベルになる時、第２のＮＯＲ回路２０
の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回
路１０の出力Ｑは、１レベルのままである。
Ｒが０のままで、第２のＮＯＲ回路２０のセット入力が
１レベルから０レベルになる時、第２のＮＯＲ回路２０
の出力ＱＢは、０レベルのままであり、第１のＮＯＲ回
路１０の出力Ｑは、１レベルのままである。
【００３７】なお、第１のＮＯＲ回路１０のデータ入力
をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＯＲ回
路２０のデータ入力をリセット入力ＲＮ、出力をＱＮと
しても良い。
をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＯＲ回
路２０のデータ入力をリセット入力ＲＮ、出力をＱＮと
しても良い。
【００３８】図４に、第１のＮＡＮＤ回路３０と第２の
ＮＡＮＤ回路４０で構成される本発明のＲＳフリップフ
ロップ回路の第２の実施の形態の構成を示す。更に、図
５に、具体的な回路構成を示す。両図を参照しながら、
動作を説明する。
ＮＡＮＤ回路４０で構成される本発明のＲＳフリップフ
ロップ回路の第２の実施の形態の構成を示す。更に、図
５に、具体的な回路構成を示す。両図を参照しながら、
動作を説明する。
【００３９】第１のＮＡＮＤ回路３０のリセット入力Ｒ
Ｎ（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−
ＭＯＳトランジスタＮＴｒＲＮのゲートへの入力）が１
レベルのままで、第２のＮＡＮＤ回路４０のセット入力
ＳＮ（Ｐ−ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ
−ＭＯＳトランジスタＮＴｒＳＮへの入力）が、１レベ
ルから０レベルになった時、第２のＮＡＮＤ回路４０の
出力ＱＢＮ（Ｐ−ＭＯＳトランジスタＰＴｒ１Ｎのドレ
インとＰＴｒＳＮのドレインが接続される共通ノードか
らの出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジ
スタＰＴｒＲＮのドレインとＰＴｒ０Ｎのドレインが接
続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ
１ＮおよびＮ−ＭＯＳトランジスタＮＴｒ１Ｎのゲート
への入力）に関係なく、０レベルから１レベルになる。
Ｎ（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのゲートとＮ−
ＭＯＳトランジスタＮＴｒＲＮのゲートへの入力）が１
レベルのままで、第２のＮＡＮＤ回路４０のセット入力
ＳＮ（Ｐ−ＭＯＳトランジスタＰＴｒＳＮのゲートとＮ
−ＭＯＳトランジスタＮＴｒＳＮへの入力）が、１レベ
ルから０レベルになった時、第２のＮＡＮＤ回路４０の
出力ＱＢＮ（Ｐ−ＭＯＳトランジスタＰＴｒ１Ｎのドレ
インとＰＴｒＳＮのドレインが接続される共通ノードか
らの出力）は、帰還接続側の入力（Ｐ−ＭＯＳトランジ
スタＰＴｒＲＮのドレインとＰＴｒ０Ｎのドレインが接
続される共通ノードからＰ−ＭＯＳトランジスタＰＴｒ
１ＮおよびＮ−ＭＯＳトランジスタＮＴｒ１Ｎのゲート
への入力）に関係なく、０レベルから１レベルになる。
【００４０】一方第１のＮＡＮＤ回路３０の出力ＱＮ
（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのドレインとＮＴ
ｒＲＮのドレインが接続される共通ノードからの出力）
は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ１
ＮのドレインとＰＴｒＳＮのドレインが接続される共通
ノードからＰ−ＭＯＳトランジスタＰＴｒ０Ｎのゲート
およびＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの
入力）により、１レベルから０レベルになる。
（Ｐ−ＭＯＳトランジスタＰＴｒＲＮのドレインとＮＴ
ｒＲＮのドレインが接続される共通ノードからの出力）
は、帰還された入力（Ｐ−ＭＯＳトランジスタＰＴｒ１
ＮのドレインとＰＴｒＳＮのドレインが接続される共通
ノードからＰ−ＭＯＳトランジスタＰＴｒ０Ｎのゲート
およびＮ−ＭＯＳトランジスタＮＴｒ０Ｎのゲートへの
入力）により、１レベルから０レベルになる。
【００４１】このように、セット入力ＳＮによって、出
力ＱＢＮと出力ＱＮが決定され、帰還側のＰ−ＭＯＳト
ランジスタＰＴｒ０ＮとＰＴｒ１Ｎによって、出力ＱＢ
Ｎと出力ＱＮが反転させられることはない。
力ＱＢＮと出力ＱＮが決定され、帰還側のＰ−ＭＯＳト
ランジスタＰＴｒ０ＮとＰＴｒ１Ｎによって、出力ＱＢ
Ｎと出力ＱＮが反転させられることはない。
【００４２】本発明では、Ｐ−ＭＯＳトランジスタＰＴ
ｒＲＮのディメンション（ゲート幅／ゲート長）を所定
値Ｂを越えて大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ
０Ｎのディメンションを所定値未満にする。また、 Ｐ
−ＭＯＳトランジスタＰＴｒＳＮのディメンションを所
定値Ｂより大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ１
Ｎのディメンションを所定値未満にする。
ｒＲＮのディメンション（ゲート幅／ゲート長）を所定
値Ｂを越えて大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ
０Ｎのディメンションを所定値未満にする。また、 Ｐ
−ＭＯＳトランジスタＰＴｒＳＮのディメンションを所
定値Ｂより大きくし、Ｐ−ＭＯＳトランジスタＰＴｒ１
Ｎのディメンションを所定値未満にする。
【００４３】つまり、第１のＮＡＮＤ回路３０のデータ
入力側の回路しきい値は、所定値（ＶＤＤ／２）を越え
て高くなり、帰還入力側の回路しきい値は所定値（ＶＤ
Ｄ／２）未満となる。また、第２のＮＡＮＤ回路４０の
データ入力側の回路しきい値は、所定値（ＶＤＤ／２）
より高くとなり、帰還入力側の回路しきい値は所定値
（ＶＤＤ／２）未満となる。このため、出力が確定する
までの時間を短縮できる。
入力側の回路しきい値は、所定値（ＶＤＤ／２）を越え
て高くなり、帰還入力側の回路しきい値は所定値（ＶＤ
Ｄ／２）未満となる。また、第２のＮＡＮＤ回路４０の
データ入力側の回路しきい値は、所定値（ＶＤＤ／２）
より高くとなり、帰還入力側の回路しきい値は所定値
（ＶＤＤ／２）未満となる。このため、出力が確定する
までの時間を短縮できる。
【００４４】そこで、ＲＳフリップフロップ回路の動作
をシュミレーションしたのが、図１４である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲＮ、ＰＴｒＳＮのゲート幅は、
それぞれ３２０ミクロン、それらのゲート長は、それぞ
れ４ミクロンとした。Ｐ−ＭＯＳトランジスタＰＴｒ０
Ｎ、ＰＴｒ１Ｎのゲート幅は、それぞれ１０ミクロン、
それぞれのゲート長は、それぞれ４ミクロンとした。
をシュミレーションしたのが、図１４である。Ｐ−ＭＯ
ＳトランジスタＰＴｒＲＮ、ＰＴｒＳＮのゲート幅は、
それぞれ３２０ミクロン、それらのゲート長は、それぞ
れ４ミクロンとした。Ｐ−ＭＯＳトランジスタＰＴｒ０
Ｎ、ＰＴｒ１Ｎのゲート幅は、それぞれ１０ミクロン、
それぞれのゲート長は、それぞれ４ミクロンとした。
【００４５】またＮ−ＭＯＳトランジスタＮＴｒＲＮ、
ＮＴｒ０Ｎ、ＮＴｒＳＮ、ＮＴｒ１Ｎのゲート幅は、そ
れぞれ４０ミクロン、それらのゲート長は、それぞれ４
ミクロンとした。
ＮＴｒ０Ｎ、ＮＴｒＳＮ、ＮＴｒ１Ｎのゲート幅は、そ
れぞれ４０ミクロン、それらのゲート長は、それぞれ４
ミクロンとした。
【００４６】更に、図６に示す如く、負荷として、第１
のＮＡＮＤ回路３０の出力端子に、２個のインバータ３
３と３５を直列に接続した。同様に、負荷として、第２
のＮＡＮＤ回路４０の出力端子に、２個のインバータ４
３と４５を直列に接続した。
のＮＡＮＤ回路３０の出力端子に、２個のインバータ３
３と３５を直列に接続した。同様に、負荷として、第２
のＮＡＮＤ回路４０の出力端子に、２個のインバータ４
３と４５を直列に接続した。
【００４７】また第１のＮＡＮＤ回路３０のリセット入
力Ｒが１レベルのままで、第２のＮＯＲ回路４０のセッ
ト入力が０レベルから１レベルになる時、第２のＮＡＮ
Ｄ回路４０の出力ＱＢは、１レベルのままであり、第１
のＮＡＮＤ回路３０の出力Ｑは、０レベルのままであ
る。
力Ｒが１レベルのままで、第２のＮＯＲ回路４０のセッ
ト入力が０レベルから１レベルになる時、第２のＮＡＮ
Ｄ回路４０の出力ＱＢは、１レベルのままであり、第１
のＮＡＮＤ回路３０の出力Ｑは、０レベルのままであ
る。
【００４８】なお、第１のＮＡＮＤ回路３０のデータ入
力をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＡＮ
Ｄ回路４０のデータ入力をリセット入力ＲＮ、出力をＱ
Ｎとしても良い。
力をセット入力ＳＮ、出力をＱＢＮとし、第２のＮＡＮ
Ｄ回路４０のデータ入力をリセット入力ＲＮ、出力をＱ
Ｎとしても良い。
【００４９】
【発明の効果】以上本発明のＲＳフリップフロップ回路
によれば、データ入力に対し出力の確定を短縮できる。
によれば、データ入力に対し出力の確定を短縮できる。
【図１】本発明のＲＳフィリップフロップ回路の第１の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図２】図１のＲＳフィリップフロップ回路の具体的回
路図である。
路図である。
【図３】図１のＲＳフィリップフロップ回路の動作のシ
ュミレーションを行うためのブロック図である。
ュミレーションを行うためのブロック図である。
【図４】本発明のＲＳフィリップフロップ回路の第２の
実施の形態の構成を示すブロック図である。
実施の形態の構成を示すブロック図である。
【図５】図４のＲＳフィリップフロップ回路の具体的回
路図である。
路図である。
【図６】図４のＲＳフィリップフロップ回路の動作のシ
ュミレーションを行うためのブロック図である。
ュミレーションを行うためのブロック図である。
【図７】従来のＲＳフリップフロップ回路の構成を示す
ブロック図である。
ブロック図である。
【図８】図７のＲＳフリップフロップ回路の具体的回路
図である。
図である。
【図９】図７のＲＳフィリップフロップ回路の動作のシ
ュミレーションを行うためのブロック図である。
ュミレーションを行うためのブロック図である。
【図１０】従来のＲＳフリップフロップ回路の構成を示
すブロック図である。
すブロック図である。
【図１１】図１０のＲＳフリップフロップ回路の具体的
回路図である。
回路図である。
【図１２】図１０のＲＳフィリップフロップ回路の動作
のシュミレーションを行うためのブロック図である。
のシュミレーションを行うためのブロック図である。
【図１３】図１のＲＳフリップフロップ回路と図７のＲ
Ｓフリップフロップ回路の動作のシュミレーションを示
す図である。
Ｓフリップフロップ回路の動作のシュミレーションを示
す図である。
【図１４】図４のＲＳフリップフロップ回路と図１０の
ＲＳフリップフロップ回路の動作のシュミレーションを
示す図である。
ＲＳフリップフロップ回路の動作のシュミレーションを
示す図である。
１０・・・第１のＮＯＲ回路、２０・・・第２のＮＯＲ
回路、３０・・・第１のＮＡＮＤ回路、４０・・・第２
のＮＡＮＤ回路。
回路、３０・・・第１のＮＡＮＤ回路、４０・・・第２
のＮＡＮＤ回路。
Claims (6)
- 【請求項１】 第１のＮＯＲ回路と第２のＮＯＲ回路を
具備し、前記第１と第２のＮＯＲ回路を交差結合して構
成するＲＳフリップフロップ回路において、 前記第１と第２のＮＯＲ回路の帰還入力側の回路しきい
値を所定値以上に、また前記第１と第２のＮＯＲ回路の
データ入力側の回路しきい値を前記所定値未満にするこ
とを特徴とするＲＳフリップフロップ回路。 - 【請求項２】 前記第１および第２のＮＯＲ回路は複数
個のＭＯＳトランジスタで構成され、前記データ入力側
のＭＯＳトランジスタのゲート幅は前記帰還入力側のＭ
ＯＳトランジスタのゲート幅よりも大きいことを特徴と
する請求項１に記載のＲＳフィリップフロップ回路。 - 【請求項３】 前記データ入力側のＮ−ＭＯＳトランジ
スタのゲート幅は前記帰還入力側のＮ−ＭＯＳトランジ
スタのゲート幅よりも大きいことを特徴とする請求項２
に記載のＲＳフィリップフロップ回路。 - 【請求項４】 第１のＮＡＮＤ回路と第２のＮＡＮＤ回
路を具備し、前記第１と第２のＮＡＮＤ回路を交差結合
して構成するＲＳフリッピフロップ回路において、 前記第１と第２のＮＡＮＤ回路の帰還入力側の回路しき
い値を所定値未満にし、前記第１と第２のＮＡＮＤ回路
のデータ入力側の回路しきい値を前記所定値以上にする
ことを特徴とするＲＳフリップフロップ回路。 - 【請求項５】 前記ＮＡＮＤ回路は複数個のＭＯＳトラ
ンジスタで構成され、前記データ入力側のＭＯＳトラン
ジスタのゲート幅が前記帰還入力側のＭＯＳトランジス
タのゲート幅よりも大きいことを特徴とする請求項４に
記載のＲＳフリップフロップ回路。 - 【請求項６】 前記データ入力側のＰ−ＭＯＳトランジ
スタのゲート幅が前記帰還入力側のＰ−ＭＯＳトランジ
スタのゲート幅よりも大きいことを特徴とする請求項５
に記載のＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26362697A JP3604882B2 (ja) | 1997-09-29 | 1997-09-29 | Ｒｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26362697A JP3604882B2 (ja) | 1997-09-29 | 1997-09-29 | Ｒｓフリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11103241A true JPH11103241A (ja) | 1999-04-13 |
| JP3604882B2 JP3604882B2 (ja) | 2004-12-22 |
Family
ID=17392139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26362697A Expired - Fee Related JP3604882B2 (ja) | 1997-09-29 | 1997-09-29 | Ｒｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3604882B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| JP2012257066A (ja) * | 2011-06-09 | 2012-12-27 | Asahi Kasei Electronics Co Ltd | パラレル−シリアル変換回路 |
| CN114553194A (zh) * | 2022-02-28 | 2022-05-27 | 电子科技大学 | 一种基于融合逻辑的具有多层优先级的静态rs触发器 |
-
1997
- 1997-09-29 JP JP26362697A patent/JP3604882B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
| JP2012257066A (ja) * | 2011-06-09 | 2012-12-27 | Asahi Kasei Electronics Co Ltd | パラレル−シリアル変換回路 |
| CN114553194A (zh) * | 2022-02-28 | 2022-05-27 | 电子科技大学 | 一种基于融合逻辑的具有多层优先级的静态rs触发器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3604882B2 (ja) | 2004-12-22 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
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