JP4843822B2

JP4843822B2 - 半導体素子の出力ドライバ

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Publication number: JP4843822B2
Application number: JP2005172762A
Authority: JP
Inventors: 熙福姜; ▲進▼弘安
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Filing date: 2005-06-13
Publication date: 2011-12-21
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Description

本発明は、半導体の設計技術に関し、特に、半導体素子の出力ドライバに関する。

近年、半導体素子はシリコンウェーハの加工技術及びロジック設計技術をはじめとする諸般の半導体技術を基に製造されている。半導体製造工程の最終産物は、プラスチックパッケージ形態のチップであり、それは使用目的による差別化されたロジック及び機能を保有している。大部分の半導体チップはシステム構成において、重要な要素である印刷回路基板（ＰＣＢ）などに装着され、そのチップを駆動するための適切な駆動電圧を供給されるようになっている。

半導体メモリをはじめとするあらゆる半導体素子は、特別な目的を有する信号の入／出力によって動作する。すなわち、入力信号の組み合わせによってその半導体素子の動作如何及び動作方式が決定され、出力信号の動きに応じてその結果物が出力される。一方、いずれの半導体素子の出力信号も、同一システム内の他の半導体素子の入力信号として用いられうる。

図１は、従来の技術に係る半導体素子の入／出力ドライバの構成を示す回路図である。

図１を参照すれば、半導体素子の入／出力インタフェース部１０は、入力バッファ１２と出力ドライバ１４とで構成される。

入力バッファ１２は外部から入力端ＤＱを介して印加された信号をバッファリングして半導体素子の内部に入力させる部分であって、主にスタティック入力バッファ、差動増幅型入力バッファなどが用いられている。

一方、出力ドライバ１４は半導体素子の出力データで出力端ＤＱ及びそれに接続されているロードを駆動するための部分であって、主に電源電圧と接地電圧との間にプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタを直列に接続したＣＭＯＳインバータの形態をしているメインドライバが用いられており、メインドライバの前段に前置ドライバを配置することもある。

最近、半導体素子の動作電圧が低くなり、動作速度が速くなるにつれ、シグナル・インテグリティと関連して出力ドライバの性能が重要な要素として浮かび上がっている。これは出力データの電圧レベルとスルーレートが主に出力ドライバにより決定されるためである。すなわち、出力データのスイング幅が小さければノイズマージンが減少し、出力データのスイング幅が大きければノイズマージンは改善されるが、クロストークといった問題が発生する。

上述したように、前置ドライバとメインドライバを備える従来の出力ドライバの場合、図２に示すように、ローデータとハイデータが同一の幅でスイングする対称的なデータパターンの伝送時には信号歪みが同じ特性を示すため、なんら問題も発生しないが、非対称的なデータパターンの伝送時には問題が発生する。すなわち、半導体素子の動作速度（クロック周波数）が顕著に速い場合には出力データの電圧レベルがピークに達する前に次のデータが出力されるという状況が発生して非対称的なデータパターンの伝送が行われる。このような非対称的なデータパターンの伝送時にローデータまたはハイデータが連続的に繰り返される同一データパターンの伝送は順調に行われるのに対し、連続する同一データパターンに続く反対極性のデータ伝送は非常に脆弱である。

例えば、非対称的なデータパターンの伝送時にデータを連続的に伝送するようになれば、出力データのレベルは徐々に上昇し、このように出力データのレベルが上昇した状態でローデータを伝送するようになれば、メインドライバにより決定された一定のスルーレートによりローデータによる出力データレベルの降下が充分でない状態となる（これを弱いデータという）。このような現象をインターシンボル干渉ノイズとし、弱いデータ伝送サイクルで出力ドライバのデータ伝送能力が劣化し、結局、出力ドライバのシグナル・インテグリティが低下する結果となる。
特開２００１−３６３９７

そこで、本発明は、上記した従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、非対称的なデータパターンの伝送時に弱いデータ伝送サイクルでインターシンボル干渉ノイズを除去できる半導体素子の出力ドライバを提供することにある。

上記目的を達成するために、本発明に係る半導体素子の出力ドライバは、出力データで出力端を駆動するためのメイン駆動手段と、出力データの伝送パターンに応じて前記出力端を補助的に駆動するためのインターシンボル干渉制御用の補助駆動手段とを備えることを特徴とする。

本発明は、伝送データのパターンを追跡して強いデータ（同じ極性のデータが繰り返される場合）伝送サイクルで予め弱いデータに対する出力端の駆動力を確保することで、その後に続く弱いデータ伝送サイクルでスルーレートの増大を通して充分な出力データレベルを確保する技術である。本発明では、カウンタを用いて伝送データパターンを追跡し、その値をデコードして補助ドライバの駆動力を段階的に調節する方式を用いている。

本発明によれば、強いデータ伝送サイクルで予め弱いデータに対する出力端の駆動力を増大させることで、その後に続く弱いデータ伝送サイクルでスルーレートを向上させて、充分なデータレベルを確保することができ、これによってデータ伝送のインターシンボル干渉ノイズを除去し、シグナル・インテグリティを確保できるという効果を奏する。

以下、添付する図面を参照しつつ本発明の好ましい実施の形態について説明する。

図３は、本発明の一実施形態に係る出力ドライバの回路図である。

図３を参照すれば、本実施形態に係る出力ドライバ１００は大きく出力データ（出力駆動制御部１８０から出力される）で出力端を駆動するためのメイン駆動部１２０と、出力データの伝送パターンに応じて出力端ＤＱを補助的に駆動するためのインターシンボル干渉制御用の補助駆動部１４０、１６０とを備える。

ここで、メイン駆動部１２０は出力データを前置駆動してプルアップ制御信号ＰＵＥを生成するためのプルアップ前置ドライバと、出力データを前置駆動してプルダウン制御信号ＰＤＥを生成するためのプルダウン前置ドライバと、プルアップ制御信号ＰＵＥに応答して出力端ＤＱをプルアップ駆動するためのメインプルアップドライバＰＭＯＳトランジスタＰ１２１と、プルダウン制御信号ＰＤＥに応答して出力端ＤＱをプルダウン駆動するためのメインプルダウンドライバＮＭＯＳトランジスタＮ１２１とで構成される。

一方、インターシンボル干渉制御用の補助駆動部１４０、１６０は、出力データの伝送パターンを追跡して出力端ＤＱを補助的にプルアップ駆動するためのインターシンボル干渉制御用の補助プルアップ駆動部１４０と、出力データの伝送パターンを追跡して出力端ＤＱを補助的にプルダウン駆動するためのインターシンボル干渉制御用の補助プルダウン駆動部１６０とで構成される。

ここで、インターシンボル干渉制御用の補助プルアップ駆動部１４０は、インターシンボル干渉ノイズを低減するためにデータ伝送パターンに応じて出力端ＤＱに対するプルアップ駆動力を段階的に調節するための回路であって、出力駆動制御部１８０から出力される連続的なローデータをカウントするためのプルアップ（ＰＵ）カウンタ１４２と、プルアップ（ＰＵ）カウンタ１４２から出力されたｍビット（ｍは自然数、ただし、ここでは、ｍ＝２）のカウント値をデコードするための第１デコーダ１４４と、第１デコーダ１４４の出力信号ＩＳＵ＿Ｏ、ＩＳＵ＿１、ＩＳＵ＿２、ＩＳＵ＿３をそれぞれゲート入力とし、電源電圧端ＶＤＤＱに並列に接続されている複数のドライバＭＯＳトランジスタＰ１４４、Ｐ１４３、Ｐ１４２、Ｐ１４１と、複数のドライバＭＯＳトランジスタＰ１４４、Ｐ１４３、Ｐ１４２、Ｐ１４１と出力端ＤＱとの間に接続されてプルアップ制御信号ＰＵＥをゲート入力とする補助プルアップドライバＰＭＯＳトランジスタＰ１４５とを備える。ここで、インターシンボル干渉制御用の補助プルアップ駆動部１４０のドライバＰＭＯＳトランジスタＰ１４１、Ｐ１４２、Ｐ１４３、Ｐ１４４は、何れも同じサイズに設計することが好ましい。

また、インターシンボル干渉制御用の補助プルダウン駆動部１６０は、インターシンボル干渉ノイズを低減するためにデータ伝送パターンに応じて出力端ＤＱに対するプルダウン駆動力を段階的に調節するための回路であって、出力駆動制御部１８０から出力される連続的なハイデータをカウントするためのプルダウン（ＰＤ）カウンタ１６２と、プルダウン（ＰＤ）カウンタ１６２から出力されたｍビット（ｍは自然数、ただし、ここでは、ｍ＝２）のカウント値をデコードするための第２デコーダ１６４と、第２デコーダ１６４の出力信号ＩＳＤ＿０、ＩＳＤ＿１、ＩＳＤ＿２、ＩＳＤ＿３をそれぞれゲート入力とし、接地電圧端ＶＳＳＱに並列に接続されている複数のドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４と、複数のドライバＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４と出力端ＤＱとの間に接続されてプルダウン制御信号ＰＤＥをゲート入力とする補助プルダウンドライバＮＭＯＳトランジスタＮ１６５とを備える。ここで、インターシンボル干渉制御用の補助プルダウン駆動部１６０のドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４は、何れも同じサイズに設計することが好ましい。

一方、第１デコーダ１４４は２×４デコーダであって、ＰＵＳＷ＿０、ＰＵＳＷ＿１、ＰＵＳＷ＿２、ＰＵＳＷ＿３はプルアップカウンタ１４２から出力された２ビットカウント値の互いに異なる組み合わせを入力とする４個のスイッチ部（ＮＡＮＤゲートなどで具現する）を示したもので、第２デコーダ１６４は２×４デコーダであって、ＰＤＳＷ＿０、ＰＤＳＷ＿１、ＰＤＳＷ＿２、ＰＤＳＷ＿３はプルダウンカウンタ１６２から出力された２ビットカウント値の互いに異なる組み合わせを入力とする４個のスイッチ部（ＮＡＮＤゲートなどで具現する）を示したものである。

図４乃至図９は、それぞれ前記図３の出力ドライバ１００の非対称的なデータ伝送パターンのタイプによる動作波形を示す図で、以下、これを参照して本実施形態に係る出力ドライバ１００の動作を説明する。

まず、図４はｔ１〜ｔ２区間で連続的にハイデータが伝送され、ｔ３区間はローデータが、ｔ４区間はハイデータが、ｔ５〜ｔ６区間は連続的にローデータが、ｔ７区間はハイデータが伝送される非対称的なデータ伝送パターンの場合を示している。すなわち、連続する２個の同一の論理レベルを有するデータの後に１個の反対のロジックレベルを有するデータが伝送される場合に関する。

ｔ１区間では、ＰＵカウンタ１４２とＰＤカウンタ１６２が何れも「００」にリセットされた状態で、第１アップデコーダ信号ＩＳＵ＿０は論理レベルローに活性化され、第１ダウンデコーダ信号ＩＳＤ＿０は論理レベルハイに活性化される。残りのデコーダ信号は何れも非活性化状態を維持している。この場合、ｔ１区間ではハイデータが伝送されるため、メインプルアップドライバＰＭＯＳトランジスタＰ１２１と補助プルアップドライバＰＭＯＳトランジスタＰ１４５がターンオンされ、インターシンボル干渉制御用の補助プルアップ駆動部１４０ではドライバＰＭＯＳトランジスタＰ１４１、Ｐ１４２、Ｐ１４３、Ｐ１４４のうち、Ｐ１４４がターンオンされて補助プルアップドライバＰＭＯＳトランジスタＰ１４５とともに電流経路を形成する。

一方、ｔ２区間では連続するハイデータによりＰＤカウンタ１６２がカウンティング動作を行なうことでカウント値は「０１」になり、ＰＵカウンタ１４２は「００」とリセット状態を維持する。したがって、第１及び第２ダウンデコーダ信号ＩＳＤ＿０、ＩＳＤ＿１が論理レベルハイ、第３及び第４ダウンデコーダ信号ＩＳＤ＿２、ＩＳＤ＿３が論理レベルローになり、第１アップデコーダ信号ＩＳＵ＿０が論理レベルロー、残りのアップデコーダ信号ＩＳＵ＿１、ＩＳＵ＿２、ＩＳＵ＿３は論理レベルハイの状態となる。この時、前区間と同様に、メインプルアップドライバＰＭＯＳトランジスタＰ１２１と補助プルアップドライバＰＭＯＳトランジスタＰ１４５がターンオンされ、インターシンボル干渉制御用の補助プルアップ駆動部１４０ではドライバＰＭＯＳトランジスタＰ１４１、Ｐ１４２、Ｐ１４３、Ｐ１４４のうち、Ｐ１４４がターンオンされて補助プルアップドライバＰＭＯＳトランジスタＰ１４５とともに電流経路を形成する。一方、インターシンボル干渉制御用の補助プルダウン駆動部１６０ではドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４のうち、Ｎ１６１、Ｎ１６２がターンオンされた状態となる。

また、ｔ３区間はローデータ伝送サイクルであるため、ＰＤカウンタ１６２はそれ以上カウンティング動作を行わずにカウント値は「０１」を維持し、ＰＵカウンタ１４２も「００」とリセット状態を維持する。したがって、メインプルダウンドライバＮＭＯＳトランジスタＮ１２１と補助プルダウンドライバＮＭＯＳトランジスタＮ１６５がターンオンされ、前区間と同様に、インターシンボル干渉制御用の補助プルダウン駆動部１６０ではドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４のうち、Ｎ１６１、Ｎ１６２がターンオンされて補助プルダウンドライバＮＭＯＳトランジスタＮ１６５とともに電流経路を形成する。この場合、２個のドライバＮＭＯＳトランジスタ、すなわち、Ｎ１６１とＮ１６２によりプルダウン駆動が行われるため、相対的に出力端ＤＱに対するプルダウン駆動力が増加し、出力データのスルーレートを増加させるようになり、これによって出力端ＤＱはより速くプルダウンされて十分低い電圧レベルを有するようになる。

次いで、ｔ４区間はハイデータ伝送サイクルであるため、ＰＤカウンタ１６２は「００」にリッセトされ、ＰＵカウンタ１４２も「００」とリセット状態を維持する。この時、インターシンボル干渉制御用の補助プルアップ駆動部１４０ではドライバＰＭＯＳトランジスタＰ１４４が、インターシンボル干渉制御用の補助プルダウン駆動部１６０ではドライバＮＭＯＳトランジスタＮ１６１がターンオンされて各トランジスタのターンオン状態はｔ１区間と同一になる。

そして、ｔ５区間はローデータ伝送サイクルであるため、ＰＤカウンタ１６２とＰＵカウンタ１４２が何れも「００」にリセットされた状態を維持し、これによってメインプルダウンドライバＰＭＯＳトランジスタＮ１２１と補助プルダウンドライバＮＭＯＳトランジスタＮ１６５がターンオンされ、インターシンボル干渉制御用の補助プルダウン駆動部１６０ではドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４のうち、Ｎ１６１のみターンオンされた状態となる。

一方、ｔ６区間はｔ５区間に続いて連続するローデータ伝送サイクルであるため、ＰＵカウンタ１４２がカウンティング動作を行なうことで、カウント値は「０１」になり、ＰＤカウンタ１６４は「００」とリセット状態を維持する。したがって、第１ダウンデコーダ信号ＩＳＤ＿０が論理レベルハイ、残りのダウンデコーダ信号ＩＳＤ＿１、ＩＳＤ＿２、ＩＳＤ＿３が論理レベルローになり、第１及び第２アップデコーダ信号ＩＳＵ＿０、ＩＳＵ＿１が論理レベルロー、第３及び第４アップデコーダ信号ＩＳＵ＿２、ＩＳＵ＿３は論理レベルハイの状態となる。この時、前区間と同様に、メインプルダウンドライバＮＭＯＳトランジスタＮ１２１と補助プルダウンドライバＮＭＯＳトランジスタＮ１６５がターンオンされ、ドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４のうち、Ｎ１６１がターンオンされて補助プルダウンドライバＮＭＯＳトランジスタＮ１６５とともに電流経路を形成する。一方、インターシンボル干渉制御用の補助プルアップ駆動部１４０ではドライバＰＭＯＳトランジスタＰ１４１、Ｐ１４２、Ｐ１４３、Ｐ１４４のうち、Ｐ１４３、Ｐ１４４がターンオンされた状態となる。

次いで、ｔ７区間はハイデータ伝送サイクルであって、ＰＵカウンタ１４２はそれ以上カウンティング動作を行わずにカウント値は「０１」を維持し、ＰＤカウンタ１６２も「００」とリセット状態を維持する。したがって、メインプルアップドライバＰＭＯＳトランジスタＰ１２１と補助プルアップドライバＰＭＯＳトランジスタＰ１４５がターンオンされ、前区間と同様に、インターシンボル干渉制御用の補助プルアップ駆動部１４０ではドライバＰＭＯＳトランジスタＰ１４１、Ｐ１４２、Ｐ１４３、Ｐ１４４のうち、Ｐ１４３、Ｐ１４４がターンオンされて補助プルアップドライバＰＭＯＳトランジスタＰ１４５とともに電流経路を形成する。この場合、相対的に出力端ＤＱに対するプルアップ駆動力が増加し、出力データのスルーレートを増加させるようになり、これによって出力端ＤＱはより速くプルアップされて十分高い電圧レベルを有するようになる。

以上の内容をまとめると、ＰＵカウンタ１４２は連続するローデータをカウントし、ＰＤカウンタ１６２は連続するハイデータをカウントする。したがって、初期状態と非連続的なデータパターンではリセット状態を維持し、同一の論理レベルのデータが２個連続すれば、該当カウンタに対応するドライバトランジスタが２個ターンオンされ、３個連続すれば、ドライバトランジスタが３個ターンオンされ、４個連続すれば、ドライバトランジスタが４個ターンオンされる。また、ＰＵカウンタ１４２とＰＤカウンタ１６２が数えられる最大値は、ｍ値によって限定されている。すなわち、図３のＰＵカウンタ１４２とＰＤカウンタ１６２の場合、ｍの値が２であるため、最大４まで数えられることから、同一極性のデータが４個以上繰り返して伝送されても、その状態を維持するようになる。

そして、前記のような方式でターンオンされるドライバトランジスタの数を増加させながら、反対極性のデータ伝送サイクルに直面すると、該当サイクルではカウント値をそのまま維持し、その次のサイクルでリセットされる。結局、ターンオンされるドライバトランジスタの数は、ＰＵカウンタ１４２とＰＤカウンタ１６２により決定される。

表１は、ＰＵカウンタ１４２とＰＤカウンタ１６２の状態によるインターシンボル干渉制御用の補助プルアップ駆動部１４０及びインターシンボル干渉制御用の補助プルダウン駆動部１６０の駆動状態を表している。

ここで、ＯＮ＿０からＯＮ＿３は、ドライビングトランジスタの状態を表す。例えば、ＯＮ＿０は該当補助駆動部の１つのドライビングトランジスタがターンオンされる状態を表す。同様に、ＯＮ＿３は該当補助駆動の全てのドライビングトランジスタがターンオンされる状態を表す。

次に、図５はｔ１〜ｔ２区間で連続的にローデータが伝送され、ｔ３区間はハイデータが、ｔ４区間はローデータが、ｔ５〜ｔ６区間は連続的にハイデータが、ｔ７区間はローデータが伝送される非対称的なデータ伝送パターンの場合を示している。すなわち、連続する２個の同一極性のデータの後に１個の反対極性のデータが伝送される場合に関するもので、前記図４と比較してＰＵカウンタ１４２とＰＤカウンタ１６２が反対に動作するようになり、これによって出力端ＤＱの波形は前記図４とは反対の様子を示している。

次に、図６はｔ１〜ｔ３区間で連続的にハイデータが伝送され、ｔ４区間はローデータが、ｔ５〜ｔ７区間はまた連続的にハイデータが伝送される非対称的なデータ伝送パターンの場合を示している。すなわち、連続する３個の同一極性のデータの後に１個の反対極性のデータが伝送される場合に関するものである。

この場合、ｔ２区間及びｔ３区間に亘ってＰＤカウンタ１６２のカウント値が増加し、これによってドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３までターンオンされた状態になり、ｔ４区間でドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３がインターシンボル干渉ノイズを制御する動作を行った後、ｔ５区間でまたＰＤカウンタ１６２がリセットされ、ｔ６区間及びｔ７区間に亘ってまたＰＤカウンタ１６２のカウント値が増加する形態となる。

一方、図７はｔ１〜ｔ３区間で連続的にローデータが伝送され、ｔ４区間はハイデータが、ｔ５〜ｔ７区間はまた連続的にローデータが伝送される非対称的なデータ伝送パターンの場合を示している。すなわち、連続する３個の同一極性のデータの後に１個の反対極性のデータが伝送される場合に関するもので、前記図６と比較してＰＵカウンタ１４２とＰＤカウンタ１６２が反対に動作するようになり、これによって出力端ＤＱの波形は前記図６とは反対の様子を示している。

次に、図８はｔ１〜ｔ４区間で連続的にハイデータが伝送され、ｔ５区間はローデータが、ｔ６〜ｔ７区間はまた連続的にハイデータが伝送される非対称的なデータ伝送パターンの場合を示す。すなわち、連続する４個の同一極性のデータの後に１個の反対極性のデータが伝送される場合に関するものである。

この場合、ｔ２区間、ｔ３区間、ｔ４区間に亘ってＰＤカウンタ１６２のカウント値が増加し、これによってドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４までターンオンされた状態になり、ｔ５区間でドライバＮＭＯＳトランジスタＮ１６１、Ｎ１６２、Ｎ１６３、Ｎ１６４がインターシンボル干渉ノイズを制御する動作を行った後、ｔ６区間でまたＰＤカウンタ１６２がリセットされ、ｔ７区間でまたＰＤカウンタ１６２のカウント値が増加する形態となる。

一方、図９はｔ１〜ｔ４区間で連続的にローデータが伝送され、ｔ５区間はハイデータが、ｔ６〜ｔ７区間はまた連続的にローデータが伝送される非対称的なデータ伝送パターンの場合を示している。すなわち、連続する４個の同一極性のデータの後に１個の反対極性のデータが伝送される場合に関するもので、前記図８と比較してＰＵカウンタ１４２とＰＤカウンタ１６２が反対に動作するようになり、これによって出力端ＤＱの波形は前記図８とは反対の様子を示している。

以上で説明した本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して行うことが可能である。

例えば、上述した実施形態ではインターシンボル干渉制御用の補助プルアップ駆動部１４０で４個のドライバＰＭＯＳトランジスタを用い、インターシンボル干渉制御用の補助プルダウン駆動部１６０で４個のドライバＮＭＯＳトランジスタを用いる場合を一例として説明したが、ドライバトランジスタとして他の極性のトランジスタを用いることも可能であるだけでなく、ドライバトランジスタの数を変更する場合にも本発明は適用される。

また、上述した実施形態ではデータ伝送パターンを記録して追跡するのに出力駆動制御部１８０から出力される出力データを用いる場合を一例として説明したが、本発明は伝送されるデータの極性を把握できるあらゆる信号（例えば、プルアップ／プルダウン制御信号）を用いる場合に適用される。

本発明は、半導体の設計技術に関し、特に、半導体素子の出力ドライバに利用可能である。

従来の技術に係る半導体素子のデータ入／出力ドライバの構成を示す回路図である。メイン駆動部と補助駆動部を備えた従来の技術の出力ドライバの動作を示すパターンのタイミングチャートである。本発明の一実施形態に係る出力ドライバの回路図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。それぞれ前記図３の出力ドライバの非対称的なデータ伝送パターンのタイプによる動作波形を示す図である。

符号の説明

１２０メイン駆動部
１４０インターシンボル干渉制御用の補助プルアップ駆動部
１６０インターシンボル干渉制御用の補助プルダウン駆動部

Claims

出力データで出力端を駆動するためのメイン駆動手段と、
出力データの伝送パターンに応じて前記出力端を補助的に駆動するためのインターシンボル干渉制御用の補助駆動手段と、を備え、
前記インターシンボル干渉制御用の補助駆動手段は、
前記出力データの伝送パターンを追跡して前記出力端を補助的にプルアップ駆動するためのインターシンボル干渉制御用の補助プルアップ駆動部と、
前記出力データの伝送パターンを追跡して前記出力端を補助的にプルダウン駆動するためのインターシンボル干渉制御用の補助プルダウン駆動部と、を備えることを特徴とする半導体素子の出力ドライバ。
前記メイン駆動手段は、
前記出力データを前置駆動してプルアップ制御信号を生成するためのプルアップ前置ドライバと、
前記出力データを前置駆動してプルダウン制御信号を生成するためのプルダウン前置ドライバと、
前記プルアップ制御信号に応答して前記出力端をプルアップ駆動するためのメインプルアップドライバと、
前記プルダウン制御信号に応答して前記出力端をプルダウン駆動するためのメインプルダウンドライバと
を備えることを特徴とする請求項１に記載の半導体素子の出力ドライバ。
前記インターシンボル干渉制御用の補助プルアップ駆動部は、
前記出力データの連続的なローデータをカウントするための第１カウント部と、
前記第１カウント部から出力されたカウント値をデコードするための第１デコード部と、
前記プルアップ制御信号に応答して前記出力端をプルアップ駆動するための補助プルアップドライバと、
前記第１デコード部の出力信号に応答して前記補助プルアップドライバに流れる電流を駆動するための複数の第１ドライバを含む第１駆動部と
を備えることを特徴とする請求項２に記載の半導体素子の出力ドライバ。
前記インターシンボル干渉制御用の補助プルダウン駆動部は、
前記出力データの連続的なハイデータをカウントするための第２カウント部と、
前記第２カウント部から出力されたカウント値をデコードするための第２デコード部と、
前記プルダウン制御信号に応答して前記出力端をプルダウン駆動するための補助プルダウンドライバと、
前記第２デコード部の出力信号に応答して前記補助プルダウンドライバに流れる電流を駆動するための複数の第２ドライバを含む第２駆動部と
を備えることを特徴とする請求項３に記載の半導体素子の出力ドライバ。
前記第１駆動部は電源電圧端及び前記補助プルアップドライバとの間に並列に接続され、前記第１デコード部の出力信号の各ビットをゲート入力とする複数のドライバＰＭＯＳトランジスタを備えることを特徴とする請求項４に記載の半導体素子の出力ドライバ。
前記第２駆動部は接地電圧端及び前記補助プルダウンドライバとの間に並列に接続され、前記第２デコード部の出力信号の各ビットをゲート入力とする複数のドライバＮＭＯＳトランジスタを備えることを特徴とする請求項５に記載の半導体素子の出力ドライバ。
前記第１カウント部はハイデータが出力されるサイクルの次のサイクルでリセットされることを特徴とする請求項６に記載の半導体素子の出力ドライバ。
前記第２カウント部はローデータが出力されるサイクルの次のサイクルでリセットされることを特徴とする請求項７に記載の半導体素子の出力ドライバ。