JP5094745B2

JP5094745B2 - サーマルヘッド及びこれを用いた画像形成装置

Info

Publication number: JP5094745B2
Application number: JP2008558570A
Authority: JP
Inventors: 薫村木; 雅寿中西
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-05-31
Filing date: 2008-05-20
Publication date: 2012-12-12
Anticipated expiration: 2028-05-20
Also published as: US20100053295A1; WO2008146647A1; US8004548B2; JPWO2008146647A1

Description

本発明は、サーマルヘッド及びこれを用いた画像形成装置に関するものである。

図３は、サーマルヘッドの一従来例を示す図である。

本図に示すように、従来のサーマルヘッド１０’は、一般に、印字ドットに対応した複数個の発熱抵抗素子をライン状に並設して成る発熱抵抗素子列１１と、セット側インターフェイス回路２０’（以下、セット側Ｉ／Ｆ２０’と呼ぶ）から直接入力される印字データ信号ＤＩなどに応じて発熱抵抗素子列１１の駆動制御（通電制御）を行う駆動回路（ドライバＩＣ）１２と、を有して成る構成とされていた。

なお、上記に関連する従来技術の一例としては、本願出願人による特許文献１〜４などを挙げることができる。

また、セット側インターフェイス部からサーマルヘッドへのデータ伝送に関する電磁波妨害（ＥＭＩ［Electro-Magnetic Interference］）の防止や、転送速度の高速化、並びに、信号線数の低減に関する従来技術の一例としては、特許文献５、６などを挙げることができる。
特開平４−１６３６４号公報特開平４−１６３６５号公報特開平４−３０５４７１号公報特開平４−３２３０４８号公報特開２００２−３２６３４８号公報特開２００６−１９８９１０号公報

確かに、図３に示した従来のサーマルヘッド１０’であれば、セット側Ｉ／Ｆ２０’から入力される印字データ信号ＤＩなどに応じて、発熱抵抗素子列１１を構成する各発熱抵抗素子に選択的な通電を行うことにより、感熱紙への直接印字や普通紙へのインクリボン印字を行うことが可能である。

しかしながら、上記従来のサーマルヘッド１０’は、セット側Ｉ／Ｆ２０’から、電源電圧（第１電源電圧ＶＨ、第２電源電圧ＶＤＤ、及び、接地電圧ＧＮＤ）、印字データ信号ＤＩ、クロック信号ＣＬＫ、並びに、各種の制御信号（ラッチ信号ＬＡＴ、ストローブ信号ＳＴＢ１〜ＳＴＢ６、及び、イネーブル信号ＡＥ）をパラレルに受け取る構成とされていたため、必要な電源電圧や信号の本数を増やしたい場合には、その分だけ電源線や信号線の本数を増やさねばならず、装置規模の拡大を招くほか、コネクタの端子数が決められている場合には、電源線や信号線の本数に上限が設けられる結果となっていた。

また、電源電圧や各種の制御信号をパラレルに受け取る上記従来の構成では、サーマルヘッド１０’毎に、必要なコネクタの端子数が異なる結果となるため、セット側Ｉ／Ｆ２０’の標準化を図ることができなかった。

また、サーマルヘッド１０’の駆動回路１２に対して、各種の制御信号が直接入力される上記従来の構成では、駆動回路１２の処理速度（駆動回路１２に供給されるクロック信号ＣＬＫの周波数）に応じて、セット側Ｉ／Ｆ２０’からサーマルヘッド１０’へのデータ転送速度が律速されてしまうため、セット側Ｉ／Ｆ２０’の処理能力を充分に活かし切れない場合があった。

また、上記従来のサーマルヘッド１０’では、電磁波妨害の対策が非常に困難であり、その対策の一環として、セット側Ｉ／Ｆ２０’とサーマルヘッド１０’とを結ぶケーブル長が制限されるなど、必ずしも使い勝手が良くなかった。

また、上記従来のサーマルヘッド１０’は、発熱抵抗素子列１１の一端に印加される第１電源電圧ＶＨ（例えば８〜２０［Ｖ］）だけでなく、駆動回路１２を駆動するための第２電源電圧ＶＤＤ（例えば５［Ｖ］や３．３［Ｖ］）についても、セット側Ｉ／Ｆ２０’から供給を受けていたため、サーマルヘッド１０’の印字特性が第２電源電圧ＶＤＤ（延いては入力信号レベル）に依存するという課題があった。

上記課題について、図４を参照しながら具体的に説明する。

図４は、駆動回路１２を構成する論理ゲート回路（ＮＡＮＤ回路）１２３の出力段を模式的に示した回路図である。

本図に示すように、論理ゲート回路１２３の出力段として、Ｎチャネル型電界効果トランジスタＮ１を用いている場合、ゲートのハイレベル電位（第２電源電圧ＶＤＤ）が高いほどオン抵抗値は低くなり、ハイレベル電位が低いほどオン抵抗値は高くなる。

従って、発熱抵抗素子列１１に対して充分な電流を流すためには、トランジスタＮ１をオンするに際して、できる限り高いゲート電圧を印加することが望ましく、延いては、できる限り高い第２電源電圧ＶＤＤの供給を受けることが望ましいが、セットの省電力化推進などに伴って、セット側Ｉ／Ｆ２０’から供給される第２電源電圧ＶＤＤの電圧レベルが引き下げられた場合には、これに依存する形で、サーマルヘッド１０’の印字特性（通電特性）まで変動してしまうため、非常に不都合であった。

本発明は、上記の問題点に鑑み、セット側インターフェイス部からサーマルヘッドへのデータ伝送に関する電磁波妨害の防止や、転送速度の高速化、並びに、信号線数の低減を実現し、さらには、印字特性の入力信号レベル依存を解消することが可能なサーマルヘッド、及び、これを用いた画像形成装置を提供することを目的とする。

上記目的を達成するために、本発明に係るサーマルヘッドは、発熱素子と、前記発熱素子の駆動制御を行う駆動回路と、ヘッド側インターフェイス部と、を有して成るサーマルヘッドであって、前記ヘッド側インターフェイス部は、セット側インターフェイス部から入力される低電圧差動信号を受信し、これをシングルエンド信号として出力する低電圧差動伝送レシーバと、前記シングルエンド信号をデータ信号列とトリガ信号に分離するデコーダと、前記トリガ信号に同期されたクロック信号を生成するクロック生成部と、を有して成り、前記駆動回路は、前記クロック信号に基づいて、前記データ信号列に含まれる印字データ信号や各種の制御信号を読み出し、これに基づいて前記発熱素子の駆動制御を行う構成とされている。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く最良の形態の詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本発明に係るサーマルヘッド及びこれを用いた画像形成装置であれば、セット側インターフェイス部からサーマルヘッドへのデータ伝送に関する電磁波妨害の防止や、転送速度の高速化、並びに、信号線数の低減を実現し、さらには、印字特性の入力信号レベル依存を解消することが可能となる。

は、本発明に係るサーマルヘッドの一実施形態を示す図である。は、データ信号列ＤＡＴとトリガ信号ＴＧとの分離動作、並びに、クロック信号ＣＬＫ及び逓倍クロック信号ＣＬＫ２の生成動作を説明するための図である。は、サーマルヘッドの一従来例を示す図である。は、論理ゲート回路１２３の出力段を模式的に示した回路図である。

符号の説明

１０サーマルヘッド
１１発熱抵抗素子列
１２駆動回路（ドライバＩＣ）
１２１シフトレジスタ
１２２ラッチレジスタ
１２３論理ゲート回路
１３ヘッド側インターフェイス回路（ヘッド側Ｉ／Ｆ）
１３１低電圧差動伝送レシーバ（ＬＶＤＳレシーバ）
１３２デコーダ
１３３クロック生成部（ＰＬＬ）
１３４シフトレジスタ
１３５ラッチレジスタ
１４内部電源電圧生成部
２０セット側インターフェイス回路（セット側Ｉ／Ｆ）
ＶＨ第１電源電圧
ＶＤＤ第２電源電圧（内部電源電圧）
ＧＮＤ接地電圧
ＤＡＴデータ信号列
ＴＧトリガ信号
ＤＩ印字データ信号
ＣＬＫクロック信号
ＣＬＫ２逓倍クロック信号
ＬＡＴラッチ信号
ＳＴＢ１〜ＳＴＢ６ストローブ信号
ＡＥイネーブル信号

図１は、本発明に係るサーマルヘッドの一実施形態を示す図である。

本図に示すように、本実施形態のサーマルヘッド１０は、発熱抵抗素子列１１と、駆動回路（ドライバＩＣ）１２と、を有するほか、ヘッド側インターフェイス部１３（以下、ヘッド側Ｉ／Ｆ１３と呼ぶ）と、内部電源電圧生成部１４と、を有して成る。

また、本実施形態のサーマルヘッド１０は、セット側インターフェイス部２０（以下、セット側Ｉ／Ｆ２０と呼ぶ）との電気的な接続を確立するための外部端子として、第１電源電圧ＶＨ（例えば８〜２０［Ｖ］）の印加端と、接地電圧ＧＮＤの印加端と、低電圧差動伝送に用いる一対の信号入力端と、を有して成る。

発熱抵抗素子列１１は、印字ドットに対応した複数個の発熱抵抗素子をライン状に並設して成る。なお、各発熱抵抗素子の一端には、第１電源電圧ＶＨが印加されている。

駆動回路１２は、セット側Ｉ／Ｆ２０からヘッド側Ｉ／Ｆ１３を介して入力される印字データ信号ＤＩなどに応じて、発熱抵抗素子列１１の駆動制御（通電制御）を行う半導体集積回路装置であり、シフトレジスタ１２１と、ラッチレジスタ１２２と、論理ゲート回路１２３と、を有して成る。

シフトレジスタ１２１は、クロック信号ＣＬＫの立上がりエッジ毎に、印字データ信号ＤＩを１桁ずつシフトさせながら、これを順次格納していく手段である。

ラッチレジスタ１２２は、ラッチ信号ＬＡＴに応じて、シフトレジスタ１２１の各桁に格納されている印字データ信号ＤＩを取り込み、これをラッチ出力する手段である。

すなわち、シフトレジスタ１２１とラッチレジスタ１２２は、ヘッド側Ｉ／Ｆ１３からシリアル形式で入力される印字データ信号ＤＩをパラレル形式に変換し、これを発熱抵抗素子列１１にパラレル出力するシリアル／パラレル変換手段として機能する。

論理ゲート回路１２３は、ラッチレジスタ１２２のラッチ出力信号（すなわち各桁の印字データ信号ＤＩ）と、各桁毎のストローブ信号ＳＴＢ１〜ＳＴＢ６（印字タイミングの時分割制御などに用いられる論理信号）と、全ての桁に共通のイネーブル信号ＡＥとの論理演算（本実施形態では、否定論理積演算）を行い、その演算結果に応じて、発熱抵抗素子列１１を構成する各発熱抵抗素子の他端電位を制御する手段である。本実施形態に即して具体的に述べると、論理ゲート回路１２３は、各桁毎に、上記３系統の入力信号がいずれもハイレベルであれば、その出力論理をローレベル（接地電圧ＧＮＤ）として、当該桁の発熱抵抗素子に対する通電を許可する一方、上記３系統の入力信号のいずれか一でもローレベルであれば、その出力論理をハイレベル（第１電源電圧ＶＨ）として、当該桁の発熱抵抗素子に対する通電を禁止する。なお、論理ゲート回路１２３の出力段は、先出の図４に示した構成とされている。

このように、セット側Ｉ／Ｆ２０からヘッド側Ｉ／Ｆ１３を介して入力される印字データ信号ＤＩなどに応じて、発熱抵抗素子列１１を構成する各発熱抵抗素子に選択的な通電を行うことにより、サーマルヘッド１０を用いた画像形成装置（サーマルプリンタなど）において、感熱紙への直接印字や普通紙へのインクリボン印字を行うことが可能となる。

ヘッド側Ｉ／Ｆ１３は、低電圧差動伝送レシーバ１３１（以下ＬＶＤＳ［Low Voltage Differential Signaling］レシーバ１３１と呼ぶ）と、デコーダ１３２と、クロック生成部１３３と、シフトレジスタ１３４と、ラッチレジスタ１３５と、を有して成る。

ＬＶＤＳレシーバ１３１は、セット側Ｉ／Ｆ２０からツイストケーブルなどを介して入力される低電圧差動信号を受信し、これをシングルエンド信号（片線接地信号）として出力する手段である。なお、前記低電圧差動信号には、図２の最上段（ＤＡＴ＋ＴＧ）に示すように、印字データ信号ＤＩや各種の制御信号（本実施形態では、ラッチ信号ＬＡＴ、ストローブ信号ＳＴＢ１〜ＳＴＢ６、及び、イネーブル信号ＡＥ）など、ｎ個（本実施形態の例ではｎ＝９個）の信号がシリアルに並べられたデータ信号列ＤＡＴのほかに、クロック信号ＣＬＫの同期制御に用いられるトリガ信号ＴＧが含まれており、このデータ信号列ＤＡＴとトリガ信号ＴＧとを一纏めとして、１ドット分のパケットが形成されている。

このように、セット側Ｉ／Ｆ２０から、印字データ信号ＤＩや各種の制御信号（ラッチ信号ＬＡＴ、ストローブ信号ＳＴＢ１〜ＳＴＢ６、及び、イネーブル信号ＡＥ）をパラレルに受け取るのではなく、低電圧差動信号としてシリアルに受け取る構成であれば、信号線の本数を削減することができる上、高速で、かつ、電磁波妨害の影響を受けにくい信号伝送を実現することが可能となる。

デコーダ１３２は、図２の上から２段目（ＤＡＴ）及び３段目（ＴＧ）に示すように、ＬＶＤＳレシーバ１３１から入力されるシングルエンド信号をデータ信号列ＤＡＴとトリガ信号ＴＧに分離する手段である。

クロック生成部１３３は、発振器とＰＬＬ［Phase Locked Loop］回路を有して成り、図２の上から４段目（ＣＬＫ）及び５段目（ＣＬＫ２）に示すように、トリガ信号ＴＧに同期されたクロック信号ＣＬＫ、及び、その逓倍クロック信号ＣＬＫ２（クロック信号ＣＬＫを１０逓倍（ｎ＋１逓倍）することで得られる信号）を生成する手段である。

このように、低電圧差動信号に含まれるトリガ信号ＴＧに基づいて、サーマルヘッド１０側でクロック信号ＣＬＫや逓倍クロック信号ＣＬＫ２を生成する構成であれば、信号線の本数を削減することが可能となる。また、逓倍クロック信号ＣＬＫ２の周波数をデータ信号列ＤＡＴの容量（データ信号列ＤＡＴに含まれている信号の個数ｎ）に応じて設定することにより、駆動回路１２の処理速度（例えば、１６［ＭＨｚ］）に律速されることなく、セット側Ｉ／Ｆ２０からサーマルヘッド１０へのデータ転送速度を任意の値（例えば数百［ＭＨｚ］）まで向上することができるので、各種制御信号の追加にも遅滞なく対応し、セット側Ｉ／Ｆ２０の処理能力を充分に活用することが可能となる。

シフトレジスタ１３４は、逓倍クロック信号ＣＬＫ２の立上がりエッジ毎に、データ信号列ＤＡＴを１桁ずつシフトさせながら、これを順次格納していく手段である。なお、デコーダ１３２からシフトレジスタ１３４には、データ信号列ＤＡＴのみが入力され、トリガ信号ＴＧが入力されることはないため、当該タイミングにおける逓倍クロック信号ＣＬＫ２の立上がりエッジ（本実施形態では１０番目（ｎ＋１番目）の立上がりエッジ）は無視される（図２の２段目ハッチング部分を参照）。

ラッチレジスタ１３５は、反転クロック信号／ＣＬＫの立上がりエッジ（言い換えればクロック信号ＣＬＫの立下がりエッジ）に応じて、シフトレジスタ１３４の各桁に格納されているデータ信号列ＤＡＴを取り込み、これをラッチ出力する手段である。

すなわち、シフトレジスタ１３４とラッチレジスタ１３５は、デコーダ１３２からシリアル形式で入力されるデータ信号列ＤＡＴをパラレル形式に変換し、これを駆動回路１２にパラレル出力するシリアル／パラレル変換手段として機能する。このようなシリアル／パラレル変換手段を有する構成であれば、駆動回路１２に何ら変更を加える必要がないので、従来の既存製品を流用することが可能となる。

内部電源電圧生成部１４は、第１電源電圧ＶＨから所望の第２電源電圧ＶＤＤ（例えば５［Ｖ］）を生成する手段であり、例えば、降圧型のシリーズレギュレータやスイッチングレギュレータを用いることができる。このように、駆動回路１２やヘッド側Ｉ／Ｆ１３を駆動するための第２電源電圧ＶＤＤをサーマルヘッド１０側で生成する構成であれば、電源線の本数を削減することができるほか、セットの省電力化推進などに伴って、セット側Ｉ／Ｆ２０が低電圧駆動（例えば３．３［Ｖ］仕様）とされた場合でも、これに依存することなく、サーマルヘッド１０の印字特性（通電特性）を維持することが可能となる。

また、上記で説明したように、セット側Ｉ／Ｆ２０から低電圧差動信号のシリアル入力を受けるとともに、クロック信号ＣＬＫ及び第２電源電圧ＶＤＤを内部生成する構成であれば、サーマルヘッド１０に具備される機能の多少に依ることなく、１対の差動信号線と２本の電源線のみで、セット側Ｉ／Ｆ２０とサーマルヘッド１０とを接続することができるので、ケーブル数を４本に統一することが可能となり、セット側Ｉ／Ｆ２０の標準化を図ることが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、発熱抵抗素子列１１を構成する発熱抵抗素子の個数は、上記の実施形態に限定されるものではなく、任意に変更が可能である。また、データ信号列ＤＡＴに含まれる制御信号の種類や数、或いは、入力順序についても、上記の実施形態に限定されるものではなく、任意に変更が可能である。

本発明は、感熱紙への直接印字や普通紙へのインクリボン印字を行う画像形成装置（サーマルプリンタ）に好適な技術である。

Claims

発熱素子と、前記発熱素子の駆動制御を行う駆動回路と、ヘッド側インターフェイス部と、を有して成るサーマルヘッドであって、
前記ヘッド側インターフェイス部は、セット側インターフェイス部から入力される低電圧差動信号を受信し、これをシングルエンド信号として出力する低電圧差動伝送レシーバと、前記シングルエンド信号をデータ信号列とトリガ信号に分離するデコーダと、前記トリガ信号に同期されたクロック信号を生成するクロック生成部と、を有して成り、
前記駆動回路は、前記クロック信号に基づいて、前記データ信号列に含まれる印字データ信号や各種の制御信号を読み出し、これに基づいて前記発熱素子の駆動制御を行うことを特徴とするサーマルヘッド。
前記ヘッド側インターフェイス部は、前記クロック信号及びこれを逓倍した逓倍クロック信号に基づいて、前記デコーダからシリアル形式で入力される前記データ信号列をパラレル形式に変換し、これを前記駆動回路にパラレル出力するシリアル／パラレル変換部を有して成ることを特徴とする請求項１に記載のサーマルヘッド。
前記シリアル／パラレル変換部は、前記逓倍クロック信号に基づいて、前記データ信号列を１桁ずつシフトさせながらこれを順次格納していくシフトレジスタと、前記クロック信号に基づいて、前記シフトレジスタの各桁に格納されているデータ信号列を取り込み、これをラッチ出力するラッチレジスタと、を有して成ることを特徴とする請求項２に記載のサーマルヘッド。
前記発熱素子の一端に印加される第１電源電圧から所望の第２電源電圧を生成し、これを前記駆動回路及び前記ヘッド側インターフェイス部に供給する内部電源電圧生成部を有して成ることを特徴とする請求項１〜請求項３のいずれかに記載のサーマルヘッド。
請求項１〜請求項４のいずれかに記載のサーマルヘッドと、前記サーマルヘッドに対して前記低電圧差動信号を供給するセット側インターフェイス部と、を有して成ることを特徴とする画像形成装置。
サーマルヘッドに搭載されるヘッド側インターフェイスであって、
セット側インターフェイスから入力される低電圧差動信号を受信し、これをシングルエンド信号として出力する低電圧差動伝送レシーバと、前記シングルエンド信号をデータ信号列とトリガ信号に分離するデコーダと、前記トリガ信号に同期されたクロック信号を生成するクロック生成部と、を有して成ることを特徴とするヘッド側インターフェイス。
前記クロック信号及びこれを逓倍した逓倍クロック信号に基づいて、前記デコーダからシリアル形式で入力される前記データ信号列をパラレル形式に変換するシリアル／パラレル変換部を有して成ることを特徴とする請求項６に記載のヘッド側インターフェイス。
前記シリアル／パラレル変換部は、前記逓倍クロック信号に基づいて、前記データ信号列を１桁ずつシフトさせながらこれを順次格納していくシフトレジスタと、前記クロック信号に基づいて、前記シフトレジスタの各桁に格納されているデータ信号列を取り込み、これをラッチ出力するラッチレジスタと、を有して成ることを特徴とする請求項７に記載のヘッド側インターフェイス。