JPS61242158A

JPS61242158A - 駆動装置

Info

Publication number: JPS61242158A
Application number: JP60082491A
Authority: JP
Inventors: Hiroshi Totani; 戸谷　浩
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1985-04-19
Filing date: 1985-04-19
Publication date: 1986-10-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明はファクシミリ、オフィスオートメイション機器
（以下においてＯＡ機器という）等の電子機器に用いて
好適な駆動装置に関し、特に感熱プリンタのサーマルヘ
ッドを制御信号にもとづき選択的に駆動する際に有効な
技術に関する。

〔背景技術〕

近年に至り、ＯＡ機器は著しい発展を遂げ、情舞伝達や
事務処理の効率化に欠かせないものになっている。そし
て、伝達された情報やオフィス内における各種データは
紙面に印刷されるのが通常であり、このためプリンタが
使用される。

上記プリンタにおける各種印刷方法は、［電子科学Ｊ　
（１９８４年７月号、発行所広済堂産報出版社、ＰＰ６
９〜７５）Ｋ記載されているが、８ｔ々の特徴から熱転
写プリンタ、或いは当業者間において感熱プリンタとし
て呼ばれているものが多用されるようになってきた。

上記感熱プリンタは、入力信号制御ゲート、シフトレジ
スタ、出力信号制御ゲート、出力回路等から構成され℃
いて、上記シフトレジスタには工Ｉ　Ｌ　（Ｉｎｔｅｇ
ｒｅｔｅｄ　Ｉｎｊｅｃｔｉｏｎ　Ｌｏｇｉｃ）回路が
用いられている、一方、上記感熱プリンタに関する技術動向の一つに高分
解能があり、これを満足するには情報処理能力を例えば
３２ｂｉｔから６４ｂｉｔに増加させる必要がある。そ
して、プリント速度の高速化とい５１Ｍ求もあり、上記
分解能の要求と相まってシフトレジスタを例えば５ＭＨ
２もの高周波信号にて駆動しなければならない。

しかし５本発明者の検討によると、シフトレジスタを構
成するＩＩＬ回路が高速夏で動作すると、短時間のうち
にインジェクタ１／電流が大量に流れることになり、消
費電力が増大することが明らかになった。

また、高分解能でプリントを行うためには、多数のサー
マルヘッドを駆動せねばならず、このため複数の半導体
集積回路を並列に使用する必要があるが、全ての半導体
集積回路に同時へ通電した場合、ダッシュカレントが増
大する。しかも、定常状態においても不要な半導体集積
回路に通電されることに７ｚす、無駄な電力が消費され
ることも明らかになった。

）！に、上記感熱プリンタはもとより、電子機器は小型
かつ軽量化が望まれており、実装面積を手圧するため和
は半導体集積回路の高集積度化が必要であり、上述の如
く低消費電力でありながら負荷に対するドライバビリテ
ィは高くしたい、等の問題点が本発明者によって明らか
にされた。

〔発明の目的〕

本発明の目的は、低消費電力である上に、実装面積が小
さく、しかも負荷に対するドライバビリティの高い駆動
装置を提供することにある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明の概要を簡単に述べれば、
下記の通りである。

すなわち、同一半導体基板上に低消費電力で動作可能な
ＣＭＯ８によってシフトレジスタ等を含む信号処理回路
を構成するとともに、上記ＣＭＯ８より小面積でありな
がらドライバとりティが大であるバイポーラトランジス
タによって出力回路を構成し、低消費電力かつ実装面積
が小面積な駆動装置を得る、という本発明の目的を達成
するものである。

〔実施例−１〕次に１本発明を適用した駆動装置の第１実施例を第１図
を参照して説明する。なお、第１図は半導体集積回路（
以下においてＩＣという）化された駆動装置の回路図を
示すものである。本実施例では単一のＩＣ上に６４個の
駆動装置が形成されているが、囚示の便宜のため個数を
表わす小文字の数値＆家最初の部分と末尾の部分とに付
す。そして、中間部分には、フリップフロップ回路を表
わすＦＦ、ＡＮＤゲートを表わすＡ、緩衝増幅器を表わ
すＢ、トランジスタを表わすＱ等を共通に付すものとす
る。

本実施例の特徴は、第１図に示す如く同一の半導体基板
上（以下において半導体チップという）ＫＣＭＯ８にて
シフトレジスタ等を構成するとともＫ、バイポーラトラ
ンジスタにて出力回路を構成し、更に入力信号供給端子
を半導体チップの一側面にまとめて設け、他の三側面に
出力端子や出力回路用の電源端子及びＧＮＤ端子等を順
次配列して設けたことくある。

本実施例は、１２ドツトの感熱プリンタ用の駆動装置を
示すものであり、−個の半導体チップによって６４個の
サーマルヘッドを駆動、換言すれば駆動電流の供給圧よ
り発熱せしめるものである、そして、上記駆動装置、す
なわち半導体チップは実際には３４個が並列接続される
ので、これらを同時通電することなく動作せしめるため
チップ選択回路（以下において選択回路とい５）１００
が設けられているが、選択回路１０００回路動作につい
ては、第２実施例として後述するものである。

１番端子からは文字や図形を表わすためのディジタル信
号Ｄｉｎが供給され、２番端子からは周波数５ＭＨ，の
クロック信号φ、が供給される。

フリップフロップ回路ＦＦ、へＦＦｅ４＆！６４ｂｉｔ
のシフトレジスタを構成し、そのＱ出力は上記クロック
信号φ、によって順次次段に移送される。

Ａ１へ人、４はＡＮＤゲートであり、上記ＦＦ。

〜ＦＦｅ、のＱ出力、選択回路１００の出力信号Ｓ、更
に４番端子から供給されるＤｅｓｅｎａｂｌｅ信号（以
下においてＤＮという）がすべてハイレベルの時、後述
する出力回路に制御信号Ｖｃを供給する。

そして、上記シフトレジスタＦＦｌ５ＦＦ８．。

ＡＮＤゲート人、〜Ａ６４、文に選択回路１００が本発
明でいう制御回路を構成し、この制御回路が０ＭＯ８に
て形成されている。従って、制御回路は低消費電力で回
路動作を行い得る◇ 一方、Ｂ　ｌ　”＝　Ｂ　６４は緩衝増幅器であり、主
としテインヒーダンス変換を行うものである０　トラン
ジスタＱ、〜Ｑ６４は出力トランジスタであり、緩衝増
幅器Ｂ、　％ＥＳ、、を介して供給される制御信号Ｖｃ
Ｋもとづきオン、オフ状態に動作し、第２図について後
述するサーマルヘッドＴ　ｂ　＋　”’−Ｔ　ｈ　ａ＜
に駆動電流を供給し、かつ遮断する。

そして、上記緩衝増幅器Ｂ、　％Ｂ６４、トランジスタ
Ｑ、〜Ｑ６４が本発明でいう出力回路を構成し、この出
力回路がバイポーラトランジスタにて形成されている。

従って、出力回路の半導体チップに占める面積は小面積
でありながら、ドライバビリティは向上する。

ところで、０ＭＯ８で形成された制御回路は、半導体チ
ップの中央部に配置され、半纏体チップの外周部の三側
面に出力回路が順次配置されている。そして、制御回路
は低消費電力であることから、半導体チップの一側面に
設けられた１１番端子（ＧＮＤｊ１ｍ１子）と１２番１
１１（ｌｉｔ源Ｖｄ（Ｎｉｌ子）から電源Ｖｄｄが共通
に供給される。しかも、電源供給ラインは制御回路の上
記配置により、短距離でよい。

一方、出力回路の電源供給については、複数の出力回路
毎に分離した状態でＶｃｃ電源を供給するように構成さ
れている。ちなみに、第１図には２個の出力回路を１ブ
ロツクとして７番端子及び８番端子から電源供給がなさ
れるように図示されているが、出力回路の個数は上記に
限定されるものではない。

上記の注目すべき回路構成は、下記の如き理由によって
なされたものである。

すなわち、入力信号Ｄｉｎが供給され、トランジスタＱ
１がオン状態に動作した場合を想定すると、９番端子を
介してサーマルヘッドＴｈ、に６０ｍＡの電流が流れる
。

一方、ＧＮＤラインを共通に設けるとインダクタンス分
が５ｍＨにもなる。

そして、トランジスタＱ１ＳＱａ４のうちのオン状態に
動作した個数に対応した電流が一挙にＧＮＤラインを流
れるので、ＧＮＤラインの電圧レベルが上記インダクタ
ンスによって変動する。しかも電圧レベルの変動は、オ
ン状態に動作するトランジスタの個数によって変化する
ので、その変化レベルは一様ではない。これを放置する
と、プリント時に色むら、色の濃淡が表れてしまい、好
ましくない。

しかし、本実施例の如く複数の出力回路毎に電源Ｖｃｃ
ラインとＧＮＤラインとを分割して接続すれば、インダ
クタンス分が大幅に減少するとともに、ＧＮＤラインを
流れる電流の最大値が出力回路の個数に対応して決定さ
れるので、ＧＮＤラインのレベル変動が大幅に低減され
、上記色むら、色の濃淡等の不都合な現象を低減するこ
とができる。

〔実施例−２〕次に、本発明の第２実施例を第２図〜第４図を参照して
説明する。

なお、第２図は選択回路１００及び駆動装置を示す回路
図であり、第３図、第４図は回路動作の一例を説明する
波形口である。なお、出力回路の電源ラインとＧＮＤラ
インとは上記第１実施例で述べた如く分割されているも
のとする。

本実施例の特徴は、各半導体チップ毎に選択回路１００
を設け、入力モードに対応してプリント動作に必要な半
導体チップのみを選択して動作せしめるように構成した
ことにある、５番端子には、第３図（至）に示す如きパルス状のイネ
ーブル信号ＥＮＥが供給され、３番端子には例えば周波
数５００ＫＨ２のクロック信号φ２が第３図の１に示す
タイミングで供給される。

上記イネーブル信号ＥＮＥは半導体チップを選択するも
のであり、そのパルス幅は所望のパルス幅に変換し得る
ものである。

インバータＩ　Ｖ　＋は、上記イネーブル信号ＥＮＥを
位相反転してフリップフロップＦＦ１６１の入力端子り
に供給するものであり、インバータＩＶ、、ＩＬはクロ
ック信号φ！を供給時と同位相のままフリップフロップ
ＦＦＩｏ＋のクロック端子φに供給するものである。

そして、フリップフロップＦＦ１゜、は、入力端子りが
ハイレベルでクロック信号φ２が立ち下がりエツジの時
、そのＱ出力が第３図に１．時点で示す如くハイレベル
に変化する。この結果、ＩＣ。

として示した半導体チップのＡＮＤゲートＡ　ｌ〜Ａ６
４の入力端子ａ、が全てノ１イレペルになる。

また、信号ＤＮがハイレベルに切り換えられると、ＡＮ
ＤゲートＡ、〜人。４の入力端子ａ、の全てがハイレベ
ルになる。この状態でディジタル信号Ｄｉｎに対応して
フリップフロップＦＦ％へＦＦ６．が順次動作し、例え
ばＦＦ、　、ＦＦ、、ＦＦ６４のＱ出力がハイレベルに
変化すると、ＡＮＤゲートＡ、　、　Ａｍ　、Ａ１４の
各入力端子ａｌがハイレベルに変化する◎ そして、各緩衝増幅器Ｂ　ｔ　、Ｂ　＠　ｓ　Ｂ　６４
に制御信号Ｖｃが供給され、これによりトランジスタＱ
＋　１Ｑ＊　、Ｑ＠４がオン状態に動作して、サーマル
ヘッドＴｂ、％Ｔｈ、　、　Ｔｈ、に駆動電流が流れ、
上記サーマルヘッドが発熱して感熱紙（図示せず）への
プリントが行われる。

一方、上記１．時点では、Ｆ　Ｆ　１４＋１のＱ出力が
移送されていないので、第２の半導体チップＩＣ。

に設けられた選択回路１００のＦＦは動作しない。

以下、３３個の半導体チップ（ＩＣｓ以下は図示せず）
についても同様である。従ってｓ　　ｔ、時点において
は、第３図０伍）［Ｆ］に示す如く、各ＦＦのＱ出力は
全てローレベルである。

故に、ｔｌ　〜ｔ！時点においては、電源を消費するの
はプリント動作を行う１個の半導体チップＩＣ，のみで
あり、他の３３個のＩＣは駆動電流の供給を行わず、電
源の消費が殆どない。

ｔ２時点においてを工、ＦＦ電。１のＱ出力がＦＦ＋ｏ
ｔの移送されていて、クロック信号φ、がローレベルに
変化するのであるから、ＦＦ、。、のＱ出力がハイレベ
ルに変化する一方、イネーブル信号ＥＮＥがローレベル
であるからＦ　Ｆ　＋ｏ＋のＱ出力はローレベルに変化
する。

この際、牛導体チップＩＣｓ以下罠設けられた各選択回
路１００のＦＦは何れも動作せず、ｔ。

〜１．間においては半導体チップＩＣ，のみが動作する
。そして、イネーブル信号ＥＮＥが図示の如く順次レベ
ル変化するにともな一゛・、上記同様の回路動作が順次
行われ、ｔ３ｘｔ、間（おいては半導体チップＩＣ１、
ＩＣｓが動作し、他の半導体チップは全てオフになる。

また、ｔ４〜ｔ５間においては半導体チップＩＣ，、Ｉ
Ｃ，が動作し、他のＩＣは全てオフになる。

上記回路動作は、イネーブル信号ＥＮＥのレベル変化に
よりて行われ、プリントに必要なＩＣが選択回路１００
によりて選択されるので不要なＩＣに通電することなく
、低消費電力で所望のプリントを行うことができる。

次に、第４図を参照して上記選択回路１００の他の動作
例を説明する。

本例においては、イネーブル信号ＥＮＥのパルス幅が上
記実施例に比較して大忙なされている。

従って、ｔｌｌ〜ｔｌＪ間に示す如くイネーブル信号Ｅ
ＮＥのハイレベル間でクロック信号φ！が間欠的にハイ
レベルとローレベルに変化する。そして、ハイレベルか
らローレベルに変化する時、すなわち１１＋〜ｔ１４時
点において各半導体チップＩＣ。

〜ＩＣ４に設けられた選択回路１″ｏＯが動作して、先
ず半導体チップＩＣ１が動作し、次に半導体チップＩＣ
，、ＩＣ！が動作し、次いで半導体チップＩＣ，へＩＣ
，、更に半導体チップＩＣ，〜ＩＣ４が同時に動作する
ようになるＣそして、本例においては、第３図について説明した場合
に比較し、多数のサーマルヘッドが発熱することになり
、プリント部分が広範囲になる。

以上に述ぺた如く、各半導体チップにそれぞれ選択回路
１００を設けることＫより、イネーブル信号ＥＮＥの周
期を可変して、複数の半導体チップのうち任意の半導体
チップを選択的に動作状態になすことができる。

〔効果〕

（１１同一半導体基板上に、ＣＭＯ８で構成された制御
回路とバイポーラトランジスタで構成された出力回路と
を具備する駆動装置を一体に形成することにより、小面
積かつドライバビリティの優れたＩＣを得ることができ
る。

（２）上記（１１により、駆動装置を含む各種電子機器
の実装面積を低減することができる。

（３）上記（ＩＩＫより、低消費電力でありながら、負
荷を高効率で駆動することができる、（４）複数の半導体チップに選択回路を設け、イネーブ
ル信号により複数の半導体チップを選択的に動作せしめ
ることにより、動作モードに対応して不要な半導体チッ
プを非動作となし、低消費電力で負荷を駆動することが
できる。

（５）　　上記出力回路を所望の個数毎Ｋまとめ、１グ
ループの出力回路毎に独立して電源を供給することによ
り、ＧＮＤラインのインダクタンスに起因するＧＮＤラ
インのレベル変動を低減することができ、負荷の駆動が
安定化される。

以上に本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることは言うまでもない。

例えば、出力トランジスタＱについては、いわゆるプッ
シェブル回路に代えてもよい。

また、出力回路において電源を共通に供給する個数は、
図示の２個に限定されず、５個あるいは７個等、任意の
個数にすることができる。

〔利用分野〕

以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるプリンタのサーマ
ルヘッドを発熱させるための駆動装置に適用した場合に
ついて説明したが、それに限定されるものではなく、例
えばモータの駆動装置として利用することができる。

更に、温度試験装置の如〈産業用電子機器等にも利用す
ることができる。

【図面の簡単な説明】

第１図は本発明を適用した駆動装置の第１実施例を示す
回路図、第２図は上記駆動装置の第２実施例を示す選択回路及び
駆動装置の回路図、第３図囚〜［Ｆ］は上記選択回路の回路動作の第１例を
説明する波形図、第４図囚〜［Ｆ］は上記選択回路の回路動作の第２例を
説明する波形図。１００・・・選択回路、ＦＦ・・・フリップフロ、プ。Ａ・・・ＡＮＤゲート、Ｂ・・・緩衝増幅器、Ｑ・・・
トランジスタ、ｔ、〜ｔ、・・・動作時点、Ｄｉｎ・・
・ディジタル信号、φ３、φ、・・・クロック信号、Ｅ
ＮＥ・・・イネーブル信号、Ｄｎ　・・・ＤＥＳＥＮＥ
ＢＬ信号、Ｖｃ・・・制御信号、Ｔｈ・・・サーマルヘ
ッド、ＩＶ・・・インバータ。

Claims

【特許請求の範囲】

１、バイポーラトランジスタにて構成され、負荷に対し
駆動電流の供給及び遮断を行う出力回路と、相補型表面
酸化膜トランジスタにて構成され、上記出力回路に制御
信号を供給する信号処理回路とを同一半導体基板上に構
成したことを特徴とする駆動装置。