JPS6144660A - サ−マルヘツド - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は熱的に記録または表示を行う電子機器に使用さ
れるサーマルヘッドに関する。

「従来の技術」 “プリンタやファクシミリの記録部では、熱転写記録方
式あるいは感熱発色記録方式を利用した記録装置が広く
用いられている。これらの記録装置には熱パルスを印加
する手段としてサーマルへ・ノドが用いられることが多
い。また磁化潜像を利用して表示を行うある種の表示装
置でも熱パルスの印加手段としてサーマルヘッドを用い
ている。

第２図は従来のこのようなサーマルヘッドの一例を表わ
したものである。このサーマルヘッドの基板上には１本
の細長い発熱抵抗体１１が形成されている。この発熱抵
抗体１１には所定の間隔て２種類の電極１２．１３が交
互に取り付けられている。このうち一方の電極は交互に
第１と第２の電極１２ａ、１２ｂに分けられ、前者はダ
イオード１４ａを介して第１の共通ラインＣＩ　　に接
続され、後者はダイオード１４ｂを介して第２の共通ラ
インＣ２に接続されている。これらの共通ラインＣ１、
Ｃ２には、スイッチ回路１６を介して図示しない電源回
路から所定の電圧が交互に印加されるようになっている
。他方の電極１３はそれぞれナンド回路１７の出力端子
に接続されている。

各ナンド回路１７は２つの入力端子を備えている。

このうち一方の入力端子はラッチ回路１８の各出力端子
に接続され、ラッチ回路１８の各入力端子はシフトレジ
スタ１９の各出力端子に接続されている。各ナンド回路
１７の他方の入力端子はストローブ端子２０に接続され
ている。

このサーマルヘッドのシフトレジスタ１９には、転送り
ロック２２に同期して画データ２１が１ビツトずつ供給
される。この画データ２１は、発熱抵抗体１１を２ビッ
ト単位で２ビツトおきに発熱制御するために、図示しな
い信号処理回路で再組成された画データである。すなわ
ちこのサーマルヘッドでは、第１の共通ラインＣ１に電
圧が印加されたときに、○印で示すように２ビツトおき
に２ビツトずつ発熱動作を行い、次に第２の共通ライン
Ｃ２に電圧が印加されたとき、ｘ印で示すように残りの
２ビツトずつ発熱動作を行う。このため画データ２１は
、２ビツトおきに２ビツトずつ間引かれた形のデータ形
式となっている。

ところでシフトレジスタ１９にセットされた画データ２
１は、シリアル−パラレル変換されてラッチ回路１８に
保持される。所定のタイミングでスイッチ回路１６が第
１の共通ラインＣ１を選択すると、ストローブ端子２０
にストローブ信号が供給され、発熱抵抗体１１の○印で
示した単位発熱体が選択的に発熱される。この第１段階
の発熱が終了すると、スイッチ回路１６が第２の共通ラ
インＣ２を選択し、シフトレジスタ１９に新たにセット
された画データを基にして今度は発熱抵抗体１１の×印
で示した単位発熱体が選択的に発熱される。これがこの
サーマルヘッドの発熱制御の様子である。

第３図は従来用いられたスイッチ回路の一例を具体的に
表わしたものである。スイッチ回路１６では、第１の共
通ラインＣＩ　用の駆動信号２３ａが人力されると、ダ
ーリントン接続された第１のバイポーラトランジスタ２
４ａが導通し、第１の共通ラインＣ１に電圧■。が印加
されるようになっている。これに対して第２の共通ライ
ンＣ２用の駆動信号２３ｂが同一回路構成の第２のバイ
ポーラトランジスタ２４ｂに入力されると、今度は第２
の共通ラインＣ２に電圧Ｖｏ　が印加されることになる
。これらの共通ラインＣ１、Ｃ２は第２図で示した発熱
抵抗体１１、シフトレジスタ１９等から成る発熱抵抗体
・シフトレジスタ・ドライバ２５に接続されている。

このように従来のサーマルヘッドでは、スイッチ回路１
６にバイポーラトランジスタを用いているので、コレク
ターエミッタ間の飽和電圧が高く、例えばサーマルヘッ
ド駆動用に４５Ａ程度の電流を流した場合には約２ｖと
比較的大きなト°ライブ損失が生じてしまう。このドラ
イブ損失は熱となって放出されるので、他の電気部品を
保護するためかなりの放熱装置が必要となる。

またバイポーラトランジスタを使用すると、その蓄積さ
れた電荷のために立上り時間や立下り時間が１〜３μｓ
と比較的長くなる。従って印字の高密度化に伴ってサー
マルヘッドを高速駆動する場合には、蓄積された電荷を
消滅させるための電源を新たに必要とし、回路が複雑化
し大型化してしまう。

またこのような熱の問題や回路の大型化が原因して従来
からサーマルヘッドの基板にスイッチ回路１６を配置す
ることができなかった。このためサーマルヘッドドライ
バを含めた記録部全体が大型化し、また共通ラインＣ１
、Ｃ２がサーマルヘッドの外部に配置されたスイッチ回
路１６に接続されていたので、これらのラインが長くな
り、これらの部分で電圧損失が発生してしまうという問
題もあった。

更にバイポーラトランジスタは電流駆動されるので、ド
ライブ損失を低減するためにこれらを並列接続したとす
ると一部のトランジスタに負荷が集中するおそれがあっ
た。すなわち黒の横線が印字される場合のように１ライ
ンに占める印字比率が高いラインでは、一部のバイポー
ラトランジスタに負荷が集中する結果、これらが破損し
てしまうおそれがあった。またバイポーラトランジスタ
は大電流でドライブするので、前段でのベース電流もか
なりの容量（コレクタ電流の１／１０〜１／２０程度）
が必要となり、電源のパワーをそれだけアップしなけれ
ばならないという問題もあった。

以上のような問題点が存在したので、サーマルヘッドを
用いた電子機器の設計は、駆動用の電源や各種信号ライ
ンをサーマルヘッドに単純に接続することでは満足のい
く結果を得ることができなかった。

「発明が解決しようとする問題点」 本発明はこのような事情に鑑み、スイッチ回路を基板に
直接配置することのできるサーマルヘッドを提供するこ
とをその目的とする。

「問題点を解決するための手段」 本発明では、発熱抵抗体の通電を分割して制御するため
の複数の電源供給用共通ラインに対して電源を個別に印
加するために設けられたスイッチ回路を、電界効果トラ
ンジスタにより構成する。

電界効果トランジスタは、放熱が比較的少ないので、サ
ーマルヘッドの基板に直接取りつけることが可能である
。また電界効果トランジスタは並列接続し、そのドライ
ブ損失を低減させることも可能である。

「実施例」 以下実施例につき本発明の詳細な説明する。

第１図は本発明の一実施例におけるサーマルヘッドを表
わしたものである。発熱抵抗体・シフトレジスタ゛・ド
ライバ３１は、第２図においてＯ印とＸ印で示したよう
に２ビツトおきに２つのブロックに分けられた発熱抵抗
体を備えている。このうち一方のブロックは第１の共通
ラインＣ【　に接続されている。第１の共通ラインＣ３
はスイッチ回路を構成する３つの電界効果トランジスタ
３３ａの各ソース端子に共通して接続されている。他方
のブロックは第２の共通ラインＣ２に接続されており、
この共通ラインＣ２は同じくスイッチ回路を構成する他
の３つの電界効果トランジスタ３３ｂの各ソース端子に
共通して接続されている。

３つの電界効果トランジスタ３３ａの各ゲート端子は抵
抗３４ａを介して第１の制御信号ライン３５ａに接続さ
れ、他の３つの電界効果トランジスタ３３ｂの各ゲート
端子は抵抗３４ｂを介して第２の制御信号ライン３５ｂ
に接続されている。

抵抗３４ａ、３４ｂは、電界効果トランジスタのもつ順
伝達コンダクタレスが高いため電流変動が大きくなって
寄生振動が発生するおそれがあるので、これを防止する
ために設けられている。これら抵抗３４ａ、３４ｂの代
わりに例えばフェライトビーズを用いることも可能であ
る。電界効果トランジスタ３３ａ、３３ｂの各ドレイン
端子は共にサーマルヘッド駆動用の電源ライン３６に接
続されている。なおツェナダイオード３７ａ１３７ｂは
、電界効果トランジスタ３３ａ、３３ｂのゲート端子と
ソース端子間に過電圧が印加されるのを防止するために
設けられている。またシリコンダイオード３８ａ、３８
ｂは、発熱抵抗体への電圧印加停止時に発生するスパイ
ク電圧を抑えるために設けられている。

このサーマルヘッドの第１および第２の制御信号Ｖ　＋
　ｒ、ＶＩ２は、電源電圧Ｖｏ　よりもある程度高い電
圧でゲートスレッショールド電圧を満足する値に設定さ
れている。例えばＶｏを２４Ｖとしたとき、制御信号Ｖ
ｚおよび■１□は３０Ｖ程度に設定される。第１と第２
の制御信号■１、Ｖ　１２は所定のタイミングで交互に
供給されるようになっている。第１の制御信号Ｖｚが供
給されると、電界効果トランジスタ３３ａが導通し、第
１の共通ラインＣ１に電圧が印加される。第２の制御信
号Ｖ１２が供給されると、他方の電界効果トランジスタ
３３ｂが導通し、第２の共通ラインＣ２に電圧が印加さ
れる。電界効果トランジスタは電圧変化によって駆動が
制御されるので、その駆動に必要なのは入力容量の充電
ｉ流だけである。従ってこれらを複数並列に接続しても
これらは同時に駆動され、過負荷により破損するという
おそれはない。

このサーマルヘッドで発熱抵抗体の発熱制御に必要とす
る電流が最大時に４５Ａであるとすると、１つの共通ラ
インに対して３つの電界効果トランジスタが並列に接続
されているので、トランジスタ１つ当たり１５Ａの電流
が流れることになる。

電界効果トランジスタとしてその抵抗値が０．０６Ω程
度のものを用いた場合には、これらの積から約０，９■
の電圧降下が発生する。これが印加電圧に対するドライ
ブ損失であり、印字状態によって０〜０．９■の範囲で
増減することになる。このドライブ損失の最大値（約０
．９Ｖ）は前述した従来のバイポーラトランジスタを用
いたスイッチ回路の値（約２Ｖ）に比して半分以下とな
る。

電界効果トランジスタとしてその抵抗値が０．０６Ωよ
りも更に低いものを用いた場合には、ドライブ損失をよ
り一層軽減することができ、ひいては一度に通電される
単位発熱体の数（印字の黒比率）による電圧ドロップの
補正を行う必要もなくなる。また電界効果トランジスタ
１つ当たりの電力損失は最大でも０．９ＶＸ１５Ａ＝１
３．５Ｗとかなり低く、このため発熱も少なく特別の放
熱装置を設ける必要もなくなる。更に電界効果トランジ
スタの立上りおよび立下り時間は２００〜５００ｍｓで
バイポーラトランジスタのそれ（１〜３μｓ）に比して
２〜１５倍程度と速いので、回路を複雑化することなく
高速駆動を行うことが可能となる。

このようにこのスイッチ回路では、発熱が少なく特別の
放熱装置が不要であり、また簡単で小型な回路で高速駆
動を行うことができるので、サーマルヘッドの基板へ直
接取り付ける。ことが可能となる。

「発明の効果」 以上説明したように本発明によれば、スイッチ回路をサ
ーマルヘッドの基板に搭載することができるので、装置
全体の小型化を図ることができ、また共通ラインの電圧
損失を低減することができる。またスイッチ回路をサー
マルヘラ下′の基板に取り付けることが可能となるので
、これを用いた電子機器の設計が容易となる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるサーマルヘッドを示
す回路図、第２図は従来のサーマルヘッドの一例を示す
ブロック図、第３図はこの従来のサーマルヘッドのスイ
ッチ回路の部分を具体的に表わした回路図である。 ３１・・・・・・発熱抵抗体・シフトレジスタ・ドライ
バ、 ３３ａ、３３ｂ・・・・・・電界効果トランジスタ、３
４ａ、３４ｂ・・・・・・抵抗、 ３５ａ、３５ｂ・・・・・・制御信号ライン、３６・・
・・・・電源ライン、 Ｃ，、Ｃ２・・・・・・共通ライン。

Claims (1)

1. 【特許請求の範囲】 １、発熱抵抗体を配置した基板と、この発熱抵抗体を分
   割して通電制御するためにこれら分割部分に対応して設
   けられた複数の電源供給用共通ラインと、これらの電源
   供給用共通ラインを択一的に選択して電源を印加するた
   めのスイッチ回路とを具備し、前記スイッチ回路が電界
   効果トランジスタにより構成されていることを特徴とす
   るサーマルヘッド。 ２、スイッチ回路が発熱抵抗体を配置した同一の基板に
   配置されていることを特徴とする特許請求の範囲第１項
   記載のサーマルヘッド。 ３、スイッチ回路が各電源供給用共通ラインごとに複数
   の電界効果トランジスタを並列接続した並列回路により
   構成されていることを特徴とする特許請求の範囲第１項
   記載のサーマルヘッド。