JP2009126152A

JP2009126152A - 素子基板、記録ヘッド、ヘッドカートリッジ及び記録装置

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Publication number: JP2009126152A
Application number: JP2007306302A
Authority: JP
Inventors: Tomoko Kurokawa; 智子黒川; Nobuyuki Hirayama; 信之平山; Akira Kasai; 亮葛西
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2007-11-27
Filing date: 2007-11-27
Publication date: 2009-06-11
Anticipated expiration: 2027-11-27
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Abstract

【課題】素子基板の面積を小さくするために、ノズルの配列方向に沿って配置された面積の小さい電圧変換回路を用いた場合においても正常に動作するヒータ選択回路を有する素子基板を提供する。
【解決手段】電圧変換回路から出力された信号とブロック選択信号と記録データ信号とを入力し、これらからスイッチング素子にスイッチングを行わせるための信号を生成して出力するヒータ選択回路を有する素子基板。
【選択図】図３

Description

本発明は、インクジェット記録ヘッド用の素子基板、この素子基板を備えた記録ヘッド、ヘッドカートリッジ及び記録装置に関する。特に、インクを吐出するために必要な熱エネルギーを発生するヒータと、それを駆動するための駆動回路が形成された素子基板、この素子基板を備えた記録ヘッド、ヘッドカートリッジ及び記録装置に関する。

従来のインクジェット記録ヘッドのヒータとその駆動制御回路は、半導体プロセス技術を用いて同一の素子基板上に形成されている（例えば特許文献１参照）。ヒータと駆動制御回路とが一体形成された素子基板には、様々なレイアウトのものがある。その一例を図８に示す。

図８では素子基板９００上の中央付近に素子基板の裏面からインクを導入するためのインク供給口９０１を形成している。このインク供給口９０１を挟んで対向するようにヒータ部９０２、スイッチング素子部９０３、ヒータ選択回路部９０４、電圧変換回路部９０５、シフトレジスタ部９０６を配置している。

また、ヒータや各回路の駆動電圧を入力する電源端子やこれらに各種信号を入力するための信号端子のパッド９０７は、素子基板９００の短辺側に配置されており、ヒータや各回路とアルミニウム配線で接続されている。

なお、例えばヒータのスイッチング素子としてＮＭＯＳトランジスタを採用した記録ヘッドにおいて、ＮＭＯＳトランジスタのドライバビリティを向上させる必要がある場合がある。このため、電圧変換回路部９０５は、特許文献２に示されているように、素子基板上の論理回路の駆動電圧ＶＤＤ（例えば３．３Ｖや５Ｖ）を昇圧した電圧ＶＨＴをＮＭＯＳトランジスタのゲートに印加するよう配置される。

ここで、図９に従来のヒータとその駆動制御回路の一例についてブロック図を示す。１０１は記録素子としてのヒータ、１０２は各ヒータを駆動するスイッチング素子としてのＮＭＯＳトランジスタである。１００３は論理信号を入力し論理積を演算するヒータ選択回路である。１０４は記録装置本体からシリアル信号として入力したブロック制御信号をクロック信号（ＣＬＫ）に同期して格納し、ラッチ信号（ＬＴ）により保持するシフトレジスタ（Ｓ／Ｒ）とラッチ（Ｌａｔｃｈ）である。１０５は記録装置本体からシリアル信号として入力した記録データ（ＤＡＴＡ）をクロック信号に同期して格納し、ラッチ信号により保持する１ビットシフトレジスタとラッチである。１０６は記録装置本体から入力したＸビットのブロック制御信号をデコードしてＮ本のブロック選択信号線のうちの一本をブロック選択信号（ＢＬＥ）により選択するブロック選択回路（ＸｔｏＮＤｅｃｏｄｅｒ）である。また、素子基板端部には、ブロック選択信号線の数分のＮ個の電圧変換回路Ａ１０７が配置されている。さらに、ヒータ列の近傍部には、隣接するそれぞれＮ個ずつのヒータ１０１、ＮＭＯＳトランジスタ１０２、ヒータ選択回路１００３などからなる各グループ１１０に１個ずつ、合計Ｍ個の電圧変換回路Ａ１００８が配置されている。

１ビットシフトレジスタとラッチ１０５は、グループ１〜グループＭに対応してＭ個あり、それぞれの１ビットシフトレジスタの出力部は隣接する１ビットシフトレジスタの入力部に接続されている。１ビットラッチ１０５の出力部は、それぞれのグループの電圧変換回路Ａ１００８の入力部に接続されている。また、電圧変換回路Ａ１００８の出力部は、それぞれのグループのヒータ選択回路１００３の入力部に接続されている。素子基板端部に配置されている電圧変換回路Ａ１０７の出力部は、ブロック１〜ブロックＮのうちのそれぞれが対応するブロックにおける、グループ１〜グループＭの各ヒータ選択回路１００３の入力部に接続される。図９における１ビットシフトレジスタとラッチ１０５は、それぞれが１ビット分ずつのシフトレジスタであり、全体としてＭビットのシフトレジスタを構成する。

図９のヒータとその駆動制御回路における動作を図１０のタイミングチャートを用いて説明する。

まず、記録データ（ＤＡＴＡ）に応じたＭビット分のデータが、クロック信号（ＣＬＫ）に同期してシフトレジスタとラッチ１０４及び１ビットシフトレジスタとラッチ１０５にシリアル転送される。続いて、ラッチ信号（ＬＴ）がＨｉｇｈになり、記録データが１ビットシフトレジスタとラッチ１０５に入力する。１ビットシフトレジスタとラッチ１０５からのＭ本の出力線のうち、記録データに応じて所定の出力線がＨｉｇｈになる。

同様に、Ｘビットのブロック制御信号もクロック信号に同期してシフトレジスタとラッチ１０４にシリアルに入力され、続いてラッチ信号がＨｉｇｈになりＸビットのブロック制御信号がブロック選択回路１０６に入力される。ブロック選択回路１０６から出力線１１２に出力されるブロック選択信号（ＢＬＥ）のタイミングは図１０のＢＬＥのタイミングに対応する。Ｘビットのブロック制御信号によりＮ個の電圧変換回路Ａ１０７のうちいずれにブロック選択信号が入力されるかが選択される。電圧変換回路Ａ１０７からの１本の出力線が共通に接続されるＭ個のヒータ選択回路１００３のうち、Ｈｉｇｈとなることで選択されたヒータ選択回路１００３により所定のヒータが選択される。選択されたヒータはヒート許可信号（ＨＥ）に従い電流Ｉが流れヒータが駆動される。

以上の動作を順次Ｎ回繰り返すことで、Ｍ×Ｎ個のヒータをＭ個ずつＮ回のタイミングで時分割駆動することとなり、全てのヒータを駆動することができる。

また、図９の電圧変換回路Ａ１０７及び１００８は、図８の電圧変換回路部９０５と同様、素子基板上の論理回路の駆動電圧ＶＤＤを昇圧した電圧ＶＨＴをＮＭＯＳトランジスタのゲートに印加するよう配置される。

図１１に電圧変換回路Ａの回路図を示す。

１２０１〜１２１０は電圧変換回路Ａを構成する要素である。１２０１は、ブロック選択回路などの論理回路から出力された信号を入力するＩＮ端子である。１２０２は、ＩＮ端子１２０１から入力した信号の論理を反転して反転信号を出力するインバータである。１２０３〜１２０８は、信号の電圧を変換する電圧変換部を構成するＭＯＳトランジスタである。１２０９は、電圧変換回路Ａから出力される出力信号をバッファリングするインバータである。１２１０は、電圧変換された出力信号を出力するＯＵＴ端子である。

ＩＮ端子１２０１に入力された信号はＰＭＯＳトランジスタ１２０７、ＮＭＯＳトランジスタ１２０６のゲート及びインバータ１２０２に入力される。インバータ１２０２により論理が反転された信号はＰＭＯＳトランジスタ１２０４、ＮＭＯＳトランジスタ１２０３のゲートへそれぞれ入力される。なお、ＩＮ端子１２０１から入力される入力信号及びインバータ１２０２から出力される出力信号の電圧はＶＤＤである。

ＩＮ端子１２０１に電圧がＶＤＤの信号が入力されると、ＭＯＳトランジスタ１２０３及び１２０４のゲートには、ＩＮ端子１２０１に入力された入力信号の反転信号が入力されるため０Ｖの電圧が印加される。また、ＭＯＳトランジスタ１２０６及び１２０７のゲートには、ＩＮ端子１２０１に入力された入力信号がそのまま入力されるためＶＤＤの電圧が印加される。このときＮＭＯＳトランジスタ１２０６のゲートはオン状態となる。そのため、ＮＭＯＳトランジスタ１２０６のドレインは接地（ＧＮＤ）と低インピーダンスで接続されていることとなる。ＮＭＯＳトランジスタ１２０６のドレインはＰＭＯＳトランジスタ１２０５のゲートに接続されている。そのため、ＰＭＯＳトランジスタ１２０５のゲートはＧＮＤに低インピーダンスで接続されることとなり、ＰＭＯＳトランジスタ１２０５はオン状態となる。ＰＭＯＳトランジスタ１２０５に直列接続されているＰＭＯＳトランジスタ１２０４のゲートには、インバータ１２０２からの出力信号が入力されているのでそのゲート電圧は０Ｖとなる。このとき、ＰＭＯＳトランジスタ１２０４は、ゲートにＶＤＤが印加されていても０Ｖが印加されていてもオン状態である。これは、ＰＭＯＳトランジスタ１２０５がオン状態であり、ＰＭＯＳトランジスタ１２０４のソース電圧がＶＤＤよりも高いＶＨＴであるためである。さらに、ＰＭＯＳトランジスタ１２０４と直列接続されているＮＭＯＳトランジスタ１２０３はゲート電圧が０Ｖであるため、オフ状態となる。このように、ＰＭＯＳトランジスタ１２０５及び１２０４がオン状態であり、ＮＭＯＳトランジスタ１２０３がオフ状態である。そのため、ＰＭＯＳトランジスタ１２０４及びＮＭＯＳトランジスタ１２０３のドレインとＰＭＯＳトランジスタ１２０８のゲートとが接続されているノードの電圧は電圧変換回路の電源の電圧であるＶＨＴとなる。ＰＭＯＳトランジスタ１２０８のゲート電圧がＶＨＴとなることで、ＰＭＯＳトランジスタ１２０８はオフ状態となる。また、ＮＭＯＳトランジスタ１２０６がオン状態であるため、ＰＭＯＳトランジスタ１２０７及びＮＭＯＳトランジスタ１２０６のドレインとＰＭＯＳトランジスタ１２０５のゲートとが接続されているノードの電圧は０Ｖとなる。このノードに接続されたインバータ１２０９からの出力信号が電圧変換回路Ａからの出力信号となる。ここでインバータ１２０９に接続されたノードの電圧は０Ｖであるため、ＶＨＴ電圧の出力信号がＯＵＴ端子１２１０から出力される。

一方、ＩＮ端子１２０１に入力される信号がＬｏｗのときは、電圧変換回路Ａの各要素の論理は上記の場合と反転するため、ＯＵＴ端子１２１０から出力信号は出力されない。

図１２に図９におけるヒータ選択回路の回路図を示す。

このヒータ選択回路は、ＶＨＴ電圧を出力する電源に直列接続された二つのＰＭＯＳトランジスタ１３０１及び１３０２を有する。また、ＰＭＯＳトランジスタ１３０２のドレインとそれぞれのドレインが接続されることで、ＰＭＯＳトランジスタ１３０２に並列に接続された二つのＮＭＯＳトランジスタ１３０３及び１３０４を有する。また、ＰＭＯＳトランジスタ１３０１とＮＭＯＳトランジスタ１３０３のゲートがＩＮ１端子に接続され、ＰＭＯＳトランジスタ１３０２とＮＭＯＳトランジスタ１３０４のゲートがＩＮ２端子に接続された２入力ＮＯＲ回路となっている。ＩＮ１端子及びＩＮ２端子が共にＨｉｇｈの信号を入力するときはＯＵＴ端子から出力される信号はＬｏｗとなり、それ以外のときはＯＵＴ端子から出力される信号はＬｏｗとなりＶＨＴ電圧を出力する。ＩＮ１端子及びＩＮ２端子にはそれぞれ電圧変換回路によってＶＨＴ電圧まで昇圧された０ＶからＶＨＴの振幅を持つ信号が入力されヒータ選択が行われる。

図１３は、従来の素子基板におけるヒータを駆動する際の、電圧変換回路の入力信号の入力タイミング、スイッチング素子としてのＮＭＯＳトランジスタのゲート電圧の印加タイミングを表した図である。

ヒータへ駆動電流を供給するタイミングを規定する記録データ供給回路から出力された記録データ信号（ＨＥＡＴ）は、電圧変換回路のＩＮ端子に０ＶからＶＤＤの振幅で入力される。そして、ＨＥＡＴのタイミングに応じ、スイッチング素子としてのＮＭＯＳトランジスタを駆動するための電源で消費される電流ＩＨＴは、ＨＥＡＴのパルスの立ち上がり及び立ち下りのタイミングで過渡的に電流が流れる。

駆動させるヒータとして選択されたヒータに対応するスイッチング素子としてのＮＭＯＳトランジスタは、電圧変換回路と接続されており、ＯＵＴ＿ｏｎで示される０ＶからＶＨＴの振幅を持つ信号がゲートに印加される。なお、このＯＵＴ＿ｏｎは、ＨＥＡＴが電圧変換されることによって得られた信号である。ＯＵＴ＿ｏｎがゲートに印加されたスイッチング素子としてのＮＭＯＳトランジスタは、閾値Ｖｔｈ以上のゲート電圧が印加されている間はオン状態となり、対応するヒータにここでは５０ｍＡの電流ＩＨ＿ｏｎが流れることとなる。

一方、駆動させるヒータとして選択されなかったヒータに対応するスイッチング素子としてのＮＭＯＳトランジスタは、ＯＵＴ＿ｏｆｆで示されるように電圧が印加されない。このため、ＩＨ＿ｏｆｆで示されるように対応するヒータに電流が流れることはない。
特開平５−１８５５９４号公報特開平１０−３４８９８号公報

以上述べてきたようなインクジェット記録装置においては、高速・高品位な記録を実現するために近年ノズルの高密度配置が進められている。記録ヘッドを走査させて記録を行うインクジェット記録装置においては、高速記録を実現するためにヒータ数を増加させて１回の走査で記録する記録幅を拡大するという手段があるが、このような手段をとると素子基板の面積は拡大してしまう。また、高品位な記録を実現するために記録ヘッドから吐出する液滴を小さくするという手段があるが、液滴を小さくしつつ記録速度を低下させないためにはノズル数を増加してノズルを高密度に配置させなければならない。その結果、狭いヒータピッチに対応してヒータの駆動回路等を配置しなければならず、ノズルの配列方向と垂直方向に素子基板の面積は拡大してしまう。このような素子基板の面積の拡大がコストアップ要因となっている。ノズルの配列方向の素子基板の長さは記録幅によって制約されるので、素子基板の面積を縮小するにはノズルの配列方向と垂直方向の長さを短くしなければならない。

また、図８に示した従来の構成の素子基板は、シフトレジスタはノズルの配列方向に沿って配置される。素子基板におけるデータの流れは、シフトレジスタ、電圧変換回路、ヒータ選択回路という順になっており、電圧変換回路及びヒータ選択回路は、シフトレジスタとヒータの間に配置する必要がある。このため、電圧変換回路及びヒータ選択回路もヒータやシフトレジスタの配置に合わせてノズルの配列方向に沿って配置されることとなる。上述の電圧変換回路Ａのような電圧変換回路は、貫通電流が流れないようにするため構成する要素の数が多く、ノズルの配列方向において大きな面積を占めていた。電圧変換回路など高い電圧により動作させる必要がある回路は高い電圧に対する耐圧を確保する必要があるため、高耐圧の構造とする必要がある。しかしながら、高耐圧の構造とするための集積化には限界があり、高密度に集積することは難しい。高密度に集積する対応以外の対応として、トランジスタなどの構成要素の数を削減することが考えられる。しかしながら、従来の電圧変換回路を構成する各トランジスタは、電圧変換回路にて通電する電流をスイッチング後に遮断するために必要なものである。

ここで、図２に構成要素の数を削減した電圧変換回路Ｂを示す。

電圧変換回路Ｂは、外部の論理回路から０ＶからＶＤＤの振幅を持つ信号を入力するＣＨＡＲＧＥ端子にゲートを接続したＮＭＯＳトランジスタ２０１を有する。また、ソースをＶＨＴ電圧を出力する電源に接続し、ゲートとドレインを短絡したノードをＢＩＡＳＯＵＴ端子とＮＭＯＳトランジスタ２０１のドレインに接続したＰＭＯＳトランジスタ２０２を有する。

以下に、電圧変換回路Ｂの動作について述べる。

例えば、ＣＨＡＲＧＥ端子にＶＤＤ電圧が印加されＨｉｇｈとなった場合、ＮＭＯＳトランジスタ２０１はＯＮ状態となる。このときにＰＭＯＳトランジスタ２０２に流れる電流とＮＭＯＳトランジスタ２０１のＯＮ状態での実効的な抵抗によってＰＭＯＳトランジスタ２０２のゲート電圧が決定される。このゲート電圧がＢＩＡＳＯＵＴ端子から出力される。

また、ＣＨＡＲＧＥ端子の電圧の印加がＬｏｗとなる場合、ＮＭＯＳトランジスタ２０１はＯＦＦ状態となりＰＭＯＳトランジスタ２０２はＮＭＯＳトランジスタ２０１と切り離される。この時、ＰＭＯＳトランジスタ２０２はゲートとドレインが短絡されているのでダイオードの様な振る舞いをする。従ってドレインはＶＨＴ電圧とほぼ等しくなる。その結果、ＰＭＯＳトランジスタ２０２のゲートにはＶＨＴ電圧が加わるためＢＩＡＳＯＵＴ端子からＶＨＴ電圧が出力される。なお、図２の電圧変換回路ＢではＣＨＡＲＧＥ端子に入力される論理がＶＨＴ電圧の振幅で反転してＢＩＡＳＯＵＴ端子から出力される。

このような電圧変換回路Ｂは、電圧変換回路Ａに比べて構成要素の数は削減できるが、Ｈｉｇｈの論理を入力する（Ｌｏｗの論理を出力する）状態では常にＰＭＯＳトランジスタとＮＭＯＳトランジスタを通して電源電流がグラウンドに流れつづけることとなる。

図４に、図２の電圧変換回路Ｂにおけるタイミング図を示す。

ＣＨＡＲＧＥ端子にＶＤＤの振幅を持つ信号が、図４のＩＮ＿ｏｎで示されるように入力されてきたとする。ＣＨＡＲＧＥ端子に与える信号がＬｏｗである場合、ＢＩＡＳＯＵＴ端子はＶＨＴ電圧に吊られているためＨｉｇｈの論理となり、図４のＯＵＴで示されるＢＩＡＳＯＵＴ端子からの出力はＶＨＴ電圧を出力する。次に、ＣＨＡＲＧＥ端子にＶＤＤの振幅を持つ信号が入力されている間、ＮＭＯＳトランジスタ２０１はＯＮ状態となるが、ＮＭＯＳトランジスタ２０１のＯＮ抵抗により、ＢＩＡＳＯＵＴ端子からの出力は０Ｖにはならない。

電圧変換回路ＢがＬｏｗの論理を出力する際のＢＩＡＳＯＵＴ端子からの出力電圧はＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０１のＭＯＳサイズによって設定可能である。この出力電圧は、前述のＮＭＯＳトランジスタ２０１のＯＮ抵抗の影響による電圧ＶｕｃからＰＭＯＳトランジスタ２０２の閾値電圧Ｖｔｈの間で設定される。この電圧変換回路Ｂを用いて昇圧したＶｕｃ〜ＶＨＴの振幅をもつ信号を図１２の２入力ＮＯＲ回路のＩＮ１端子、ＩＮ２端子に入力したとする。ＰＭＯＳトランジスタは閾値電圧よりも低い電圧が印加されるためスイッチング動作が正常に行われる。しかし、ＮＭＯＳトランジスタは安定動作をする閾値電圧よりも低い電圧が入力されない場合があるためスイッチング動作が正常に行われるとは限らない。

このように、ノズルの配列方向と垂直方向の長さを短くすることで素子基板の面積を縮小するために、図２のように電圧変換回路の構成要素の数を減らすという方法は、Ｌｏｗの論理を出力する際の電圧が０Ｖとはならない。電圧変換回路から出力される電圧は、ＶｕｃからＶＨＴの電圧となってしまう。その結果、ヒータ選択回路として用いられる２入力ＮＯＲ回路が正常に動作しなくなる場合がある。したがって、構成要素の数を減らした電圧変換回路を用いるためには、ＶｕｃからＶＨＴの振幅を持つ信号を用いてヒータ選択を行うことが可能なヒータ選択回路が新たに必要である。

そこで本発明は、ノズルの配列方向に沿って配置された面積の小さい電圧変換回路を用いた場合においても正常に動作するヒータ選択回路を有する素子基板を提供することを目的とする。また、この素子基板を有する記録ヘッド、ヘッドカートリッジ、記録装置を提供することを目的とする。

上記課題を解決するための本発明は、複数のヒータと、前記複数のヒータに対応する複数のスイッチング素子と、を備える素子基板であって、
記録データ信号を入力し、前記記録データ信号の論理を反転し、反転信号を出力するインバータと、
前記反転信号を入力し、前記反転信号の論理を反転し、電圧を変換して出力する電圧変換回路と、
前記複数のヒータをブロックごとに時分割駆動するためのブロック選択信号を出力するブロック選択回路と、
前記電圧変換回路から出力された信号と前記ブロック選択信号と前記記録データ信号とを入力し、前記複数のスイッチング素子にスイッチングを行わせるための信号を出力する、前記複数のスイッチング素子に対応して設けられたヒータ選択回路と、
を有し、
前記電圧変換回路は、
前記反転信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続し、ゲートとドレインが短絡されているＰＭＯＳトランジスタと、を有し、
前記ヒータ選択回路は、
前記電圧変換回路から出力された信号の入力端子にゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと直列に接続され、前記ブロック選択信号の入力端子にゲートを接続し、前記スイッチングを行わせるための信号の出力端子にドレインを接続するＰＭＯＳトランジスタと、
前記記録データ信号の入力端子にゲートを接続し、前記スイッチングを行わせるための信号の出力端子にドレインを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと並列に接続され、前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタと、
を有することを特徴とする。

また、上記課題を解決するための別の本発明は、複数のヒータと、前記複数のヒータに対応する複数のスイッチング素子と、を備える素子基板であって、
記録データ信号を入力し、前記記録データ信号の論理を反転し、反転信号を出力するインバータと、
前記反転信号を入力し、前記反転信号の論理を反転し、電圧を変換して出力する電圧変換回路と、
前記複数のヒータをブロックごとに時分割駆動するためのブロック選択信号を出力するブロック選択回路と、
前記電圧変換回路から出力された信号と前記ブロック選択信号と前記記録データ信号とを入力し、前記複数のスイッチング素子にスイッチングを行わせるための信号を出力する、前記複数のスイッチング素子に対応して設けられたヒータ選択回路と、
を有し、
前記電圧変換回路は、
前記反転信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続し、ゲートとドレインが短絡されているＰＭＯＳトランジスタと、を有し、
前記ヒータ選択回路は、
前記電圧変換回路から出力された信号の入力端子にゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと並列に接続され、前記ブロック選択信号の入力端子にゲートを接続するＰＭＯＳトランジスタと、
両方のＰＭＯＳトランジスタのドレインにドレインを接続し、前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記ブロック選択信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
を有するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の両方のＰＭＯＳトランジスタのドレイン及び前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタのドレインにゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと直列に接続され、前記ＮＡＮＤ回路の両方のＰＭＯＳトランジスタのドレイン及び前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタのドレインにゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
を有するインバータと、
を有することを特徴とする。

さらに、上記課題を解決するための別の本発明は、この素子基板を有する記録ヘッド、ヘッドカートリッジ、記録装置である。

本発明によれば、ノズルの配列方向に沿って配置された面積の小さい電圧変換回路と、この電圧変換回路を用いた場合においても正常に動作するヒータ選択回路とを備えた素子基板を提供することができる。また、この素子基板を有する記録ヘッド、ヘッドカートリッジ、記録装置を提供することができる。

以下に、本発明の実施例について図面を参照して詳細に説明する。

なお、この明細書において、「記録」（以下、「プリント」とも称する）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

また、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固又は不溶化させることが挙げられる。

またさらに、「ノズル」とは、特にことわらない限り吐出口乃至これに連通する液路及びインク吐出に利用されるエネルギーを発生する素子を総括して言うものとする。

なお、説明に用いる「素子基板」とは、シリコン半導体からなる単なる基体を指し示すものではなく、各素子や配線等が設けられた基体を示すものである。

「素子基板上」とは、単に素子基板の表面上を指し示すだけでなく、素子基板の表面上、表面近傍の素子基体内部側をも示すものである。また、本発明でいう「作り込み」とは、別体の各素子を単に基体上に配置することを指し示している言葉ではなく、各素子を半導体回路の製造工程等によって素子基板上に一体的に形成、製造することを示すものである。

図１４は、本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。

図１４に示すように、インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行う記録ヘッド３を搭載している。記録ヘッド３を搭載したキャリッジ２にキャリッジモータ１４によって発生する駆動力を伝達機構４より伝え、キャリッジ２を主走査方向である矢印Ａ方向に往復移動（往復走査）させる。この往復走査とともに、例えば、記録紙などの記録媒体１６を給紙機構５を介して給紙し、記録位置まで搬送し、その記録位置において記録ヘッド３から記録媒体１６にインクを吐出することで記録を行う。

記録装置のキャリッジ２には記録ヘッド３を搭載するのみならず、記録ヘッド３に供給するインクを収容するインクタンク６を装着する。このインクタンク６は、キャリッジ２に対して着脱自在になっている。

図１４に示した記録装置はカラー記録が可能であり、そのためキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロー（Ｙ）、ブラック（Ｋ）のインクをそれぞれ収容した４つのインクタンクを搭載している。これら４つのインクタンクはそれぞれ独立に着脱可能である。

キャリッジ２と記録ヘッド３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、本実施例の記録ヘッド３は、抵抗体で構成されるヒータを備える。このヒータにパルス電圧を印加することによってヒータに対応する吐出口からインクを吐出する。

図１４に示されているように、キャリッジ２は、キャリッジモータ１４の正転及び逆転によってガイドシャフト１３に沿って往復走査する。また、キャリッジ２の主走査方向（矢印Ａ方向）に沿ってキャリッジ２の位置を示すためのスケール８が備えられている。

また、記録装置には、記録ヘッド３の吐出口（不図示）が形成された吐出口面に対向してプラテン（不図示）が設けられており、キャリッジモータ１４の駆動力によって記録ヘッド３を搭載したキャリッジ２が往復走査される。これと同時に、記録ヘッド３に記録信号を与えてインクを吐出することによって、プラテン上に搬送された記録媒体１６の全幅にわたって記録が行われる。

図１６は、図１４に示した記録装置の制御構成を示すブロック図である。

図１６に示すように、コントローラ６０は、ＭＰＵ６１、所要のテーブル、その他の固定データを格納したＲＯＭ６２を有する。また、キャリッジモータ１４の制御、搬送モータ１５の制御、及び、記録ヘッド３の制御のための制御信号を生成する特殊用途集積回路（ＡＳＩＣ）６３を有する。また、記録データの展開領域やプログラム実行のための作業用領域等を設けたＲＡＭ６４を有する。また、ＭＰＵ６１、ＡＳＩＣ６３、ＲＡＭ６４を相互に接続してデータの授受を行うシステムバス６５を有する。

また、５０は画像データの供給源となるコンピュータ等でありホスト装置と総称される。ホスト装置５０と記録装置との間ではインタフェース（Ｉ／Ｆ）５１を介して記録データ、コマンド、ステータス信号等を送受信する。

さらに、４０はキャリッジモータ１４を駆動させるキャリッジモータドライバ、４２は搬送モータ１５を駆動させる搬送モータドライバである。また、４４は、記録ヘッド３を駆動させる記録ヘッドドライバである。

図１５は、インクタンクと記録ヘッドとが一体的に形成されたヘッドカートリッジの構成を示す外観斜視図である。図１５において、点線Ｋはインクタンク６と記録ヘッド３の境界線である。ヘッドカートリッジにはこれがキャリッジ２に搭載されたときには、キャリッジ２側から供給される電気信号を受け取るための電極（不図示）が設けられている。そして、この電気信号によって、記録ヘッド３が駆動されてインクが吐出される。

なお、図１５において、７０はインク吐出口列である。

図１は、本実施例を説明するための電圧変換回路Ａ、電圧変換回路Ｂ、ヒータ、スイッチング素子としてのＭＯＳトランジスタ、ヒータ選択回路を含む等価回路の一例を示すブロック図である。このブロック図は素子基板上の各回路のレイアウトを模式的に示すものである。図９に示す従来の素子基板との違いは、図９の電圧変換回路Ａ１００８の替わりに電圧変換回路Ｂ１０８を用い、図９のヒータ選択回路１００３の替わりにヒータ選択回路１０３を用いているところである。また、記録データ信号を反転し反転信号を電圧変換回路Ｂに出力するインバータを有している。なお、図９と共通する部分についての説明は省略する。

図２で示される上述の電圧変換回路Ｂ１０８は、各グループ１１０に１個ずつ、合計Ｍ個配置されている。この電圧変換回路Ｂ１０８は、インバータにより反転された記録データ信号の入力端子であるＣＨＡＲＧＥ端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタを有する。また、これと直列に接続され、スイッチング素子としてのＭＯＳトランジスタを駆動するための電圧を出力する電源にソースを接続し、ゲートとドレインが短絡されているＰＭＯＳトランジスタとを有する。

ＣＨＡＲＧＥ端子にＶＤＤの振幅を持つ記録データ信号が入力され、負論理回路である本回路のＢＩＡＳＯＵＴ端子から論理を反転した信号が出力される。この出力される信号の電圧は、従来から用いられてきた電圧変換回路とは異なり、０ＶからＶＨＴではなくＶｕｃからＶＨＴとなっている。この電圧変換回路Ｂ１０８から出力された記録データ信号は、同じグループ内のＮ個のヒータ選択回路１０３のＩＮ１端子へ入力される。

このヒータ選択回路１０３のＩＮ１端子には、電圧変換回路Ｂ１０８で変換されたＶｕｃからＶＨＴの電圧の信号が入力される。また、ＩＮ２端子には、電圧変換回路Ａ１０７で変換された０ＶからＶＨＴの電圧のブロック選択信号（ＢＬＥ）が入力される。なお、このブロック選択信号は、複数のヒータをブロックごとに時分割駆動するための信号である。さらに、ＩＮ３端子には、ＶＤＤの振幅を持つ記録データ信号が入力される。これら３つの信号によりＯＮするヒータの選択がヒータ選択回路１０３で行われる。

ここで、図３にヒータ選択回路１０３の構成を示す。

ヒータ選択回路１０３は、ＩＮ１端子にゲートを接続したＰＭＯＳトランジスタ３０１を有する。また、ＩＮ２端子にゲートを接続し、ＰＭＯＳトランジスタ３０１のドレインにソースを接続し、出力端子であるＯＵＴ端子にドレインを接続したＰＭＯＳトランジスタ３０２を有する。また、ＰＭＯＳトランジスタ３０２のゲートにゲートを接続し、ＯＵＴ端子にドレインを接続し、接地にソースを接続したＮＭＯＳトランジスタ３０３を有する。さらに、ＩＮ３端子にゲートを接続し、ＯＵＴ端子にドレインを接続し、接地にソースを接続したＮＭＯＳトランジスタ３０４を有する。

このヒータ選択回路１０３の動作について以下に述べる。

ＶＨＴのパルスをＯＵＴ端子から出力させない（ヒータに電流を流さない）ときには、ＩＮ２端子にはＶＨＴの信号が、ＩＮ３端子にはＶＤＤの信号が入力され、ＰＭＯＳトランジスタ３０２はＯＦＦ状態となる。このため、ＯＵＴ端子はＶＨＴ電圧と切り離され、さらに、ＮＭＯＳトランジスタ３０３及び３０４がＯＮ状態となるため、ＯＵＴ端子にあった電荷はＮＭＯＳトランジスタ３０３及び３０４を介して接地へ移動してしまう。その結果、ＯＵＴ端子からヒータのスイッチング素子を駆動できる電圧の信号は出力されず、スイッチング素子はＯＮ状態とならないためヒータに電流は流れない。

一方、ＶＨＴのパルス（Ｈｉｇｈ）をＯＵＴ端子から出力させる（ヒータに電流を流す）ときには、ＩＮ１端子、ＩＮ２端子及びＩＮ３端子にはＬｏｗの信号が入力される。なお、このとき、電圧変換回路ＢのＣＨＡＲＧＥ端子にはＶＤＤの信号が入力されていることになる。こうして、ＮＭＯＳトランジスタ３０３及び３０４がＯＦＦ状態となりＯＵＴ端子は接地から切り離される。このとき、ＰＭＯＳトランジスタ３０１及び３０２はＯＮとなっているためＯＵＴ端子にはＶＨＴ電圧が出力され、スイッチング素子はＯＮ状態となりヒータに電流が流れる。

以上のような本実施例の素子基板においてヒータを駆動する動作のタイミング図を図５に示す。本実施例で用いられるヒータ選択回路は異なる３種類の振幅の信号を入力する構成とすることによってＶｕｃ〜ＶＨＴの振幅を出力するレベル変換回路Ｂの使用を可能としている。

まず、ＶｕｃはＰＭＯＳトランジスタをオン状態にする閾値となる電圧より低いので、ＶｕｃからＶＨＴの間の電圧でもＰＭＯＳトランジスタのスイッチングを行うことは可能である。このため、ＶｕｃからＶＨＴの電圧の信号は、ＰＭＯＳトランジスタのゲートへの入力信号として使える。しかし、ＶｕｃはＮＭＯＳトランジスタをＯＦＦ状態とすることはできないため、ＮＭＯＳトランジスタのゲートへの入力信号は０ＶからＶＤＤの振幅をもつ信号とする。各グループのそれぞれのヒータ選択回路では、ＩＮ１及びＩＮ３は同相で振幅の異なる信号がグループ内の全てに共通に入力されるよう接続されている。また、ヒータの駆動を時分割で制御するためにＩＮ２には０ＶからＶＨＴの振幅を持つブロック選択信号（ＢＬＥ１〜Ｎ）が入力される。

ここで、ヒータが駆動されるまでの動作を説明する。

ヒータへ駆動電流を供給するタイミングを規定する記録データ供給回路から出力された記録データ信号（ＨＥＡＴ）は、ヒータ選択回路のＩＮ３端子に０ＶからＶＤＤの振幅で入力される。さらに、ＨＥＡＴと逆相の０ＶからＶＤＤの振幅の信号が電圧変換回路ＢのＣＨＡＲＧＥ端子に入力される。そして、ＨＥＡＴのタイミングに応じて電圧変換回路ＢからＶｕｃからＶＨＴの振幅の信号が出力され、ヒータ選択回路のＩＮ１端子へ入力される。また、ＩＮ２端子へは、電圧変換回路Ａによって昇圧された０ＶからＶＨＴの振幅を持つブロック選択信号が入力される。

駆動させるヒータとして選択されたヒータに対応するヒータ選択回路では、ＩＮ２＿ｏｎで示されるように、ブロック選択信号はＬｏｗとなる。また、駆動させるヒータとして選択されたヒータに対応するスイッチング素子としてのＮＭＯＳトランジスタは、ヒータ選択回路のＯＵＴ端子が接続されており、ＯＵＴ＿ｏｎで示される０ＶからＶＨＴの振幅を持つ信号がゲートに印加される。ＯＵＴ＿ｏｎがゲートに印加されたスイッチング素子としてのＮＭＯＳトランジスタは、閾値Ｖｔｈ以上のゲート電圧が印加されている間はオン状態となり、対応するヒータにここでは５０ｍＡの電流ＩＨ＿ｏｎが流れることとなる。

駆動させるヒータとして選択されなかったヒータに対応するヒータ選択回路では、ＩＮ２＿ｏｆｆで示されるように、ブロック選択信号はＨｉｇｈとなる。ＯＵＴ端子からはＯＵＴ＿ｏｆｆで示されるように信号が出力されず、ＩＨ＿ｏｆｆで示されるように対応するヒータに電流が流れることはない。

また、ヒータに流れる電流ＩＨがＯＮからＯＦＦへ切り換わる速度は、ヒータ選択回路のＮＭＯＳトランジスタ３０３及び３０４がスイッチング素子としてのＮＭＯＳトランジスタに溜まっている電荷を排出する速度によって決まる。この電荷を排出する速度は、ＮＭＯＳトランジスタ３０３及び３０４のゲートに印加される電圧が高い程速くなる。したがって、ＩＮ３端子に入力される信号の振幅は大きい方がヒータに流れる電流ＩＨの波形の立ち下りが速くなる。

以上のように、本実施例では図２に示すような２個の構成要素からなる電圧変換回路Ｂを用いた。１０個の構成要素からなる電圧変換回路Ａを用いた場合と比較して、電圧変換回路が占める面積を小さくでき、ノズルの配列方向と垂直方向の長さを短くすることで、素子基板の面積を縮小することができる。

一方で、電圧変換回路の構成要素を減らしたことにより電圧変換回路から出力される信号の振幅は、０ＶからＶＨＴであったのがＶｕｃからＶＨＴとなった。ＶｕｃからＶＨＴの振幅の信号ではＮＭＯＳトランジスタを正常に動作することができないため、従来の構成の素子基板では電圧変換回路Ｂのような電圧変換回路を使用することができなかった。本実施例の素子基板は、上記のヒータ選択回路を用いることにより従来の素子基板と同様の動作を実現可能にした。

本実施例では、シフトレジスタとラッチ回路１０４及びブロック選択回路１０６を素子基板の短辺側の端部に配置する構成の例を示したが、これらがノズルの配列方向に沿って配置される構成の素子基板でも良い。

また、本実施例で用いたヒータ選択回路は、ＩＮ１端子、ＩＮ２端子及びＩＮ３端子から３つの信号を入力している。このうちＩＮ１端子とＩＮ３端子から入力される信号は共に記録データ信号であるため、本実施例で用いたヒータ選択回路は実質的には２入力の回路構成である。この２入力の回路構成の他、３入力以上の回路構成でも同様の効果を得ることができる。

実施例１のヒータ選択回路では、ＩＮ１端子にＬｏｗ、ＩＮ２端子にＬｏｗ、ＩＮ３端子にＬｏｗの信号が入力された場合にＯＵＴ端子からＨｉｇｈの信号が出力されるＮＯＲ構成となっている。実施例１のヒータ選択回路では、ＰＭＯＳトランジスタ３０１及び３０２は直列に接続されているため、オン抵抗が高くなる。このような構成の素子基板では、スイッチング素子のような高電圧で駆動する構成要素を駆動する際に比較的長い時間が必要となってしまう場合がある。

そこで、本実施例では、ヒータ選択回路の出力段にインバータを挿入し、ヒータ選択回路からの出力信号によるスイッチング素子の駆動能力を向上させる構成とする。しかし、出力段にインバータが挿入されると論理が反転してしまうため、インバータが入力する入力信号をＬｏｗとしなければ、インバータからの出力信号はＨｉｇｈにならない。したがって、実施例１ではＨｉｇｈ論理が出力されるＮＯＲ構成のヒータ選択回路を用いていたが、本実施例ではＬｏｗ論理が出力されるＮＡＮＤ構成のヒータ選択回路を用いた。

本実施例におけるヒータ選択回路の構成を図６に示す。

電圧変換回路Ｂ１０３から出力されたＶｕｃからＶＨＴの電圧の信号がＩＮ１端子に、電圧変換回路Ａ１０４から出力された０ＶからＶＨＴの電圧の信号がＩＮ２端子に、ＶＤＤの振幅のＨＥ信号がＩＮ３端子に入力される。また、ＩＮ１端子にゲートを接続し、ソースをＶＨＴ電圧の電源に接続したＰＭＯＳトランジスタ６０１を有する。また、ＩＮ２端子にゲートを接続し、ＰＭＯＳトランジスタ６０１と並列にそれぞれドレインとソースを接続したＰＭＯＳトランジスタ６０２を有する。また、ＰＭＯＳトランジスタ６０１及び６０２の両方のドレインとドレインを接続し、ゲートをＩＮ２端子に接続したＮＭＯＳトランジスタ６０３を有する。また、ＮＭＯＳトランジスタ６０３のソースにドレインを接続し、接地にソースを接続し、ＩＮ３端子にゲートを接続したＮＭＯＳトランジスタ６０４を有する。これら４つのＭＯＳトランジスタによりＮＡＮＤ回路が構成される。さらに、このＮＡＮＤ回路の次段には、インバータが配置される。このインバータは、ソースをＶＨＴ電圧の電源に接続したＰＭＯＳトランジスタ６０５と、ドレイン及びゲートがＰＭＯＳトランジスタ６０５のドレイン及びゲートと夫々接続されソースを接地へ接続したＮＭＯＳトランジスタ６０６とから構成される。なお、ＰＭＯＳトランジスタ６０２とＮＭＯＳトランジスタ６０３のドレインのノードは、ＰＭＯＳトランジスタ６０５とＮＭＯＳトランジスタ６０６のゲートのノードと接続される。

以下に、本実施例で用いたヒータ選択回路の動作について述べる。

ＶＨＴの振幅のパルスをＯＵＴ端子から出力させない（ヒータに電流を流さない）ときには、インバータによって論理が反転するため、ＮＡＮＤ回路からの出力信号はＨｉｇｈとなる。ＩＮ１端子及びＩＮ３端子と、ＩＮ２端子とのいずれかの端子にＬｏｗ論理の信号が入力され、ＰＭＯＳトランジスタ６０１及び６０２の少なくとも一方がＯＮ状態となることで、ＮＡＮＤ回路からの出力信号の電圧はＶＨＴとなる。なお、ＩＮ１端子とＩＮ３端子は同じ論理の信号が入力される。さらに、ＮＭＯＳトランジスタ６０３及び６０４の少なくとも一方がＯＦＦ状態となるため、ＮＡＮＤ回路は接地から切り離される。その結果、ＮＡＮＤ回路からの出力信号はＨｉｇｈとなる。このＮＡＮＤ回路からの出力信号が次段のインバータによって論理が反転され、ヒータ選択回路からの出力信号はＬｏｗとなる。Ｌｏｗとなったヒータ選択回路からの出力信号によってはスイッチング素子としてのＮＭＯＳトランジスタはＯＮ状態とはならないため、ヒータに電流は流れない。

ＶＨＴの振幅のパルスをＯＵＴ端子から出力させる（ヒータに電流を流す）ときには、ときには、インバータによって論理が反転するため、ＮＡＮＤ回路からの出力信号はＬｏｗとなる。ＩＮ１端子、ＩＮ２端子及びＩＮ３端子にはＨｉｇｈ論理の信号が入力され、ＰＭＯＳトランジスタ６０１及び６０２がＯＦＦ状態となることで、ＮＡＮＤ回路はＶＨＴ電圧の電源から切り離される。なお、このとき、電圧変換回路ＢのＣＨＡＲＧＥ端子にはＬｏｗ論理の信号が入力されている。ＮＭＯＳトランジスタ６０３及び６０４はＯＮ状態となるため、ＮＡＮＤ回路からの出力信号は接地の電位となりＬｏｗとなる。このＬｏｗとなったＮＡＮＤ回路からの出力信号が次段のインバータによって論理が反転され、ヒータ選択回路からの出力信号はＨｉｇｈとなる。Ｈｉｇｈとなったヒータ選択回路からの出力信号によって、スイッチング素子としてのＮＭＯＳトランジスタはＯＮ状態となり、ヒータに電流が流れる。

本実施例のヒータを駆動する動作のタイミングについて説明する。但し、実施例１と共通する部分の説明は省略する。

駆動させるヒータとして選択されたヒータに対応するヒータ選択回路では、ＨＥＡＴがＨｉｇｈであり、ＩＮ２端子及びＩＮ３端子へもＨｉｇｈ論理の信号が入力された場合、ヒータ選択回路のＮＡＮＤ回路からの出力信号はＬｏｗとなる。このため、ヒータ選択回路から出力される信号がスイッチング素子の駆動電圧の閾値Ｖｔｈ以上のとなるのでスイッチング素子はＯＮ状態となり、ヒータに電流が流れることとなる。

一方、駆動させるヒータとして選択されなかったヒータに対応するヒータ選択回路では、選択されなかったヒータのヒータ選択回路の入力端子Ｉｎ１端子、Ｉｎ２端子及びＩｎ３端子の少なくとも一つにＬｏｗ論理の信号が入力される。この時、ＮＡＮＤ回路からの出力信号はＨｉｇｈとなり、ヒータ選択回路のＯＵＴ端子から出力される信号の電圧は０Ｖとなるため、ヒータに電流が流れることはない。

図７は、本実施例を説明するための電圧変換回路Ａ、電圧変換回路Ｂ、ヒータ、スイッチング素子としてのＭＯＳトランジスタ、ヒータ選択回路を含む等価回路の一例を示すブロック図である。このブロック図は素子基板上の各回路のレイアウトを模式的に示すものである。

図１に示す実施例１の素子基板との違いは、図１のシフトレジスタとラッチ１０４及びグループごとに設けられた１ビットシフトレジスタとラッチ１０５を１つのシフトレジスタとラッチ８０４としたところである。なお、図１と共通する部分についての説明は省略する。

８０４は記録装置本体からシリアル信号として入力したブロック制御信号をクロック信号に同期して格納し、ラッチ信号により保持するシフトレジスタとラッチである。シフトレジスタとラッチ８０４は、０Ｖ〜ＶＤＤの振幅の記録データ信号の出力部がブロック１〜Ｍの各電圧変換回路Ｂ１０８とヒータ選択回路１０３の入力部に共通に接続される。

本実施例の素子基板において特徴的な点は、シフトレジスタとラッチ８０４が素子基板端部に配置されている点である。シフトレジスタとラッチ８０４からの出力配線８１１の配線領域の面積が実施例１のような１ビットシフトレジスタとラッチ１０５の占める面積と比べて小さいという利点がある。

以上の実施例ではスイッチング素子としてＮＭＯＳトランジスタを用いた例について説明してきたが、スイッチング素子としてＰＭＯＳトランジスタを用いた場合にも同様の効果を得ることができる。

実施例１のヒータとその駆動制御回路の一例についてブロック図である。構成要素の数を削減した電圧変換回路を示す図である。実施例１のヒータ選択回路を示す図である。構成要素の数を削減した電圧変換回路におけるタイミングチャートである。実施例１の素子基板においてヒータを駆動する動作のタイミングチャートである。実施例２のヒータ選択回路を示す図である。実施例３のヒータとその駆動制御回路の一例についてブロック図である。従来の素子基板のレイアウトの一例を示す図である。従来のヒータとその駆動制御回路の一例についてブロック図である。従来のヒータとその駆動制御回路における動作を説明するためのタイミングチャートである。従来の電圧変換回路の回路図である。従来のヒータ選択回路を示す図である。従来の素子基板におけるヒータを駆動する際のタイミングチャートである。本発明の代表的な実施例であるインクジェット記録装置の構成の概要を示す外観斜視図である。一般的なヘッドカートリッジの斜視図である。インクジェット記録装置の制御構成を示すブロック図である。

符号の説明

１０１ヒータ
１０２ＮＭＯＳトランジスタ
１０３ヒータ選択回路
１０６ブロック選択回路
１０８電圧変換回路

Claims

複数のヒータと、前記複数のヒータに対応する複数のスイッチング素子と、を備える素子基板であって、
記録データ信号を入力し、前記記録データ信号の論理を反転し、反転信号を出力するインバータと、
前記反転信号を入力し、前記反転信号の論理を反転し、電圧を変換して出力する電圧変換回路と、
前記複数のヒータをブロックごとに時分割駆動するためのブロック選択信号を出力するブロック選択回路と、
前記電圧変換回路から出力された信号と前記ブロック選択信号と前記記録データ信号とを入力し、前記複数のスイッチング素子にスイッチングを行わせるための信号を出力する、前記複数のスイッチング素子に対応して設けられたヒータ選択回路と、
を有し、
前記電圧変換回路は、
前記反転信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続し、ゲートとドレインが短絡されているＰＭＯＳトランジスタと、を有し、
前記ヒータ選択回路は、
前記電圧変換回路から出力された信号の入力端子にゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと直列に接続され、前記ブロック選択信号の入力端子にゲートを接続し、前記スイッチングを行わせるための信号の出力端子にドレインを接続するＰＭＯＳトランジスタと、
前記記録データ信号の入力端子にゲートを接続し、前記スイッチングを行わせるための信号の出力端子にドレインを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと並列に接続され、前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタと、
を有することを特徴とする素子基板。
複数のヒータと、前記複数のヒータに対応する複数のスイッチング素子と、を備える素子基板であって、
記録データ信号を入力し、前記記録データ信号の論理を反転し、反転信号を出力するインバータと、
前記反転信号を入力し、前記反転信号の論理を反転し、電圧を変換して出力する電圧変換回路と、
前記複数のヒータをブロックごとに時分割駆動するためのブロック選択信号を出力するブロック選択回路と、
前記電圧変換回路から出力された信号と前記ブロック選択信号と前記記録データ信号とを入力し、前記複数のスイッチング素子にスイッチングを行わせるための信号を出力する、前記複数のスイッチング素子に対応して設けられたヒータ選択回路と、
を有し、
前記電圧変換回路は、
前記反転信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続し、ゲートとドレインが短絡されているＰＭＯＳトランジスタと、を有し、
前記ヒータ選択回路は、
前記電圧変換回路から出力された信号の入力端子にゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと並列に接続され、前記ブロック選択信号の入力端子にゲートを接続するＰＭＯＳトランジスタと、
両方のＰＭＯＳトランジスタのドレインにドレインを接続し、前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタと、
該ＮＭＯＳトランジスタと直列に接続され、前記ブロック選択信号の入力端子にゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
を有するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の両方のＰＭＯＳトランジスタのドレイン及び前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタのドレインにゲートを接続し、前記複数のスイッチング素子を駆動するための電圧を出力する電源にソースを接続するＰＭＯＳトランジスタと、
該ＰＭＯＳトランジスタと直列に接続され、前記ＮＡＮＤ回路の両方のＰＭＯＳトランジスタのドレイン及び前記ブロック選択信号の入力端子にゲートを接続するＮＭＯＳトランジスタのドレインにゲートを接続し、接地にソースを接続するＮＭＯＳトランジスタと、
を有するインバータと、
を有することを特徴とする素子基板。
前記ヒータ選択回路及び前記電圧変換回路は、前記複数のヒータの配列方向に沿って配置されることを特徴とする請求項１又は請求項２に記載の素子基板。
前記ブロック選択回路から出力された前記ブロック選択信号を入力し、電圧を変換して出力するブロック選択信号の電圧変換回路をさらに有し、
前記ヒータ選択回路は、ブロック選択信号の電圧変換回路から出力された前記ブロック選択信号を入力することを特徴とする請求項１乃至請求項３のいずれか１項に記載の素子基板。
前記ブロック選択信号の電圧変換回路は、前記素子基板の短辺側の端部に配置されることを特徴とする請求項４に記載の素子基板。
請求項１乃至請求項５のいずれか１項に記載の素子基板を有することを特徴とする記録ヘッド。
請求項６に記載の記録ヘッドとインクを収容したインクタンクとを有することを特徴とするヘッドカートリッジ。
請求項６に記載の記録ヘッド又は請求項７に記載のヘッドカートリッジを有することを特徴とする記録装置。